KR100564596B1 - 멀티비트 데이터의 지연 시간 보상이 가능한 반도체메모리 장치 - Google Patents

멀티비트 데이터의 지연 시간 보상이 가능한 반도체메모리 장치 Download PDF

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Abstract

멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 데이터 저장부 및 제 2 데이터 저장부를 구비한다. 제 1 데이터 저장부는 래치 클럭 신호에 응답하여 입력되는 제 1 내지 제 n 데이터들을 저장한다. 제 2 데이터 저장부는 기준 클럭 신호에 응답하여 상기 제 1 데이터 저장부에서 출력되는 상기 제 1 내지 제 n 데이터들을 저장한다. 상기 래치 클럭 신호는 상기 기준 클럭 신호를 지연시킨 신호이다. 상기 래치 클럭 신호는 제 1 내지 제 n 서브 래치 클럭 신호들을 구비하고 상기 제 1 내지 제 n 서브 래치 클럭 신호들은 각각 대응되는 상기 제 1 내지 제 n 데이터의 전파 지연(propagation delay) 시간에 따라 서로 다른 시간에 발생된다. 본 발명에 따른 반도체 메모리 장치는 멀티 비트 데이터 사이의 전파 지연 시간의 차이에 따라 데이터를 수신하는 가장 앞단의 플립플롭들을 제어하는 기준 클럭 신호의 지연 량을 조절함에 의하여 각각의 데이터의 마진을 증가시키고 셋업 및 홀드 시간 특성을 향상시킬 수 있는 장점이 있다.

Description

멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치{Semiconductor memory device capable of compensating delay time of multi-bit data}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 동시에 멀티 비트 데이터를 처리할 수 있는 기능을 가지는 반도체 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 전파 지연 시간의 차이에 의한 문제점을 설명하기 위한 반도체 메모리 장치를 나타내는 도면이다.
도 3은 도 2의 반도체 메모리 장치의 동작을 설명하는 타이밍 도이다.
도 4(a)는 도 2의 반도체 메모리 장치에서 데이터들의 전파 지연 시간의 차이가 작은 경우를 설명하는 타이밍도이다.
도 4(b)는 도 2의 반도체 메모리 장치에서 데이터들의 전파 지연 시간의 차이가 큰 경우를 설명하는 타이밍도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 6은 도 5의 반도체 메모리 장치의 동작 타이밍을 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서 특히 다양한 데이터 폭(data width)을 가지는 반도체 메모리 장치에 있어서 입력되는 데이터 사이의 지연 시간의 차이를 보상할 수 있는 반도체 메모리 장치에 관한 것이다.
최근 하나의 반도체 칩을 이용하여 동시에 멀티 비트 데이터를 처리할 수 있는 기능을 가지는 반도체 메모리 장치가 개발되고 있다. 일 예로 YDRAM(Yellow stone Dynamic Random Access Memory)을 들 수 있다. 멀티 비트 데이터를 처리한다는 것은 하나의 반도체 칩이 X16, X8, X4, X2, X1을 동시에 지원할 수 있다는 의미이다.
X16이란 반도체 메모리 장치가 한번에 16비트 데이터를 수신하여 처리할 수 있는 것을 의미하고 X1 이란 반도체 메모리 장치가 한번에 1비트 데이터를 수신하여 처리하는 것을 의미한다.
그런데, 이와 같이 멀티 비트 데이터를 동시에 처리할 수 있는 반도체 메모리 장치는 X16 모드로 동작할 때보다 X1 모드로 동작할 때 입력되는 데이터의 전파 지연(propagation delay) 시간이 더 길기 때문에 데이터를 수신하는 플립플롭의 마진(margin)이 더 나빠지는 문제가 있다.
도 1은 동시에 멀티 비트 데이터를 처리할 수 있는 기능을 가지는 반도체 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 도 1(a)는 반도체 메모리 장치가 X16 모드로 동작하는 경 우를 나타낸다. 도 1(b)는 반도체 메모리 장치가 X8 모드로 동작하는 경우를 나타낸다. 도 1(c)는 반도체 메모리 장치가 X4 모드로 동작하는 경우를 나타낸다.
도 1(d)는 반도체 메모리 장치가 X2 모드로 동작하는 경우를 나타낸다. 마지막으로 도 1(e)는 반도체 메모리 장치가 X1 모드로 동작하는 경우를 나타낸다.
도 1(a) 내지 도 1(e)의 각각의 숫자는 반도체 메모리 장치의 핀 번호를 의미한다. 도 1(a)에서와 같이, 반도체 메모리 장치가 X16 모드로 동작하는 경우, 16개의 각각의 핀으로 데이터가 입력되고, 입력된 데이터는 각각의 핀에서 내부 회로(미도시)로 인가된다.
도 1(a)에서는 반도체 메모리 장치의 핀에서 출력된 데이터가 내부 회로(미도시)의 입력 버퍼(미도시)로 전달되는데 소비되는 시간을 td1 으로 표시하고 있다.
도 1(e)에서와 같이, 반도체 메모리 장치가 X1 모드로 동작하는 경우, 반도체 메모리 장치의 16개의 핀 중 하나의 핀으로(도 1에서는 0번 핀) 데이터가 입력되고, 입력된 데이터는 0번 핀에서 내부 회로(미도시)로 인가된다.
만일 0번 핀에서 가장 멀리 있는 내부 회로(미도시)를 고려하는 경우, X1 모드로 동작하는 반도체 메모리 장치의 0번 핀에서 출력된 데이터가 내부 회로(미도시)의 입력 버퍼(미도시)로 전달되는데 소비되는 시간은 td2 + td3로 표시된다.
이와 같이, 반도체 메모리 장치가 X16 모드로 동작하느냐 X1 모드로 동작하느냐에 따라 데이터가 내부 회로(미도시)의 입력 버퍼(미도시)로 인가되는 데 소비되는 시간(전파 지연(propagation delay) 시간)이 매우 달라진다.
반도체 메모리 장치를 동작시키는 기준 클럭 신호의 주파수는 X16 모드냐 X1 모드냐의 동작 모드에 상관없이 동일하게 때문에 전파 지연 시간이 긴 경우 입력되는 데이터의 마진(margin)이 나빠지고 또한 입력되는 데이터의 셋업(set-up) 및 홀드(hold) 시간 특성이 나빠진다.
또한, 동일한 동작 모드에서도 반도체 메모리 장치의 내부 회로(미도시)의 위치에 따라 전파 지연 시간이 달라지기도 한다. 도 1(e)에서, 0번 핀에서 가장 멀리 있는 내부 회로(미도시)의 입력 버퍼(미도시)로 데이터가 입력되는 시간이 td2 + td3 인 반면 0번 핀에 가장 가까운 내부 회로(미도시)의 입력 버퍼(미도시)로 데이터가 입력되는 시간은 td4 이다.
이와 같이, 반도체 메모리 장치가 동일한 동작 모드로 동작하더라도 내부 회로(미도시)의 위치에 따라 데이터가 내부 회로(미도시)의 입력 버퍼(미도시)로 인가되는 데 소비되는 시간(전파 지연(propagation delay) 시간)이 달라질 수 있다.
동일한 동작 모드에서 반도체 메모리 장치를 동작시키는 기준 클럭 신호의 주파수가 동일하기 때문에 전파 지연 시간이 긴 경우 입력되는 데이터의 마진(margin)이 나빠지고 또한 입력되는 데이터의 셋업(set-up) 및 홀드(hold) 시간 특성이 나빠진다.
도 2는 도 1의 전파 지연 시간의 차이에 의한 문제점을 설명하기 위한 반도체 메모리 장치를 나타내는 도면이다.
도 3은 도 2의 반도체 메모리 장치의 동작을 설명하는 타이밍 도이다.
도 3을 참조하면, 반도체 메모리 장치(200)는 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)를 수신하여 저장하는 플립플롭들(FF11, FF21, FFn1, FF12, FF22, FFn2, FF13, FF23, FFn3)을 구비한다.
플립플롭들(FF11, FF21, FFn1, FF12, FF22, FFn2, FF13, FF23, FFn3)은 기준 클럭 신호(REFCK)에 응답하여 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)를 저장한다.
반도체 메모리 장치(200)로 입력되는 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)가 각각 서로 다른 시간 동안 지연되어 가장 앞단의 플립플롭들(FF11, FF21, FFn1)로 입력되는 데이터가 D1_1, D2_1 및 Dn_1로 표시된다.
t1, t2 및 tn은 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)가 플립플롭들(FF11, FF21, FFn1, FF12, FF22, FFn2, FF13, FF23, FFn3) 중 가장 앞단의 플립플롭들(FF11, FF21, FFn1)로 입력될 때가지 소비되는 시간을 표시한다.
제 2 데이터(D<2>)가 플립플롭(FF21)에 도달되는 시간(t2)이 가장 짧고 제 1 데이터(D<1>)가 플립플롭(FF11)에 도달되는 시간(t1)이 중간이고 제 n 데이터(D<n>)가 플립플롭(FFn1)에 도달되는 시간(tn)이 가장 길다.
이렇게 반도체 메모리 장치(200)의 가장 앞단에 있는 플립플롭들(FF11, FF21, FFn1)에 데이터(D<1>, D<2> ~ D<n>)가 입력되는 시간이 서로 다른 이유는 도 1에서 설명된 것과 같이 데이터 입력 핀(미도시)에서 플립플롭들(FF11, FF21, FFn1)까지의 길이가 다르기 때문이다.
또는 반도체 메모리 장치(200)의 동작 모드가 X16 모드일 경우와 X1 모드일 경우처럼 동작 모드가 서로 다른 경우에도 플립플롭들(FF11, FF21, FFn1)로 데이터(D<1>, D<2> ~ D<n>)가 입력되는 시간이 달라질 수 있다.
도 3을 참조하면, 제 1 데이터(D<1>)의 지연시간(t1), 제 2 데이터(D<2>)의 지연 시간(t2) 및 제 n 데이터(D<n>)의 지연 시간(tn)이 대응되는 데이터 파형에 도시되어 있다.
가장 위쪽의 파형은 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)의 지연 시간이 서로 동일하여 동시에 첫 번째 플립플롭들(FF11, FF21, FFn1)로 인가되는 경우를 표현한 것이다.
지연 시간이 가장 큰 제 n 데이터(Dn_1)의 셋업 시간(Sn)이 가장 짧고 지연 시간이 가장 작은 제 2 데이터(D2_1)의 셋업 시간(S2)이 가장 긴 것을 알 수 있다.
지연 시간이 서로 차이가 나는 경우, 지연 시간이 짧은 데이터는 기준 클럭 신호(REFCK)에 응답하여 대응되는 플립플롭에 저장되는 데에 문제가 없지만 지연 시간이 긴 데이터는 기준 클럭 신호(REFCK)에 응답하여 대응되는 플립플롭에 저장되지 못하게되는 문제가 발생될 수 있다.
데이터의 전파 지연 시간의 길이는 특히 반도체 메모리 장치(200)의 가장 앞단의 플립플롭들(FF11, FF21, FFn1)에서 문제가 된다.
그 이유는 전파 지연 시간이 서로 다른 데이터라도 기준 클럭 신호(REFCK)에 응답하여 일단 가장 앞단의 플립플롭들(FF11, FF21, FFn1)에 저장되면 가장 앞단의 플립플롭들(FF11, FF21, FFn1)에서 출력되는 데이터는 다음 단의 플립플롭들(FF12, FF22, FFn2, FF13, FF23, FFn3)에 기준 클럭 신호(REFCK)에 응답하여 순조롭게 저장될 수 있기 때문이다.
도 4(a)는 도 2의 반도체 메모리 장치에서 데이터들의 전파 지연 시간의 차이가 작은 경우를 설명하는 타이밍도이다.
도 4(b)는 도 2의 반도체 메모리 장치에서 데이터들의 전파 지연 시간의 차이가 큰 경우를 설명하는 타이밍도이다.
도 4(a)를 참조하면, 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)의 전파 지연 시간의 차이가 작으므로 비록 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)의 셋업(set-up) 및 홀드(hold) 시간 특성이 각각의 데이터마다 다르기는 하지만 기준 클럭 신호(REFCK)에 응답하여 가장 앞단의 플립플롭들(FF11, FF21, FFn1)에 저장될 수 있다.
그러나, 도 4(b)를 참조하면, 제 1 및 제 2 데이터(D<1>, D<2>)는 기준 클럭 신호(REFCK)에 응답하여 가장 앞단의 플립플롭들(FF11, FF21)에 저장되지만 제 n 데이터(D<n>)의 전파 지연 시간이 크므로 기준 클럭 신호(REFCK)에 응답하여 가장 앞단의 플립플롭(FFn1)에 저장되지 못하는 것을 알 수 있다.
이와 같이 반도체 메모리 장치(200)로 입력되는 멀티 비트 데이터의 전파 지연 시간이 커지고 멀티 비트 데이터 사이의 전파 지연 시간의 차이가 커지면 하나의 기준 클럭 신호(REFCK)를 이용하여 모든 데이터를 래치 할 수 없는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 가장 앞단의 플립플롭들을 제어하는 기준 클럭 신호의 지연 량을 조절하여 멀티 비트 데이터의 지연 시간을 보상할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 데이터 저장부 및 제 2 데이터 저장부를 구비한다.
제 1 데이터 저장부는 래치 클럭 신호에 응답하여 입력되는 제 1 내지 제 n 데이터들을 저장한다. 제 2 데이터 저장부는 기준 클럭 신호에 응답하여 상기 제 1 데이터 저장부에서 출력되는 상기 제 1 내지 제 n 데이터들을 저장한다.
상기 래치 클럭 신호는 상기 기준 클럭 신호를 지연시킨 신호이다.
상기 래치 클럭 신호는 제 1 내지 제 n 서브 래치 클럭 신호들을 구비하고 상기 제 1 내지 제 n 서브 래치 클럭 신호들은 각각 대응되는 상기 제 1 내지 제 n 데이터의 전파 지연(propagation delay) 시간에 따라 서로 다른 시간에 발생된다.
상기 제 1 데이터 저장부는 제 1 내지 제 n 저장부 및 제 1 내지 제 n 프로그래머블 지연부를 구비한다. 제 1 내지 제 n 저장부는 대응되는 상기 제 1 내지 제 n 서브 래치 클럭 신호에 응답하여 대응되는 상기 제 1 내지 제 n 데이터를 저장한다.
제 1 내지 제 n 프로그래머블 지연부는 상기 기준 클럭 신호를 지연시켜 상기 제 1 내지 제 n 서브 래치 클럭 신호를 각각 발생한다. 상기 제 1 내지 제 n 프로그래머블 지연부는 각각 수신하는 상기 제 1 내지 제 n 데이터의 전파 지연(propagation delay) 시간에 따라 상기 기준 클럭 신호를 지연시키는 시간을 결정한다.
상기 제 1 내지 제 n 프로그래머블 지연부는 대응되는 상기 제 1 내지 제 n 서브 래치 클럭 신호를 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 퓨즈 옵션(fuse option)에 의하여 결정된다.
상기 제 1 내지 제 n 프로그래머블 지연부는 대응되는 상기 제 1 내지 제 n 서브 래치 클럭 신호를 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 MRS(Mode Register Set)에 의하여 결정된다.
상기 데이터는 상기 반도체 메모리 장치로 수신되는 상기 데이터의 비트 수가 동작 모드에 따라 다양하게 선택될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 데이터를 수신하는 복수개의 데이터 패스를 구비하는 반도체 메모리 장치에 있어서, 상기 복수개의 데이터 패스는 각각 수신되는 데이터를 저장하는 복수개의 데이터 저장부들을 구비하고 상기 복수개의 데이터 패스가 각각 구비하는 첫 번째 데이터 저장부들은 대응되는 래치 클럭 신호에 응답하여 상기 데이터를 저장한다.
상기 복수개의 데이터 패스가 각각 구비하는 첫 번째 데이터 저장부들 이외의 데이터 저장부들은 기준 클럭 신호에 응답하여 대응되는 각각의 첫 번째 데이터 저장부들로부터 출력되는 상기 데이터를 저장하고 상기 래치 클럭 신호들은 상기 기준 클럭 신호를 지연시킨 것이다.
상기 래치 클럭 신호는 상기 복수개의 데이터 패스의 수만큼의 서브 래치 클럭 신호들을 구비하고, 상기 서브 래치 클럭 신호들은 각각 대응되는 데이터 패스 로 수신되는 상기 데이터의 전파 지연(propagation delay) 시간에 따라 서로 다른 시간에 발생된다.
상기 반도체 메모리 장치는 상기 기준 클럭 신호를 지연시켜 상기 서브 래치 클럭 신호들을 각각 발생하는 복수개의 프로그래머블 지연부들을 더 구비한다.
상기 복수개의 프로그래머블 지연부들은 대응되는 데이터 패스로 수신되는 상기 데이터의 전파 지연(propagation delay) 시간에 따라 상기 기준 클럭 신호를 지연시키는 시간을 결정한다.
상기 복수개의 프로그래머블 지연부들은 대응되는 상기 서브 래치 클럭 신호들을 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 퓨즈 옵션(fuse option)에 의하여 결정된다.
상기 복수개의 프로그래머블 지연부들은 대응되는 상기 서브 래치 클럭 신호들을 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 MRS(Mode Register Set)에 의하여 결정된다.
상기 데이터를 수신하는 상기 데이터 패스의 수가 동작 모드에 따라 다양하게 선택될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 데이터를 수신하는 복수개의 데이터 패스를 구비하는 반도체 메모리 장치에 있어서 상기 복수개의 데이터 패스는 각각 수신되는 데이터를 저장하는 복수개의 데이터 저장부들을 구비한다.
상기 복수개의 데이터 패스가 각각 구비하는 첫 번째 데이터 저장부들은 서 로 비동기로 동작하고, 상기 첫 번째 데이터 저장부들 이외의 데이터 저장부들은 서로 동기 되어 동작한다.
상기 복수개의 데이터 패스가 각각 구비하는 첫 번째 데이터 저장부들은 각각 대응되는 서브 래치 클럭 신호들에 응답하여 상기 데이터를 저장하고, 상기 첫 번째 데이터 저장부들 이외의 데이터 저장부들은 기준 클럭 신호에 응답하여 대응되는 각각의 첫 번째 데이터 저장부들로부터 출력되는 상기 데이터를 저장한다.
상기 서브 래치 클럭 신호들은 상기 기준 클럭 신호를 지연시킨 신호이며, 상기 서브 래치 클럭 신호들은 각각 대응되는 데이터 패스로 수신되는 상기 데이터의 전파 지연(propagation delay) 시간에 따라 서로 다른 시간에 발생된다.
상기 반도체 메모리 장치는 상기 기준 클럭 신호를 지연시켜 상기 서브 래치 클럭 신호들을 각각 발생하는 복수개의 프로그래머블 지연부들을 더 구비한다.
상기 복수개의 프로그래머블 지연부들은 대응되는 데이터 패스로 수신되는 상기 데이터의 전파 지연(propagation delay) 시간에 따라 상기 기준 클럭 신호를 지연시키는 시간을 결정한다.
상기 복수개의 프로그래머블 지연부들은 대응되는 데이터 패스로 수신되는 상기 데이터의 전파 지연(propagation delay) 시간에 따라 상기 기준 클럭 신호를 지연시키는 시간을 결정한다.
상기 복수개의 프로그래머블 지연부들은 대응되는 상기 서브 래치 클럭 신호들을 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 퓨즈 옵션(fuse option)에 의하여 결정된다.
상기 복수개의 프로그래머블 지연부들은 대응되는 상기 서브 래치 클럭 신호들을 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 MRS(Mode Register Set)에 의하여 결정된다.
상기 데이터를 수신하는 상기 데이터 패스의 수가 동작 모드에 따라 다양하게 선택될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 6은 도 5의 반도체 메모리 장치의 동작 타이밍을 설명하는 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(500)는 제 1 데이터 저장부(DS1) 및 제 2 데이터 저장부(DS2)를 구비한다.
반도체 메모리 장치(500)로 수신되는 데이터의 비트 수는 동작 모드에 따라 다양하게 선택될 수 있다. 도 5의 반도체 메모리 장치(500)는 동시에 멀티 비트 데이터를 처리할 수 있는 기능을 가지는 반도체 메모리 장치이다.
즉, 도 5의 반도체 메모리 장치(500)는 X16, X8, X4, X2, X1 모드를 동시에 지원할 수 있다는 의미이다.
제 1 데이터 저장부(DS1)는 래치 클럭 신호(LCK)에 응답하여 입력되는 제 1 내지 제 n 데이터들(D<1>, D<2> ~ D<n>)을 저장한다. D1_1, D2_1, Dn_1은 각각 제 1 내지 제 n 데이터(D<1>, D<2>, D<n>)가 각각의 전파 지연 시간(t1, t2, tn)만큼 지연된 데이터를 의미한다.
제 2 데이터 저장부(DS2)는 기준 클럭 신호(REFCK)에 응답하여 제 1 데이터 저장부(DS1)에서 출력되는 제 1 내지 제 n 데이터들(D<1>, D<2> ~ D<n>)을 저장한다.
래치 클럭 신호(LCK)는 기준 클럭 신호(REFCK)를 지연시킨 신호이다.
도 2의 종래의 반도체 메모리 장치(200)와 마찬가지로 도 5에서도 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)가 반도체 메모리 장치(500)로 인가되는 경우 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)는 서로 다른 전파 지연(propagation delay) 시간을 가진다.
반도체 메모리 장치(500)가 X16 모드로 동작되는 경우 반도체 메모리 장치(500)로 입력되는 데이터와 반도체 메모리 장치(500)가 X1 모드로 동작되는 경우 반도체 메모리 장치(500)로 입력되는 데이터는 도 1에서 설명된바와 같이 서로 다른 전파 지연 시간을 가진다.
또한 반도체 메모리 장치(500)가 하나의 모드(예를 들어 X16 모드)로 동작하더라도 반도체 메모리 장치(500)로 입력되는 멀티 비트(multi-bit)의 데이터를 수신하는 내부 회로(미도시)들의 위치가 서로 다른 경우에도 반도체 메모리 장치(500)로 입력되는 데이터는 서로 다른 전파 지연 시간을 가진다.
도 5에 도시된 반도체 메모리 장치(500)로 입력되는 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)가 가지는 전파 지연 시간(t1, t2, tn)은 위의 두 가지 원인 중 각각에 의해서 발생될 수도 있고 두 가지 원인 모두에 의해서 발생될 수도 있다.
제 1 데이터 저장부(DS1)는 반도체 메모리 장치(500)로 인가되는 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)를 래치 클럭 신호(LCK)에 응답하여 가장 먼저 수신하여 저장한다. 제 1 데이터 저장부(DS1)는 제 1 내지 제 n 저장부(FF11, FF21 ~ FFn1)를 구비한다. 제 1 내지 제 n 저장부(FF11, FF21 ~ FFn1)는 플립플롭이다.
래치 클럭 신호(LCK)는 제 1 내지 제 n 서브 래치 클럭 신호들(SLCK1, SLCK2 ~ SLCKn)을 구비한다. 제 1 내지 제 n 서브 래치 클럭 신호들(SLCK1, SLCK2 ~ SLCKn)은 각각 대응되는 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)의 전파 지연(propagation delay) 시간에 따라 다른 시간에 발생된다.
즉, 제 1 내지 제 n 서브 래치 클럭 신호들(SLCK1, SLCK2 ~ SLCKn)은 대응되는 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)의 전파 지연 시간에 따라 기준 클럭 신호(REFCK)를 지연시키는 정도를 달리하여 발생시키는 클럭 신호이다.
제 1 데이터 저장부(DS1)가 구비하는 제 1 내지 제 n 저장부(FF11, FF21 ~ FFn1)로 입력되는 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)는 서로 다른 전파 지연 시간을 가지기 때문에 기준 클럭 신호(REFCK)만을 이용하여 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)를 래치 하는 경우 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>) 중 일부를 래치하지 못 할 수 있다.
따라서, 도 5의 반도체 메모리 장치(500)는 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)를 가장 먼저 수신하여 저장하는 제 1 내지 제 n 저장부(FF11, FF21 ~ FFn1)에 대응되는 제 1 내지 제 n 프로그래머블 지연부(PD1, PD2 ~ PDn)를 구비한다.
제 1 내지 제 n 프로그래머블 지연부(PD1, PD2 ~ PDn)는 기준 클럭 신호(REFCK)를 지연시켜 제 1 내지 제 n 서브 래치 클럭 신호들(SLCK1, SLCK2 ~ SLCKn)을 각각 발생한다.
제 1 내지 제 n 프로그래머블 지연부(PD1, PD2 ~ PDn)는 각각 대응되는 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)의 전파 지연(propagation delay) 시간에 따라 기준 클럭 신호(REFCK)를 지연시키는 시간을 결정한다.
즉, 제 1 프로그래머블 지연부(PD1)는 제 1 데이터(D<1>)의 전파 지연 시간(t1)을 고려하여 제 1 저장부(FF11)가 제 1 데이터(D<1>)를 래치하기에 알맞은 때에 제 1 서브 래치 클럭 신호(SLCK1)를 발생한다.
제 2 프로그래머블 지연부(PD2)는 제 2 데이터(D<2>)의 전파 지연 시간(t2)을 고려하여 제 2 저장부(FF21)가 제 2 데이터(D<2>)를 래치하기에 알맞은 때에 제 2 서브 래치 클럭 신호(SLCK2)를 발생한다.
마찬가지로, 제 n 프로그래머블 지연부(PDn)는 제 n 데이터(D<n>)의 전파 지연 시간(tn)을 고려하여 제 n 저장부(FFn1)가 제 n 데이터(D<n>)를 래치하기에 알맞은 때에 제 n 서브 래치 클럭 신호(SLCKn)를 발생한다.
제 2 데이터(D<2>)의 전파 지연 시간(t2)이 가장 짧고 제 1 데이터(D<1>)의 전파 지연 시간(t1)이 중간이고 제 n 데이터(D<n>)의 전파 지연 시간(tn)이 가장 길다.
따라서, 제 2 서브 래치 클럭 신호(SLCK2)가 가장 먼저 발생되고 제 n 서브 래치 클럭 신호(SLCKn)가 가장 나중에 발생되며 제 1 서브 래치 클럭 신호(SLCK1)가 제 2 서브 래치 클럭 신호(SLCK2)와 제 n 서브 래치 클럭 신호(SLCKn) 사이에 발생된다. 이는 도 6으로부터 알 수 있다.
도 6을 참조하면, 제 1 내지 제 n 저장부(FF11, FF21 ~ FFn1)가 제 1 내지 제 n 서브 래치 클럭 신호(SLCK1, SLCK2 ~ SLCKn)에 응답하여 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)를 저장하는 경우, 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)의 셋업(set-up) 및 홀드(hold) 시간 특성(S1, H1, S2, H2 ~ Sn, Hn)이 향상되는 것을 알 수 있다.
일단 제 1 내지 제 n 서브 래치 클럭 신호(SLCK1, SLCK2 ~ SLCKn)에 응답하여 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)가 제 1 내지 제 n 저장부(FF11, FF21 ~ FFn1)에 저장되면 제 2 데이터 저장부(DS2)는 제 1 내지 제 n 저장부(FF11, FF21 ~ FFn1)에서 출력되는 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)를 기준 클럭 신호(REFCK)에 응답하여 저장한다.
제 1 데이터 저장부(DS1) 이외의 플립플롭들(FF12, FF22 ~ FFn2, FF13, FF23 ~ FFn3)은 기준 클럭 신호(REFCK)에 응답하여 대응되는 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)를 저장한다.
입력되는 멀티 비트 데이터의 전파 지연 시간이 다르기 때문에 발생되는 문 제점은 반도체 메모리 장치(500)의 가장 앞단의 저장부들(FF11, FF21 ~ FFn1)에서만 문제되기 때문이다.
제 1 내지 제 n 프로그래머블 지연부(PD1, PD2 ~ PDn)는 대응되는 제 1 내지 제 n 서브 래치 클럭 신호(SLCK1, SLCK2 ~ SLCKn)를 발생시키기 위하여 기준 클럭 신호(REFCK)를 지연시키는 정도가 퓨즈 옵션(fuse option)에 의하여 결정된다.
즉, 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)의 전파 지연 시간(t1, t2 ~ tn)은 반도체 메모리 장치(500)의 회로 설계자가 알 수 있으므로 제 1 내지 제 n 프로그래머블 지연부(PD1, PD2 ~ PDn)를 퓨즈를 이용하여 구성하고 퓨즈를 연결하거나 끊어주어 기준 클럭 신호(REFCK)를 지연시키는 정도를 결정할 수 있다.
퓨즈 옵션에 의한 제 1 내지 제 n 프로그래머블 지연부(PD1, PD2 ~ PDn)의 구성은 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다.
제 1 내지 제 n 프로그래머블 지연부(PD1, PD2 ~ PDn)는 대응되는 제 1 내지 제 n 서브 래치 클럭 신호(SLCK1, SLCK2 ~ SLCKn)를 발생시키기 위하여 기준 클럭 신호(REFCK)를 지연시키는 정도가 MRS(Mode Register Set)에 의하여 결정된다.
즉, 제 1 내지 제 n 데이터(D<1>, D<2> ~ D<n>)의 전파 지연 시간(t1, t2 ~ tn)은 반도체 메모리 장치(500)의 회로 설계자가 알 수 있으므로 제 1 내지 제 n 프로그래머블 지연부(PD1, PD2 ~ PDn)가 기준 클럭 신호(REFCK)를 지연시키는 정도를 MRS를 이용하여 제어할 수 있다.
MRS에 의한 제 1 내지 제 n 프로그래머블 지연부(PD1, PD2 ~ PDn)의 지연 시간의 제어는 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다.
도 5의 반도체 메모리 장치(500)의 제 1 데이터 저장부(DS1)의 플립플롭들(FF11, FF21 ~ FFn1)은 기준 클럭 신호(REFCK)를 지연시킨 제 1 내지 제 n 서브 래치 클럭 신호(SLCK1, SLCK2 ~ SLCKn)에 응답하여 데이터를 래치하고 나머지 플립플롭들(FF12, FF22 ~FFn2, FF13, FF23 ~ FFn3)은 기준 클럭 신호(REFCK)에 응답하여 데이터를 래치 한다.
그러나, 반도체 메모리 장치(500)를 전체적으로 고려할 경우, 반도체 메모리 장치(500)는 하나의 기준 클럭 신호(REFCK)에 응답하여 입력되는 데이터를 래치 하는 동기(synchronous) 시스템으로 간주할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치(500)는 다양한 데이터 폭, 예를 들어 X16, X8, X4, X2, X1을 동시에 처리할 수 있는 기능을 가진 반도체 메모리 장치에서 X16 모드일 때보다 X1 일 때 데이터의 전파 지연(propagation delay)시간이 길어짐으로 인하여 발생되는 문제점을 해결할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 멀티 비트 데이터 사이의 전파 지연 시간의 차이에 따라 데이터를 수신하는 가장 앞단의 플립플롭들을 제어하는 기준 클럭 신호의 지연 량을 조절함에 의하여 각각의 데이터의 마진을 증가시키고 셋업 및 홀드 시간 특성을 향상시킬 수 있는 장점이 있다.

Claims (22)

  1. 래치 클럭 신호에 응답하여, 입력되는 제 1 내지 제 n 데이터들을 저장하는 제 1 데이터 저장부 ; 및
    기준 클럭 신호에 응답하여, 상기 제 1 데이터 저장부에서 출력되는 상기 제 1 내지 제 n 데이터들을 저장하는 제 2 데이터 저장부를 구비하고,
    상기 래치 클럭 신호는 상기 데이터들의 전파 지연 시간에 응답하여, 상기 기준 클럭 신호를 지연시킨 신호인 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 래치 클럭 신호는,
    제 1 내지 제 n 서브 래치 클럭 신호들을 구비하고,
    상기 제 1 내지 제 n 서브 래치 클럭 신호들은 각각 대응되는 상기 제 1 내지 제 n 데이터의 전파 지연(propagation delay) 시간에 따라 서로 다른 시간에 발생되는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 제 1 데이터 저장부는,
    대응되는 상기 제 1 내지 제 n 서브 래치 클럭 신호에 응답하여 대응되는 상기 제 1 내지 제 n 데이터를 저장하는 제 1 내지 제 n 저장부 ; 및
    상기 기준 클럭 신호를 지연시켜 상기 제 1 내지 제 n 서브 래치 클럭 신호를 각각 발생하는 제 1 내지 제 n 프로그래머블 지연부를 구비하는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 제 1 내지 제 n 프로그래머블 지연부는,
    각각 수신하는 상기 제 1 내지 제 n 데이터의 전파 지연(propagation delay) 시간에 따라 상기 기준 클럭 신호를 지연시키는 시간을 결정하는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  5. 제 3항에 있어서, 상기 제 1 내지 제 n 프로그래머블 지연부는,
    대응되는 상기 제 1 내지 제 n 서브 래치 클럭 신호를 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 퓨즈 옵션(fuse option)에 의하여 결정되는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  6. 제 3항에 있어서, 상기 제 1 내지 제 n 프로그래머블 지연부는,
    대응되는 상기 제 1 내지 제 n 서브 래치 클럭 신호를 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 MRS(Mode Register Set)에 의하여 결정되는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 데이터는,
    상기 반도체 메모리 장치로 수신되는 상기 데이터의 비트 수가 동작 모드에 따라 다양하게 선택될 수 있는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  8. 데이터를 수신하는 복수개의 데이터 패스들을 구비하는 반도체 메모리 장치에 있어서,
    상기 복수개의 데이터 패스는 수신되는 데이터를 저장하는 복수개의 데이터 저장부들을 각각 구비하고,
    상기 복수개의 데이터 패스가 각각 구비하는 첫 번째 데이터 저장부들은 대응되는 래치 클럭 신호에 응답하여 상기 데이터를 저장하고,
    상기 복수개의 데이터 패스가 각각 구비하는 첫 번째 데이터 저장부들 이외의 데이터 저장부들은 기준 클럭 신호에 응답하여 대응되는 각각의 첫 번째 데이터 저장부들로부터 출력되는 상기 데이터를 저장하고,
    상기 래치 클럭 신호는 상기 데이터의 전파 지연 시간에 응답하여, 상기 기준 클럭 신호를 지연시킨 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 래치 클럭 신호는,
    상기 복수개의 데이터 패스의 수만큼의 서브 래치 클럭 신호들을 구비하고,
    상기 서브 래치 클럭 신호들은 각각 대응되는 데이터 패스로 수신되는 상기 데이터의 전파 지연(propagation delay) 시간에 따라 서로 다른 시간에 발생되는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 기준 클럭 신호를 지연시켜 상기 서브 래치 클럭 신호들을 각각 발생하는 복수개의 프로그래머블 지연부들을 더 구비하는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 복수개의 프로그래머블 지연부들은,
    대응되는 데이터 패스로 수신되는 상기 데이터의 전파 지연(propagation delay) 시간에 따라 상기 기준 클럭 신호를 지연시키는 시간을 결정하는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  12. 제 10항에 있어서, 상기 복수개의 프로그래머블 지연부들은,
    대응되는 상기 서브 래치 클럭 신호들을 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 퓨즈 옵션(fuse option)에 의하여 결정되는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  13. 제 10항에 있어서, 상기 복수개의 프로그래머블 지연부들은,
    대응되는 상기 서브 래치 클럭 신호들을 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 MRS(Mode Register Set)에 의하여 결정되는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  14. 제 8항에 있어서,
    상기 데이터를 수신하는 상기 데이터 패스의 수가 동작 모드에 따라 다양하게 선택될 수 있는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  15. 데이터를 수신하는 복수개의 데이터 패스들을 구비하는 반도체 메모리 장치에 있어서,
    상기 복수개의 데이터 패스는 각각 수신되는 데이터를 저장하는 복수개의 데이터 저장부들을 각각 구비하고,
    상기 복수개의 데이터 패스가 각각 구비하는 첫 번째 데이터 저장부들은, 상기 데이터들이 상기 첫 번째 데이터 저장부들까지 도달하는 전파 지연 시간의 차이에 응답하여, 서로 비동기로 동작하고,
    상기 첫 번째 데이터 저장부들 이외의 데이터 저장부들은 서로 동기 되어 동작하는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  16. 제 15항에 있어서, 상기 복수개의 데이터 패스가 각각 구비하는 첫 번째 데이터 저장부들은,
    각각 대응되는 서브 래치 클럭 신호들에 응답하여 상기 데이터를 저장하고,
    상기 첫 번째 데이터 저장부들 이외의 데이터 저장부들은 기준 클럭 신호에 응답하여 대응되는 각각의 첫 번째 데이터 저장부들로부터 출력되는 상기 데이터를 저장하는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 서브 래치 클럭 신호들은,
    상기 기준 클럭 신호를 지연시킨 신호이며,
    상기 서브 래치 클럭 신호들은 각각 대응되는 데이터 패스로 수신되는 상기 데이터의 전파 지연(propagation delay) 시간에 따라 서로 다른 시간에 발생되는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  18. 제 17항에 있어서,
    상기 기준 클럭 신호를 지연시켜 상기 서브 래치 클럭 신호들을 각각 발생하는 복수개의 프로그래머블 지연부들을 더 구비하는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  19. 제 18항에 있어서, 상기 복수개의 프로그래머블 지연부들은,
    대응되는 데이터 패스로 수신되는 상기 데이터의 전파 지연(propagation delay) 시간에 따라 상기 기준 클럭 신호를 지연시키는 시간을 결정하는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  20. 제 19항에 있어서, 상기 복수개의 프로그래머블 지연부들은,
    대응되는 상기 서브 래치 클럭 신호들을 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 퓨즈 옵션(fuse option)에 의하여 결정되는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  21. 제 19항에 있어서, 상기 복수개의 프로그래머블 지연부들은,
    대응되는 상기 서브 래치 클럭 신호들을 발생시키기 위하여 상기 기준 클럭 신호를 지연시키는 정도가 MRS(Mode Register Set)에 의하여 결정되는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
  22. 제 15항에 있어서,
    상기 데이터를 수신하는 상기 데이터 패스의 수가 동작 모드에 따라 다양하게 선택될 수 있는 것을 특징으로 하는 멀티비트 데이터의 지연 시간 보상이 가능한 반도체 메모리 장치.
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