CN111418016A - 用于存储器装置中的命令路径的改进的计时电路 - Google Patents

用于存储器装置中的命令路径的改进的计时电路 Download PDF

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Abstract

一种设备，例如存储器装置，其包含用以使各种内部信号与内部时钟信号同步以确保所述存储器装置的恰当的功能性的电路和技术。提供走回电路以模拟例如写入命令信号的内部命令信号的传播延迟，并且以等同于所述传播延迟的量加速所述延迟内部命令信号。所述走回电路包含提供用于模拟由门延迟和路由延迟两者所引起的传播延迟的延迟元件的混合物。

Description

用于存储器装置中的命令路径的改进的计时电路
相关申请的交叉参考
本申请是2018年2月17日递交的标题为“DDR5存储器装置(DDR5 MEMORY DEVICE)”的第62/631,760号美国临时专利申请的非临时专利申请，所述专利申请以全文引用的方式并入本文中并且出于所有目的。
技术领域
本文中所描述的实施例大体上涉及存储器装置的领域。更确切地说，当前实施例包含用于存储器装置中的命令信号的改进的计时的一或多个系统、装置和方法。
背景技术
此章节意图向读者介绍可能涉及本发明的各种方面的技术的各种方面，这些方面在下文中有所描述和/或主张。相信此论述有助于向读者提供背景信息以促进对本发明的各种方面的更好的理解。因此，应理解，应鉴于此来阅读这些陈述，而不是作为对现有技术的认可。
在例如半导体存储器的半导体装置中，存储器装置的恰当的操作是基于各种内部命令和时钟信号的正确的计时和同步的。举例来说，在从存储器装置读取数据中，对数据路径电路系统进行计时以提供(例如输出)读取数据的内部时钟信号应该与内部读取命令信号基本上同时地提供以恰当地使得数据路径电路系统能够输出读取数据。如果内部读取命令信号的计时并不使得数据路径电路系统在内部时钟信号对数据路径电路系统进行计时以在预期的时间输出读取数据时启用，那么读取命令可以被无意地忽略或者由存储器提供的读取数据可能并不正确(例如，数据与另一读取命令相关联)。类似地，在将数据写入到存储器装置中，对数据路径电路系统进行计时以锁存写入数据的内部时钟信号应该配备有与内部写入命令信号特定的计时关系以恰当地使得数据路径电路系统能够提供经锁存的写入数据以用于写入到存储器装置。内部命令和时钟信号的不精确的计时可以引起写入命令被无意地忽略或者不正确的写入数据被提供到存储器装置(例如，写入数据与错误的写入命令相关联)。
如所了解，存储器装置中的时钟信号的频率越高，则它可以产生和/或同步正确地计时的内部时钟和命令信号就越具有挑战性。举例来说，在某些高速存储器装置中存储器时钟信号的频率可以是1GHz或更高。使事情进一步复杂的是多数据速率存储器可在高于存储器时钟信号的速率下提供且接收数据，所述速率可表示可以执行命令的速率。因此，可能需要命令信号与内部时钟信号同步以便维持恰当的计时。多数据速率存储器的实例是在时钟频率的速率的两倍的速率下输出读取数据的一个实例，例如与存储器时钟信号的上升和下降时钟边沿同步输出数据。
因此，为了确保同步存储器装置中的命令同步，某些电路可以提供在存储器装置的输入端处、存储器装置的输出端处以及存储器装置内部。本发明的实施例可以涉及可用于确保高速存储器装置中的命令信号的恰当的同步的此类计时电路，并且所述命令信号确切地说是写入命令信号。
附图说明
在阅读以下详细描述并且参考附图之后可以更好地理解本发明的各个方面，在附图中：
图1是根据本发明的实施例包含控制块的设备的框图；
图2是根据本发明的实施例的图1的控制块的框图；
图3是根据本发明的实施例用于同步内部命令信号的图2的控制块的计时电路的部分的框图；以及
图4是根据本发明的实施例包含用于增大例如写入命令的内部写入命令信号的速度的走回电路的图3的计时电路的一部分的框图。
具体实施方式
下文将描述一或多个特定实施例。在努力提供这些实施例的简明描述的过程中，并非实际实施方案的所有特征都在说明书中进行描述。应了解，在任何此类实际实施方案的研发中，如在任何工程或设计项目中，必须作出许多实施方案特定的决策以实现研发者的特定目标，例如符合系统相关和商业相关的约束，这些约束可能从一个实施方案到另一个实施方案而变化。此外，应了解，此类研发工作可能是复杂且耗时的，然而对于受益于本发明的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。
如下文详细描述的，存储器装置可采用电路和技术来同步各种内部命令信号与内部时钟信号以通过各种操作模式确保存储器装置的恰当的功能性。举例来说，在同步动态随机存取存储器(SDRAM)中，例如双数据速率型四SDRAM(DDR4 SDRAM)或双数据速率型五SDRAM(DDR5 SDRAM)，例如读取和写入命令信号的命令信号与内部系统时钟信号的同步是所期望的以确保存储器装置的恰当的操作。更确切地说，且如在下文详细描述，计时电路可以提供在存储器装置的命令输入路径中以便使内部命令信号与内部时钟信号同步。然而，因为例如写入命令信号的内部命令信号可继承在命令输入路径上的传播延迟，所以写入命令信号可以在装置内减缓。举例来说，对于写入命令信号，传播延迟可以通过命令解码电路系统、时钟门控、时延移位器、偶/奇时钟路径介接、功率节省特征、长金属路由等引入。在某些系统中，时钟信号足够缓慢使得这些传播延迟不会影响写入命令循环与正确的时钟循环的同步，因为传播延迟保持在确保针对每个命令/时钟循环维持恰当的同步的公差内。然而，在一些系统中，例如在DDR5 SDRAM装置中，在利用由于紧密计时边界可能并不足以在高速度下对传播延迟的影响进行计数的当前设计中，系统时钟可能是过于快速的以至于无法充分地确保时钟与写入命令信号的恰当的对齐。如本文中所使用，“传播延迟”是指由计算逻辑门所引起的延迟与由路由所引起的延迟两者，所述延迟可随着压力、电压和温度(PVT)而改变。
如将了解，为了通过计时电路使写入命令信号与内部系统时钟信号同步，可以产生内部写入命令信号。然而，如先前所描述，虽然内部写入命令信号可继承传播延迟，但是期望的是在命令信号到达数据队列系统(DQ SYS)之前确保内部写入命令信号再次加速，以确保较高速度装置中的恰当的同步，例如DDR5 SDRAM装置，其中随着时钟速度的增大每个时钟循环(tCK)可具有越来越短的持续时间。根据本发明的实施例，走回电路可用于加速内部写入命令以将较快的命令信号传递到DQ SYS，使得写入命令信号再次与系统时钟信号(SCLK)同步。为了使内部写入命令信号与较快的SCLK信号重新同步，走回电路提供模拟通过命令输入路径、通过路由和逻辑门电路引入到内部写入命令信号的传播延迟的元件，使得在正确的时钟循环上在DQ SYS处俘获数据。考虑到过程、电压和温度(PVT)变化以及路由延迟，除了考虑到基于逻辑的延迟的门延迟之外，走回电路包含不太易受PVT变化影响的混合类型延迟元件，如下文进一步描述。
现在参考图1，说明了根据本发明的实施例包含控制块102的设备100的一部分的框图。如本文中所使用，“设备”可以指例如，电路系统、半导体裸片、装置或系统。在一个实施例中，举例来说，设备100可以是存储器设备。设备100包含存储器单元的存储器阵列104，所述存储器单元可以是例如，动态随机存取存储器(DRAM)存储器单元、静态随机存取存储器(SRAM)存储器单元、快闪存储器单元，或一些其它类型的存储器单元。在一个实施例中，存储器阵列104是同步动态随机存取存储器(SDRAM)，例如双数据速率型四SDRAM(DDR4SDRAM)或双数据速率型五SDRAM(DDR5 SDRAM)。设备100包含控制块102，所述控制块接收存储器命令并且提供(例如，产生)设备100内的对应的控制信号以执行各种存储器操作。
经由地址锁存器106将行和列地址信号提供(例如，应用)到设备100。地址锁存器106俘获接收到的地址信号，并且随后相应地将列地址和行地址提供到列地址解码器108和行地址解码器110。列地址解码器108选择延伸通过存储器阵列104的对应于相应的列地址的位线。行地址解码器110耦合到字线驱动器112，所述字线驱动器激活存储器阵列104中的对应于接收到的行地址的相应的存储器单元行。对应于接收到的列地址的所选择的数据线(例如，位线或多个位线)耦合到读取/写入电路114以将读取数据提供到输入/输出(I/O)数据块116。写入数据通过I/O数据块116和读取/写入电路114被提供到存储器阵列104。举例来说，I/O数据块116可包含响应于内部时钟信号CLKOUT和内部命令信号CMDOUT操作的输出数据块118和输入数据块120。响应于用于读取操作的命令，输出数据块118可提供来自存储器阵列104的读取数据。在一些实施例中，响应于内部命令信号CMDOUT，输出数据块118可提供读取数据。响应于用于写入操作的命令，输入数据块120可接收写入数据。
控制块102包含时钟路径122。时钟路径122接收外部时钟信号CLKIN并且传播至少部分地基于外部时钟信号CLKIN的内部系统时钟信号SCLK到I/O数据块116。
控制块102还包含命令路径124。在图1中示出为包含在控制块102中但不限于此配置的命令路径124将内部命令信号CMDOUT提供到I/O数据块116。控制块102响应于存储器命令CMDIN以在存储器阵列104上执行各种操作。确切地说，控制块102用于提供内部控制信号以从存储器阵列104读取数据且将数据写入到存储器阵列104。命令路径124接收例如CAS时延信号CL和CAS写入时延信号CWL的时延信号。命令路径124进一步接收延迟指示信号(NT)。命令路径124也从时钟路径122接收内部时钟信号。
图2是根据本发明的实施例的图1的控制块102的部分的更详细的视图。如先前所描述，控制块102可包含时钟路径122和命令路径124。控制块102可包含命令路径中的计时电路202以及时钟路径122(在本文中也被称作“时钟输入路径”)和命令路径124(在本文中也被称作“命令输入路径”)之中的延迟锁定环路(DLL)电路204。时钟路径122包含时钟输入缓冲器206。举例来说，时钟输入缓冲器206可基于时钟信号CLKIN(图1)接收互补时钟信号CK和CKF的对，并且提供系统时钟信号SCLK。SCLK信号可以被提供到命令路径124上的命令输入缓冲器/解码器电路208和计时电路202以及时钟路径122上的DLL时钟启用控制电路(DLLCKENCNT)210。如下文将进一步描述，基于外部时钟信号CK的速度，SCLK信号通常是具有短tCK的快速信号。举例来说，时钟信号CK且因此系统时钟信号SCLK可具有1GHz或更高的频率。
在所说明的实施例中，DLLCKENCNT 210包含第一与门212、第二与门208和或门216。响应于系统时钟启用信号SCLKEN，与门212将SCLK信号提供到DLL 204，所述系统时钟启用信号SCLKEN响应于指示读取命令或写入命令(RWD)的CMDIN信号。与门208供应有来自命令输入缓冲器/解码器电路208的ACTD信号和来自读取/写入dQ启用延迟(R/W QED)电路220中的控制电路系统(CKT)218的DLLCKSTEN信号。当CMDIN信号指示解码有效(ACT)命令时，ACTD信号被设置成高电平。在下文中将进一步详细论述R/W QED 220中的DLLCKSTEN信号和控制电路系统218。或门216供应有来自命令输入缓冲器/解码器电路208的RWD信号和与门208的输出，并且或门216的输出被提供为SCLKEN信号。当对读取命令和写入命令中的任一个进行解码时RWD信号被设置成高电平。因此，当DLLCKSTEN信号在低电平时，响应于在ACT命令的发布之后发布的R/W命令(读取和写入命令中的任一个)的接收SLCK开始被传送到DLL204。另一方面，当DLLCKSTEN信号在低电平时，响应于在R/W命令的发布之前发布的ACT命令的接收SLCK开始被传送到DLL。如将了解，根据其它实施例，可省略所说明的DLLCKENCNT 210的某些门或者可以添加其它门以控制DLL电路204的启用。也就是说，响应于CMDIN信号，CLLCKENCNT 210可具有启用DLL电路204操作的任何配置。举例来说，响应于R/W命令的接收，DLLCKENCNT 210可仅包含将总是启用DLL电路204操作的与门212，而非也实现基于在各种情况下的ACT命令的DLL电路204的操作。
DLL电路204可包含在时钟路径122上的延迟线(DLINE CLK)222和延迟控制(DLCTL)电路224。SCLK信号可以经由与门212被提供到时钟路径122上的DLINE CLK222，所述与门可响应于系统时钟启用信号SCLKEN提供SCLK信号，所述系统时钟启用信号SCLKEN响应于指示读取命令或写入命令的CMDIN信号。因此，DLL电路204可以是在读取和写入操作期间有效的。DLL电路204可调节延迟线222和延迟线226的延迟(在下文中相对于命令路径124进一步描述)，方法是当它被激活时响应于SCLK信号和DLL时钟信号改变延迟控制信号DCTL。另一方面，当它被解除激活时DLL电路204可保持延迟线222和226的延迟。举例来说，延迟线222可以是包含工作循环控制器(DCC)、粗糙延迟线和精细延迟线的可调节延迟线。可基于由DLCTL电路224提供的延迟控制信号DCTL调节延迟线222的可调节延迟。延迟线222可提供具有相对于时钟路径122上的SCLK信号的可调节延迟的DLL时钟信号DLLCLK。响应于来自与电路206的SCLK信号和DLLCLK信号，DLCTL电路224可将DCTL信号提供到延迟线222。延迟线222可进一步将DLLCLK信号提供到命令路径124上的R/W QED电路220。
控制块102中的命令路径124包含命令输入缓冲器/解码器电路208。命令输入缓冲器/解码器电路208可接收命令信号CMDIN和SCLK信号。CMDIN信号可传送存储器存取命令，例如读取命令或写入命令，相应地指示指导读取操作或写入操作。响应于SCLK信号，命令输入缓冲器/解码器电路208可对CMDIN信号进行解码。命令输入缓冲器/解码器电路208可将内部命令信号ICMD提供到计时电路202并且可进一步响应于指示读取命令或写入命令的CMDIN信号提供指示读取操作或写入操作的读取/写入选择信号RWSEL。ICMD信号可以是读取命令信号或写入命令信号。计时电路202可包含CWL模式选择和同步电路228以用于选择操作模式并且使内部命令信号ICMD与SCLK信号同步。下文将相对于图3更详细地描述选择和同步电路228。
响应于ICMD信号和下文将详细描述的走回选择WBTSEL<1:0>信号，计时电路202可提供经锁存的命令信号LCMD，其中计时电路202可相对于ICMD信号控制LCMD信号的计时使得当确证写入命令信号时在相对于ICMD信号传播延迟已经减缓LCMD信号之后LCMD信号与快速的、未延迟的SCLK信号重新同步。也就是说，在通过CWL模式选择和同步电路228的处理期间，SCLK信号可以是有意地延迟的以维持与通过长路由且通过逻辑元件体验传播延迟的ICMD信号的恰当的同步。因此，ICMD信号将被减缓使得从CWL模式选择和同步电路228输出的经锁存命令信号是不再与接收作为到计时电路202的输入的较快的、未延迟的SCLK信号同步的减缓的经锁存命令信号SLWLCMD。根据本发明的实施例，计时电路202还包含走回电路230，所述走回电路经配置以增大减缓的经锁存命令信号SLWLCMD的速度使得它与系统时钟信号SCLK的最快的版本(即，没有传播延迟)重新同步，如下文详细地论述。有利的是，通过使SLWLCMD信号与SCLK信号重新同步，从计时电路230输出的LCMD信号将是足够快速的以实现恰当的写入数据俘获，甚至在高速装置中也是如此。
DLL电路204可以进一步包含耦合到命令路径124上的计时电路202的延迟线(DLINE R/W)214。举例来说，延迟线226可以是包含DCC、粗糙延迟线和精细延迟线的可调节延迟线。在一些实施例中，延迟线226可具有与延迟线222基本上相同的电路结构并且可提供与延迟线222基本上相同的延迟。可基于由DLCTL电路224提供的延迟控制信号DCTL调节延迟线226的可调节延迟。来自计时电路202的LCMD信号被发射到延迟线226。延迟线226可响应于LCMD信号并且进一步响应于基于SCLK信号和DLLCLK信号的DCTL信号提供延迟的命令信号DCMD。DCMD信号可以被发射到多路分用器232。多路分用器232可基于读取命令提供延迟的命令读取信号DCMDR或基于响应于RWSEL信号的写入命令提供延迟的命令写入信号DCMDW。
命令路径124进一步包含R/W QED电路220。R/W QED电路220可接收所选择的时延(例如，CL值和/或CWL值)和NT值。R/W QED电路220可进一步从延迟线222接收DLLCLK信号。时延可以由例如SCLK信号的时钟循环的数目定义。NT值可以是等同于SCLK信号与DLLCLK信号的接收之间的延迟的时钟循环的数目。CL值是可考虑当设备100(图1)接收读取命令时与当数据队列系统(DQ sys)电路234中的输出缓冲器响应于基于时钟信号(例如，DLLCLK信号)的读取命令接收读取数据时之间的延迟时间的列地址选通(CAS)时延，所述延迟时间包含数据被存取且提供到输出总线(例如，经由DQ sys电路234中的DQ衬垫)的时间。CWL值是可考虑当设备100接收写入命令时与当输入数据块120(图1)响应于基于DQS信号(未示出)的写入命令接收写入数据时之间的延迟时间的CAS写入时延，所述延迟时间包含数据被存取且提供到输入总线(例如，经由在输入数据块120之前的DQ衬垫)的时间。CL值和CWL值可以被表示为CLK信号的时钟循环的数目。举例来说，CL值和CWL值可以是频率依赖性值。
R/W QED电路220可使来自多路分用器232的DCMDR信号或DCMDW信号与来自延迟线222的DLLCLK信号同步，例如，通过使用NT值和CL值或CWL值调节DCMDR信号或DCMDW信号的时延(例如，移位)。举例来说，在一些实施例中，R/W QED电路220可响应于CL移位用于读取命令的DCMDR信号。在一些实施例中，R/W QED电路220可响应于CWL移位用于写入命令的DCMDW信号。也可以考虑调节因素。举例来说，在一些实施例中，NT值可以大于或等于九。此外，在一些实施例中，CL值和NT值可能需要满足CL值与NT值之间的差(例如，CL-NT)大于或等于二的条件。在一些实施例中，R/W QED电路220通过用于读取命令的DLLCLK信号的(CL-(NT+2))时钟循环使DCMDR信号移位，其中二是调节因素。
如先前所描述，响应于时延信息(例如，基于CL值或CWL值和NT值的计算)R/W QED电路220的控制电路218可将DLLCKSTEN信号提供到计时电路202。举例来说，在某些实施例中，基于通过控制电路218使用取决于实际上应用于存储器装置的CK(SCLK)的tCK和/或取决于由其PVT(过程/电压/温度)变化所引起的存储器装置的性能的CL、CWL和NT值的计算，DLLCKSTEN信号可实现3循环操作(3T)、2循环操作(2T)或1循环操作。在一个实施例中，计时电路202将基于CK(SCLK)的tCK是否是相对较短的持续时间(3T操作)、适中的持续时间(2T操作)或相对较长的持续时间(1T操作)且根据在下文进一步描述的模式选择信号响应于DLLCKSTEN信号执行3T操作、2T操作或1T操作。
在操作中，由CMDIN信号表示的读取命令或写入命令被提供到命令路径124并且传播通过命令输入缓冲器/解码器电路208作为ICMD信号、传播通过计时电路202作为LCMD信号、传播通过延迟线226作为DCMD信号、传播通过多路分用器232作为DCMDR信号或DCMDW信号，并且传播通过R/W QED电路220。R/W QED电路220添加DLLCLK信号的时钟循环以传播命令信号，所述命令信号是DCMDR信号或DCMDW信号，以提供经移位命令读取信号SCMDR或经移位命令写入信号SCMDW，引起响应于所选择的时延的命令路径124的传播延迟。
图1中的I/O数据块116可包含图2中的DQ sys电路234。DQ sys电路234可接收DLLCLK信号、SCMDR信号和SCMDW信号。举例来说，DQ SYS电路234可包含并行到串行转换器，所述转换器基于计时以适当的次序将经由R/W电路114并行地从图1中的存储器阵列104读取的多个位的数据转换成串行数据的集合。DQ SYS电路234可在数据路径上将数据提供到数据队列(例如，DQx)。
如先前所描述，在一个实施例中，控制电路218产生用于DLLCKENCNT 210的DLLCKSTEN信号和用于计时电路202的WBTSEL<1:0>信号。DLLCKSTEN信号和2位WBTSEL<1:0>信号是使用CL信号、CWL信号和NT值产生的，各自被提供到控制电路210，如先前所描述。根据一个实施例，取决于DLLCKTEN信号和WBTSEL<1:0>信号的逻辑电平，控制电路210可将图2的控制块102带入到6个操作模式中的一个中：3T-S模式、3T-N模式、2T-S模式、2T-N模式、1T-S模式和1T-N模式，其中：
相应的模式中的“S”指示SCLK已经开始响应于R/W命令的接收传送到DLL；
相应的模式中的“N”指示SCLK已经开始响应于ACT命令的接收传送到DLL；
在CK(SCLK)的tCK是相对较短持续时间的情况下3T指示ICMD与SCLK同步以提供LCMD；
在CK(SCLK)的tCK是中间持续时间的情况下2T指示ICMD与SCLK同步以提供LCMD；以及
在CK(SCLK)的tCK是相对较长持续时间的情况下1T指示ICMD与SCLK同步以提供LCMD。
在一个实施例中，WBTSEL<1:0>信号的LSB和MSB的逻辑电平在1T-S和1T-N操作模式中是彼此不同的。如下文相对于图3进一步描述，WBTSEL<1:0>信号也可确定启用信号(T3/T2EN和T1EN)的逻辑电平状态。
图3是根据本发明的实施例包含CWL模式选择和同步电路228以及走回电路230的计时电路202的一个实施例的框图。下文将参考图4更详细地描述走回电路230的实施例。如将了解，计时电路202的所说明的实施例仅是可用于例如DDR5 SDRAM的高速存储器系统中的计时电路的一个实例。因此，如上文所描述，虽然通过所说明的CWL模式选择和同步电路228可以提供六个操作模式，但是也可以利用其它实施例。
计时电路202可接收具有tCK的时钟循环的系统时钟信号SCLK。与时钟信号CK相比，SCLK延迟了延迟时间D1。系统时钟信号SCLK可包含偶数循环(例如，循环0、循环2、循环4等)和奇数循环(例如，循环1、循环3、循环5等)。计时电路202可包含分频器电路302。分频器电路302可以是可响应于SCLK信号提供偶数系统时钟信号SCLK_E和奇数系统时钟信号SCLK_O的分频器。举例来说，分频器电路302可分频SCLK信号的频率，因此SCLK_E和SCLK_O信号的频率近似地为SCLK信号的频率的一半。SCLK_E信号可具有如正半循环的SCLK信号的偶数循环和如负半循环的SCLK信号的奇数循环。SCLK_O信号是SCLK_E信号的互补信号，并且SCLK_O信号可具有如正半循环的SCLK信号的奇数循环和如负半循环的SCLK信号的偶数循环。换句话说，SCLK_E信号与SCLK_O信号之间的相位差是约180度。SCLK_E信号和SCLK_O信号可具有等同于SCLK的两个时钟循环(＝2tCK)的时钟循环。
计时电路202可包含延迟电路304和306以及选择器电路308。如所了解，延迟电路304和306可包含在它们的输出处渐进地提供SCLK_E和SCLK_O信号的经延迟版本的延迟元件和移位器，使得ICMD信号的计时保持与时钟同步，尽管在ICMD信号(例如，写入命令信号)中有传播延迟，如上文所描述且在下文进一步描述。计时电路202还可包含电路节点310和312。计时电路202可进一步包含耦合在电路节点310与312之间的偶数命令计时电路CTC_E314和奇数命令计时电路CTC_O 316。延迟电路304可接收SCLK_E信号，并且可进一步提供具有相对于SCLK_E信号的延迟D2的延迟偶数系统时钟信号DSCLK_E。类似地，延迟电路306可接收SCLK_O信号，并且可进一步提供具有相对于SCLK_O信号的延迟D2的延迟奇数系统时钟信号DSCLK_O。CTC_E314可包含触发器电路(FF)318，所述触发器电路可响应于DSCLK_E信号在电路节点310上锁存ICMD信号并且可进一步提供偶数内部命令信号ICMD_E。CTC_O 316可包含触发器电路(FF)320，所述触发器电路可响应于DSCLK_O信号在电路节点310上锁存ICMD信号并且可进一步提供奇数内部命令信号ICMD_O。
计时电路202还包含解码器322，所述解码器对来自控制电路218的WBTSEL<1:0>信号进行接收和解码以提供T1模式启用信号T1EN和T3/T2模式启用信号T3/T2EN。在一个实施例中，T3/T2EN的高电平使得选择器电路308将SCLK_E和SCLK_O相应地传送到锁存电路324和326，并且T3/T2EN的低电平使得选择器306将SCLK_E和SCLK_O相应地传送到锁存电路326和324。
额外的选择器电路328和330相应地提供在FF电路318与锁存电路324之间以及FF电路316与锁存电路326之间。选择器电路328和330各自受T1EN信号控制。T1EN信号的高电平(H)使得选择器电路328和330选择ICMD，并且T1EN信号的低电平(L)使得选择器电路328和330相应地选择FF电路318的输出(即，ICMC_E)和FF电路320的输出(即，ICMD_O)。
计时电路202可响应于有效T3/T2EN信号(例如，逻辑高电平)执行三循环操作(3T)，并且可进一步响应于无效T3/T2EN信号(例如，逻辑低电平)执行二循环操作(2T)。在3T模式中，CMD信号的时间调节可在计时电路202中使用SCLK信号的三个时钟循环。在3T模式中，选择器电路308可响应于有效T3/T2EN信号将SCLK_E信号提供到CTC_E314。CTC_E 314包含耦合开关332的锁存电路324。锁存电路324可接收ICMD_E信号和SCLK_E信号，并且可进一步响应于来自选择器电路308的SCLK_E信号锁存ICMD_E信号。开关332可响应于来自选择器电路308的SCLK_E信号在电路节点312上提供来自锁存电路324的偶数经锁存命令信号LCMD_E。在3T模式中，选择器电路308可进一步响应于有效T3/T2EN信号将SCLK_O信号提供到CTC_O 316。CTC_O 316包含耦合到开关334的锁存电路326。锁存电路326可接收ICMD_O信号和SCLK_O信号，并且可进一步响应于来自选择器电路308的SCLK_O信号锁存ICMD_O信号。开关334可响应于来自选择器电路308的SCLK_O信号在电路节点312上提供来自锁存电路326的奇数经锁存命令信号LCMD_O。一般来说，开关332和334经配置以当选择器电路308的相应的输出高时打开并且经配置以当选择器电路308的相应的输出低时闭合。
如上文所描述，由于通过路由和逻辑门的传播延迟，ICMD信号是相对于SCLK信号减缓的。因此，在节点312处的命令信号是缓慢经锁存命令信号SLWLCMD。也就是说，由于SCLK信号通过分频器302分裂成一半频率的时钟信号和通过延迟电路304和306引入的延迟，以及通过CWL模式选择和同步电路228的其它门和路由，ICMD信号是减缓的。对于某些装置，由于装置的高速，ICMD信号可以延迟的比较多使得在错误的循环上在DQ SYS 234处俘获ICMD信号。当命令信号是写入命令时为了抵消传播延迟的影响且因此使命令信号与SCLK重新同步，缓慢经锁存命令信号SLWLCMD被提供到走回电路230。如上文相对于图2所描述，走回电路随后将LCMD信号(与高速SCLK信号同步)提供到DLINE(R/W)226。
图4说明了走回电路230的实施例。如先前所描述，命令输入缓冲器/解码器电路208接收CMDIN信号并且输出内部命令信号ICMD。ICMD信号被提供到计时电路202的CWL模式选择和同步电路228。由于通过CWL模式选择和同步电路228的传播延迟，从CWL模式选择和同步电路228输出的缓慢经锁存命令SLWLCMD与ICMD信号相比较缓慢且不再与较快的SCLK信号同步。根据本发明的实施例，为了增大SLWLCMD的速度，使得命令信号再次与SCLK信号同步，提供走回电路230。走回电路230将产生与较快的SCLK信号重新同步的经锁存命令LCMD信号。
在所说明的实施例中，走回电路230包含写入命令移位电路402A-402F和延迟电路404A-404F。为了使缓慢经锁存写入命令SLWLCMD信号与快速系统时钟SCLK信号重新同步，包含延迟电路404A-404F以模拟通过CWL模式选择和同步电路228由SCLK信号体验到的传播延迟，使得它们可以使用写入命令移位电路402A-402F被考虑和移除以便对写入命令信号的移位进行计数并且通过近似地等于通过CWL模式选择和同步电路228的传播延迟的量增大SLWLCMD信号的速度。
在所说明的实施例中，SCLK信号被提供到延迟电路404A-404F的链。提供延迟电路404A-404F以近似地对通过CWL模式选择和同步电路228的延迟进行镜像处理。某些延迟电路(例如，404A、404B、404E和404F)包含逻辑门元件406的串。举例来说，提供仅包含逻辑门元件406的延迟电路以与通过延迟电路304和306的延迟对应，并且所述延迟电路在本文中被称作“逻辑门延迟电路”。逻辑门延迟电路(即，仅包含逻辑门元件406的那些延迟电路)通过CWL模式选择和同步电路228中的实际逻辑门近似传播延迟。然而，因为由于PVT变化通过CWL模式选择和同步电路228的路由也提供额外的延迟，所以“混合元件延迟电路”也可以提供在走回电路230的延迟链中。举例来说，混合元件延迟电路(例如，404C和404D)可包含逻辑门元件408、电阻器410和电容器412的组合。混合元件延迟电路(例如，404C和404D)的RC元件提供通过CWL模式选择和同步电路228的路由由PVT变化所引起的延迟的更精确的近似。
如将了解，每个延迟电路404A-404F耦合到对应的写入命令移位电路402A-402F，所述写入命令移位电路经配置以按与对应的延迟电路404A-404F重合的量移位(即，加速)输入信号。以此方式，SLWCMD信号可以它响应于通过CWL模式选择和同步电路228的传播延迟减缓的相同的量加速。因为延迟电路404A-404F的链包含逻辑门延迟电路(例如，404A、404B、404E和404F)和混合元件延迟电路(例如，404C和404D)两者，所以由于CWL模式选择和同步电路228中的逻辑和路由两者的实际内部寄生延迟可以通过写回电路230更精确地近似和抵消，使得写回电路230的输出是与快速SCLK信号同步的经锁存命令(LCMD)信号。如所了解，通过在写入命令期间使ICMD信号与SCLK重新同步，在正确的循环上俘获写入数据，甚至是在例如DDR5的具有高时钟速率的存储器装置中也是如此。
虽然当前技术可以易有各种修改以及替代形式，但是特定实施例已经在图式中借助于实例示出并已在本文中详细地描述。然而，应理解，当前技术并不意图限于所公开的特定形式。实际上，替代地，本发明的实施例意图涵盖属于如由所附权利要求书所界定的本发明的技术的精神和范围内的所有修改、等效物和替代方案。
本文中提出且主张的技术参考且应用于具有实践本质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本发明的技术领域且因此不是抽象的、无形的或纯理论的。此外，如果随附于本说明书的末尾的任何权利要求项含有表示为“用于执行功能的装置……”或“用于执行功能的步骤……”的一或多个元件，那么意图将依照35U.S.C.112(f)解译此类元件。然而，对于含有以任何其它方式指定的元件的任何权利要求项，意图将不会依照35U.S.C.112(f)解译此类元件。

Claims (22)

1.一种设备，其包括：
时钟输入缓冲器，其经配置以提供系统时钟信号；以及
计时电路，其经配置以从所述时钟输入缓冲器接收所述系统时钟信号并且接收内部命令信号，其中所述计时电路经配置以输出与所述系统时钟信号同步的经锁存命令信号，并且其中所述计时电路包括走回电路，所述走回电路经配置以匹配通过所述计时电路的所述内部命令信号的传播延迟并且增大所述内部命令信号的所述速度使得所述经锁存命令信号与所述系统时钟信号同步。
2.根据权利要求1所述的设备，其中所述内部命令信号包括写入命令信号。
3.根据权利要求1所述的设备，其中所述计时电路包括接收所述系统时钟信号并且产生一或多个延迟系统时钟信号的CWL模式选择和同步电路。
4.根据权利要求3所述的设备，其中所述CWL模式选择和同步电路接收所述内部命令信号并且响应于所述一或多个延迟系统时钟信号输出缓慢经锁存命令信号。
5.根据权利要求4所述的设备，其中所述走回电路经配置以接收所述缓慢经锁存命令信号并且增大所述缓慢经锁存命令信号的所述速度以产生所述经锁存命令信号。
6.根据权利要求1所述的设备，其中所述走回电路包括经配置以接收所述系统时钟信号的延迟链，其中所述延迟链包括经配置以匹配通过所述计时电路的所述内部命令信号的所述传播延迟的多个延迟电路。
7.根据权利要求6所述的设备，其中所述多个延迟电路的第一部分包括逻辑门延迟电路，并且其中所述多个延迟电路的第二部分包括混合元件延迟电路。
8.根据权利要求7所述的设备，其中所述混合元件延迟电路中的每一个包括经配置以匹配由于路由通过所述计时电路的所述内部命令信号的延迟的电阻器、电容器和逻辑门元件。
9.根据权利要求6所述的设备，其中所述走回电路包括多个写入命令移位电路，所述写入命令移位电路经配置以增大通过所述走回电路的所述内部命令信号的所述速度以输出与所述系统时钟信号同步的所述经锁存命令信号。
10.一种设备，其包括：
模式选择和同步电路，其经配置以接收系统时钟信号和内部写入命令信号，其中所述内部写入命令信号通过所述CWL模式选择和同步电路中的传播延迟减缓以输出缓慢内部写入命令信号；以及
写回电路，其经配置以接收所述缓慢内部写入命令信号并且输出与所述系统时钟信号同步的经锁存写入命令信号。
11.根据权利要求10所述的设备，其中所述写回电路包括经配置以匹配通过所述模式选择和同步电路的所述内部命令信号的所述传播延迟的多个延迟电路。
12.根据权利要求11所述的设备，其中所述多个延迟电路中的至少一些包括经配置以近似由过程、电压和温度变化所引起的传播延迟的混合元件延迟电路。
13.根据权利要求12所述的设备，其中混合元件延迟电路包括电阻器-电容器RC电路。
14.根据权利要求11所述的设备，其中所述写回电路包括多个写入命令移位电路，其中所述写入命令移位电路的数目具有与所述延迟电路的数目的一对一对应性。
15.根据权利要求14所述的设备，其中所述多个写入命令移位电路经配置以增大通过所述走回电路的所述内部写入命令信号的所述速度以输出与所述系统时钟信号同步的所述经锁存写入命令信号。
16.根据权利要求10所述的设备，其中所述设备包括双数据速率型五同步动态随机存取存储器DDR5 SDRAM装置。
17.一种方法，其包括：
响应于快速系统时钟信号将来自命令输入缓冲器/解码器的内部命令信号提供到计时电路；
减小所述计时电路内部的所述内部命令信号的速度，其中所述速度通过可归因于所述计时电路中的路由和逻辑门的传播延迟减小；以及
增大所述计时电路内的所述内部命令信号的所述速度以响应于所述快速系统时钟信号输出经锁存命令信号。
18.根据权利要求17所述的方法，其中提供所述内部命令信号包括提供写入命令信号。
19.根据权利要求17所述的方法，其中增大所述内部命令信号的所述速度包括模拟所述计时电路的所述传播延迟并且通过近似地等于所述传播延迟的量增大所述内部命令信号的所述速度。
20.根据权利要求17所述的方法，其中增大所述内部命令信号的所述速度包括利用走回电路时钟链增大所述速度。
21.根据权利要求20所述的方法，其中所述走回电路时钟链包含多个逻辑门延迟电路和多个混合元件延迟电路。
22.根据权利要求21所述的方法，其中所述多个混合元件延迟电路中的每一个包括电阻器-电容器RC电路。
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