CN115116509A - 具有共用延迟电路的方法和存储器装置 - Google Patents

具有共用延迟电路的方法和存储器装置 Download PDF

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CN115116509A CN202110308258.8A CN202110308258A CN115116509A CN 115116509 A CN115116509 A CN 115116509A CN 202110308258 A CN202110308258 A CN 202110308258A CN 115116509 A CN115116509 A CN 115116509A
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Abstract

本发明涉及一种存储器装置，包含多个存储器组和感测延迟电路。存储器组中的每一个由行使能命令激活且配置成基于感测使能信号来进行感测操作。包含共用延迟电路和延迟路径控制电路系统的感测延迟电路可从行使能命令的触发将感测使能信号的启动延迟一个感测延迟时段。共用延迟电路对存储器组共用且可基于行使能命令的触发来产生多个延迟信号。延迟路径控制电路系统可基于行使能命令和多个延迟信号来控制共用延迟电路与存储器组之间的电路径以将感测使能信号输出到存储器组。本发明还涉及一种具有共用延迟电路的方法。

Description

具有共用延迟电路的方法和存储器装置
技术领域
本公开涉及一种存储器装置，且更特定来说，涉及一种具有共用延迟电路的方法和存储器装置。
背景技术
存储器装置例如动态随机存取存储器(dynamic random-access memory；DRAM)可包含多个存储器组。在存储器操作中，在来自行使能命令的触发的感测量之后启动感测放大器以对存储器组进行感测操作。期望对于包含在存储器装置中的所有存储器组具有相同的延迟量。
然而，由于制造工艺期间电子组件(例如，晶体管、电阻器、偏置电平噪声等)的不匹配，从行使能命令的触发到用于不同存储器组的感测放大器的启动的延迟量是不同的。存储器组中的延迟量的差异可能导致存储器操作(例如，读取操作或写入操作)的错误率的增加，从而降低存储器装置的性能。
随着近来对高质量存储器装置的需求增长，期望用于改善存储器装置的性能的创造性技术和设计。
发明内容
本公开介绍一种能够改善存储器装置的性能的方法和存储器装置。
在本公开的实施例中，存储器装置包含多个存储器组和感测延迟电路。多个存储器组中的每一个由行使能命令激活，且多个存储器组中的每一个配置成基于感测使能信号来进行感测操作。感测延迟电路配置成从行使能命令的触发延迟感测使能信号的启动达感测延迟时段。感测延迟电路包括共用延迟电路和延迟路径控制电路系统。共用延迟电路配置成基于行使能命令的触发来产生多个延迟信号，其中共用延迟电路为多个存储器组共用。延迟路径控制电路系统耦合到共用延迟电路，且配置成基于行使能命令和多个延迟信号来控制共用延迟电路与多个存储器组之间的电路径，以将感测使能信号输出到存储器组。
在本公开的实施例中，适于包括多个存储器组和感测延迟电路的存储器装置的方法。所述方法包含以下操作：接收配置成激活多个存储器组当中的存储器组的行使能命令；以及通过感测延迟电路从行使能命令的触发延迟感测使能信号的启动达感测延迟时段。从行使能命令的触发延迟感测使能信号的启动达感测延迟时段的操作包括：通过感测延迟电路的共用延迟电路基于行使能命令的触发来产生多个延迟信号，其中共用延迟电路为多个存储器组共用；以及基于行使能命令和多个延迟信号来控制共用延迟电路与多个存储器组之间的电路径以将感测使能信号输出到存储器组。
为了使本公开的实施例中的一个或多个中提供的以上特征和优点更容易理解，伴有附图的若干实施例详细描述如下。
附图说明
包含附图以提供对本公开的进一步理解，且附图并入本说明书中并构成本说明书的一部分。附图示出本公开的实施例，且与描述一起用来解释本文中所描述的原理。
图1是示出根据一些实施例的存储器装置的示意图；
图2是示出根据一些实施例的存储器装置的感测延迟电路的示意图；
图3是示出根据一些实施例的存储器装置的延迟路径控制电路的示意图；
图4到图5是示出根据一些实施例的存储器装置中的信号的波形图；
图6A到图6B示出根据一些实施例的存储器装置的方法的流程图。
附图标号说明
100：存储器装置；
110、210：延迟感测电路/感测延迟电路；
112、212：共用延迟电路；
114、214：延迟路径控制电路系统；
130、SA：感测放大器；
211、213、NOR1、NOR2、X0、Xm：逻辑电路；
212_0、212_1、212_n-1：延迟单元；
214_0_0、214_0_1、214_0_n-1、214_m_0、214_m_n-1、214_x：延迟路径控制电路；
2111、2131、ATV_B0_D1、ATV_B0_D2、ATV_B0_Dn、ATV_B1_D1、ATV_B1_Dn、ATV_Bm_Dn、DLY_S1：信号；
2141：或非逻辑电路；
2143：缓冲器；
2143a、2143b、2147：非逻辑电路；
2145：与非逻辑电路；
t01、t02、t03、t04、t05、t06、t11、t15、t16：时序；
ARR：存储器阵列；
ATV_B0、ATV_B1、ATV_Bm：行使能命令；
B0、Bm：存储器组；
DIS0、DIS1、DISm、IN：输入端子；
DLY_IN：延迟输入端子；
DLY_OUT、OUT：输出端子；
EN：使能输入端子；
GND、VDD：参考节点；
L0、Lm：锁存器；
M1、M2：晶体管；
Nd：连接节点；
P1_0、P2_0、P2_1、P3_0、P3_1、P4_0、P4_1、P5_0、P5_1、P6_0、P6_1、P7_0、P7_1、P8_0：脉冲；
PCG_B0、PCG_Bm：预充电信号；
S610、S620：操作；
S621、S623：子操作；
SE_B0、SE_B1、SE_Bm：感测使能信号；
Timing_D1、Timing_D2、Timing_Dn：延迟信号；
TD0、TD1：感测延迟时段；
TRRD：使能到使能最小命令时段。
具体实施方式
现将详细地对本发明的本优选实施例进行参考，所述实施例的实例在附图中示出。只要可能，相同附图标号就在附图和描述中用以指代相同或相似部件。
参考图1，存储器装置100包含延迟感测电路110，以及耦合到延迟感测电路110的多个存储器组B0到存储器组Bm，其中m是正整数。存储器组B0到存储器组Bm中的每一个可包含存储器阵列ARR和感测放大器SA。存储器阵列ARR可包含耦合到多个位线和字线的多个存储器单元(未示出)；且感测放大器SA配置成基于感测使能信号对存储器阵列ARR的存储器单元进行感测操作。对存储器单元的存储器操作(例如读取操作或写入操作)可通过耦合到存储器阵列ARR的存储器单元的位线和字线进行。在一些实施例中，从感测延迟电路110接收到分别用于启用存储器组B0到存储器组Bm的感测放大器的感测使能信号SE_B0到感测使能信号SE_Bm。在一些实施例中，存储器操作可在存储器组B0到存储器组Bm中独立地进行。举例来说，在写入操作正在存储器组B1(未示出)中进行时，读取操作可在存储器组B0中进行。在一些实施例中，阵列ARR中的存储器单元是动态随机存取存储器(DRAM)单元，但本公开不限于此。
在一些实施例中，为了对特定存储器组进行存储器操作(例如读取操作或写入操作)，在启动感测放大器SA之前触发行使能命令(row active command)以打开特定存储器组中的行。当触发行使能命令时，特定存储器组中的存储单元(memory cell)数据通过存储器单元与位线之间的电荷共用传送到耦合到感测放大器SA的位线。在从行使能命令的触发起的感测延迟时段之后，感测放大器SA由感测使能信号启用以感测和放大位线中的数据。如果感测放大器130启动太早，那么存储单元数据将不完全传送到感测放大器130。如果感测放大器130启动太晚，那么感测放大器130将不具有足够的时间来完全放大存储单元数据以用于存储器操作。因此，感测延迟时段必须是精确的，以用于存储器装置100的恰当操作。此外，期望用于存储器装置100的所有存储器组的相同感测延迟时段以改善存储器装置100的性能。
在一些实施例中，感测延迟电路110配置成接收行使能命令ATV_B0到行使能命令ATV_Bm以及预充电信号PCG_B0到预充电信号PCG_Bm，以及输出用于存储器组B0到存储器组Bm的感测使能信号SE_B0到感测使能信号SE_Bm，其中用于存储器组B0到存储器组Bm的感测延迟时段基本上相同。用于特定存储器组的感测延迟时段是从用于特定存储器组的行使能命令的触发到特定存储器组的感测放大器SA的启动。
在一些实施例中，感测延迟电路110包含共用延迟电路112和延迟路径控制电路系统114。共用延迟电路112为所有存储器组B0到存储器组Bm共用，且配置成从行使能命令的触发延迟感测放大器SA的启动达感测延迟时段。共用延迟电路112可接收用于存储器组B0到存储器组Bm当中的特定存储器组的行使能命令，且基于所述行使能命令来产生至少一个延迟信号。将由共用延迟电路112产生的至少一个延迟信号提供到延迟路径控制电路系统114。延迟路径控制电路系统114配置成控制共用延迟电路112与存储器组B1到存储器组Bm之间的电路径。在一些实施例中，延迟路径控制电路系统114可选择性地启用或停用共用延迟电路112与存储器组B0到存储器组Bm之间的电路径，从而将具有所需感测延迟时段的感测使能信号提供到存储器组B0到存储器组Bm。在一些实施例中，共用延迟电路112和延迟路径控制电路系统114两者为所有存储器组B0到存储器组Bm共用。
在一些实施例中，存储器组B0到存储器组Bm的感测放大器SA分别根据感测使能信号SE_B0到感测使能信号SE_Bm来操作。举例来说，当感测使能信号具有第一逻辑状态(例如，逻辑状态1)时激活感测放大器SA，且当感测使能信号具有第二逻辑状态(例如，逻辑状态0)时去激活感测放大器SA。感测放大器SA的启动指代感测使能信号的逻辑状态从第二逻辑状态改变到第一逻辑状态的时序。本公开不限于感测放大器SA的任何特定结构或设计。在一些实施例中，存储器装置100可包含额外电路，控制器(未示出)、行解码器(未示出)、列解码器(未示出)、读取和写入电路系统(未示出)、输入/输出电路(未示出)，或存储器装置100的恰当操作所需的任何其它电路。
图2示出根据一些实施例的感测延迟电路210的示意图。在一些实施例中，图2中的感测延迟电路210是示出于图1中的感测延迟电路110。感测延迟电路210可包含共用延迟电路212和延迟路径控制电路系统214、多个锁存器L0到锁存器Lm，以及逻辑电路211、逻辑电路213以及逻辑电路X0到逻辑电路Xm。逻辑电路211可接收分别用于激活存储器组B0到存储器组Bm的多个行使能命令ATV_B0到行使能命令ATV_Bm。逻辑电路211配置成对行使能命令ATV_B0到行使能命令ATV_Bm进行逻辑操作以产生信号2111。信号2111可指示是否触发行使能命令ATV_B0到行使能命令ATV_Bm中的至少一个。举例来说，当触发行使能命令ATV_B0到行使能命令ATV_Bm中的至少一个时，信号2111可具有第一逻辑状态(例如，逻辑状态0)，且当行使能命令ATV_B0到行使能命令ATV_Bm均未触发时，信号2111可具有第二逻辑状态(例如，逻辑状态1)。在一些实施例中，逻辑电路211是配置成对行使能命令ATV_B0到行使能命令ATV_Bm进行或非逻辑操作以产生信号2111的或非(NOR)逻辑电路。
在一些实施例中，逻辑电路213耦合到逻辑电路211以接收信号2111，且配置成对信号2111进行逻辑操作以产生信号2131且将信号2131输出到共用延迟电路212。逻辑电路213可为配置成反转信号2111以产生信号2131的非(NOT)逻辑电路。在一些实施例中，由逻辑电路211输出的信号2111在不通过逻辑电路213的情况下直接输出到共用延迟电路212。
在一些实施例中，共用延迟电路212包含串联耦合以形成延迟链的多个延迟单元212_0到延迟单元212_n-1，其中n是正整数。可基于延迟单元212_0到延迟单元212_n-1中的每一个的规格和感测延迟时段的所需长度来确定数字n。共用延迟电路212配置成从行使能命令ATV_B0到行使能命令ATV_Bm的触发延迟感测使能信号SE_B0到感测使能信号SE_Bm的启动达感测延迟时段。在一些实施例中，共用延迟电路212为所有存储器组B0到存储器组Bm共用；且用于感测使能信号SE_B0到感测使能信号SE_Bm的感测延迟时段基本上相同。举例来说，行使能命令ATV_B0的触发与感测使能信号SE_B0的启动之间的感测延迟时段与行使能命令ATV_Bm的触发与感测使能信号SE_Bm的启动之间的感测延迟时段基本上相同。
在一些实施例中，延迟单元212_0到延迟单元212_n-1中的每一个包含输入端子IN和输出端子OUT，且配置成延迟输入端子IN处的信号达延迟时段以产生输出端子OUT处的信号。举例来说，延迟单元212_0配置成延迟信号2131达延迟时段以产生延迟信号Timing_D1；延迟单元212_1配置成延迟信号Timing_D1达延迟时段以产生延迟信号Timing_D2；且延迟单元212_n-1配置成延迟输入到延迟单元212_n-1的信号以产生延迟信号Timing_Dn。由于延迟单元212_0到延迟单元212_n-1串联耦合，所以根据来自所有延迟单元212_0到延迟单元212_n-1的延迟时段的总和来确定延迟信号Timing_Dn从行使能命令的触发的延迟量。在一些实施例中，根据来自所有延迟单元212_0到延迟单元212_n-1的延迟时段的总和来确定行使能命令的触发与每一对应感测使能信号SE_B0到感测使能信号SE_Bm的启动之间的感测延迟时段。
在一些实施例中，延迟路径控制电路系统214配置成控制共用延迟电路212与存储器组B0到存储器组Bm之间的电路径。在一些实施例中，延迟路径控制电路系统214可启用从共用延迟电路212到目标存储器组的电路径且停用从共用延迟电路212到其它存储器组的电路径。在一些实施例中，延迟路径控制电路系统214包含多个延迟路径控制电路214_0_0到延迟路径控制电路214_m_n-1，其中m和n是正整数。延迟路径控制电路系统214可选择性地启用和停用延迟路径控制电路214_0_0到延迟路径控制电路214_m_n-1，以控制共用延迟电路212与存储器组B0到存储器组Bm之间的电路径。
在一些实施例中，延迟路径控制电路214_0_0到延迟路径控制电路214_m_n-1中的每一个包含多个输入端子和输出端子DLY_OUT。输入端子可包含配置成接收行使能命令ATV_B0到行使能命令ATV_Bm中的一个的使能输入端子EN、配置成接收行使能命令ATV_B0到行使能命令ATV_Bm中的其它行使能命令的输入端子DIS0、DIS1到输入端子DISm，以及配置成从共用延迟电路212接收延迟信号Timing_D1到延迟信号Timing_Dn中的一个的延迟输入端子DLY_IN。延迟路径控制电路214_0_0到延迟路径控制电路214_m_n-1中的每一个通过输入到使能输入端子EN的行使能命令ATV_B0到行使能命令ATV_Bm中的一个启用或停用。当启用延迟路径控制电路214_0_0到延迟路径控制电路214_m_n-1当中的特定延迟路径控制电路时，将输入到延迟输入端子DLY_IN的延迟信号输出到特定延迟路径控制电路的输出端子DLY_OUT。
在一些实施例中，将延迟路径控制电路214_0_0到延迟路径控制电路214_m_n-1划分成多个组的延迟路径控制电路，其中所述组中的每一个对应于存储器组B0到存储器组Bm中的一个。举例来说，延迟路径控制电路214_0_0到延迟路径控制电路214_0_n-1的组对应于存储器组B0且配置成启用或停用去往存储器组B0的电路径；且延迟路径控制电路214_m_0到延迟路径控制电路214_m_n-1的组对应于存储器组Bm且配置成启用或停用去往存储器组Bm的电路径。在一些实施例中，对应于目标存储器组的延迟路径控制电路的组启用且其它组停用。举例来说，当将行使能命令ATV_B0触发到感测延迟电路210时，延迟路径控制电路214_0_0到延迟路径控制电路214_0_n-1的组顺序地启用以产生感测使能信号SE_B0，且延迟路径控制电路的其它组停用。当将行使能命令ATV_B0触发到延迟路径控制电路214_0_0的使能输入端子EN时，行使能命令ATV_B0首先启用延迟路径控制电路214_0_0，且接着延迟路径控制电路214_0_0的输出端子DLY_OUT启用延迟路径控制电路214_0_1。类似地，直到延迟路径控制电路214_0_n-1顺序地启用以产生感测使能信号SE_B0。换句话说，共用延迟电路212与存储器组B0之间的电路径启用，而共用延迟电路212与其它存储器组B1到存储器组Bm之间的电路径停用。以这种方式，产生用于存储器组B0的感测使能信号SE_B0，其中感测使能信号SE_B0的启动从行使能命令ATV_B0的触发延迟达感测延迟时段。此外，由于使用同一共用延迟电路212来产生感测使能信号SE_B0到感测使能信号SE_Bm，所以不管延迟感测电路210中存在的偏移或不匹配，从行使能命令ATV_B0到行使能命令ATV_Bm的触发到感测使能信号SE_B0到感测使能信号SE_Bm的启动的感测延迟时段都是相同的。
在一些实施例中，多个锁存器L0到锁存器Lm耦合在延迟路径控制电路系统214与逻辑电路X0到逻辑电路Xm(例如，非逻辑电路)之间，且配置成进行锁存操作以产生锁存信号。可将锁存信号提供到配置成对锁存信号进行逻辑操作以分别输出感测使能信号SE_B0到感测使能信号SE_Bm的逻辑电路X0到逻辑电路Xm。在一些替代性实施例中，将由锁存器L0到锁存器Lm输出的锁存信号用作用于启用感测放大器130的感测使能信号。换句话说，任选地在感测延迟电路210中包含逻辑电路X0到逻辑电路Xm。锁存器L0到锁存器Lm中的每一个可接收信号ATV_B0_Dn到信号ATV_Bm_Dn中的一个和预充电信号PCG_B0到预充电信号PCG_Bm中的一个，且可基于接收到的信号来进行锁存操作以产生感测使能信号SE_B0到感测使能信号SE_Bm中的一个。举例来说，锁存器L0配置成基于从延迟路径控制电路214_0_n-1接收到的信号ATV_B0_Dn和预充电信号PCG_B0来进行锁存操作以产生感测使能信号SE_B0。在一些实施例中，锁存器L0到锁存器Lm中的每一个包含逻辑电路NOR1和逻辑电路NOR2，其中逻辑电路NOR1耦合以接收逻辑电路NOR2的输出和预充电信号PCG_B0到预充电信号PCG_Bm中的一个。逻辑电路NOR2耦合以接收逻辑电路NOR1的输出和信号ATV_B0_Dn到信号ATV_Bm_Dn中的一个。
在一些实施例中，感测使能信号SE_B0到感测使能信号SE_Bm在信号ATV_B0_Dn到信号ATV_Bm_Dn的触发后激活，且在预充电信号PCG_B0到预充电信号PCG_Bm的触发后去激活。举例来说，锁存器L0配置成当将信号ATV_B0_Dn触发到锁存器L0时激活感测使能信号SE_B0，且当触发预充电信号PCG_B0时去激活感测使能信号SE_B0。在一些实施例中，锁存器L0到锁存器Lm分别耦合到逻辑电路X0到逻辑电路Xm(例如，非逻辑电路)，且配置成进行逻辑操作(例如，非操作)以产生感测使能信号SE_B0到感测使能信号SE_Bm。以这种方式，通过感测延迟电路210产生用于存储器组B0到存储器组Bm的感测使能信号SE_B0到感测使能信号SE_Bm，其中从行使能命令ATV_B0到行使能命令ATV_Bm的触发到感测使能信号SE_B0到感测使能信号SE_Bm的启动的感测延迟时段基本上相同。
图3示出可以是图2中所示出的延迟路径控制电路系统214的延迟路径控制电路214_0_0到延迟路径控制电路214_m_n-1中的任一个的延迟路径控制电路214_x的示意图。延迟路径控制电路214_x可包含或非逻辑电路2141、晶体管M1、晶体管M2、缓冲器2143、与非(NAND)逻辑电路2145以及非逻辑电路2147。在一些实施例中，晶体管M1耦合在参考节点GND与连接节点Nd之间，所述连接节点Nd是晶体管M1与晶体管M2之间的连接节点。晶体管M1的控制端子耦合到延迟路径控制电路214_x的使能输入端子EN，且配置成接收行使能命令ATV_B0到行使能命令ATV_Bm中的一个。晶体管M1配置成当触发使能输入端子EN处的行使能命令ATV_B0到行使能命令ATV_Bm中的一个时，使参考节点GND电连接到连接节点Nd。
在一些实施例中，或非逻辑电路2141耦合到延迟路径控制电路214_x的输入端子DIS0到输入端子DISm，以接收行使能命令ATV_B0到行使能命令ATV_Bm中的其它行使能命令和对应于存储器组B0到存储器组Bm中的一个的预充电信号(也称为自组预充电信号)。或非逻辑电路2141配置成对输入端子DIS0到输入端子DISm处的信号进行或非逻辑操作以产生输出信号，且将输出信号提供到晶体管M2的栅极端子。晶体管M2耦合在参考节点VDD与连接节点Nd之间，且配置成当触发来自或非逻辑电路2141的输出信号时使参考节点VDD电连接到连接节点Nd。因此，当触发使能输入端子EN处的信号时，连接节点Nd电耦合到参考节点GND，且当触发输入端子DIS0到输入端子DISm处的信号中的任一个时，连接节点Nd电耦合到参考节点VDD。
在一些实施例中，缓冲器2143包含非逻辑电路2143a和非逻辑电路2143b，其中非逻辑电路2143a的输入是非逻辑电路2143b的输出，且非逻辑电路2143b的输入是非逻辑电路2143a的输出。缓冲器2143可耦合在连接节点Nd与与非2145的输入端子之间。在一些实施例中，与非逻辑电路2145的输入端子耦合到延迟路径控制电路214_x的延迟输入端子DLY_IN和缓冲器2143，且与非逻辑电路2145配置成对接收到的信号进行与非逻辑操作以产生信号DLY_S1。延迟输入端子DLY_IN处的信号是从共用延迟电路(例如，图2中的共用延迟电路212)接收到的延迟信号Timing_D1到延迟信号Timing_Dn中的一个。与非逻辑电路2145配置成当触发延迟路径控制电路214_x的使能输入端子EN处的信号时激活信号DLY_S1，且当触发输入端子DIS0到输入端子DISm处的信号中的任一个时去激活信号DLY_S1。以这种方式，延迟路径控制电路214_x可控制共用延迟电路(例如，图2中的共用延迟电路212)与存储器组B0到存储器组Bm之间的电路径。在一些实施例中，非逻辑电路2147配置成对由与非逻辑电路2145输出的信号DLY_S1进行非逻辑操作以产生延迟路径控制电路214_x的输出端子DLY_OUT处的信号。在一些实施例中，延迟路径控制电路214_x的输出端子DLY_OUT处的信号从使能输入端子EN处的信号的触发延迟达延迟时段。
图4示出根据一些实施例的当产生感测使能信号SE_B0时延迟感测电路(例如，图2中的延迟感测电路210)中的信号的示范性波形。参考图2和图4，在时序t01处，将具有脉冲P1_0的行使能命令ATV_B0触发到感测延迟电路210以激活存储器装置(例如，图1中的存储器装置100)的存储器组B0。在时序t02处，将从延迟单元212_0输出的延迟信号Timing_D1的脉冲P2_0触发到延迟路径控制电路214_0_0和延迟单元212_1。延迟路径控制电路214_0_0配置成产生具有脉冲P3_0的信号ATV_B0_D1；且延迟单元212_1配置成基于延迟信号Timing_D1来产生具有脉冲P4_0的延迟信号Timing_D2。时序t01与时序t02之间的时间段是通过延迟单元212_0的信号的延迟时段。信号ATV_B0_D1从行使能命令ATV_B0延迟达延迟单元212_0的时间段。
在时序t03处，具有脉冲P4_0的延迟信号Timing_D2从延迟单元212_1输出到延迟路径控制电路214_0_1和延迟单元212_2(未示出)。延迟路径控制电路214_0_1配置成产生具有脉冲P5_0的信号ATV_B0_D2。时序t02与时序t03之间的时间段是通过延迟单元212_1的信号的延迟时段；且信号ATV_B0_D2从信号ATV_B0_D1延迟达延迟单元212_1的时间段。
类似地，在时序t04处从延迟路径控制电路214_0_n-1输出具有脉冲P6_0的信号ATV_B0_Dn，且在时序t05处启动具有脉冲P7_0的感测使能信号SE_B0。时序t01与时序t05之间的时间段是从行使能命令ATV_B0的触发到感测使能信号SE_B0的启动的感测延迟时段TD0。在时序t06处，用具有脉冲P8_0的预充电信号PCG_B0的触发去激活感测使能信号SE_B0。以这种方式，感测延迟电路210可产生用于存储器组B0的感测延迟信号SE_B0，其中感测延迟信号SE_B0的启动是从行使能命令ATV_B0的触发延迟一个感测延迟时段TD0。
图5示出根据一些实施例的当产生感测使能信号SE_B0和感测使能信号SE_B1时延迟感测电路(例如，图2中的延迟感测电路210)中的信号的示范性波形。参考图2和图5，分别在时序t01和时序t11处触发用于激活存储器组B0和存储器组B1的行使能命令ATV_B0和行使能命令ATV_B1。时序t01与时序t11之间的时间段必须满足存储器装置的使能到使能最小命令时段(TRRD)以确保存储器装置的恰当操作。响应于行使能命令ATV_B0和行使能命令ATV_B1的触发，共用延迟电路212产生延迟信号Timing_D1到延迟信号Timing_Dn以产生感测使能信号SE_B0和感测使能信号SE_B1两者。举例来说，延迟信号Timing_D1包含用于产生感测使能信号SE_B0的脉冲P2_0和用于产生感测使能信号SE_B1的脉冲P2_1。类似地，延迟信号Timing_D2包含用于产生感测使能信号SE_B0的脉冲P4_0和用于产生感测使能信号SE_B1的脉冲P4_1。
在一些实施例中，通过延迟单元212_0到延迟单元212_n-1中的每一个的信号延迟达延迟时段，其中延迟时段的长度短于TRRD的长度以避免输入到延迟单元212_0到延迟单元212_n-1的多个行使能命令的冲突。在一些实施例中，延迟路径控制电路系统214配置成基于延迟信号Timing_D1到延迟信号Timing_Dn在信号ATV_B0_D1到信号ATV_B0_Dn中产生脉冲P3_0、脉冲P5_0以及脉冲P6_0。类似地，延迟路径控制电路系统214配置成基于延迟信号Timing_D1到延迟信号Timing_Dn在信号ATV_B1_D1到信号ATV_B1_Dn中产生脉冲P3_1、脉冲P5_1以及脉冲P6_1。信号ATV_B0_D1到信号ATV_B0_Dn用于产生用于存储器组B0的感测使能信号SE_B0；且信号ATV_B1_D1到信号ATV_B1_Dn用于产生用于存储器组B1的感测使能信号SE_B1。信号ATV_B0_Dn和信号ATV_B1_Dn的脉冲P6_0和脉冲P6_1分别在时序t05和时序t15处触发脉冲P7_0和脉冲P7_1的启动。换句话说，信号ATV_B0_Dn和信号ATV_B1_Dn的脉冲P6_0和脉冲P6_1分别触发感测使能信号SE_B0和感测使能信号SE_B1的启动。感测使能信号SE_B0和感测使能信号SE_B1的脉冲P7_0和脉冲P7_1分别在时序t06和时序t16处结束。
在一些实施例中，从时序t01处的行使能命令ATV_B0的触发到时序t05处的感测使能信号SE_B0的启动的感测延迟时段TD0与从时序t11处的行使能命令ATV_B1的触发到时序t15处的感测使能信号SE_B1的启动的感测延迟时段TD1基本上相同。
图6A到图6B示出根据一些实施例的适于存储器装置产生延迟使能信号的方法的流程图，其中感测延迟信号的启动从行使能命令的触发延迟达感测延迟时段。在操作S610中，接收到配置成激活多个存储器组当中的存储器组的行使能命令。在操作S620中，通过存储器装置的感测延迟电路从行使能命令的触发延迟感测使能信号的启动达感测延迟时段。操作S620可包含子操作S621和子操作S623。在子操作S621中，通过感测延迟电路的共用延迟电路基于行使能命令的触发来产生多个延迟信号，其中共用延迟电路为多个存储器组共用。在子操作S623中，基于行使能命令和多个延迟信号来控制共用延迟电路与多个存储器组之间的电路径以将感测使能信号输出到存储器组。
根据以上实施例，介绍一种包含感测延迟电路的存储器装置，所述感测延迟电路包含共用延迟路径电路和延迟路径控制电路系统。共用延迟路径电路为存储器装置中的所有存储器组共用，且感测延迟电路配置成从用于特定存储器组的行使能命令的触发延迟用于特定存储器组的感测使能信号的启动达感测延迟时段。以这种方式，用于存储器装置的所有存储器组的感测延迟时段基本上相同，而不管因制造期间的变化而导致的存储器装置中的电子组件的不匹配或偏移。换句话说，为包含在存储器装置中的所有存储器组实现相同感测延迟时段。因此，降低了例如对存储器装置的存储器组的读取操作或写入操作的存储器操作的错误率，且改善了存储器装置的性能。
对本领域的技术人员显而易见的是，可在不脱离本公开的范围或精神的情况下对所公开实施例作出各种修改和变化。鉴于前述，希望本公开涵盖修改和变化，前提是所述修改和变化落入所附权利要求和其等效物的范围内。

Claims (18)

1.一种存储器装置，包括：
多个存储器组，其中所述多个存储器组中的每一个由行使能命令激活，且所述多个存储器组中的每一个配置成基于感测使能信号来进行感测操作；以及
感测延迟电路，配置成从所述行使能命令的触发将所述感测使能信号的启动延迟一个感测延迟时段，其中所述感测延迟电路包括：
共用延迟电路，配置成基于所述行使能命令的所述触发来产生多个延迟信号，其中所述共用延迟电路为所述多个存储器组共用；以及
延迟路径控制电路系统，耦合到所述共用延迟电路，所述延迟路径控制电路系统配置成基于所述行使能命令和所述多个延迟信号来控制所述共用延迟电路与所述多个存储器组之间的电路径，以将所述感测使能信号输出到所述存储器组。
2.根据权利要求1所述的存储器装置，其中
所述共用延迟电路包括配置成产生所述多个延迟信号的多个延迟单元，
所述多个延迟单元中的每一个配置成将所述感测使能信号的所述启动延迟一个延迟时段，且
根据所述多个延迟单元的所述延迟时段的总和来确定从所述行使能命令的所述触发到所述感测使能信号的所述启动的所述感测延迟时段。
3.根据权利要求2所述的存储器装置，其中
所述多个存储器组包括分别由第一行使能命令和第二行使能命令激活的第一存储器组和第二存储器组，
所述第一存储器组和所述第二存储器组配置成基于第一感测使能信号和第二感测使能信号来进行感测操作，且
从所述第一行使能命令的触发到所述第一感测使能信号的启动的第一感测延迟时段与从所述第二行使能命令的触发到所述第二感测使能信号的启动的第二感测延迟时段相同。
4.根据权利要求3所述的存储器装置，其中
所述多个延迟单元中的每一个的所述延迟时段小于所述存储器装置的使能到使能最小命令时段，其中所述使能到使能最小命令时段是所述第一行使能命令的所述触发与所述第二行使能命令的所述触发之间的最小时间时段。
5.根据权利要求3所述的存储器装置，其中所述多个存储器组由多个行使能命令激活，且所述延迟路径控制电路系统包括：
多个延迟路径控制电路，所述多个延迟路径控制电路中的每一个包括：
使能输入端子，配置成接收所述多个行使能命令中的一个；
多个第一输入端子，配置成接收所述多个行使能命令中的其它行使能命令和所述多个存储器组中的一个的预充电信号；
第二输入端子，耦合到所述共用延迟电路的所述多个延迟单元中的一个，所述第二输入端子配置成接收由所述多个延迟单元中的所述一个输出的所述延迟信号；以及
输出端子，配置成基于所述多个行使能命令中的所述一个和所述延迟信号来输出延迟行使能命令。
6.根据权利要求5所述的存储器装置，其中所述多个延迟路径控制电路中的每一个包括：
第一晶体管，包括耦合到所述使能输入端子以接收所述多个行使能命令中的所述一个的控制端子；
第一逻辑电路，耦合到所述多个第一输入端子，所述第一逻辑电路配置成对所述多个行使能命令中的所述其它行使能命令进行第一逻辑操作以产生第一逻辑信号；
第二晶体管，耦合到所述第一逻辑电路，其中所述第二晶体管包括接收从所述第一逻辑电路输出的所述第一逻辑信号的控制端子，且所述第二晶体管通过连接节点耦合到所述第一晶体管；
第二逻辑电路，耦合到所述第二输入端子，所述第二逻辑电路配置成对来自所述第二输入信号的所述延迟信号和所述连接节点处的信号进行第二逻辑操作以产生第二逻辑信号；以及
第三逻辑电路，耦合到所述第二逻辑电路，所述第三逻辑电路配置成对所述第二逻辑信号进行第三逻辑操作以产生所述延迟行使能命令。
7.根据权利要求6所述的存储器装置，其中
所述第一逻辑电路是或非逻辑电路，所述第二逻辑电路是与非逻辑电路，且所述第三逻辑电路是非逻辑电路。
8.根据权利要求5所述的存储器装置，其中
所述多个延迟路径控制电路包括第一延迟路径控制电路和第二延迟路径控制电路，
所述第一延迟路径控制电路的所述输出端子耦合到所述第二延迟路径控制电路的所述使能输入端子，其中所述第二延迟路径控制电路根据由所述第一延迟路径控制电路输出的所述延迟行使能命令来启用或停用。
9.根据权利要求5所述的存储器装置，其中所述多个延迟路径控制电路包括：
第一组延迟路径控制电路，对应于所述第一存储器组，所述第一组延迟路径控制电路配置成根据所述第一行使能命令来控制所述共用延迟电路与所述第一存储器组之间的电路径；以及
第二组延迟路径控制电路，对应于所述第二存储器组，所述第二组延迟路径控制电路配置成根据所述第二行使能命令来控制所述共用延迟电路与所述第二存储器组之间的电路径。
10.根据权利要求9所述的存储器装置，其中
根据所述第一行使能命令来启用所述第一组延迟路径控制电路以形成所述共用延迟电路与所述第一存储器组之间的所述电路径，
根据所述第一存储器组的预充电信号的触发或用于激活不同于所述第一存储器组的另一存储器组的另一行使能命令的触发来停用所述第一组延迟路径控制电路，
根据所述第二行使能命令来启用所述第二组延迟路径控制电路以形成所述共用延迟电路与所述第二存储器组之间的所述电路径，且
根据所述第二存储器组的预充电信号的触发或用于激活不同于所述第二存储器组的另一存储器组的另一行使能命令的触发来停用所述第二组延迟路径控制电路。
11.根据权利要求10所述的存储器装置，其中
所述共用延迟电路的所述延迟单元中的每一个耦合到所述第一组延迟路径控制电路中的一个延迟路径控制电路和所述第二组延迟路径控制电路中的一个延迟路径控制电路，且
所述第一组延迟路径控制电路和所述第二组延迟路径控制电路中的每一个中的延迟路径控制电路的数量等于所述共用延迟电路中的所述延迟单元的数量。
12.根据权利要求5所述的存储器装置，还包括：
第四逻辑电路，配置成接收所述多个行使能命令，所述第四逻辑电路对所述多个行使能命令进行第四逻辑操作以产生延迟使能信号，且将所述延迟使能信号输出到所述共用延迟电路；以及
多个锁存电路，耦合到所述延迟路径控制电路系统，所述多个锁存电路配置成基于所述延迟路径控制电路系统的输出来产生用于所述多个存储器组中的每一个的所述感测使能信号。
13.根据权利要求1所述的存储器装置，其中所述多个存储器组中的每一个包括：
感测放大器，配置成根据所述感测使能信号来进行所述感测操作。
14.一种适于包括多个存储器组和感测延迟电路的存储器装置的方法，所述方法包括：
接收配置成激活所述多个存储器组当中的存储器组的行使能命令；以及
通过所述感测延迟电路从所述行使能命令的触发将所述感测使能信号的启动延迟一个感测延迟时段，其中从所述行使能命令的所述触发将所述感测使能信号的所述启动延迟所述感测延迟时段包括：
通过所述感测延迟电路的共用延迟电路基于所述行使能命令的所述触发来产生多个延迟信号，其中所述共用延迟电路为所述多个存储器组共用；以及
基于所述行使能命令和所述多个延迟信号来控制所述共用延迟电路与所述多个存储器组之间的电路径以将所述感测使能信号输出到所述存储器组。
15.根据权利要求14所述的适于包括多个存储器组和感测延迟电路的存储器装置的方法，其中
所述共用延迟电路包括多个延迟单元，且
从所述行使能命令的所述触发将所述感测使能信号的启动延迟一个感测延迟时段进一步包括：
通过所述多个延迟单元中的每一个延迟所述感测使能信号的所述启动达延迟时段，其中根据所述多个延迟单元的延迟时段的总和来确定从所述行使能命令的所述触发到所述感测使能信号的所述启动的所述感测延迟时段。
16.根据权利要求15所述的适于包括多个存储器组和感测延迟电路的存储器装置的方法，其中
所述多个存储器组包括分别由第一行使能命令和第二行使能命令激活的第一存储器组和第二存储器组，
所述第一存储器组和所述第二存储器组配置成基于第一感测使能信号和第二感测使能信号来进行感测操作，且
从所述第一行使能命令的触发到所述第一感测使能信号的启动的第一感测延迟时段与从所述第二行使能命令的触发到所述第二感测使能信号的启动的第二感测延迟时段相同。
17.根据权利要求16所述的适于包括多个存储器组和感测延迟电路的存储器装置的方法，还包括：
根据所述第一行使能命令来控制所述共用延迟电路与所述第一存储器组之间的电路径；以及
根据所述第二行使能命令来控制所述共用延迟电路与所述第二存储器组之间的电路径。
18.根据权利要求16所述的适于包括多个存储器组和感测延迟电路的存储器装置的方法，其中控制所述共用延迟电路与所述多个存储器组之间的所述电路径包括：
根据所述第一行使能命令来启用第一组延迟路径控制电路以形成所述共用延迟电路与所述第一存储器组之间的所述电路径；以及
根据所述第一存储器组的预充电信号的触发或用于激活不同于所述第一存储器组的另一存储器组的另一行使能命令的触发来停用所述第一组延迟路径控制电路，且
根据所述第二行使能命令来控制所述共用延迟电路与所述第二存储器组之间的所述电路径包括：
根据所述第二行使能命令来启用第二组延迟路径控制电路以形成所述共用延迟电路与所述第二存储器组之间的所述电路径；以及
根据所述第二存储器组的预充电信号的触发或用于激活不同于所述第二存储器组的另一存储器组的另一行使能命令的触发来停用所述第二组延迟路径控制电路。
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