JPH11203867A

JPH11203867A - 半導体記憶装置

Info

Publication number: JPH11203867A
Application number: JP10018126A
Authority: JP
Inventors: Kazuki Ono; 一樹大野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-01-13
Filing date: 1998-01-13
Publication date: 1999-07-30
Anticipated expiration: 2018-01-13
Also published as: JP3255282B2

Abstract

(57)【要約】【課題】複数のバンクで遅延回路を共有することによ
り遅延回路の数を削減し、チップ面積を縮小させた半導
体記憶装置を提供する。【解決手段】遅延回路１０の出力をＡＣＴ信号の対象
であるロウ系のメモリセルに対するプリチャージの許可
条件とする半導体記憶装置において、複数個のバンク
と、バンクごとに個別に設けられ、対応するバンクの活
性状態と非活性状態とを切り換え制御するロウ系制御回
路２０と、遅延回路１０の出力信号を、対応するＡＣＴ
信号による活性化の対象であるバンクに対応するロウ系
制御回路２０に振り分ける振分回路３０とを備え、遅延
回路１０が全てのバンクに対するＡＣＴ信号に基づく開
始信号を入力し、かつ一様に一定時間だけ遅延させて振
分回路３０に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）において、メモリセル
のリストアレベルを確保するための遅延回路を削減する
ことによりチップ面積を縮小した半導体記憶装置に関す
る。

【０００２】

【従来の技術】ＤＲＡＭは、ロウ（ｒｏｗ：行）及びカ
ラム（ｃｏｌｕｍｎ：列）を構成する１または数個のメ
モリセルアレイまたはサブアレイを備えて構成される。
ロウ及びカラムはそれぞれワード線及びビット線に対応
する。所定のアクティブサイクルにおいて、１つのロウ
が選択されると、当該ロウに沿った全てのメモリセルが
読み出されてリストアされる。ここで、アクティブサイ
クルとは、メモリセルが、読み出し、書込みまたはリフ
レッシュのためにワード線によりアクセスされる期間で
ある。この後、プリチャージサイクルが実行されて、メ
モリセルアレイは次のアクセスサイクルに入るための準
備状態となる。

【０００３】メモリセルアレイ全体のリフレッシュは、
１つのアクティブサイクル中に行われるが、そのために
は、通常ロウを選択するだけでよい。所定のロウに沿っ
たメモリセル、すなわちロウの各部分を構成するキャパ
シタは、全て当該ロウのアドレスが指定された際にリフ
レッシュされる。そして、ロウの選択は、ロウアドレス
ストローブ信号（ＲＡＳ）により行われる。すなわち、
ＲＡＳがアクティブ状態となることにより当該ＲＡＳに
より特定されたメモリセルが活性化され、ＲＡＳが非ア
クティブ状態になることにより当該メモリセルがプリチ
ャージ状態となる。

【０００４】ＤＲＡＭにおけるアクティブサイクルの最
小時間は、ｔＲＡＳというスペックで規定され、これに
よりメモリセルのリストアレベルを確保している。すな
わち、ノイズなどによりｔＲＡＳよりも短いＲＡＳパル
スが入力された場合に、リストアレベルが確保できない
とメモリのデータが破壊される可能性がある。そこで、
ｔＲＡＳよりも短いＲＡＳパルスの入力を防止するた
め、遅延信号により、ｔＲＡＳより短い時間でプリチャ
ージしないように制御していた。

【０００５】この種の従来技術として、例えば特開平２
ー１３９７９２号公報に開示された技術がある。図６及
び図７に同公報に記載されたＤＲＡＭの要部の構成を示
す。図６は、外部信号／ＲＡＳ（“／”はローレベル
（ｌｏｗｌｅｖｅｌ）でアクティブな信号であること
を示す。また、／ＲＡＳのような表記を、後の説明のよ
うにＲＡＳＢ、あるいは図示のようにＲＡＳの上にバー
“−”を付して表す場合もある）に対し、内部用／ＲＡ
Ｓ即ち／ＲＩＮＴを生成する回路である。図７は、ロウ
系回路である。図６を参照すると、タイマ回路６４０に
ワード線を駆動する信号ＷＤＲＶが入力されているた
め、／ＲＡＳがハイレベルになっても、τ１のディレイ
後ＲＴＭがローレベルにならないと／ＲＩＮＴがハイレ
ベルにならない構成となっている。この／ＲＩＮＴが図
７のロウ系回路に入力される。

【０００６】また、この種の他の従来技術として、特開
平７−１７６１８６号公報に開示された技術がある。

【０００７】ところで、シンクロナスＤＲＡＭ（ＳＤＲ
ＡＭ）は、チップ内部に独立に機能するバンクと呼ばれ
るメモリが存在する。このため、各バンクごとにリスト
アレベルを確保するための遅延回路が必要である。この
種の遅延回路を備えたロウ系制御回路の構成例を図８に
示す。図８において、バンク“０”用のＲＡＳ信号がＲ
ＡＳＢ０であり、バンク“ｍ”用のＲＡＳ信号がＲＡＳ
Ｂｍである。また、ＡＣＴはロウ系活性化信号、ＰＲＥ
は非活性化信号である。これらの信号とバンクを指定す
るバンクアドレス信号ＢＡ０〜ｎをデコードし、所定の
バンクにＡＣＴ信号やプリチャージ（ＰＲＥ）信号を入
力する。

【０００８】例えば、バンク“０”が選択された場合、
ＡＣＴ信号が入力されるとセット優先ＳＲフリップフロ
ップ（セットリセットフリップフロップ）回路８１０が
セットされ、ＺＲＡＳＢ０はローレベルになり、リセッ
ト優先ＳＲフリップフロップ回路８２０のリセット信号
に入力される。これにより、ＲＡＳＢ０はローレベルに
なる。次に、ＰＲＥ信号がハイレベルになり、プリチャ
ージが開始されると、ＺＲＡＳＢ０はハイレベルになる
が、リセット優先ＳＲフリップフロップ回路８２０のセ
ット信号がローレベルになるまで、ＲＡＳＢ０はハイに
はならない。このセット信号は、ＲＡＳＢ０が遅延回路
８３０に入力され、当該遅延回路８３０にて設定されて
いる遅延時間の後にＲＴＯ０がハイレベルになり、イン
バータで反転されてローレベルになる。これにより、Ｒ
ＡＳＢ０はハイレベルになる。

【０００９】また、ＳＤＲＡＭは、リードコマンドまた
はライトコマンドを入力した場合、当該入力コマンドの
終了と同時、すなわち、連続してリードまたはライトを
行う回数を決めているバースト長分のデ一タを入力もし
くは出力した時にメモリを非活性状態にする、オ一トプ
リチャージ付きのリードもしくはライトという機能があ
る。この場合、時間ｔＲＡＳを満たさないタイミングで
プリチャージが行われる場合があるため、ＳＤＲＡＭで
は特にリストア時間を確保する制御を行うことが重要と
なっている。この場合の動作タイミングを図９のタイミ
ングチャートに示す。

【００１０】図９を参照すると、まず、時刻Ｔ０でＡＣ
Ｔコマンドが入力され、ロウ系が活性化される。次に、
ＡＣＴコマンド入力後にリードコマンドまたはライトコ
マンドを入力できる最小時間ｔＲＣＤだけ待った後、時
刻Ｔ２において、オートプリチャージ付リードコマンド
（ＲＤＡ）が入力される。オートプリチャージ付リード
コマンドの入力後、自動的にプリチャージが開始される
時刻はグレードによって異なるが、図９の例ではバース
ト長が１であるため、仮想的に、プリチャージコマンド
（ＰＲＥ）が時刻Ｔ３に入力された場合と同じ動作にな
る。

【００１１】図９の例では、クロックサイクルを１０ｎ
ｓとし、ｔＲＣＤ＝２クロック、ｔＲＡＳ＝５クロック
をスペックとしている。したがって、ｔＲＡＳスペック
を満足しない。このため、メモリセルのリストアレベル
が確保できなくなり、次に読み出しを行う時に読み出し
エラーが発生する。すなわち、Ｔ２で入力したコマンド
自身は、スペック違反を犯していなくても、オ一トプリ
チャージ機能のため不具合が発生してしまう。

【００１２】そこで、図８で示した遅延回路８３０を用
いてリストアレベルを確保する。すなわち、ＲＴＯ０信
号が出力されるタイミングＴａよりも先にＰＲＥ信号が
出力された場合、ＲＡＳＢ０が直ちにハイレベルになら
ず、ＲＴＯ０信号がハイレベルなった後にＲＡＳＢ０が
ハイレベルになり、プリチャージを開始するように制御
することにより、メモリセルを保護している。

【００１３】

【発明が解決しようとする課題】上述した従来のＳＤＲ
ＡＭは、複数のバンクが１チップ内に存在するため、各
バンクに対応して、リストアレベルを確保するための遅
延回路を設ける必要があった。しかしながら、ｔＲＡＳ
は、上述したように５０ｎｓ程度のスペックを必要とす
る。したがって、数多くのインバータで構成された遅延
回路が必要となるため、チップ面積が大きくなってしま
うという欠点があった。

【００１４】本発明は、上記従来の欠点を解決し、複数
のバンクで遅延回路を共有し、該遅延回路に複数のパル
ス信号を通すと共に、当該パルス信号を各バンクに割り
当てることにより遅延回路の数を削減し、チップ面積を
縮小させた半導体記憶装置を提供することを目的とす
る。

【００１５】

【課題を解決するための手段】上記の目的を達成する本
発明の半導体記憶装置は、メモリセルの所定のロウ系を
活性化するＡＣＴ信号、または該ＡＣＴ信号に基づいて
生成される信号を開始信号として入力し、一定の時間だ
け遅延させて出力する遅延回路を備え、該遅延回路の出
力を前記ＡＣＴ信号の対象である前記ロウ系のメモリセ
ルに対するプリチャージの許可条件とする半導体記憶装
置において、チップ内部で独立に機能するメモリセルで
ある複数個のバンクと、前記バンクごとに個別に設けら
れ、対応する前記バンクの活性状態と非活性状態とを切
り換え制御するバンク制御回路と、前記遅延回路の出力
信号を、前記遅延回路の入力信号に対応するＡＣＴ信号
による活性化の対象である前記バンクに対応する前記バ
ンク制御回路に振り分ける振分回路とを備え、前記遅延
回路が全ての前記バンクに対するＡＣＴ信号に基づく前
記開始信号を入力し、かつ一様に一定時間だけ遅延させ
て前記振分回路に出力することを特徴とする。

【００１６】これにより、遅延回路に複数のパルスを通
すと共に、当該遅延回路を通過したパルス信号を該当バ
ンクに割り当てることができるため、複数のバンクで遅
延回路を共有することが可能となる。

【００１７】請求項２の本発明の半導体記憶装置は、前
記バンク及び前記バンクに対応するバンク制御回路の数
が２個であり、前記振分回路が、２つの前記バンク制御
回路にＡＣＴ信号が入力されたかどうかを監視し、一方
の前記バンクを指定して前記バンク制御回路にＡＣＴ信
号が入力された後、該ＡＣＴ信号に対応する前記遅延回
路の出力を入力した場合に、該ＡＣＴ信号を入力した前
記バンク制御回路を制御して対応する前記バンクのプリ
チャージを開始させる手段を備えることを特徴とする。

【００１８】請求項３の本発明の半導体記憶装置は、前
記バンク及び前記バンクに対応するバンク制御回路の数
が２個であり、前記振分回路が、２つの前記バンク制御
回路ごとに設けられ、それぞれ、第１、第２のＳＲフリ
ップフロップ回路と、前記遅延回路の出力信号及び前記
第１のＳＲフリップフロップ回路の出力を入力する第
１、第２のＡＮＤ回路と、前記第２のＳＲフリップフロ
ップ回路の出力を入力し、かつ他の前記バンク制御回路
の前記振分回路における前記第１のＳＲフリップフロッ
プ回路の出力を反転して入力する第３のＡＮＤ回路とを
備え、かつ前記第１のＳＲフリップフロップ回路は、前
記第３のＡＮＤ回路の出力によりセットされ、前記第２
のＡＮＤ回路の出力によりリセットされて制御信号を出
力し、前記第２のＳＲフリップフロップ回路は、対応す
る前記バンク制御回路が前記ＡＣＴ信号の対象として指
定された前記バンクに対応する前記バンク制御回路であ
る場合に、前記ＡＣＴ信号に基づいて生成される制御信
号によりセットされ、前記第１のＳＲフリップフロップ
回路の出力信号によりリセットされ、前記バンク制御回
路が、前記第１のＡＮＤ回路の出力を条件として、対応
する前記バンクのプリチャージを開始することを特徴と
する。

【００１９】請求項４の本発明の半導体記憶装置は、前
記振分回路が、それぞれ対応する前記バンク制御回路の
内部に設けられたことを特徴とする。

【００２０】請求項５の本発明の半導体記憶装置は、前
記振分回路が、前記ＡＣＴ信号の対象を指定する指定信
号を一時的に保持する手段と、前記保持した指定信号を
先入れ先出し式で取り出し、該取り出した指定信号に基
づいて前記遅延回路の出力信号の送り先を決定する手段
とを備えることを特徴とする。

【００２１】請求項６の本発明の半導体記憶装置は、前
記振分回路が、バンクアドレスをラッチし、ＡＣＴ信号
が入力される毎にシフトするように構成された第１、第
２のシフトレジスタと、該第１、第２のシフトレジスタ
内にラッチしているアドレスの数を示す第３のシフトレ
ジスタと、前記遅延回路の出力信号に対応するＡＣＴ信
号の対象である前記バンクを示すバンク信号を前記第３
のシフトレジスタから転送する転送ゲートと、前記遅延
回路の出力信号によりリセットするシフトレジスタを選
択して制御すると共に、前記転送ゲートを制御する制御
回路と、前記遅延回路の出力信号に基づいて、前記バン
クに対応する前記バンク制御回路に入力する信号を生成
するデコーダ回路とを備え、前記第１、第２及び第３の
シフトレジスタと、前記転送ゲートと、前記制御回路と
を１組として、前記バンクの数に対応する数の組を備え
ることを特徴とする。

【００２２】請求項７の本発明の半導体記憶装置は、前
記第１、第２のシフトレジスタがフリップフロップ回路
であり、前記第３のシフトレジスタがリセット付フリッ
プフロップ回路であることを特徴とする。

【００２３】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して詳細に説明する。

【００２４】本発明の半導体記憶装置は、複数のバンク
で遅延回路を共用し、該遅延回路の出力を適当に振分け
て、各バンクに対応するロウ系制御回路に供給する。こ
のため、各ロウ系制御回路内、または遅延回路と各ロウ
系制御回路との間に遅延回路の出力をバンクごとに割り
当てるための振分回路を備える。以下、第１実施形態に
おいて、バンク数が２個の場合に特化した振分回路を備
える半導体記憶装置について説明し、第２実施形態にお
いて、より一般的な振分回路を備える半導体記憶装置に
ついて説明する。

【００２５】図１は本発明の第１実施形態による半導体
記憶装置の構成を示すブロック図である。図１を参照す
ると、本実施形態の半導体記憶装置は、２つのバンクを
それぞれ制御するための２つのロウ系制御回路２０ａ、
２０ｂと、ロウ系制御回路２０ａ、２０ｂにて共用され
る遅延回路１０とを備える。これらロウ制御回路２０
ａ、２０ｂにおいて、対応付けられたバンクを制御する
制御信号ＲＡＳＢ０、ＲＡＳＢ１が生成される。以下の
説明では、特に必要がない限り、ロウ系制御回路２０
ａ、２０ｂを区別することなく説明する。動作の説明等
においてロウ系制御回路２０ａ、２０ｂを区別する必要
がある場合は、図示のように、それぞれ符号にａ、ｂの
添え字を付して表記する。また、ロウ系制御回路２０
ａ、２０ｂの各構成要素についても同様である。

【００２６】遅延回路１０は、ＡＣＴ信号を入力して予
め設定された遅延時間の経過後に制御信号ＲＴＯを出力
する。出力された制御信号ＲＴＯは、各ロウ系制御回路
２０ａ、２０ｂに送られる。

【００２７】ロウ系制御回路２０は、遅延回路１０の出
力信号ＲＴＯを入力して対応するバンクに割当てる振分
回路３０を備えると共に、ＡＣＴ信号とバンク信号ＢＡ
とを入力して制御信号ＳＥＴ０、１を出力するＡＮＤ回
路２１と、プリチャージ信号ＰＲＥとバンク信号ＢＡと
を入力して制御信号ＲＥＳＥＴ０、１を出力するＡＮＤ
回路２２と、制御信号ＳＥＴ０、１によりセットされ、
制御信号ＲＥＳＥＴ０、１によりリセットされて制御信
号ＺＲＡＳＢ０、１を出力するＳＲフリップフロップ回
路２３と、振分回路３０の出力によりセットされ、制御
信号ＳＥＴ０、１によりリセットされて制御信号ＲＴＯ
０、１を出力するＳＲフリップフロップ回路２４と、制
御信号ＲＴＯ０、１によりＳＥＴとされ、制御信号ＺＲ
ＡＳＢ０、１によりリセットされて制御信号ＲＡＳＢ
０、１を出力するＳＲフリップフロップ回路２５とを備
える。

【００２８】振分回路３０は、２個のＳＲフリップフロ
ップ回路３１、３２と、遅延回路１０の出力信号ＲＴＯ
及びＳＲフリップフロップ回路３２の出力を入力するＡ
ＮＤ回路３３、３４と、ＳＲフリップフロップ回路３１
の出力を入力し、かつ他のロウ系制御回路２０の振分回
路３０におけるＳＲフリップフロップ回路３２の出力を
反転して入力するＡＮＤ回路３５とを備える。ＳＲフリ
ップフロップ回路３２は、ＡＮＤ回路３５の出力により
セットされ、ＡＮＤ回路３４の出力によりリセットされ
て制御信号ＳＥＬ０、１を出力する。ＳＲフリップフロ
ップ回路３１は、ＡＮＤ回路２１の出力である制御信号
ＳＥＴ０、１によりセットされ、ＳＲフリップフロップ
回路３２の出力である制御信号ＳＥＬ０、１によりリセ
ットされる。

【００２９】本実施形態の動作を、図２のタイミングチ
ャートを参照して説明する。図２を参照すると、時刻Ｔ
０において、バンク“０”に対してＡＣＴコマンドが入
力されると、ＡＣＴ信号としてパルス信号が発生し、ロ
ウ系制御回路２０ａ、２０ｂ及び遅延回路１０に供給さ
れる。この時、バンク信号ＢＡはローレベルであるた
め、ロウ系制御回路２０ａにおける制御信号ＳＥＴ０の
みがハイレベルになり、ロウ系制御回路２０ｂにおける
制御信号ＳＥＴ１はローレベルのままである。当該制御
信号ＳＥＴ０により、ＳＲフリップフロップ回路２３か
ら出力される制御信号ＺＲＡＳＢ０はローレベル、ＳＲ
フリップフロップ回路２４から出力されるＲＴＯ０はハ
イレベルになる。したがって、バンク“０”に対するＲ
ＡＳ、すなわち制御信号ＲＡＳＢ０はローレベルにな
る。

【００３０】一方、前記ＡＣＴ信号のパルス信号が遅延
回路１０に入力されると、当該遅延回路１０において設
定された遅延時間の経過後（図２のタイミングＴａ）に
出力信号ＲＴＯとしてハイレベルのパルス信号（以下、
ハイパルスと称す）が出力される。

【００３１】また、図２のタイミングチャートによれ
ば、時刻Ｔ２にオートプリチャージ付リードコマンドが
入力されており、この時のバースト長は“１”であるた
め、時刻Ｔ３にプリチャージコマンドが入力された場合
と同様の状況が発生する。これにより、ＰＲＥ信号とし
てパルス信号が発生し、制御信号ＲＥＳＥＴ０がハイレ
ベルになり、ＳＲフリップフロップ回路２３の出力信号
ＺＲＡＳＢ０がハイレベルになるが、この時点でＳＲフ
リップフロップ回路２４から出力される制御信号ＲＴＯ
０がまだハイレベルであるため、制御信号ＲＡＳＢ０は
ローレベルのままである。

【００３２】遅延回路１０の出力信号ＲＴＯとしてハイ
パルスが発生すると、ロウ系制御回路２０ａ、ｂの振分
回路３０ａ、ｂにおける制御信号ＳＥＬ０、１のうち、
いずれかハイレベルとなっている方のロウ系制御回路２
０ａ、ｂのＳＲフリップフロップ回路２４ａ、ｂの出力
信号ＲＴＯｍがローレベルになる。図２の例では、ロウ
系制御回路２０ａの振分回路３０ａにおける制御信号Ｓ
ＥＬ０がハイレベルであり、したがってＳＲフリップフ
ロップ回路２４ａの出力信号ＲＴＯ０がローレベルにな
る。これにより、ＳＲフリップフロップ回路２５ａの出
力信号ＲＡＳＢ０がハイレベルになり、バンク“０”の
プリチャージが開始される。

【００３３】ここで、ロウ系制御回路２０ａの振分回路
３０ａにおける制御信号ＳＥＬ０は、制御信号ＳＥＴ０
がハイレベルになった時にＳＲフリップフロップ回路３
１ａがセットされ、かつロウ系制御回路２０ｂの振分回
路３０ｂにおける制御信号ＳＥＬｌがローレベルの時に
ＳＲフリップフロップ回路３２ａがセットされることに
より、ハイレベルになる。したがって、ロウ系制御回路
２０ｂの制御信号ＳＥＬｌがハイレベルになっている場
合は、バンク“１”に対するＲＴＯが出力され、制御信
号ＳＥＬｌがローになった後に、ロウ系制御回路２０ａ
の制御信号ＳＥＬ０がハイレベルになる。以上のように
して、遅延回路１０の出力信号ＲＴＯのハイパルスを、
所望のバンクに割り振ることができる。

【００３４】図３及び図４は、本発明の第２実施形態に
よる半導体記憶装置の構成を示すブロック図である。本
実施形態は、上述したように、より一般的に複数のバン
クに対する制御を行うことができるが、ここではバンク
数が４個の場合を例として説明する。

【００３５】図３を参照すると、本実施形態の半導体記
憶装置は、４つのバンクをそれぞれ制御するための４つ
のロウ系制御回路４０ａ、４０ｂ、４０ｃ、４０ｄと、
バンクアドレス信号ＢＡ０、ＢＡ１をデコードして内部
信号ＢＤＥＣ０〜３を出力し、ロウ系制御回路４０ａ、
４０ｂ、４０ｃ、４０ｄに供給するデコーダ回路５０
と、ロウ系制御回路４０ａ、４０ｂ、４０ｃ、４０ｄを
制御する制御信号ＲＴＯ０Ｓ〜ＲＴＯ３Ｓを出力する振
分回路６０と、遅延回路１０とを備える。これらロウ系
制御回路４０ａ、４０ｂ、４０ｃ、４０ｄにおいて、対
応付けられたバンクを制御する制御信号ＲＡＳＢ０〜Ｒ
ＡＳＢ３が生成される。以下の説明では、特に必要がな
い限り、ロウ系制御回路４０ａ、４０ｂ、４０ｃ、４０
ｄを区別することなく説明する。動作の説明等において
ロウ系制御回路４０ａ、４０ｂ、４０ｃ、４０ｄを区別
する必要がある場合は、図示のように、それぞれ符号に
ａ、ｂ、ｃ、ｄの添え字を付して表記する。また、ロウ
系制御回路４０ａ、４０ｂ、４０ｃ、４０ｄの各構成要
素についても同様である。なお、遅延回路１０は、上述
した第１実施形態における遅延回路１０と同様であるた
め同一の符号を付して説明を省略する。

【００３６】ロウ系制御回路４０は、ＡＣＴ信号とデコ
ーダ回路５０の出力信号ＢＤＥＣ０〜３とを入力して制
御信号を出力するＡＮＤ回路２１と、プリチャージ信号
ＰＲＥとデコーダ回路５０の出力信号ＢＤＥＣ０〜３と
を入力して制御信号を出力するＡＮＤ回路２２と、ＡＮ
Ｄ回路２１の出力信号によりセットされ、ＡＮＤ回路２
２の出力信号によりリセットされて制御信号ＺＲＡＳＢ
０〜３を出力するＳＲフリップフロップ回路２３と、振
分回路６０の出力によりセットされ、ＡＮＤ回路２１の
出力信号によりリセットされて制御信号ＲＴＯ０〜３を
出力するＳＲフリップフロップ回路２４と、制御信号Ｒ
ＴＯ０〜３によりＳＥＴとされ、制御信号ＺＲＡＳＢ０
〜３によりリセットされて制御信号ＲＡＳＢ０〜３を出
力するＳＲフリップフロップ回路２５とを備える。

【００３７】なお、ロウ系制御回路４０の構成は、振分
回路を内部に含まないことを除いて図１に示した第１実
施形態のロウ系制御回路２０における対応する構成要素
と同様である。したがって、各構成要素に同一の符号を
付して説明を省略する。また、各ロウ系制御回路４０の
構成はそれぞれ同様であるため、図３においては、ロウ
系制御回路４０ａのみ構成を記載し、他のロウ系制御回
路４０ｂ、４０ｃ、４０ｄの構成は記載を省略してあ
る。

【００３８】次に、図４を参照すると、振分回路６０
は、バンクアドレスをラッチし、ＡＣＴ信号が入力され
る毎にシフトするように構成されたシフトレジスタ（フ
リップフロップ回路）６２０〜６２３、６３０〜６３３
と、シフトレジスタ６２０〜６２３及び６３０〜６３３
内にラッチしているアドレスの数を示すリセット付フリ
ップフロッブ回路で構成されたシフトレジスタ６４０〜
６４３と、遅延回路１０の出力信号ＲＴＯによりリセッ
トするシフトレジスタを選択して制御し、また後述する
転送ゲートを制御する制御回路６５０〜６５３と、ＲＴ
Ｏ信号がハイレベルになった時に対象のバンクを示すバ
ンク信号をシフトレジスタ６４０〜６４３から転送する
転送ゲート６６０〜６６３と、各バンクのロウ系制御回
路に入力されるＲＴＯ信号を生成するデコーダ回路７０
とを備える。

【００３９】ここで、振分回路６０は、図４に示すよう
に、シフトレジスタ６２０〜６２３、６３０〜６３３、
６４０〜６４３、制御回路６５０〜６５３及び転送ゲー
ト６６０〜６６３は、それぞれバンク及びロウ系制御回
路４０ａ、４０ｂ、４０ｃ、４０ｄに対応する４つの系
を構成している。すなわち、シフトレジスタ６２０、６
３０、６４０、制御回路６５０及び転送ゲート６６０で
１つの系をなし、同様にシフトレジスタ６２１、６３
１、６４１、制御回路６５１及び転送ゲート６６１で他
の１つの系をなし、シフトレジスタ６２２、６３２、６
４２、制御回路６５２及び転送ゲート６６２でさらに他
の１つの系をなし、シフトレジスタ６２３、６３３、６
４３、制御回路６５３及び転送ゲート６６３でさらに他
の１つの系をなす。なお、バンク数が４以外の数の半導
体記憶装置に用いられる場合は、この系を当該半導体記
憶装置のバンク数に対応させて用意する。

【００４０】本実施形態の動作を、図５のタイミングチ
ャートを参照して説明する。図２を参照すると、時刻Ｔ
０において、バンク“０”に対してＡＣＴコマンドが入
力されると、シフトレジスタ６２０、６３０にバンクア
ドレス情報がラッチされ、バンク信号ＢＡ０ａ、ＢＡ１
ａにおいてバンク“０”というアドレスが保持される。
この時、バンク“０”に対応するシフトレジスタ６４０
の出力Ｐ０が、ハイレベルにセットされる。これによ
り、ロウ系制御回路４０ａのＳＲフリップフロップ回路
２３ａの出力信号ＺＲＡＳＢ０がローレベルになり、Ｓ
Ｒフリップフロップ回路２５ａから出力されるロウ系制
御信号ＲＡＳＢ０がローレベルになる。

【００４１】次に、時刻Ｔ２に、バンク“２”に対して
ＡＣＴコマンドが入力され、同様に、シフトレジスタ６
２１、６３１に最初に保持されたバンク情報“０”が格
納され、シフトレジスタ６２０、６３０にはバンク
“２”の情報が保持されて、シフトレジスタ６４０、６
４１の出力Ｐ０、Ｐ１が共にハイレベルになる。

【００４２】また、図５のタイミングチャートによれ
ば、時刻Ｔ３にオートプリチャージ付リードコマンドが
入力されている。この時のバースト長は“１”であるた
め、時刻Ｔ４にプリチャージコマンドが入力された場合
と同様の状況が発生する。これにより、ＰＲＥ信号がハ
イレベルになり、ＳＲフリップフロップ回路２３ａの出
力信号ＺＲＡＳＢ０がハイレベルになる。この時点で
は、遅延回路１０の出力信号ＲＴＯがまだローレベルで
あるため、ＳＲフリップフロップ回路２５の出力である
バンク“０”の制御信号ＲＡＳＢ０はローレベルのまま
である。

【００４３】遅延回路１０の出力信号ＲＴＯがハイレベ
ルになると、その時点におけるシフトレジスタ６４０〜
６４３のＰ０〜Ｐ３の状態に応じて、制御回路３５０〜
３５３のうちの１つが転送ゲートに対してハイレベル信
号を出力し、最初にＡＣＴコマンドが入力されたバンク
情報が格納されているシフトレジスタに対応する転送ゲ
ートが開く。これにより、該当するＳＲフリップフロッ
プ回路２４ａ、２４ｂ、２４ｃ、２４ｄのうちの１つの
出力信号ＲＴＯ０Ｓ〜ＲＴＯ３Ｓとしてハイパルスが出
力される。本動作例では、バンク“０”に対応するＳＲ
フリップフロップ回路２４ａの出力信号ＲＴＯ０Ｓにお
いてハイパルスが出力される。これにより、ＳＲフリッ
プフロップ回路２５ａの出力信号ＲＡＳＢ０がハイレベ
ルとなり、バンク“０”のプリチャージが開始される。

【００４４】また、遅延回路１０の出力信号ＲＴＯがハ
イレベルになった時、シフトレジスタ６４０〜６４３の
出力Ｐ０〜Ｐ３のうち、一番最後にハイレベルになった
信号がリセットされ、次に遅延回路１０の出力信号ＲＴ
Ｏが出力された時に、次にＡＣＴコマンドが入力された
バンクの情報を選択できるようにする。以上の動作によ
り、遅延回路１０の出力信号ＲＴＯのパルスを、所望の
バンクに割り振ることが可能となる。

【００４５】上述した第１、第２実施形態において、第
１実施形態の半導体記憶装置における振分回路は、バン
ク数が２個の場合にのみ対応する。すなわち、バンク数
が２個の場合は、互いに相手のバンクのロウ系制御回路
の状態を監視することにより、より簡単な回路構成で振
分回路を実現することができる。一方、第２実施形態の
半導体記憶装置における振分回路は、第１実施形態の振
分回路に比して回路構成が複雑となっている。しかしな
がら、第２実施形態の振分回路は、上述したようにより
一般的な構成であり、半導体記憶装置のバンク数に応じ
て拡張することができる。

【００４６】以上好ましい実施形態をあげて本発明を説
明したが、本発明は必ずしも上記実施形態に限定される
ものではない。

【００４７】

【発明の効果】以上説明したように、本発明の半導体記
憶装置は、該遅延回路に複数のパルスを通すと共に、当
該遅延回路を通過したパルス信号を該当バンクに割り当
てる振分回路を備えたことにより、複数のバンクで遅延
回路を共有することが可能となり、これにより遅延回路
の数を削減し、チップ面積を縮小させることができると
いう効果がある。

【００４８】特にバンク数が２個の場合は、振分回路の
回路構成をより簡単にすることができるため、遅延回路
自体の回路面積を縮小し、チップ面積を一層縮小させる
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体記憶装置
のロウ系制御回路の構成を示すブロック図である。

【図２】第１実施形態による半導体記憶装置の動作を
示すタイミングチャートである。

【図３】本発明の第２実施形態による半導体記憶装置
のロウ系制御回路の構成を示すブロック図である。

【図４】第２実施形態による半導体記憶装置の振分回
路の構成を示すブロック図である。

【図５】第２実施形態による半導体記憶装置の動作を
示すタイミングチャートである。

【図６】従来の半導体記憶装置における内部用ＲＡＳ
Ｂを生成する回路を示すブロック図である。

【図７】図６の半導体記憶装置におけるロウ系回路の
構成を示すブロック図である。

【図８】従来の遅延回路を備えたロウ系制御回路の構
成例を示すブロック図である。

【図９】図８のロウ系制御回路を備えた半導体記憶装
置の動作を示すタイミングチャートである。

【符号の説明】１０遅延回路２０ａ、ｂ、４０ａ〜ｄロウ系制御回路２３ａ、ｂ、２４ａ、ｂ、２５ａ、ｂＳＲフリップ
フロップ回路３０ａ、ｂ、６０振分回路５０、７０デコーダ回路６２０〜６２３、６３０〜６３３、６４０〜６４３
シフトレジスタ６５０〜６５３制御回路６６０〜６６３転送ゲート

Claims

【特許請求の範囲】

【請求項１】メモリセルの所定のロウ系を活性化する
ＡＣＴ信号、または該ＡＣＴ信号に基づいて生成される
信号を開始信号として入力し、一定の時間だけ遅延させ
て出力する遅延回路を備え、該遅延回路の出力を前記Ａ
ＣＴ信号の対象である前記ロウ系のメモリセルに対する
プリチャージの許可条件とする半導体記憶装置におい
て、チップ内部で独立に機能するメモリセルである複数個の
バンクと、前記バンクごとに個別に設けられ、対応する前記バンク
の活性状態と非活性状態とを切り換え制御するバンク制
御回路と、前記遅延回路の出力信号を、前記遅延回路の入力信号に
対応するＡＣＴ信号による活性化の対象である前記バン
クに対応する前記バンク制御回路に振り分ける振分回路
とを備え、前記遅延回路が全ての前記バンクに対するＡＣＴ信号に
基づく前記開始信号を入力し、かつ一様に一定時間だけ
遅延させて前記振分回路に出力することを特徴とする半
導体記憶装置。
【請求項２】前記バンク及び前記バンクに対応するバ
ンク制御回路の数が２個であり、前記振分回路が、２つの前記バンク制御回路にＡＣＴ信
号が入力されたかどうかを監視し、一方の前記バンクを
指定して前記バンク制御回路にＡＣＴ信号が入力された
後、該ＡＣＴ信号に対応する前記遅延回路の出力を入力
した場合に、該ＡＣＴ信号を入力した前記バンク制御回
路を制御して対応する前記バンクのプリチャージを開始
させる手段を備えることを特徴とする請求項１に記載の
半導体記憶装置。
【請求項３】前記バンク及び前記バンクに対応するバ
ンク制御回路の数が２個であり、前記振分回路が、２つの前記バンク制御回路ごとに設け
られ、それぞれ、第１、第２のＳＲフリップフロップ回路と、
前記遅延回路の出力信号及び前記第１のＳＲフリップフ
ロップ回路の出力を入力する第１、第２のＡＮＤ回路
と、前記第２のＳＲフリップフロップ回路の出力を入力
し、かつ他の前記バンク制御回路の前記振分回路におけ
る前記第１のＳＲフリップフロップ回路の出力を反転し
て入力する第３のＡＮＤ回路とを備え、かつ前記第１のＳＲフリップフロップ回路は、前記第３
のＡＮＤ回路の出力によりセットされ、前記第２のＡＮ
Ｄ回路の出力によりリセットされて制御信号を出力し、前記第２のＳＲフリップフロップ回路は、対応する前記
バンク制御回路が前記ＡＣＴ信号の対象として指定され
た前記バンクに対応する前記バンク制御回路である場合
に、前記ＡＣＴ信号に基づいて生成される制御信号によ
りセットされ、前記第１のＳＲフリップフロップ回路の
出力信号によりリセットされ、前記バンク制御回路が、前記第１のＡＮＤ回路の出力を
条件として、対応する前記バンクのプリチャージを開始
することを特徴とする請求項１に記載の半導体記憶装
置。
【請求項４】前記振分回路が、それぞれ対応する前記
バンク制御回路の内部に設けられたことを特徴とする請
求項３に記載の半導体記憶装置。
【請求項５】前記振分回路が、前記ＡＣＴ信号の対象を指定する指定信号を一時的に保
持する手段と、前記保持した指定信号を先入れ先出し式で取り出し、該
取り出した指定信号に基づいて前記遅延回路の出力信号
の送り先を決定する手段とを備えることを特徴とする請
求項１に記載の半導体記憶装置。
【請求項６】前記振分回路が、バンクアドレスをラッチし、ＡＣＴ信号が入力される毎
にシフトするように構成された第１、第２のシフトレジ
スタと、該第１、第２のシフトレジスタ内にラッチしているアド
レスの数を示す第３のシフトレジスタと、前記遅延回路の出力信号に対応するＡＣＴ信号の対象で
ある前記バンクを示すバンク信号を前記第３のシフトレ
ジスタから転送する転送ゲートと、前記遅延回路の出力信号によりリセットするシフトレジ
スタを選択して制御すると共に、前記転送ゲートを制御
する制御回路と、前記遅延回路の出力信号に基づいて、前記バンクに対応
する前記バンク制御回路に入力する信号を生成するデコ
ーダ回路とを備え、前記第１、第２及び第３のシフトレジスタと、前記転送
ゲートと、前記制御回路とを１組として、前記バンクの
数に対応する数の組を備えることを特徴とする請求項１
に記載の半導体記憶装置。
【請求項７】前記第１、第２のシフトレジスタがフリ
ップフロップ回路であり、前記第３のシフトレジスタが
リセット付フリップフロップ回路であることを特徴とす
る請求項６に記載の半導体記憶装置。