JP2000260178A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 リードデータレイテンシーとライトデータレ
イテンシーとを同一にすることで、読み出し動作と書き
込み動作との間隔であるリードライトサイクルを短縮す
ることが可能である半導体記憶装置を提供することを目
的とする。 【解決手段】 取り込まれた書き込みコマンド信号に対
応するアドレス信号を保持して、取り込まれる読み出し
コマンド信号に対応するアドレス信号と比較するアドレ
ス保持比較手段６，７と、前記書き込みコマンド信号に
対応するデータ信号を保持する書き込みデータ保持手段
２８とを含む構成であり、前記アドレス保持比較手段の
比較結果に応じて前記書き込みデータ保持手段に保持さ
れているデータ信号を前記読み出しコマンド信号に対応
するデータ信号として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般の半導体記憶
装置に係り、特にクロックに同期して動作する半導体記
憶装置に関する。

【０００２】

【従来の技術】ＣＰＵの高速化に伴って、ＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）等の半導体記憶装置においては、より高い信号周
波数でデータ信号の入出力を行って、データ転送速度の
高速化を図ることが要求される。この要求に応える半導
体記憶装置として、例えば、ＳＤＲＡＭ（Ｓｙｎｃｈｒ
ｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）及びＦＣＲＡＭ（Ｆａｓｔ Ｃｙ
ｃｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
等は、外部からのクロック信号に同期して動作すること
により高速な動作を実現している。

【０００３】以下、従来の半導体記憶装置として、例え
ば、ＦＣＲＡＭの動作について説明する。尚、ＳＤＲＡ
Ｍのメモリセル周辺の回路構成は、図１に示す回路構成
と同様である。図１は、ＦＣＲＡＭのメモリセル周辺の
一例の回路構成を示す。図１の回路は、容量５０１、Ｎ
ＭＯＳトランジスタ５０２ないし５１２、ＰＭＯＳトラ
ンジスタ５１３、ＰＭＯＳトランジスタ５２１及び５２
２、及びＮＭＯＳトランジスタ５２３及び５２４を含
む。ＰＭＯＳトランジスタ５２１及び５２２とＮＭＯＳ
トランジスタ５２３及び５２４は、センスアンプ５２０
を構成する。

【０００４】メモリセルである容量５０１には、１ビッ
トの情報が記憶される。サブワード線選択信号ＳＷが選
択されると、セルゲートであるＮＭＯＳトランジスタ５
０２が導通し、容量５０１のデータがビット線ＢＬに読
み出される。このときビット線トランスファー信号ＢＬ
Ｔ１はＨＩＧＨになっており、ＮＭＯＳトランジスタ５
０３及び５０４は導通状態にある。一方、ビット線トラ
ンスファー信号ＢＬＴ０はＬＯＷになっており、ＮＭＯ
Ｓトランジスタ５０５及び５０６は非導通状態にある。

【０００５】従ってビット線ＢＬ及び／ＢＬのデータ
は、ＮＭＯＳトランジスタ５０３及び５０４を介して、
センスアンプ５２０に読み込まれる。センスアンプ５２
０は、ビット線ＢＬ及び／ＢＬのデータを増幅する。増
幅されたビット線ＢＬ及び／ＢＬのデータは、コラム線
選択信号ＣＬが選択されると、コラムゲートであるＮＭ
ＯＳトランジスタ５１０及び５１１を介して、データバ
スＤＢ及び／ＤＢに読み出される。

【０００６】データ書き込みの場合は、上記読み出しの
場合と逆の手順を経て、データバスＤＢ及び／ＤＢのデ
ータが容量５０１に記憶される。図２は、上記図１に示
すメモリセル周辺の回路を有するＦＣＲＡＭのデータ読
出し動作を示すタイミングチャートである。図１及び図
２を参照して、データ読み出しのタイミング制御につい
て説明する。尚、読出しデータのバースト長は、バース
ト長ＢＬ＝４とする。

【０００７】アクティベーションコマンド（ＡＣＴ）が
入力されると、ＦＣＲＡＭは、内部で、各メモリセル２
０１のデータを各センスアンプ２２０に取り込むことを
指令する信号であるＲＡＳＺを生成し、更にワード線選
択信号ＭＷ及びＳＷ、ビット線トランスファー信号ＢＬ
Ｔ、及びセンスアンプ駆動信号ＳＡ１及びＳＡ２を適切
なタイミングで生成する。これにより、メモリセル２０
１のデータは、ビット線ＢＬに現われ、センスアンプ２
２０に取り込まれ、更にセンスアンプ２２０内で振幅が
増幅される。

【０００８】更にＦＣＲＡＭでは、信号ＲＡＳＺを受け
取ってから所定の時間が経過した後に、内部プリチャー
ジ信号ＰＲＥを生成する。また、読み出しコマンド（Ｒ
Ｄ）の入力に対応して、コラムアドレスが選択するコラ
ムのコラム線選択信号ＣＬがＨＩＧＨになり、センスア
ンプ２２０のデータがデータバスＤＢ及び／ＤＢに読み
出される。読み出されたデータは、４ビットのパラレル
データであり、このデータがシリアルデータに変換さ
れ、読出しデータＤＱとして、外部に出力される。

【０００９】上記のデータ読出し動作を繰り返し実行し
た場合、ＦＣＲＡＭでは、ランダムアクセスのリードサ
イクルが短いため、例えば、バースト長ＢＬ＝４のとき
は、図２に示す様に、連続した途切れのないデータ読出
しを実現している。

【００１０】

【発明が解決しようとする課題】上記のように、従来の
ＦＣＲＡＭは、読み出し動作又は書き込み動作を繰り返
し実行する場合、効率良く読み出し動作又は書き込み動
作が可能である。しかしながら、読み出し動作と書き込
み動作とが交互に連続して実行される場合は、読み出し
動作又は書き込み動作を繰り返し実行する場合のように
効率良く読み出し動作又は書き込み動作ができない。

【００１１】以下、図３を利用して読み出し動作と書き
込み動作とが交互に連続して実行される場合に効率良く
読み出しできない理由について説明する。図３は、半導
体記憶装置の読み出し動作と書き込み動作とを交互に連
続して実行する動作を示す一例のタイミングチャートを
示す。図３（Ａ）に示すように、読み出し動作を実行す
る場合、リードコマンド（Ｒ）からリードデータ出力
（Ｑ）までに一定の時間が必要である。一般に、リード
コマンドからリードデータ出力までの時間をクロックの
整数倍で規定したものにクロック周期を乗じたものをリ
ードデータレイテンシーという。

【００１２】また、書き込み動作を実行する場合に、ラ
イトコマンド（Ｗ）からライトデータ入力（Ｄ）までの
時間をクロックの整数倍で規定したものにクロック周期
を乗じたものをライトデータレイテンシーという。従
来、書き込みデータはライトコマンド（Ｗ）と共に入力
されるのが通例であり、ライトデータレイテンシーが”
０”である。したがって、図３（Ａ）に示すように、リ
ードコマンド（Ｒ）入力後にライトコマンド（Ｗ）を入
力するためには、そのリードコマンド（Ｒ）に対応する
リードデータ出力（Ｑ）が終了した後でなければならな
い。したがって、リードコマンド（Ｒ）からライトコマ
ンド（Ｗ）までの間隔は、図３（Ａ）の例の場合、９ク
ロック必要である。

【００１３】また、図３（Ａ）に示すように、ライトコ
マンド（Ｗ）入力後にリードコマンド（Ｒ）を入力する
ためには、そのライトコマンド（Ｗ）に対応するライト
データがメモリセルに格納された後でなければならな
い。したがって、ライトコマンド（Ｗ）からリードコマ
ンド（Ｒ）までの間隔は、図３（Ａ）の例の場合、６ク
ロック必要である。

【００１４】したがって、図３（Ａ）の例では、リード
コマンド（Ｒ）とライトコマンド（Ｗ）との間隔である
リードライトサイクルが１５クロックとなる。次に、リ
ードデータレイテンシーとライトデータレイテンシーと
を同一にした場合について、図３（Ｂ）を利用して説明
する。図３（Ｂ）の場合、一般的な他バンク間のリード
コマンド（Ｒ）とライトコマンド（Ｗ）との最小許容時
間（ｌＲＣ）までリードコマンド（Ｒ）とライトコマン
ド（Ｗ）とを詰めることが可能となる。

【００１５】これは、リードデータレイテンシーとライ
トデータレイテンシーとが同一であるため、リードコマ
ンド（Ｒ）に対応するリードデータ出力（Ｑ）が終了し
た後でライトコマンド（Ｗ）に対応するライトデータ入
力（Ｄ）が実行されるからである。しかしながら、ライ
トコマンド（Ｗ）入力後にリードコマンド（Ｒ）を入力
するためには、そのライトコマンド（Ｗ）に対応するラ
イトデータがメモリセルに格納された後でなければなら
ない。したがって、ライトコマンド（Ｗ）からリードコ
マンド（Ｒ）までの間隔は、図３（Ｂ）の例の場合、１
２クロック必要である。

【００１６】したがって、図３（Ｂ）の例では、リード
コマンド（Ｒ）とライトコマンド（Ｗ）との間隔である
リードライトサイクルが１６クロックとなる。以上のよ
うに、読み出し動作と書き込み動作とが交互に連続して
実行される場合は、読み出し動作又は書き込み動作を繰
り返し実行する場合のように効率良く読み出し動作又は
書き込み動作ができない。

【００１７】本発明は、上記の点に鑑みなされたもの
で、リードデータレイテンシーとライトデータレイテン
シーとを同一にすることで、読み出し動作と書き込み動
作との間隔であるリードライトサイクルを短縮すること
が可能である半導体記憶装置を提供することを目的とす
る。

【００１８】

【課題を解決するための手段】そこで、上記課題を解決
するため、請求項１記載の発明は、クロック信号に同期
して動作する半導体記憶装置において、取り込まれた書
き込みコマンド信号に対応するアドレス信号を保持し
て、取り込まれる読み出しコマンド信号に対応するアド
レス信号と比較するアドレス保持比較手段と、前記書き
込みコマンド信号に対応するデータ信号を保持する書き
込みデータ保持手段とを含む構成であり、前記アドレス
保持比較手段の比較結果に応じて前記書き込みデータ保
持手段に保持されているデータ信号を前記読み出しコマ
ンド信号に対応するデータ信号として出力することを特
徴とする。

【００１９】このように、書き込みコマンド信号に対応
するアドレス信号及びデータ信号を保持して、書き込み
コマンド信号に対応するアドレス信号と読み出しコマン
ド信号に対応するアドレス信号とを比較することによ
り、書き込みコマンド直後にその書き込みコマンドに対
応したデータ信号を読み出しコマンドにより読み出す場
合に対応できる。これは、書き込みコマンド信号に対応
するアドレス信号と読み出しコマンド信号に対応するア
ドレス信号との比較結果に基づいて、保持されている書
き込みコマンド信号に対応するデータ信号を読み出しコ
マンドに対応するデータとして出力することが出来るか
らである。したがって、読み出し動作と書き込み動作と
の間隔であるリードライトサイクルを短縮することがで
きる。

【００２０】また、請求項２記載の発明は、前記書き込
みコマンド信号の取り込みタイミングから、次のコマン
ド信号である読み出しコマンド信号の取り込みタイミン
グまでの間隔は、前記書き込みコマンド信号の取り込み
タイミングから、次のコマンド信号である書き込みコマ
ンド信号の取り込みタイミングまでの間隔と同一とする
ことを特徴とする。

【００２１】このように、コマンド信号の入力間隔が常
に最小値で一定であり、読み出しコマンド信号−読み出
しコマンド信号，書き込みコマンド信号−書き込みコマ
ンド信号，読み出しコマンド信号−書き込みコマンド信
号，及び書き込みコマンド信号−読み出しコマンド信号
の入力間隔が常に最小値で一定である。したがって、読
み出し動作と書き込み動作との間隔であるリードライト
サイクルを短縮することが可能である。

【００２２】また、請求項３記載の発明は、前記書き込
みデータ保持手段は、前記アドレス保持比較手段による
比較結果がアドレス信号の同一を示すとき、前記保持し
ている書き込みコマンド信号に対応するデータを、前記
読み出しコマンド信号に対応するデータ信号として出力
することを特徴とする。このように、アドレス保持比較
手段による比較結果がアドレス信号の同一を示すとき
は、すなわち書き込みコマンド信号に対応するアドレス
信号と読み出しコマンド信号に対応するアドレス信号と
が同一であることを示している。つまり、リードコマン
ドに対応するデータ信号は書き込みデータ保持手段に保
持されているデータである。したがって、メモリセルか
らデータを読み出すことなく、書き込みデータ保持手段
からリードコマンド信号に対応するデータ信号を出力す
ることができる。

【００２３】また、請求項４記載の発明は、前記書き込
みデータ保持手段は、前記保持している書き込みコマン
ド信号に対応するデータの一部に書き込みを禁止するラ
イトマスク機能が使用されているとき、前記ライトマス
ク機能が使用されていないデータ部分のみを前記読み出
しコマンド信号に対応するデータ信号として出力するこ
とを特徴とする。

【００２４】このように、ライトマスク機能が使用され
ているデータ部分がある場合、書き込みデータ保持手段
により保持している書き込みコマンド信号に対応するデ
ータの内、ライトマスク機能が使用されていないデータ
部分のみを前記読み出しコマンド信号に対応するデータ
信号として出力することにより、ライトマスク機能を使
用するときもライトコマンド信号による書き込み処理の
終了を待たずにリードコマンド信号による読み出し処理
を開始できる。

【００２５】また、請求項５記載の発明は、クロック信
号に同期して動作する半導体記憶装置において、取り込
まれた複数の書き込みコマンド信号に対応する複数のア
ドレス信号を保持して、取り込まれる読み出しコマンド
信号に対応するアドレス信号と比較するアドレス保持比
較手段と、前記複数の書き込みコマンド信号に対応する
複数のデータ信号を保持する書き込みデータ保持手段と
を含む構成であり、前記アドレス保持比較手段の比較結
果に応じて前記書き込みデータ保持手段に保持されてい
るデータ信号を前記読み出しコマンド信号に対応するデ
ータ信号として出力することを特徴とする。

【００２６】このように、書き込みコマンド信号に対応
する複数のアドレス信号及び複数のデータ信号を保持し
て、書き込みコマンド信号に対応するアドレス信号と読
み出しコマンド信号に対応するアドレス信号とを比較す
ることにより、書き込みコマンド直後にその書き込みコ
マンドに対応したデータ信号を読み出しコマンドにより
読み出す場合に対応できる。これは、書き込みコマンド
信号に対応するアドレス信号と読み出しコマンド信号に
対応するアドレス信号との比較結果に基づいて、保持さ
れている書き込みコマンド信号に対応するデータ信号を
読み出しコマンドに対応するデータとして出力すること
が出来るからである。

【００２７】また、書き込みコマンド信号に対応する複
数のアドレス信号及び複数のデータ信号を保持すること
により、書き込みコマンド信号が取り込まれてから実際
にメモリセルへのデータ信号の書き込み処理が終了する
までの時間が長くなったとしても、書き込みコマンド直
後にその書き込みコマンドに対応したデータ信号を読み
出しコマンドにより読み出すことが可能となる。

【００２８】また、請求項６記載の発明は、クロック信
号に同期して動作する半導体記憶装置において、取り込
まれた２つの書き込みコマンド信号に対応する２つのア
ドレス信号を保持して、取り込まれる読み出しコマンド
信号に対応するアドレス信号と比較するアドレス保持比
較手段と、前記２つの書き込みコマンド信号に対応する
２つのデータ信号を保持する書き込みデータ保持手段と
を含む構成であり、前記アドレス保持比較手段の比較結
果に応じて前記書き込みデータ保持手段に保持されてい
るデータ信号を前記読み出しコマンド信号に対応するデ
ータ信号として出力することを特徴とする。

【００２９】このように、書き込みコマンド信号に対応
する２つのアドレス信号及び２つのデータ信号を保持し
て、書き込みコマンド信号に対応するアドレス信号と読
み出しコマンド信号に対応するアドレス信号とを比較す
ることにより、書き込みコマンド直後にその書き込みコ
マンドに対応したデータ信号を読み出しコマンドにより
読み出す場合に対応できる。これは、書き込みコマンド
信号に対応するアドレス信号と読み出しコマンド信号に
対応するアドレス信号との比較結果に基づいて、保持さ
れている書き込みコマンド信号に対応するデータ信号を
読み出しコマンドに対応するデータとして出力すること
が出来るからである。

【００３０】また、書き込みコマンド信号に対応する２
つのアドレス信号及び２つのデータ信号を保持すること
により、書き込みコマンド信号が取り込まれてから実際
にメモリセルへのデータ信号の書き込み処理が終了する
までの時間が長くなったとしても、書き込みコマンド直
後にその書き込みコマンドに対応したデータ信号を読み
出しコマンドにより読み出すことがが可能となる。

【００３１】これは、書き込みコマンド信号に対応する
２つのデータ信号を保持して、その２つのデータ信号を
交互に読み出すことにより、メモリセルへのデータ信号
の書き込み処理が終了するまでの時間が長くなったとし
ても処理が行えるようにしているためである。したがっ
て、読み出し動作と書き込み動作との間隔であるリード
ライトサイクルを短縮することができる。

【００３２】また、請求項７記載の発明は、前記アドレ
ス保持比較手段は、前回の書き込みコマンド信号に対応
するアドレス信号を保持する第一アドレス保持部と、前
々回の書き込みコマンド信号に対応するアドレス信号を
保持する第二アドレス保持部とを有することを特徴とす
る。このように、前回の書き込みコマンド信号に対応す
るアドレス信号を第一アドレス保持部に保持しておき、
前々回の書き込みコマンド信号に対応するアドレス信号
を第二アドレス保持部に保持しておくことにより、書き
込みコマンド直後にメモリセルに格納する必要がなく、
二つ後の書き込みコマンドのときにメモリセルに格納す
れば良い。したがって、比較的時間のかかるメモリセル
へのデータの書き込み終了を待つことなく、次の読み出
しコマンドを取り込むことが可能となる。

【００３３】また、請求項８記載の発明は、前記書き込
みデータ保持手段は、前回又は前々回の書き込みコマン
ド信号のどちらか一方に対応するデータ信号を保持する
第一書き込みデータ保持手段と、前回又は前々回の書き
込みコマンド信号のうち第一書き込みデータ保持手段に
書き込まれている他方の書き込みコマンド信号に対応す
るデータ信号を保持する第二書き込みデータ保持手段と
を有し、前記アドレス保持比較手段による比較結果がア
ドレス信号の同一を示すとき、前記第一書き込みデータ
保持手段又は第二書き込みデータ保持手段のどちらか一
方に保持している前回の書き込みコマンド信号に対応す
るデータを、前記読み出しコマンド信号に対応するデー
タ信号として出力することを特徴とする。

【００３４】このように、アドレス保持比較手段による
比較結果がアドレス信号の同一を示すときは、すなわち
読み出しコマンド信号に対応するアドレス信号と前回の
書き込みコマンド信号に対応するアドレス信号とが同一
であることを示している。つまり、リードコマンドに対
応するデータ信号は第一又は第二書き込みデータ保持手
段に保持されているデータである。したがって、メモリ
セルからデータを読み出すことなく、第一又は第二書き
込みデータ保持手段からリードコマンド信号に対応する
データ信号を出力することができる。

【００３５】また、請求項９記載の発明は、前記書き込
みコマンドはページモードの書き込みコマンドであり、
前記読み出しコマンドはページモードの読み出しコマン
ドであることを特徴とする。ページモードであっても、
前述した作用、効果が得られる。例えば、請求項記載の
発明におけるページモードの場合、ページモードの書き
込みコマンド信号に対応するアドレス信号及びデータを
保持して、ページモードの書き込みコマンド信号に対応
するアドレス信号とページモードの読み出しコマンド信
号に対応するアドレス信号とを比較することにより、ペ
ージモードの書き込みコマンド直後にその書き込みコマ
ンドに対応したデータをページモードの読み出しコマン
ドにより読み出す場合に対応できる。これは、ページモ
ードの書き込みコマンド信号に対応するアドレス信号と
ページモードの読み出しコマンド信号に対応するアドレ
ス信号との比較結果に基づいて、保持されているページ
モードの書き込みコマンド信号に対応するデータをペー
ジモードの読み出しコマンドに対応するデータとして出
力することが出来るからである。したがって、ページモ
ードにおいて読み出し動作と書き込み動作との間隔であ
るリードライトサイクルを短縮することができる。

【００３６】請求項１０記載の発明は、前記アドレス保
持比較手段は、次のページモードの書き込みコマンド又
はページモードの終了コマンドが取り込まれるまで、前
記取り込まれたページモードの書き込みコマンドに対応
するアドレス信号を保持することを特徴とする。これに
より、ページモードの書き込みコマンド信号に対応する
アドレス信号を次のページモードの書き込みコマンド信
号又はページモードの終了コマンド信号が取り込まれる
まで保持しておくことにより、ページモードの書き込み
コマンド直後にデータをメモリセルに格納する必要がな
く、次のページモードの書き込みコマンド又はページモ
ードの終了コマンド信号のときにデータをメモリセルに
格納すれば良い。したがって、比較的時間のかかるメモ
リセルへのデータの書き込み終了を待つことなく、次の
ページモードの読み出しコマンドを取り込むことが可能
となる。

【００３７】請求項１１に記載の発明は、前記データ保
持手段は、半導体記憶装置内の複数の各バンク毎に設け
られていることを特徴とする。バンク毎の制御が容易に
なる。請求項１２に記載の発明は、ライトデータレイテ
ンシーとリードデータレイテンシーとは異なることを特
徴とする。データバスとのインタフェースを入出力共通
にした場合、入出力データの衝突を容易に回避すること
ができる。

【００３８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。最初に、本発明の概要につい
て、タイミングチャートを利用して説明する。図４は、
本発明の半導体記憶装置の読み出し動作と書き込み動作
とを交互に連続して実行する動作を示す一例のタイミン
グチャートを示す。

【００３９】図４のタイミングチャートでは、リードデ
ータレイテンシーとライトデータレイテンシーとを同一
とし、一般的な他バンク間のリードコマンド（Ｒ）とラ
イトコマンド（Ｗ）との最小許容時間（ｌＲＣ）までリ
ードコマンド（Ｒ）とライトコマンド（Ｗ）とを詰めて
いる。この場合、従来のＦＣＲＡＭの回路構成において
は、ライトコマンド（Ｗ）入力後にリードコマンド
（Ｒ）を入力するためには、そのライトコマンド（Ｗ）
に対応するライトデータがメモリセルに格納された後で
なければならなかった。これは、同一バンク内におい
て、ライトコマンド（Ｗ）直後に、そのライトコマンド
（Ｗ）に対応したライトデータをリードコマンド（Ｒ）
により読み出す場合があるからである。

【００４０】そこで、本発明はライトコマンド（Ｗ）に
対応したライトデータを次のライトコマンド（Ｗ）まで
保持しておくライトデータバッファを設けると共に、そ
のライトデータのアドレス信号をラッチしておくアドレ
スラッチ回路含む構成としている。このアドレスラッチ
回路は、ライトコマンド（Ｗ）のアドレス信号とリード
コマンド（Ｒ）のアドレス信号とを比較して、アドレス
信号が同一である場合にメモリセルからでなくライトデ
ータバッファからデータを読み出すための信号を生成し
ている。

【００４１】以上のような回路構成とすることにより、
同一バンク内において、ライトコマンド（Ｗ）直後に、
そのライトコマンド（Ｗ）に対応したライトデータをリ
ードコマンド（Ｒ）により読み出す場合であっても、リ
ードコマンド（Ｒ）とライトコマンド（Ｗ）との最小許
容時間（ｌＲＣ）までライトコマンド（Ｗ）とリードコ
マンド（Ｒ）とを詰めることが可能となる。

【００４２】以下、本発明の半導体記憶装置の実施例に
ついて、詳細に説明する。図５は、本発明の半導体記憶
装置の第一実施例のブロック図を示す。尚、ＦＣＲＡＭ
とＳＤＲＡＭとは、メモリセル周辺の回路構成が同様で
あるので、本発明の実施例として、ＦＣＲＡＭを具体例
とする。本発明のＦＣＲＡＭは、クロックバッファ１、
コマンドデコーダ２、コントロール信号バッファ３、ロ
ーアドレスバッファ４、コラムアドレスバッファ５、ア
ドレスラッチ＆比較器６，７、モードレジスタ８、デー
タレイテンシーカウンタ９、データ変換器１０，１２、
データ入力バッファ１１、データ出力バッファ１３、バ
ンク（０）用回路１４、及びバンク（１）用回路１５を
含む構成とする。

【００４３】また、バンク（０）用回路１４とバンク
（１）用回路１５との内には、それぞれマトリクス状に
配置されたメモリセルを含む複数のメモリブロック、Ｒ
ＡＳ生成ユニット１６、ＰＲＥ生成ユニット１７、コン
トロールユニット１８、ブロックデコーダ１９、プリデ
コーダ２０−１，２０−２、ワードデコーダ２１、１／
４デコーダ２２、ＢＬＴデコーダ２３、Ｓ／Ａ生成ユニ
ット２４、コラムデコーダ２５、コントロールユニット
２６、リードライトバッファ２７、ライトデータバッフ
ァ２８、コア回路２９を含む。

【００４４】尚、本実施例のメモリセルは、例えばＤＲ
ＡＭ型のセル構造を有し、更に本実施例のメモリセル周
辺の回路構成は、前述した図１と同様の構成とする。ま
た、図５に示す本実施例は、説明の便宜上２バンク構成
として図示するが、ＦＣＲＡＭ内のバンク構成はこれに
限らない。上記、本発明のＦＣＲＡＭを構成する各部の
機能について簡単に説明する。クロックバッファ１は、
外部からのクロック信号（ＣＬＫ）が入力され、ＦＣＲ
ＡＭを構成する各部に同期クロックＣＬＫを供給する。
コントロール信号バッファ３は、外部からのコマンド、
例えば、読み出しコマンド（ＷＥ）、書き込みコマンド
（／ＷＥ）、チップセレクト信号（／ＣＳ）等が入力さ
れ、コマンドデコーダ２に必要な信号を供給する。な
お、／は負論理の信号を表し、その他は正論理の信号を
表す。

【００４５】コマンドデコーダ２は、コントロール信号
バッファ３から供給された信号をデコードして後述する
バンク（０）用回路１４，バンク（１）用回路１５，ア
ドレスラッチ＆比較器６，７，データレイテンシーカウ
ンタ９等に通知する。ローアドレスバッファ４及びコラ
ムアドレスバッファ５は、外部からのアドレス信号（Ａ
０〜Ａｎ，Ｂ０〜Ｂｎ）を入力され、それぞれアドレス
ラッチ＆比較器６，７にアドレス信号を供給する。尚、
変数ｎはメモリ容量に応じた整数とする。

【００４６】アドレスラッチ＆比較器６，７は、ライト
コマンド時とリードコマンド時とではその動作が異なっ
ている。ライトコマンド時、アドレスラッチ＆比較器６
は、ローアドレスバッファ４から供給されたローアドレ
ス信号をラッチし、次のライトコマンド時にそのラッチ
されたローアドレス信号を利用して後述するライトデー
タバッファ２８に保持されているデータをコア回路２９
部分に書き込む。

【００４７】リードコマンド時、アドレスラッチ＆比較
器６はローアドレスバッファ４から供給されたローアド
レス信号と、前回のライトコマンド時にラッチされたロ
ーアドレス信号とを比較し、同一の場合にはライトデー
タバッファ２８にラッチされているデータをリードコマ
ンドに対応するデータとして出力する。また、アドレス
ラッチ＆比較器６はローアドレスバッファ４から供給さ
れたローアドレス信号と、前回のライトコマンド時にラ
ッチされたローアドレス信号とを比較し、異なる場合に
は、今回のリードコマンド時に供給されたローアドレス
信号をそのままプリデコーダ２０−１に供給する。した
がって、そのリードコマンドに対応するデータがメモリ
セルから読み出される。

【００４８】続いて、アドレスラッチ＆比較器７につい
て説明する。ライトコマンド時、アドレスラッチ＆比較
器７は、コラムアドレスバッファ５から供給されたコラ
ムアドレス信号をラッチし、次のライトコマンド時にそ
のラッチされたコラムアドレス信号を利用して後述する
ライトデータバッファ２８に保持されているデータをコ
ア回路２９部分に書き込む。

【００４９】リードコマンド時、アドレスラッチ＆比較
器７はコラムアドレスバッファ５から供給されたコラム
アドレス信号と、前回のライトコマンド時にラッチされ
たコラムアドレス信号とを比較し、同一の場合にはライ
トデータバッファ２８にラッチされているデータをリー
ドコマンドに対応するデータとして出力する。また、ア
ドレスラッチ＆比較器７はコラムアドレスバッファ５か
ら供給されたコラムアドレス信号と、前回のライトコマ
ンド時にラッチされたコラムアドレス信号とを比較し、
異なる場合には、今回のリードコマンド時に供給された
コラムアドレス信号をそのままプリデコーダ２０−２に
供給する。したがって、そのリードコマンドに対応する
データがメモリセルから読み出される。

【００５０】モードレジスタ８は、内部に使用するバー
スト長情報を生成する。データレイテンシーカウンタ９
は、モードレジスタ８から供給されるバースト長情報に
基づいてデータレイテンシーを計時する。データ変換器
１０は、外部からのデータ信号がデータ入力バッファ１
１を介して供給され、その供給された信号を変換してラ
イトデータバッファ２８に供給する。また、データ変換
器１２は、後述するリードライトバッファ２７又はライ
トデータバッファ２８からデータが供給され、その供給
されたデータを変換してデータ出力バッファ１３を介し
て外部に出力する。なお、データ変換器１０，１２は、
データレイテンシーカウンタ９から供給される信号に基
づいて適切なタイミングで処理を行う。

【００５１】本実施例では、データ入力バッファ１１及
びデータ出力バッファ１３は、入力ピンと出力ピンとが
共通であるＩ／Ｏコモン形式のインターフェースにより
外部と接続されているが、入力ピンと出力ピンとが別々
に設けられているＩ／Ｏセパレート形式のインターフェ
ースにより外部と接続することも可能である。次に、ロ
ーアドレスバッファ４及びコラムアドレスバッファ５に
選択される各バンク内の構成及び機能について説明す
る。ここでは、図示のバンク（０）用回路１４について
のみ説明し、同様の構成を有するバンク（１）用回路１
５の構成及び機能については、同一の符号を付して説明
を省略する。

【００５２】バンク（０）用回路１４において、ＲＡＳ
生成ユニット１６は、複数のメモリブロック内の各メモ
リセルのデータを対応するセンスアンプに読み出すこと
を指令する信号ＲＡＳＺを生成する。また、ＰＲＥ生成
ユニット１７は内部ＲＡＳ信号である信号ＲＡＳＺを受
取ると、所定の時間が経過した後にプリチャージ信号Ｐ
ＲＥを生成する。この内部生成されたプリチャージ信号
ＰＲＥは、外部からプリチャージ信号ＰＲＥが供給され
た場合と同様に、ＲＡＳ生成ユニット１６をリセットし
てプリチャージ動作を行わせる。この内部生成されたプ
リチャージ信号ＰＲＥによるプリチャージ動作が自己プ
リチャージである。

【００５３】プリデコーダ２０−１は、アドレスラッチ
＆比較器６から供給されたローアドレス信号をプリデコ
ードする。プリデコード結果は、ブロックデコーダ１９
に供給されると共に、ワードデコーダ２１，１／４デコ
ーダ２２，ＢＬＴデコーダ２３，及びＳ／Ａ生成ユニッ
ト２４に供給される。ブロックデコーダ１９は、ＦＣＲ
ＡＭ内に配置された複数のメモリブロックの一つを選択
する。この選択されたメモリブロックにおいてのみ、ワ
ードデコーダ２１、１／４デコーダ２２，ＢＬＴデコー
ダ２３，及びＳ／Ａ生成ユニット２４が作動し、コア回
路２９内でデータをメモリセルから読み出してセンスア
ンプに格納する。

【００５４】コア回路２９は、図１に示すメモリセル５
０１がロー及びコラムに関してアレイ状に配置されたも
のであり、各コラム毎に図１のセンスアンプ５２０が設
けられる。上記ローアドレス信号による読み出し動作に
よって、ローアドレス信号で選択されたワード線に対応
する複数のメモリセルのデータが、複数のセンスアンプ
５２０に格納される。

【００５５】プリデコーダ２０−２は、アドレスラッチ
＆比較器７から供給されたコラムアドレス信号をプリデ
コードする。プリデコード結果は、コラムデコーダ２５
に供給されると共に、１／４デコーダ２２，Ｓ／Ａ生成
ユニット２４，及びコントロール回路２６に供給され
る。コラムデコーダ２５は、コラムアドレス信号で指定
されるコラムに対してコラム線選択信号ＣＬを供給し、
そのコラムのセンスアンプ５２０からデータを読み出し
て、リードライトバッファ２７に供給する。

【００５６】ワードデコーダ２１は、コントロールユニ
ット１８の制御に基づいて、ワード線選択信号を生成す
る。１／４デコーダ２２は、従来からある階層ワードデ
コード方式において、選択されたメインワードデコーダ
に従属する４つのサブワードデコーダから、一つのサブ
ワードデコーダを選択するためのデコーダである。ＢＬ
Ｔデコーダ２３は、コントロールユニット１８の制御に
基づいて、ビット線トランスファー信号を生成する。ま
た、Ｓ／Ａ生成ユニット２４は、コントロールユニット
１８の制御に基づいて、センスアンプ駆動信号ＳＡ１及
びＳＡ２を生成する。

【００５７】コントロールユニット２６は、アドレスラ
ッチ＆比較器６，７から供給される信号に基づいてリー
ドライトバッファ２７及びライトデータバッファ２８を
制御する。ライトコマンド時、コントロールユニット２
６は前回のライトコマンド時にライトデータバッファ２
８に格納されたデータをリードライトバッファ２７を介
してコア回路２９に供給する。また、ライトデータバッ
ファ２８は、今回のライトコマンドによりデータ変換器
１０から供給されたデータを保持する。

【００５８】リードコマンド時、コントロールユニット
２６はアドレスラッチ＆比較器６，７から前回のライト
コマンド時に供給されたローアドレス信号及びコラムア
ドレス信号と今回のリードコマンド時に供給されたロー
アドレス信号及びコラムアドレス信号とが同一であるか
否かの信号が供給される。同一であることを示す信号が
供給されると、コントロールユニット２６はライトデー
タバッファ２８に保持されているデータを読み出し、デ
ータ変換器１２に供給する。

【００５９】また、同一でないことを示す信号が供給さ
れると、コントロールユニット２６は通常の読み出し処
理をリードライトバッファ２７に行わせる。具体的に
は、コントロールユニット２６は、データをセンスアン
プ５２０から読み出してリードライトバッファ２７に供
給し、その読み出したデータをデータ変換器１２に供給
する。

【００６０】以上に述べた、アドレスラッチ＆比較器
６，７，コントロールユニット２６，リードライトバッ
ファ２７，及びライトデータバッファ２８は本願発明の
特有な処理を行う構成部分である。この構成部分を有す
ることにより、ライトコマンド（Ｗ）とリードコマンド
（Ｒ）とを一般的な他バンク間のリードコマンド（Ｒ）
とライトコマンド（Ｗ）との最小許容時間（ｌＲＣ）ま
で詰めることが可能となる。

【００６１】以下、第一実施例における半導体記憶装置
の動作タイミングについて、動作タイミング図に基づい
て説明する。図６は、第一実施例における半導体記憶装
置のライト連続動作時の一例の動作タイミング図を示
す。尚、クロック信号の周期は、図４に示すクロック信
号の周期の２倍であり、そのリードデータレイテンシー
及びライトデータレイテンシーが同一であるものとす
る。

【００６２】コマンドデコーダ２にライトコマンドが入
力され、ローアドレスバッファ４及びコラムアドレスバ
ッファ５にアドレス信号（Ｂ）が入力されると、アドレ
スラッチ＆比較器６，７は、前回のライトコマンド時に
ラッチしたアドレス信号（Ａ）をバンク（０）用回路１
４内に含まれるプリデコーダ２０−１，２０−２に供給
すると共に、今回のライトコマンドのアドレス信号
（Ｂ）をラッチする。

【００６３】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ａ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ａ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ライトコマンドに対応して、データ入力バッ
ファ１１に入力されたデータ（Ａ）は、データ変換器１
０を介してライトデータバッファ２８に供給され、続い
てライトデータバッファ２８からリードライトバッファ
２７に供給される。

【００６４】次に、プリデコードされたアドレス信号
（Ａ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７に保持されているデータ
（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に
記憶される。以上のような処理を繰り返すことによりラ
イト連続動作が行われる。図７は、第一実施例における
半導体記憶装置のライト・リード・リード・ライト連続
動作時の一例の動作タイミング図を示す。尚、クロック
信号の周期は、図４に示すクロック信号の周期の２倍で
あり、そのリードデータレイテンシー及びライトデータ
レイテンシーが同一であるものとする。また、図７のラ
イトコマンド及びリードコマンドは、同一バンクに対す
るコマンドであるものとする。

【００６５】コマンドデコーダ２にライトコマンド
（Ｂ）が入力され、ローアドレスバッファ４及びコラム
アドレスバッファ５にアドレス信号（Ｂ）が入力される
と、アドレスラッチ＆比較器６，７は、前回のライトコ
マンド時にラッチしたアドレス信号（Ａ）をバンク
（０）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給すると共に、今回のライトコマンドのア
ドレス信号（Ｂ）をラッチする。

【００６６】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ａ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ａ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ライトコマンドに対応してデータ入力バッフ
ァ１１に入力されたデータ（Ａ）は、データ変換器１０
を介してライトデータバッファ２８に供給され、ライト
データバッファ２８からリードライトバッファ２７に供
給される。

【００６７】次に、プリデコードされたアドレス信号
（Ａ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７に保持されているデータ
（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に
記憶される。ライトコマンド（Ｂ）の２クロック後、コ
マンドデコーダ２にリードコマンド（Ｃ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｃ）が入力されると、アドレスラッチ
＆比較器６，７は、前回のライトコマンド（Ｂ）時にラ
ッチしたアドレス信号（Ｂ）と今回のリードコマンド
（Ｃ）で供給されたアドレス信号（Ｃ）とを比較する。

【００６８】比較の結果、アドレス信号（Ｂ）とアドレ
ス信号（Ｃ）とが異なるので、今回のリードコマンド
（Ｃ）時に供給されたアドレス信号（Ｃ）をバンク
（０）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給する。尚、アドレスラッチ＆比較器６，
７はコマンドデコーダ２に前回のリードコマンドと同一
バンクに対するリードコマンドが入力された場合、前回
のライトコマンド時にラッチしたアドレス信号をそのま
まラッチしておく。

【００６９】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｃ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｃ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ライトコマンドに対応してデータ入力バッフ
ァ１１に入力されたデータ（Ｂ）は、データ変換器１０
を介してライトデータバッファ２８に供給される。

【００７０】次に、プリデコードされたアドレス信号
（Ｃ）に基づいてコラム線選択信号ＣＬが選択される
と、容量５０１のデータがビット線ＢＬ及び／ＢＬに読
み出され、コラムゲートであるＮＭＯＳトランジスタ５
１０及び５１１を介して、データバスＤＢ及び／ＤＢに
読み出される。そして、データバスＤＢ及び／ＤＢに読
み出されたデータ（Ｃ）は、リードライトバッファ２７
に供給され、データ変換器１２を介してデータ出力バッ
ファ１３から外部に出力される。尚、ライトデータバッ
ファ２８は、前回のライトコマンドにより供給されたデ
ータ（Ｂ）を、そのまま保持しておく。

【００７１】リードコマンド（Ｃ）の２クロック後、コ
マンドデコーダ２にリードコマンド（Ｄ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｄ）が入力されると、アドレスラッチ
＆比較器６，７は、前回のライトコマンド（Ｂ）時にラ
ッチしたアドレス信号（Ｂ）と今回のリードコマンド
（Ｄ）で供給されたアドレス信号（Ｄ）とを比較する。

【００７２】比較の結果、アドレス信号（Ｂ）とアドレ
ス信号（Ｄ）とが異なるので、今回のリードコマンド
（Ｄ）時に供給されたアドレス信号（Ｄ）をバンク
（０）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給する。尚、アドレスラッチ＆比較器６，
７はコマンドデコーダ２に前回のライトコマンドと同一
バンクに対するリードコマンドが入力された場合、前回
のライトコマンド時にラッチしたアドレス信号をそのま
まラッチしておく。

【００７３】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｄ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｄ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。

【００７４】次に、プリデコードされたアドレス信号
（Ｄ）に基づいてコラム線選択信号ＣＬが選択される
と、容量５０１のデータがビット線ＢＬ及び／ＢＬに読
み出され、コラムゲートであるＮＭＯＳトランジスタ５
１０及び５１１を介して、データバスＤＢ及び／ＤＢに
読み出される。そして、データバスＤＢ及び／ＤＢに読
み出されたデータ（Ｄ）は、リードライトバッファ２７
に供給され、データ変換器１２を介してデータ出力バッ
ファ１３から外部に出力される。

【００７５】リードコマンド（Ｄ）の２クロック後、コ
マンドデコーダ２にライトコマンド（Ｅ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｅ）が入力されると、アドレスラッチ
＆比較器６，７は、前回のライトコマンド時にラッチし
たアドレス信号（Ｂ）をバンク（０）用回路１４内に含
まれるプリデコーダ２０−１，２０−２に供給すると共
に、今回のライトコマンドのアドレス信号（Ｅ）をラッ
チする。

【００７６】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｂ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｂ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。次に、プリデコードされたアドレス信号（Ｂ）に基
づいてコラム線選択信号ＣＬが選択されると、リードラ
イトバッファ２７に保持されているデータ（Ｂ）がビッ
ト線ＢＬ及び／ＢＬを介して容量５０１に記憶される。

【００７７】以上、図７は第一実施例における半導体記
憶装置のライト・リード・リード・ライト連続動作時の
一例の動作タイミング図であるが、ライトコマンドの後
にそのライトコマンドとは異なるバンク（他バンク）に
対するリードコマンドが供給される場合が含まれていな
い。続いて、図８を利用して、ライトコマンドの後にそ
のライトコマンドとは異なるバンク（他バンク）に対す
るリードコマンドが供給される場合の動作タイミングに
ついて説明する。

【００７８】図８は、第一実施例における半導体記憶装
置のライト・リード・リード・ライト連続動作時の一例
の動作タイミング図を示す。尚、クロック信号の周期
は、図４に示すクロック信号の周期の２倍であり、その
リードデータレイテンシー及びライトデータレイテンシ
ーが同一であるものとする。また、図８中、例えば「Ａ
ｄｄ．Ｂ ｆｏｒ０」はバンク（０）用回路に対するア
ドレス信号（Ｂ）であることを示す。同様に、各回路構
成部分の名称の最後に添付されている数字は、バンク
（０）用回路またはバンク（１）用回路のどちらに含ま
れているかを示し、例えば「Ｒ／Ｗ ｂｕｆｆｅｒ０」
の場合、バンク（０）用回路に含まれる回路構成部分で
あることを示す。

【００７９】コマンドデコーダ２にライトコマンド
（Ｂ）が入力され、ローアドレスバッファ４及びコラム
アドレスバッファ５にバンク（０）用回路に対するアド
レス信号（Ｂ）が入力されると、バンク（０）用回路に
対するアドレスラッチ＆比較器６，７は、前回のライト
コマンド時にラッチしたアドレス信号（Ａ）をバンク
（０）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給すると共に、今回のライトコマンドのア
ドレス信号（Ｂ）をラッチする。

【００８０】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ａ）を供給されたバンク（０）用回路に含まれ
るプリデコーダ２０−１，２０−２は、アドレス信号
（Ａ）をプリデコードし、ブロックデコーダ１９に供給
すると共に、ワードデコーダ２１，１／４デコーダ２
２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及
びコラムデコーダ２５等に供給する。また、ライトコマ
ンドに対応してデータ入力バッファ１１に入力されたデ
ータ（Ａ）は、データ変換器１０を介してバンク（０）
用回路に含まれるライトデータバッファ２８に供給さ
れ、ライトデータバッファ２８からリードライトバッフ
ァ２７に供給される。

【００８１】次に、プリデコードされたアドレス信号
（Ａ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７に保持されているデータ
（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に
記憶される。また、ライトコマンドに対応してデータ入
力バッファ１１に入力されたデータ（Ｂ）は、データ変
換器１０を介してバンク（０）用回路１４に含まれるラ
イトデータバッファ２８に供給される。

【００８２】ライトコマンド（Ｂ）の２クロック後、コ
マンドデコーダ２にリードコマンド（Ｃ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にバンク（１）用回路に対するアドレス信号（Ｃ）が入
力されると、バンク（１）用回路に対するアドレスラッ
チ＆比較器６，７は、以前のライトコマンド時にラッチ
したアドレス信号（ｘｘ）と今回のリードコマンド
（Ｃ）で供給されたアドレス信号（Ｃ）とを比較する。

【００８３】比較の結果、アドレス信号（ｘｘ）とアド
レス信号（Ｃ）とが異なるので、今回のリードコマンド
（Ｃ）時に供給されたアドレス信号（Ｃ）をバンク
（１）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給する。尚、バンク（０）用回路に対する
アドレスラッチ＆比較器６，７は、ラッチしているアド
レス信号（Ｂ）と異なるバンクに対するリードコマンド
（Ｃ）が入力されたため、ラッチしているアドレス信号
（Ｂ）をバンク（０）用回路１４内に含まれるプリデコ
ーダ２０−１，２０−２に供給する。

【００８４】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｂ）を供給されたバンク（０）用回路１４に含
まれるプリデコーダ２０−１，２０−２は、アドレス信
号（Ｂ）をプリデコードし、ブロックデコーダ１９に供
給すると共に、ワードデコーダ２１，１／４デコーダ２
２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及
びコラムデコーダ２５等に供給する。次に、プリデコー
ドされたアドレス信号（Ｂ）に基づいてバンク（０）用
回路１４に対するコラム線選択信号ＣＬが選択される
と、バンク（０）用回路１４に含まれるリードライトバ
ッファ２７に保持されているデータ（Ｂ）がビット線Ｂ
Ｌ及び／ＢＬを介して容量５０１に記憶される。

【００８５】また、アドレスラッチ＆比較器６，７から
アドレス信号（Ｃ）を供給されたバンク（１）用回路１
５に含まれるプリデコーダ２０−１，２０−２は、アド
レス信号（Ｃ）をプリデコードし、ブロックデコーダ１
９に供給すると共に、ワードデコーダ２１，１／４デコ
ーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２
４，及びコラムデコーダ２５等に供給する。

【００８６】次に、プリデコードされたアドレス信号
（Ｃ）に基づいてバンク（１）用回路に対するコラム線
選択信号ＣＬが選択されると、容量５０１のデータがビ
ット線ＢＬ及び／ＢＬに読み出され、コラムゲートであ
るＮＭＯＳトランジスタ５１０及び５１１を介して、デ
ータバスＤＢ及び／ＤＢに読み出される。そして、デー
タバスＤＢ及び／ＤＢに読み出されたデータ（Ｃ）は、
バンク（１）用回路１５に含まれるリードライトバッフ
ァ２７に供給され、データ変換器１２を介してデータ出
力バッファ１３から外部に出力される。以下、図７のタ
イミング図と同様であるので説明を省略する。

【００８７】以上、図７及び図８は第一実施例における
半導体記憶装置のライト・リード・リード・ライト連続
動作時の一例の動作タイミング図であるが、同一バンク
内において、ライトコマンド（Ｗ）直後に、そのライト
コマンド（Ｗ）に対応したライトデータをリードコマン
ド（Ｒ）により読み出す場合は含まれていない。続い
て、図９を利用して、同一バンク内において、ライトコ
マンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応
したライトデータをリードコマンド（Ｒ）により読み出
す場合の動作タイミングについて説明する。

【００８８】図９は、第一実施例における半導体記憶装
置のライト・リード・リード・ライト連続動作時の一例
の動作タイミング図を示す。尚、クロック信号の周期
は、図４に示すクロック信号の周期の２倍であり、その
リードデータレイテンシー及びライトデータレイテンシ
ーが同一であるものとする。コマンドデコーダ２にライ
トコマンド（Ｂ）が入力され、ローアドレスバッファ４
及びコラムアドレスバッファ５にアドレス信号（Ｂ）が
入力されると、アドレスラッチ＆比較器６，７は、前回
のライトコマンド時にラッチしたアドレス信号（Ａ）を
バンク（０）用回路１４内に含まれるプリデコーダ２０
−１，２０−２に供給すると共に、今回のライトコマン
ドのアドレス信号（Ｂ）をラッチする。

【００８９】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ａ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ａ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ライトコマンドに対応してデータ入力バッフ
ァ１１に入力されたデータ（Ａ）は、データ変換器１０
を介してライトデータバッファ２８に供給され、ライト
データバッファ２８からリードライトバッファ２７に供
給される。

【００９０】次に、プリデコードされたアドレス信号
（Ａ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７に保持されているデータ
（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に
記憶される。ライトコマンド（Ｂ）の２クロック後、コ
マンドデコーダ２にリードコマンド（Ｃ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｂ）が入力されると、アドレスラッチ
＆比較器６，７は、前回のライトコマンド（Ｂ）時にラ
ッチしたアドレス信号（Ｂ）と今回のリードコマンド
（Ｃ）で供給されたアドレス信号（Ｂ）とを比較する。

【００９１】比較の結果、前回のライトコマンド（Ｂ）
時にラッチしたアドレス信号（Ｂ）と今回のリードコマ
ンド（Ｃ）で供給されたアドレス信号（Ｂ）とが同一で
あるので、バンク（０）用回路１４内に含まれるコント
ロールユニット２６に二つのアドレス信号が同一である
ことを示す信号が供給される。コントロールユニット２
６は、前回のライトコマンド（Ｂ）時にライトデータバ
ッファ２８に保持したデータ（Ｂ）をデータ変換器１２
を介してデータ出力バッファ１３から外部に出力する。
尚、アドレスラッチ＆比較器６，７は、コマンドデコー
ダ２に前回のライトコマンドと同一バンクに対するリー
ドコマンドが入力された場合、前回のライトコマンド時
にラッチしたアドレス信号をそのままラッチしておく。
尚、ライトデータバッファ２８は、前回のライトコマン
ドにより供給されたデータ（Ｂ）を、そのまま保持して
おく。

【００９２】リードコマンド（Ｃ）の２クロック後、コ
マンドデコーダ２にリードコマンド（Ｄ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｄ）が入力されると、アドレスラッチ
＆比較器６，７は、前回のライトコマンド（Ｂ）時にラ
ッチしたアドレス信号（Ｂ）と今回のリードコマンド
（Ｄ）で供給されたアドレス信号（Ｄ）とを比較する。

【００９３】比較の結果、アドレス信号（Ｂ）とアドレ
ス信号（Ｄ）とが異なるので、今回のリードコマンド
（Ｄ）時に供給されたアドレス信号（Ｄ）をバンク
（０）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給する。尚、アドレスラッチ＆比較器６，
７はコマンドデコーダ２に前回のライトコマンドと同一
バンクに対するリードコマンドが入力された場合、前回
のライトコマンド時にラッチしたアドレス信号をそのま
まラッチしておく。

【００９４】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｄ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｄ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。

【００９５】次に、プリデコードされたアドレス信号
（Ｄ）に基づいてコラム線選択信号ＣＬが選択される
と、容量５０１のデータがビット線ＢＬ及び／ＢＬに読
み出され、コラムゲートであるＮＭＯＳトランジスタ５
１０及び５１１を介して、データバスＤＢ及び／ＤＢに
読み出される。そして、データバスＤＢ及び／ＤＢに読
み出されたデータ（Ｄ）は、リードライトバッファ２７
に供給され、データ変換器１２を介してデータ出力バッ
ファ１３から外部に出力される。

【００９６】リードコマンド（Ｄ）の２クロック後、コ
マンドデコーダ２にライトコマンド（Ｅ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｅ）が入力されると、アドレスラッチ
＆比較器６，７は、前回のライトコマンド時にラッチし
たアドレス信号（Ｂ）をバンク（０）用回路１４内に含
まれるプリデコーダ２０−１，２０−２に供給すると共
に、今回のライトコマンドのアドレス信号（Ｅ）をラッ
チする。

【００９７】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｂ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｂ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。次に、プリデコードされたアドレス信号（Ｂ）に基
づいてコラム線選択信号ＣＬが選択されると、リードラ
イトバッファ２７に保持されているデータ（Ｂ）がビッ
ト線ＢＬ及び／ＢＬを介して容量５０１に記憶される。

【００９８】以上、第一実施例における半導体記憶装置
は、同一バンク内において、ライトコマンド（Ｗ）直後
に、そのライトコマンド（Ｗ）に対応したライトデータ
をリードコマンド（Ｒ）により読み出す場合に、コア回
路２９のメモリセルからデータを読み出すのではなく、
ライトデータバッファ２８から読み出すことにより、ラ
イトコマンド（Ｗ）によるメモリセルへのデータの書き
込み処理の終了を待たずにリードコマンド（Ｒ）の処理
を開始できる。したがって、リードライトサイクルを短
縮することができる。

【００９９】続いて、図１０を利用して、同一バンク内
において、ライトコマンド（Ｗ）にライトマスク機能を
使用する場合の動作タイミングについて説明する。図１
０は、第一実施例における半導体記憶装置のライト（ラ
イトマスク）・リード・リード・ライト連続動作時の一
例の動作タイミング図を示す。尚、クロック信号の周期
は、図４に示すクロック信号の周期の２倍であり、その
リードデータレイテンシー及びライトデータレイテンシ
ーが同一であるものとする。

【０１００】ここで、ライトマスク機能とは、ライトデ
ータの一部をマスクすることにより、そのマスクされた
部分のデータの書き込み処理を行わないことをいう。ま
た、本実施例においては、リードマスク機能は含まない
ものとする。コマンドデコーダ２にライトコマンド
（Ｂ）が入力され、ローアドレスバッファ４及びコラム
アドレスバッファ５にアドレス信号（Ｂ）が入力される
と、アドレスラッチ＆比較器６，７は、前回のライトコ
マンド時にラッチしたアドレス信号（Ａ）をバンク
（０）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給すると共に、今回のライトコマンドのア
ドレス信号（Ｂ）をラッチする。

【０１０１】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ａ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ａ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ライトコマンドに対応してデータ入力バッフ
ァ１１に入力されたデータ（Ａ０）及び（Ａ１）は、デ
ータ変換器１０を介してライトデータバッファ２８に供
給され、ライトデータバッファ２８からリードライトバ
ッファ２７に供給される。

【０１０２】次に、プリデコードされたアドレス信号
（Ａ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７に保持されているデータ
（Ａ０）及び（Ａ１）がビット線ＢＬ及び／ＢＬを介し
て容量５０１に記憶される。ライトコマンド（Ｂ）の２
クロック後、コマンドデコーダ２にリードコマンド
（Ｃ）が入力され、ローアドレスバッファ４及びコラム
アドレスバッファ５にアドレス信号（Ｂ）が入力される
と、アドレスラッチ＆比較器６，７は、前回のライトコ
マンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回
のリードコマンド（Ｃ）で供給されたアドレス信号
（Ｂ）とを比較する。

【０１０３】比較の結果、前回のライトコマンド（Ｂ）
時にラッチしたアドレス信号（Ｂ）と今回のリードコマ
ンド（Ｃ）で供給されたアドレス信号（Ｂ）とが同一で
あるので、バンク（０）用回路１４内に含まれるコント
ロールユニット２６に二つのアドレス信号が同一である
ことを示す信号が供給される。コントロールユニット２
６は、前回のライトコマンド（Ｂ）により供給され、ラ
イトデータバッファ２８に保持されたデータ（Ｂ０）を
データ変換器１２を介してデータ出力バッファ１３から
外部に出力する。

【０１０４】同時に、ライトマスク機能によりマスクさ
れたデータ（Ｂ１）は、通常の読み出し動作によりプリ
デコードされたアドレス信号（Ｂ）に基づいてコラム線
選択信号ＣＬが選択されると、容量５０１のデータがビ
ット線ＢＬ及び／ＢＬに読み出され、コラムゲートであ
るＮＭＯＳトランジスタ５１０及び５１１を介して、デ
ータバスＤＢ及び／ＤＢに読み出される。そして、デー
タバスＤＢ及び／ＤＢに読み出されたデータ（Ｂ１）
は、リードライトバッファ２７に供給され、データ変換
器１２を介してデータ出力バッファ１３から外部に出力
される。尚、アドレスラッチ＆比較器６，７は、コマン
ドデコーダ２に前回のライトコマンドと同一バンクに対
するリードコマンドが入力された場合、前回のライトコ
マンド時にラッチしたアドレス信号をそのままラッチし
ておく。尚、ライトデータバッファ２８は、前回のライ
トコマンドにより供給されたデータ（Ｂ０）を、そのま
ま保持しておく。

【０１０５】リードコマンド（Ｃ）の２クロック後、コ
マンドデコーダ２にリードコマンド（Ｄ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｄ）が入力されると、アドレスラッチ
＆比較器６，７は、前回のライトコマンド（Ｂ）時にラ
ッチしたアドレス信号（Ｂ）と今回のリードコマンド
（Ｄ）で供給されたアドレス信号（Ｄ）とを比較する。

【０１０６】比較の結果、アドレス信号（Ｂ）とアドレ
ス信号（Ｄ）とが異なるので、今回のリードコマンド
（Ｄ）時に供給されたアドレス信号（Ｄ）をバンク
（０）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給する。尚、アドレスラッチ＆比較器６，
７はコマンドデコーダ２に前回のライトコマンドと同一
バンクに対するリードコマンドが入力された場合、前回
のライトコマンド時にラッチしたアドレス信号をそのま
まラッチしておく。

【０１０７】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｄ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｄ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。

【０１０８】次に、プリデコードされたアドレス信号
（Ｄ）に基づいてコラム線選択信号ＣＬが選択される
と、容量５０１のデータがビット線ＢＬ及び／ＢＬに読
み出され、コラムゲートであるＮＭＯＳトランジスタ５
１０及び５１１を介して、データバスＤＢ及び／ＤＢに
読み出される。そして、データバスＤＢ及び／ＤＢに読
み出されたデータ（Ｄ０）及び（Ｄ１）は、リードライ
トバッファ２７に供給され、データ変換器１２を介して
データ出力バッファ１３から外部に出力される。

【０１０９】リードコマンド（Ｄ）の２クロック後、コ
マンドデコーダ２にライトコマンド（Ｅ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｅ）が入力されると、アドレスラッチ
＆比較器６，７は、前回のライトコマンド時にラッチし
たアドレス信号（Ｂ）をバンク（０）用回路１４内に含
まれるプリデコーダ２０−１，２０−２に供給すると共
に、今回のライトコマンドのアドレス信号（Ｅ）をラッ
チする。

【０１１０】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｂ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｂ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。次に、プリデコードされたアドレス信号（Ｂ）に基
づいてコラム線選択信号ＣＬが選択されると、リードラ
イトバッファ２７に保持されているデータ（Ｂ０）がビ
ット線ＢＬ及び／ＢＬを介して容量５０１に記憶され
る。このとき、ライトマスク機能によりマスクされたデ
ータ（Ｂ１）は、新たに容量５０１に記憶されず、以前
のデータを保持し続ける。

【０１１１】このような、ライトマスク機能は同一アド
レスに含まれる複数のデータの内、一部を書き換えると
きに利用される。ライトマスク機能は、外部からの信号
により制御され、例えば、マスクする部分がハイレベル
となるマスク信号により制御する方法，複数の信号の組
み合わせによるコマンド信号により制御する方法等、様
々な方法が考えられる。

【０１１２】このようなライトマスク機能を制御する信
号（以下、ライトマスク制御信号という）は、コマンド
デコーダ２に入力され、ＲＡＳ生成ユニット１６，コン
トロールユニット１８を介してコントロールユニット２
６に供給され、リードライトバッファ２７及びライトデ
ータバッファ２８を制御している。したがって、図９の
タイミング図に示すような、同一バンク内において、ラ
イトコマンド（Ｗ）直後に、そのライトコマンド（Ｗ）
に対応したライトデータをリードコマンド（Ｒ）により
読み出す場合に、ライトマスク機能によりマスクされた
データをコア回路２９のメモリセルからデータを読み出
し、その他のデータをライトデータバッファ２８から読
み出すことにより、ライトマスク機能を使用するときも
ライトコマンド（Ｗ）によるメモリセルへのデータの書
き込み処理の終了を待たずにライトコマンド（Ｗ）の処
理を開始できる。したがって、リードライトサイクルを
短縮することができる。

【０１１３】続いて、図１１を利用して、ページモード
を含む場合の動作タイミングについて説明する。図１１
は、第一実施例における半導体記憶装置のライト・ライ
ト（ページモードライト）・ライト連続動作時の一例の
動作タイミング図を示す。尚、クロック信号の周期は、
図４に示すクロック信号の周期の２倍であり、そのリー
ドデータレイテンシー及びライトデータレイテンシーが
同一であるものとする。また、図１１中、例えば「Ｐｗ
ｒｉｔｅ−Ｃ」はページモードライトコマンド（Ｃ）で
あることを示す。

【０１１４】ここで、ページモードとは、同一ワード線
に対応しているデータをコラムアドレスを変えながら読
み出す動作又は書き込む動作をいう。このようなページ
モードにおいては、図１１のタイミング図の場合、１ク
ロック間隔で動作可能となっている。コマンドデコーダ
２にライトコマンド（Ｂ）が入力され、ローアドレスバ
ッファ４及びコラムアドレスバッファ５にアドレス信号
（Ｂ）が入力されると、アドレスラッチ＆比較器６，７
は、前回のライトコマンド時にラッチしたアドレス信号
（Ａ）をバンク（０）用回路１４内に含まれるプリデコ
ーダ２０−１，２０−２に供給すると共に、今回のライ
トコマンドのアドレス信号（Ｂ）をラッチする。

【０１１５】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ａ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ａ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ライトコマンドに対応してデータ入力バッフ
ァ１１に入力されたデータ（Ａ）は、データ変換器１０
を介してライトデータバッファ２８に供給され、ライト
データバッファ２８からリードライトバッファ２７に供
給される。

【０１１６】次に、プリデコードされたアドレス信号
（Ａ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７に保持されているデータ
（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に
記憶される。ライトコマンド（Ｂ）の２クロック後、コ
マンドデコーダ２にページモードライトコマンド（Ｃ）
が入力され、ローアドレスバッファ４及びコラムアドレ
スバッファ５にアドレス信号（Ｃ）が入力されると、ア
ドレスラッチ＆比較器６，７は、前回のライトコマンド
（Ｂ）時にラッチしたアドレス信号（Ｂ）を保持し続
け、今回のページモードライトコマンド（Ｃ）で供給さ
れたアドレス信号（Ｃ）をバンク（０）用回路１４内に
含まれるプリデコーダ２０−１，２０−２に供給する。
また、ページモードライトコマンド（Ｃ）に対応してデ
ータ入力バッファ１１に入力されたデータ（Ｃ）はライ
トデータバッファ２８に保持されずに、リードライトバ
ッファ２７に保持される。

【０１１７】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｃ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｃ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。次に、プリデコードされたアドレス信号（Ｃ）に基
づいてコラム線選択信号ＣＬが選択されると、リードラ
イトバッファ２７に保持されているデータ（Ｃ）がビッ
ト線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
以下、ページモードクローズコマンド信号（ＰＣ）が入
力されるまでページモードライトコマンド（Ｃ）と同様
にページモードライトコマンド（Ｄ），（Ｅ）が行われ
る。

【０１１８】その後、ページモードクローズコマンド信
号（ＰＣ）が入力されると、図６に示すようなライト連
続動作に戻り、コマンドデコーダ２にライトコマンド
（Ｆ）が入力され、ページモード時の間、アドレスラッ
チ＆比較器６，７にラッチしていたアドレス信号（Ｂ）
をバンク（０）用回路１４内に含まれるプリデコーダ２
０−１，２０−２に供給し、図６に示す連続動作によ
り、ライトデータバッファ２８に保持していたデータ
（Ｂ）がビット線ＢＬ及び／ＢＬを介して容量５０１に
記憶される。

【０１１９】したがって、図１１のタイミング図に示す
ような、ページモード時には、前回のライトコマンド
（Ｗ）に対応したライトデータ及びアドレス信号をアド
レスラッチ＆比較器６，７及びライトデータバッファ２
８に保持しておくことにより、ページモードを使用する
ときもライトコマンド（Ｗ）によるメモリセルへのデー
タの書き込み処理の終了を待たずにページモードライト
コマンド（Ｗ）の処理を開始できる。したがって、リー
ドライトサイクルを短縮することができる。

【０１２０】次に、本発明の半導体記憶装置の他の実施
例について、詳細に説明する。図１２は、本発明の半導
体記憶装置の第二実施例のブロック図を示す。なお、図
１２のブロック図は、図５に示す第一実施例のブロック
図と一部を除いて同一であり、その同一部分については
同一符号を付して説明を省略する。図１２に示す本発明
の第二実施例のブロック図は、二つのアドレス信号をラ
ッチすることができるダブルアドレスラッチ＆比較器３
０，３１と、二つのライトデータバッファ３２，３３を
含む構成であることが図５に示す第一実施例のブロック
図と異なっている。

【０１２１】上記構成は、例えばクロックの周期が長い
場合などにリードレイテンシー及びライトレイテンシー
が長くなったとしても、一般的な他バンク間のリードコ
マンド（Ｒ）とライトコマンド（Ｗ）との最小許容時間
（ｌＲＣ）までリードコマンド（Ｒ）とライトコマンド
（Ｗ）とを詰めることが可能である。ＦＣＲＡＭにおい
ては、センスアンプの動作間隔に基づいてリードコマン
ド（Ｒ）とライトコマンド（Ｗ）との間隔が決定され
る。

【０１２２】ダブルアドレスラッチ＆比較器３０，３１
は、第一のアドレスラッチ＆比較部分と第二のアドレス
ラッチ＆比較部分とで構成されている。以下、ダブルア
ドレスラッチ＆比較器３０，３１の動作について、ライ
トコマンド時とリードコマンド時とに分けて説明する。
ライトコマンド時、ダブルアドレスラッチ＆比較器３０
は、ローアドレスバッファ４から供給されたローアドレ
ス信号を第一のアドレスラッチ＆比較部分でラッチする
と共に、第一のアドレスラッチ＆比較部分にラッチされ
ていたローアドレス信号を第二のアドレスラッチ＆比較
部分にラッチする。また、第二のアドレスラッチ＆比較
部分は、第一のアドレスラッチ＆比較部分から供給され
たローアドレス信号をラッチすると共に、第二のアドレ
スラッチ＆比較部分にラッチされていたローアドレス信
号を、プリデコーダ２０−１に供給する。

【０１２３】つまり、第二のアドレスラッチ＆比較部分
にラッチされたローアドレス信号を利用して後述するラ
イトデータバッファ３２又はライトデータバッファ３３
に保持されているデータをコア回路２９部分に書き込
む。リードコマンド時、ダブルアドレスラッチ＆比較器
３０はローアドレスバッファ４から供給されたローアド
レス信号と第一のアドレスラッチ＆比較部分にラッチさ
れているローアドレス信号とを比較し、同一の場合には
コントロールユニット２６に信号を供給する。そしてコ
ントロールユニット２６は、ライトデータバッファ３２
又はライトデータバッファ３３に保持されているデータ
を出力させる。この時、どちらのライトデータバッファ
に保持されているデータを出力させるのかは後述するタ
イミングによる。

【０１２４】また、ダブルアドレスラッチ＆比較器３０
は今回のリードコマンド時にローアドレスバッファ４か
ら供給されたローアドレス信号と、第二のアドレスラッ
チ＆比較部分にラッチされたローアドレス信号とを比較
し、異なる場合には、今回のリードコマンド時に供給さ
れたローアドレス信号に基づいて、コア回路２９のメモ
リセルからデータを出力する。

【０１２５】尚、ダブルアドレスラッチ＆比較器３１の
動作は、コラムアドレスバッファ５からコラムアドレス
信号が供給される点、及びプリデコーダ２０−２にコラ
ムアドレス信号を供給する点のみがダブルアドレスラッ
チ＆比較器３０と異なっており、説明を省略する。以
下、第二実施例における半導体記憶装置の動作タイミン
グについて、動作タイミング図に基づいて説明する。図
１３は、第二実施例における半導体記憶装置のライト連
続動作時の一例の動作タイミング図を示す。尚、クロッ
ク信号の周期は、図４に示すクロック信号の周期の２倍
であり、そのリードデータレイテンシー及びライトデー
タレイテンシーが同一であるものとする。

【０１２６】コマンドデコーダ２にライトコマンド
（Ｂ）が入力され、ローアドレスバッファ４及びコラム
アドレスバッファ５にアドレス信号（Ｂ）が入力される
と、ダブルアドレスラッチ＆比較器３０，３１は、前回
のライトコマンド時に第一のアドレスラッチ＆比較部分
にラッチしたアドレス信号（Ａ）を第二のアドレスラッ
チ＆比較部分にラッチすると共に、第一のアドレスラッ
チ＆比較部分にアドレス信号（Ｂ）をラッチする。この
とき、第二のアドレスラッチ＆比較部分にラッチされて
いたアドレス信号（ｘｘ）は、バンク（０）用回路１４
内に含まれるプリデコーダ２０−１，２０−２に供給さ
れる。

【０１２７】ダブルアドレスラッチ＆比較器３０，３１
からアドレス信号（ｘｘ）を供給されたプリデコーダ２
０−１，２０−２は、アドレス信号（ｘｘ）をプリデコ
ードし、ブロックデコーダ１９に供給すると共に、ワー
ドデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ
２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２
５等に供給する。

【０１２８】コマンドデコーダ２にライトコマンド
（Ｂ）が供給されると、ライトデータバッファ３３は保
持しているデータ（ｘｘ）を続いてリードライトバッフ
ァ２７に供給する。このとき、ライトデータバッファ３
２は、データ入力バッファ１１に入力されたデータ
（Ａ）がデータ変換器１０を介して供給される。そし
て、プリデコードされたアドレス信号（ｘｘ）に基づい
てコラム線選択信号ＣＬが選択されると、リードライト
バッファ２７に保持されているデータ（ｘｘ）がビット
線ＢＬ及び／ＢＬを介して容量５０１に記憶される。

【０１２９】ライトコマンド（Ｂ）の２クロック後、コ
マンドデコーダ２にライトコマンド（Ｃ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｃ）が入力されると、ダブルアドレス
ラッチ＆比較器３０，３１は、前回のライトコマンド時
に第一のアドレスラッチ＆比較部分にラッチしたアドレ
ス信号（Ｂ）を第二のアドレスラッチ＆比較部分にラッ
チすると共に、第一のアドレスラッチ＆比較部分にアド
レス信号（Ｃ）をラッチする。

【０１３０】このとき、第二のアドレスラッチ＆比較部
分にラッチされていたアドレス信号（Ａ）は、バンク
（０）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給される。ダブルアドレスラッチ＆比較器
３０，３１からアドレス信号（Ａ）を供給されたプリデ
コーダ２０−１，２０−２は、アドレス信号（Ａ）をプ
リデコードし、ブロックデコーダ１９に供給すると共
に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴ
デコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデ
コーダ２５等に供給する。

【０１３１】ライトデータバッファ３２はデータ入力バ
ッファ１１から供給されたデータ（Ａ）が保持されてお
り、続いてリードライトバッファ２７にデータ（Ａ）が
保持される。このとき、ライトデータバッファ３３はデ
ータ入力バッファ１１に入力されたデータ（Ｂ）がデー
タ変換器１０を介して供給される。そして、プリデコー
ドされたアドレス信号（Ａ）に基づいてコラム線選択信
号ＣＬが選択されると、リードライトバッファ２７にラ
ッチされているデータ（Ａ）がビット線ＢＬ及び／ＢＬ
を介して容量５０１に記憶される。

【０１３２】以上のように、第２実施例における半導体
装置は、コマンドデコーダ２に入力されるライトコマン
ドに対応するデータ信号を交互にライトデータバッファ
３２又は３３に供給している。以上のような処理を繰り
返すことによりライト連続動作が行われている。図１４
は、第二実施例における半導体記憶装置のライト・リー
ド・ライト・リード連続動作時の一例の動作タイミング
図を示す。尚、クロック信号の周期は、図４に示すクロ
ック信号の周期の２倍であり、そのリードデータレイテ
ンシー及びライトデータレイテンシーが同一であるもの
とする。

【０１３３】コマンドデコーダ２にライトコマンド
（Ｂ）が入力され、ローアドレスバッファ４及びコラム
アドレスバッファ５にアドレス信号（Ｂ）が入力される
と、ダブルアドレスラッチ＆比較器３０，３１は、前回
のライトコマンド時に第一のアドレスラッチ＆比較部分
にラッチしたアドレス信号（Ａ）を第二のアドレスラッ
チ＆比較部分にラッチすると共に、第一のアドレスラッ
チ＆比較部分にアドレス信号（Ｂ）をラッチする。この
とき、第二のアドレスラッチ＆比較部分にラッチされて
いたアドレス信号（ｘｘ）は、バンク（０）用回路１４
内に含まれるプリデコーダ２０−１，２０−２に供給さ
れる。

【０１３４】ダブルアドレスラッチ＆比較器３０，３１
からアドレス信号（ｘｘ）を供給されたプリデコーダ２
０−１，２０−２は、アドレス信号（ｘｘ）をプリデコ
ードし、ブロックデコーダ１９に供給すると共に、ワー
ドデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ
２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２
５等に供給する。コマンドデコーダ２にライトコマンド
（Ｂ）が供給されると、ライトデータバッファ３３にラ
ッチされているデータ（ｘｘ）がリードライトバッファ
２７にラッチされる。

【０１３５】そして、プリデコードされたアドレス信号
（ｘｘ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７にラッチされているデー
タ（ｘｘ）がビット線ＢＬ及び／ＢＬを介して容量５０
１に記憶される。また、データ入力バッファ１１から入
力されたデータ（Ａ）は、データ変換器１０を介してラ
イトデータバッファ３２に入力され、保持される。尚、
ライトデータバッファ３３は、以前のライトコマンドに
より供給されたデータ（ｘｘ）を、そのまま保持してお
く。

【０１３６】ライトコマンド（Ｂ）の２クロック後、コ
マンドデコーダ２にリードコマンド（Ｃ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｃ）が入力されると、ダブルアドレス
ラッチ＆比較器３０，３１は、前回のライトコマンド
（Ｂ）時に第一のアドレスラッチ＆比較部分にラッチし
たアドレス信号（Ｂ）と今回のリードコマンド（Ｃ）で
供給されたアドレス信号（Ｃ）とを比較する。

【０１３７】比較の結果、アドレス信号（Ｂ）とアドレ
ス信号（Ｃ）とが異なるので、今回のリードコマンド
（Ｃ）時に供給されたアドレス信号（Ｃ）をバンク
（０）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給する。尚、ダブルアドレスラッチ＆比較
器３０，３１は、コマンドデコーダ２にリードコマンド
が入力された場合、前回のライトコマンド時にラッチし
たアドレス信号をそのままラッチしておく。

【０１３８】ダブルアドレスラッチ＆比較器３０，３１
からアドレス信号（Ｃ）を供給されたプリデコーダ２０
−１，２０−２は、アドレス信号（Ｃ）をプリデコード
し、ブロックデコーダ１９に供給すると共に、ワードデ
コーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２
３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５
等に供給する。

【０１３９】次に、プリデコードされたアドレス信号
（Ｃ）に基づいてコラム線選択信号ＣＬが選択される
と、容量５０１のデータがビット線ＢＬ及び／ＢＬに読
み出され、コラムゲートであるＮＭＯＳトランジスタ５
１０及び５１１を介して、データバスＤＢ及び／ＤＢに
読み出される。そして、データバスＤＢ及び／ＤＢに読
み出されたデータ（Ｃ）は、リードライトバッファ２７
に供給され、データ変換器１２を介してデータ出力バッ
ファ１３から外部に出力される。また、データ入力バッ
ファ１１から入力されたデータ（Ｂ）は、データ変換器
１０を介してライトデータバッファ３３に入力され、保
持される。尚、ライトデータバッファ３２は、前回のラ
イトコマンドにより供給されたデータ（Ａ）を、そのま
ま保持しておく。

【０１４０】リードコマンド（Ｃ）の２クロック後、コ
マンドデコーダ２にライトコマンド（Ｄ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｄ）が入力されると、ダブルアドレス
ラッチ＆比較器３０，３１は、前回のライトコマンド時
に第一のアドレスラッチ＆比較部分にラッチしたアドレ
ス信号（Ｂ）を第二のアドレスラッチ＆比較部分にラッ
チすると共に、第一のアドレスラッチ＆比較部分にアド
レス信号（Ｄ）をラッチする。

【０１４１】このとき、第二のアドレスラッチ＆比較部
分にラッチされていたアドレス信号（Ａ）は、バンク
（０）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給される。ダブルアドレスラッチ＆比較器
３０，３１からアドレス信号（Ａ）を供給されたプリデ
コーダ２０−１，２０−２は、アドレス信号（Ａ）をプ
リデコードし、ブロックデコーダ１９に供給すると共
に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴ
デコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデ
コーダ２５等に供給する。コマンドデコーダ２にライト
コマンド（Ｄ）が供給されると、ライトデータバッファ
３２に保持されているデータ（Ａ）がリードライトバッ
ファ２７に保持される。

【０１４２】そして、プリデコードされたアドレス信号
（Ａ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７に保持されているデータ
（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に
記憶される。以上のような処理を繰り返すことによりラ
イト・リード・ライト・リード連続動作が行われてい
る。

【０１４３】以上、図１４は第二実施例における半導体
記憶装置のライト・リード・ライト・リード連続動作時
の一例の動作タイミング図であるが、同一バンク内にお
いて、ライトコマンド（Ｗ）直後に、そのライトコマン
ド（Ｗ）に対応したライトデータをリードコマンド
（Ｒ）により読み出す場合は含まれていない。続いて、
図１５を利用して、同一バンク内において、ライトコマ
ンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応し
たライトデータをリードコマンド（Ｒ）により読み出す
場合の動作タイミングについて説明する。

【０１４４】図１５は、第二実施例における半導体記憶
装置のライト・リード・ライト・リード連続動作時の一
例の動作タイミング図を示す。尚、クロック信号の周期
は、図４に示すクロック信号の周期の２倍であり、その
リードデータレイテンシー及びライトデータレイテンシ
ーが同一であるものとする。コマンドデコーダ２にライ
トコマンド（Ｂ）が入力され、ローアドレスバッファ４
及びコラムアドレスバッファ５にアドレス信号（Ｂ）が
入力されると、ダブルアドレスラッチ＆比較器３０，３
１は、前回のライトコマンド時に第一のアドレスラッチ
＆比較部分にラッチしたアドレス信号（Ａ）を第二のア
ドレスラッチ＆比較部分にラッチすると共に、第一のア
ドレスラッチ＆比較部分にアドレス信号（Ｂ）をラッチ
する。このとき、第二のアドレスラッチ＆比較部分にラ
ッチされていたアドレス信号（ｘｘ）は、バンク（０）
用回路１４内に含まれるプリデコーダ２０−１，２０−
２に供給される。

【０１４５】ダブルアドレスラッチ＆比較器３０，３１
からアドレス信号（ｘｘ）を供給されたプリデコーダ２
０−１，２０−２は、アドレス信号（ｘｘ）をプリデコ
ードし、ブロックデコーダ１９に供給すると共に、ワー
ドデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ
２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２
５等に供給する。コマンドデコーダ２にライトコマンド
（Ｂ）が供給されると、ライトデータバッファ３３に保
持されているデータ（ｘｘ）がリードライトバッファ２
７に保持される。

【０１４６】そして、プリデコードされたアドレス信号
（ｘｘ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７にラッチされているデー
タ（ｘｘ）がビット線ＢＬ及び／ＢＬを介して容量５０
１に記憶される。また、データ入力バッファ１１から入
力されたデータ（Ａ）は、データ変換器１０を介してラ
イトデータバッファ３２に入力され、保持される。尚、
ライトデータバッファ３３は、前回のライトコマンドに
より供給されたデータ（ｘｘ）を、そのままラッチして
おく。

【０１４７】ライトコマンド（Ｂ）の２クロック後、コ
マンドデコーダ２にリードコマンド（Ｃ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｂ）が入力されると、ダブルアドレス
ラッチ＆比較器３０，３１は、前回のライトコマンド
（Ｂ）時に第一のアドレスラッチ＆比較部分にラッチし
たアドレス信号（Ｂ）と今回のリードコマンド（Ｃ）で
供給されたアドレス信号（Ｂ）とを比較する。

【０１４８】比較の結果、前回のライトコマンド（Ｂ）
時に第一のアドレスラッチ＆比較部分にラッチしたアド
レス信号（Ｂ）と今回のリードコマンド（Ｃ）で供給さ
れたアドレス信号（Ｂ）とが同一なので、バンク（０）
用回路１４内に含まれるコントロールユニット２６に二
つのアドレス信号が同一であることを示す信号が供給さ
れる。

【０１４９】コントロールユニット２６は、前回のライ
トコマンド（Ｂ）に基づいてライトデータバッファ３３
に保持されているデータ（Ｂ）をデータ変換器１２を介
してデータ出力バッファ１３から外部に出力する。尚、
ダブルアドレスラッチ＆比較器３０，３１は、コマンド
デコーダ２にリードコマンドが入力された場合、前回の
ライトコマンド時にラッチしたアドレス信号をそのまま
ラッチしておく。

【０１５０】尚、データ入力バッファ１１から入力され
たデータ（Ｂ）は、データ変換器１０を介してライトデ
ータバッファ３３に入力され、保持される。また、ライ
トデータバッファ３２は、前回のライトコマンドにより
供給されたデータ（Ａ）を、そのまま保持しておく。以
下、図１１のタイミング図と同一であるので説明を省略
する。

【０１５１】以上、第二実施例における半導体記憶装置
は、同一バンク内において、ライトコマンド（Ｗ）直後
に、そのライトコマンド（Ｗ）に対応したライトデータ
をリードコマンド（Ｒ）により読み出す場合に、コア回
路２９のメモリセルからデータを読み出すのではなく、
ライトデータバッファ３２又は３３から読み出すことに
より、ライトコマンド（Ｗ）によるメモリセルへのデー
タの書き込み処理の終了を待たずにリードコマンド
（Ｒ）の処理を開始できる。

【０１５２】更に、リードレイテンシー及びライトレイ
テンシーが長くなったとしても、複数のライトデータバ
ッファを含む構成とすることにより、リードライトサイ
クルを短縮することができる。次に、本発明の半導体記
憶装置の他の実施例について、詳細に説明する。図１６
は、本発明の半導体記憶装置の第三実施例のブロック図
を示す。なお、図１６のブロック図は、図１２に示す第
二実施例のブロック図と一部を除いて同一であり、その
同一部分については同一符号を付して説明を省略する。

【０１５３】図１６に示す本発明の第三実施例のブロッ
ク図は、三つのアドレス信号をラッチすることができる
トリプルアドレスラッチ＆比較器３５，３６と、三つの
ライトデータバッファ３２，３３，３７を含む構成であ
ることが図１２に示す第二実施例のブロック図と異なっ
ている。上記構成は、例えばクロックの周期が長い場合
などにリードレイテンシー及びライトレイテンシーが長
くなったとしても、一般的な他バンク間のリードコマン
ド（Ｒ）とライトコマンド（Ｗ）との最小許容時間（ｌ
ＲＣ）までリードコマンド（Ｒ）とライトコマンド
（Ｗ）とを詰めることが可能である。

【０１５４】トリプルアドレスラッチ＆比較器３５，３
６は、第一のアドレスラッチ＆比較部分と第二のアドレ
スラッチ＆比較部分と第三の比較部分とで構成されてい
る。以下、トリプルアドレスラッチ＆比較器３５，３６
の動作について、ライトコマンド時とリードコマンド時
とに分けて説明する。ライトコマンド時、トリプルアド
レスラッチ＆比較器３５は、ローアドレスバッファ４か
ら供給されたローアドレス信号を第一のアドレスラッチ
＆比較部分でラッチすると共に、第一のアドレスラッチ
＆比較部分にラッチされていたローアドレス信号を第二
のアドレスラッチ＆比較部分にラッチする。また、第二
のアドレスラッチ＆比較部分は、第一のアドレスラッチ
＆比較部分から供給されたローアドレス信号をラッチす
ると共に、第二のアドレスラッチ＆比較部分にラッチさ
れていたローアドレス信号を第三のアドレスラッチ＆比
較部分にラッチする。

【０１５５】また、第三のアドレスラッチ＆比較部分
は、第二のアドレスラッチ＆比較部分から供給されたロ
ーアドレス信号をラッチすると共に、第三のアドレスラ
ッチ＆比較部分にラッチされていたローアドレス信号
を、プリデコーダ２０−１に供給する。つまり、第三の
アドレスラッチ＆比較部分にラッチされたローアドレス
信号を利用して後述するライトデータバッファ３２，３
３，及び３７に保持されているデータをコア回路２９部
分に書き込む。

【０１５６】リードコマンド時、トリプルアドレスラッ
チ＆比較器３５はローアドレスバッファ４から供給され
たローアドレス信号と第一のアドレスラッチ＆比較部分
にラッチされているローアドレス信号とを比較し、同一
の場合にはコントロールユニット２６に信号を供給す
る。そしてコントロールユニット２６は、ライトデータ
バッファ３２，３３，及び３７のいずれか一つに保持さ
れているデータを出力させる。この時、どのライトデー
タバッファに保持されているデータを出力させるのかは
後述するタイミングによる。

【０１５７】また、トリプルアドレスラッチ＆比較器３
５は今回のリードコマンド時にローアドレスバッファ４
から供給されたローアドレス信号と、第三のアドレスラ
ッチ＆比較部分にラッチされたローアドレス信号とを比
較し、異なる場合には、今回のリードコマンド時に供給
されたローアドレス信号に基づいて、コア回路２９のメ
モリセルからデータを出力する。

【０１５８】尚、トリプルアドレスラッチ＆比較器３６
の動作は、コラムアドレスバッファ５からコラムアドレ
ス信号が供給される点、及びプリデコーダ２０−２にコ
ラムアドレス信号を供給する点のみがトリプルアドレス
ラッチ＆比較器３５と異なっており、説明を省略する。
図１７は、第三実施例における半導体記憶装置のライト
連続動作時の一例の動作タイミング図を示す。尚、クロ
ック信号の周期は、図４に示すクロック信号の周期の２
倍であり、そのリードデータレイテンシー及びライトデ
ータレイテンシーが同一であるものとする。

【０１５９】コマンドデコーダ２にライトコマンド
（Ｂ）が入力され、ローアドレスバッファ４及びコラム
アドレスバッファ５にアドレス信号（Ｂ）が入力される
と、トリプルアドレスラッチ＆比較器３５，３６は、前
回のライトコマンド時に第一のアドレスラッチ＆比較部
分にラッチしたアドレス信号（Ａ）を第二のアドレスラ
ッチ＆比較部分にラッチすると共に、第一のアドレスラ
ッチ＆比較部分にアドレス信号（Ｂ）をラッチする。ま
た、前回のライトコマンド時に第二のアドレスラッチ＆
比較部分にラッチしたアドレス信号（ｘｘ）を第三のア
ドレスラッチ＆比較部分にラッチすると共に、第三のア
ドレスラッチ＆比較部分にラッチされていたアドレス信
号（ｘｘｘ）は、バンク（０）用回路１４内に含まれる
プリデコーダ２０−１，２０−２に供給される。

【０１６０】トリプルアドレスラッチ＆比較器３５，３
６からアドレス信号（ｘｘｘ）を供給されたプリデコー
ダ２０−１，２０−２は、アドレス信号（ｘｘｘ）をプ
リデコードし、ブロックデコーダ１９に供給すると共
に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴ
デコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデ
コーダ２５等に供給する。コマンドデコーダ２にライト
コマンドが供給されると、ライトデータバッファ３７に
保持されているデータ（ｘｘｘ）がリードライトバッフ
ァ２７に保持される。

【０１６１】そして、プリデコードされたアドレス信号
（ｘｘｘ）に基づいてコラム線選択信号ＣＬが選択され
ると、リードライトバッファ２７にラッチされているデ
ータ（ｘｘｘ）がビット線ＢＬ及び／ＢＬを介して容量
５０１に記憶される。また、データ入力バッファ１１か
ら入力されたデータ（ｘｘ）は、データ変換器１０を介
してライトデータバッファ３２に入力され、保持され
る。尚、ライトデータバッファ３３は、以前のライトコ
マンドにより供給されたデータ（ｘｘｘｘ）を、そのま
まラッチしておく。

【０１６２】ライトコマンド（Ｂ）の２クロック後、コ
マンドデコーダ２にライトコマンド（Ｃ）が入力され、
ローアドレスバッファ４及びコラムアドレスバッファ５
にアドレス信号（Ｃ）が入力されると、トリプルアドレ
スラッチ＆比較器３５，３６は、前回のライトコマンド
時に第一のアドレスラッチ＆比較部分にラッチしたアド
レス信号（Ｂ）を第二のアドレスラッチ＆比較部分にラ
ッチすると共に、第一のアドレスラッチ＆比較部分にア
ドレス信号（Ｃ）をラッチする。

【０１６３】また、前回のライトコマンド時に第二のア
ドレスラッチ＆比較部分にラッチしたアドレス信号
（Ａ）を第三のアドレスラッチ＆比較部分にラッチする
と共に、第三のアドレスラッチ＆比較部分にラッチされ
ていたアドレス信号（ｘｘ）は、バンク（０）用回路１
４内に含まれるプリデコーダ２０−１，２０−２に供給
される。

【０１６４】トリプルアドレスラッチ＆比較器３５，３
６からアドレス信号（ｘｘ）を供給されたプリデコーダ
２０−１，２０−２は、アドレス信号（ｘｘ）をプリデ
コードし、ブロックデコーダ１９に供給すると共に、ワ
ードデコーダ２１，１／４デコーダ２２，ＢＬＴデコー
ダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ
２５等に供給する。コマンドデコーダ２にライトコマン
ドが供給されると、ライトデータバッファ３２に保持さ
れているデータ（ｘｘ）がリードライトバッファ２７に
保持される。

【０１６５】そして、プリデコードされたアドレス信号
（ｘｘ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７にラッチされているデー
タ（ｘｘ）がビット線ＢＬ及び／ＢＬを介して容量５０
１に記憶される。また、データ入力バッファ１１から入
力されたデータ（Ａ）は、データ変換器１０を介してラ
イトデータバッファ３３に入力され、保持される。尚、
ライトデータバッファ３７は、以前のライトコマンドに
より供給されたデータ（ｘｘｘ）を、そのままラッチし
ておく。以下、同様な処理を繰り返すことによりライト
連続動作が行われている。

【０１６６】以上、第三実施例における半導体記憶装置
は、同一バンク内において、ライトコマンド（Ｗ）直後
に、そのライトコマンド（Ｗ）に対応したライトデータ
をリードコマンド（Ｒ）により読み出す場合に、コア回
路２９のメモリセルからデータを読み出すのではなく、
ライトデータバッファ３２，３３，又は３７から読み出
すことにより、ライトコマンド（Ｗ）によるメモリセル
へのデータの書き込み処理の終了を待たずにリードコマ
ンド（Ｒ）の処理を開始できる。

【０１６７】更に、リードレイテンシー及びライトレイ
テンシーが第二実施例の場合より長くなったとしても、
複数のライトデータバッファを含む構成とすることによ
り、リードライトサイクルを短縮することができる。次
に、第一実施例における半導体記憶装置のページモード
における動作タイミングについて、動作タイミング図に
基づいて説明する。図１８は、第一実施例ににける半導
体記憶装置のページモードライト連続動作時の一例の動
作タイミング図を示す。尚、クロック信号の周期は、図
４に示すクロック信号の周期の２倍であり、そのリード
データレイテンシー及びライトデータレイテンシーが１
であるものとする。また、図１８中、例えば「Ｐｗｒｉ
ｔｅ−Ｃ」はページモードライトコマンド（Ｃ）である
ことを示す。

【０１６８】ここで、ページモードとは、同一ワード線
に対応しているデータをコラムアドレスを変えながら読
み出す動作又は書き込む動作をいう。このようなページ
モードにおいては、図１８のタイミング図の場合、１ク
ロック間隔で動作可能となっている。コマンドデコーダ
２にライトコマンド（Ｂ）が入力され、ローアドレスバ
ッファ４及びコラムアドレスバッファ５にアドレス信号
（Ｂ）が入力されると、バンク（０）用回路１４内に含
まれるプリデコーダ２０−１，２０−２はアドレス信号
（Ｂ）を供給される。

【０１６９】ローアドレスバッファ４及びコラムアドレ
スバッファ５からアドレス信号（Ｂ）を供給されたプリ
デコーダ２０−１，２０−２は、アドレス信号（Ｂ）を
プリデコードし、ブロックデコーダ１９に供給すると共
に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴ
デコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデ
コーダ２５等に供給する。また、ライトコマンド（Ｂ）
に対応して、データ入力バッファ１１に入力されたデー
タ（Ｂ）は、データ変換器１０を介してリードライトバ
ッファ２７に供給される。

【０１７０】次に、プリデコードされたアドレス信号
（Ｂ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７にラッチされているデー
タ（Ｂ）がビット線ＢＬ及び／ＢＬを介して容量５０１
に記憶される。ライトコマンド（Ｂ）の２クロック後、
コマンドデコーダ２にページモードライトコマンド
（Ｃ）が入力され、ローアドレスバッファ４及びコラム
アドレスバッファ５にアドレス信号（Ｃ）が入力される
と、アドレスラッチ＆比較器６，７は、今回のページモ
ードライトコマンド（Ｃ）時に供給されたアドレス信号
（Ｃ）をラッチする。なお、今回のページモードライト
コマンド（Ｃ）は、通常モードからページモードへ移行
させる最初のページモードライトコマンド（Ｃ）であ
り、ワード線を活性化させる。

【０１７１】ページモードライトコマンド（Ｃ）の１ク
ロック後、コマンドデコーダ２にページモードライトコ
マンド（Ｄ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｄ）が入力
されると、アドレスラッチ＆比較器６，７は、前回のペ
ージモードライトコマンド（Ｃ）時にラッチしたアドレ
ス信号（Ｃ）をバンク（０）用回路１４内に含まれるプ
リデコーダ２０−１，２０−２に供給すると共に、今回
のページモードライトコマンド（Ｄ）のアドレス信号
（Ｄ）をラッチする。

【０１７２】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｃ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｃ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ページモードライトコマンド（Ｃ）に対応し
て、データ入力バッファ１１に入力されたデータ（Ｃ）
は、データ変換器１０を介してライトデータバッファ２
８に供給され、続いてライトデータバッファ２８からリ
ードライトバッファ２７に供給される。

【０１７３】次に、プリデコードされたアドレス信号
（Ｃ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７にラッチされているデー
タ（Ｃ）がビット線ＢＬ及び／ＢＬを介して容量５０１
に記憶される。ページモードライトコマンド（Ｄ）の１
クロック後、コマンドデコーダ２にページモードライト
コマンド（Ｅ）が入力され、ローアドレスバッファ４及
びコラムアドレスバッファ５にアドレス信号（Ｅ）が入
力されると、アドレスラッチ＆比較器６，７は、前回の
ページモードライトコマンド（Ｄ）時にラッチしたアド
レス信号（Ｄ）をバンク（０）用回路１４内に含まれる
プリデコーダ２０−１，２０−２に供給すると共に、今
回のページモードライトコマンド（Ｅ）のアドレス信号
（Ｅ）をラッチする。

【０１７４】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｄ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｄ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ページモードライトコマンド（Ｄ）に対応し
て、データ入力バッファ１１に入力されたデータ（Ｄ）
は、データ変換器１０を介してライトデータバッファ２
８に供給され、続いてライトデータバッファ２８からリ
ードライトバッファ２７に供給される。

【０１７５】次に、プリデコードされたアドレス信号
（Ｄ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７にラッチされているデー
タ（Ｄ）がビット線ＢＬ及び／ＢＬを介して容量５０１
に記憶される。ページモードライトコマンド（Ｅ）の１
クロック後、コマンドデコーダ２にページモードクロー
ズコマンド信号（ＰＣ）が入力されると、アドレスラッ
チ＆比較器６，７は、前回のページモードライトコマン
ド（Ｅ）時にラッチしたアドレス信号（Ｅ）をバンク
（０）用回路１４内に含まれるプリデコーダ２０−１，
２０−２に供給する。

【０１７６】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｅ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｅ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ページモードライトコマンド（Ｅ）に対応し
て、データ入力バッファ１１に入力されたデータ（Ｅ）
は、データ変換器１０を介してライトデータバッファ２
８に供給され、続いてライトデータバッファ２８からリ
ードライトバッファ２７に供給される。

【０１７７】次に、プリデコードされたアドレス信号
（Ｅ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７にラッチされているデー
タ（Ｅ）がビット線ＢＬ及び／ＢＬを介して容量５０１
に記憶される。以下、ページモードから通常モードに移
行し、ライトコマンド（Ｂ）と同様にライトコマンド
（Ｆ），（Ｇ）が行われる。

【０１７８】図１９は、第一実施例における半導体記憶
装置のページモードライト・ページモードリード連続動
作時の一例の動作タイミング図を示す。尚、クロック信
号の周期は、図４に示すクロック信号の周期の２倍であ
り、そのリードデータレイテンシー及びライトデータレ
イテンシーが１であるものとする。また、図１９中、例
えば「ＰＲｅａｄ−Ｄ」は、ページモードリードコマン
ド（Ｄ）であることを示す。

【０１７９】コマンドデコーダ２にライトコマンド
（Ｂ）が入力されると、図１８を利用して説明したよう
に、プリデコードされたアドレス信号（Ｂ）に基づいて
コラム線選択信号ＣＬが選択され、リードライトバッフ
ァ２７にラッチされているデータ（Ｂ）がビット線ＢＬ
及び／ＢＬを介して容量５０１に記憶される。ライトコ
マンド（Ｂ）の２クロック後、コマンドデコーダ２にペ
ージモードライトコマンド（Ｃ）が入力され、ローアド
レスバッファ４及びコラムアドレスバッファ５にアドレ
ス信号（Ｃ）が入力されると、アドレスラッチ＆比較器
６，７は、今回のページモードライトコマンド（Ｃ）時
に供給されたアドレス信号（Ｃ）をラッチする。なお、
今回のページモードライトコマンド（Ｃ）は、通常モー
ドからページモードへ移行させる最初のページモードラ
イトコマンド（Ｃ）であり、ワード線を活性化させる。

【０１８０】ページモードライトコマンド（Ｃ）の１ク
ロック後、コマンドデコーダ２にページモードリードコ
マンド（Ｄ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｄ）が入力
されると、アドレスラッチ＆比較器６，７は、前回のペ
ージモードライトコマンド（Ｃ）時にラッチしたアドレ
ス信号（Ｃ）と今回のページモードリードコマンド
（Ｄ）で供給されたアドレス信号（Ｄ）とを比較する。

【０１８１】比較の結果、アドレス信号（Ｃ）とアドレ
ス信号（Ｄ）とが異なるので、今回のページモードリー
ドコマンド（Ｄ）時に供給されたアドレス信号（Ｄ）を
プリデコーダ２０−１，２０−２に供給する。尚、アド
レスラッチ＆比較器６，７は、前回のページモードライ
トコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）を
そのままラッチしておく。

【０１８２】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｄ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｄ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ページモードライトコマンド（Ｃ）に対応し
てデータ入力バッファ１１に入力されたデータ（Ｃ）
は、データ変換器１０を介してライトデータバッファ２
８に供給される。

【０１８３】次に、プリデコードされたアドレス信号
（Ｄ）に基づいてコラム線選択信号ＣＬが選択される
と、容量５０１のデータがビット線ＢＬ及び／ＢＬに読
み出され、コラムゲートであるＮＭＯＳトランジスタ５
１０及び５１１を介して、データバスＤＢ及び／ＤＢに
読み出される。そして、データバスＤＢ及び／ＤＢに読
み出されたデータ（Ｄ）は、リードライトバッファ２７
に供給され、データ変換器１２を介してデータ出力バッ
ファ１３から外部に出力される。尚、ライトデータバッ
ファ２８は、前回のライトコマンドに対応して供給され
たデータ（Ｃ）を、そのままラッチしておく。

【０１８４】ページモードリードコマンド（Ｄ）の１ク
ロック後、コマンドデコーダ２にページモードライトコ
マンド（Ｅ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｅ）が入力
されると、アドレスラッチ＆比較器６，７は、前回のペ
ージモードライトコマンド（Ｃ）時にラッチしたアドレ
ス信号（Ｃ）をバンク（０）用回路１４内に含まれるプ
リデコーダ２０−１，２０−２に供給すると共に、今回
のページモードライトコマンド（Ｅ）のアドレス信号
（Ｅ）をラッチする。

【０１８５】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｃ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｃ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。

【０１８６】次に、プリデコードされたアドレス信号
（Ｃ）に基づいてコラム線選択信号ＣＬが選択される
と、ライトデータバッファにラッチされているデータ
（Ｃ）がリードライトバッファ２７に供給され、ビット
線ＢＬ及び／ＢＬを介して容量５０１に記憶される。ペ
ージモードライトコマンド（Ｅ）の１クロック後、コマ
ンドデコーダ２にページモードクローズコマンド信号
（ＰＣ）が入力されると、アドレスラッチ＆比較器６，
７は、前回のページモードライトコマンド（Ｅ）時にラ
ッチしたアドレス信号（Ｅ）をバンク（０）用回路１４
内に含まれるプリデコーダ２０−１，２０−２に供給す
る。

【０１８７】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｅ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｅ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ページモードライトコマンド（Ｅ）に対応し
て、データ入力バッファ１１に入力されたデータ（Ｅ）
は、データ変換器１０を介してライトデータバッファ２
８に供給され、続いてライトデータバッファ２８からリ
ードライトバッファ２７に供給される。

【０１８８】次に、プリデコードされたアドレス信号
（Ｅ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７にラッチされているデー
タ（Ｅ）がビット線ＢＬ及び／ＢＬを介して容量５０１
に記憶される。以下、ページモードから通常モードに移
行し、ライトコマンド（Ｂ）と同様にライトコマンド
（Ｆ），（Ｇ）が行われる。

【０１８９】続いて、図２０を利用して、ページモード
ライトコマンド直後に、そのページモードライトコマン
ドに対応したライトデータをページモードリードコマン
ドにより読み出す場合の動作タイミングについて説明す
る。図２０は、第一実施例における半導体記憶装置のペ
ージモードライト・ページモードリード連続動作時の一
例の動作タイミング図を示す。尚、クロック信号の周期
は、図４に示すクロック信号の周期の２倍であり、その
リードデータレイテンシー及びライトデータレイテンシ
ーが１であるものとする。

【０１９０】コマンドデコーダ２にライトコマンド
（Ｂ）が入力されると、図１８を利用して説明したよう
に、プリデコードされたアドレス信号（Ｂ）に基づいて
コラム線選択信号ＣＬが選択され、リードライトバッフ
ァ２７にラッチされているデータ（Ｂ）がビット線ＢＬ
及び／ＢＬを介して容量５０１に記憶される。ライトコ
マンド（Ｂ）の２クロック後、コマンドデコーダ２にペ
ージモードライトコマンド（Ｃ）が入力され、ローアド
レスバッファ４及びコラムアドレスバッファ５にアドレ
ス信号（Ｃ）が入力されると、アドレスラッチ＆比較器
６，７は、今回のページモードライトコマンド（Ｃ）時
に供給されたアドレス信号（Ｃ）をラッチする。なお、
今回のページモードライトコマンド（Ｃ）は、通常モー
ドからページモードへ移行させる最初のページモードラ
イトコマンド（Ｃ）であり、ワード線を活性化させる。

【０１９１】ページモードライトコマンド（Ｃ）の１ク
ロック後、コマンドデコーダ２にページモードリードコ
マンド（Ｄ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｃ）が入力
されると、アドレスラッチ＆比較器６，７は、前回のペ
ージモードライトコマンド（Ｃ）時にラッチしたアドレ
ス信号（Ｃ）と今回のページモードリードコマンド
（Ｄ）で供給されたアドレス信号（Ｃ）とを比較する。

【０１９２】比較の結果、前回のページモードライトコ
マンド（Ｃ）時にラッチしたアドレス信号（Ｃ）と今回
のページモードリードコマンド（Ｄ）で供給されたアド
レス信号（Ｃ）とが同一であるので、バンク（０）用回
路１４内に含まれるコントロールユニット２６に二つの
アドレス信号が同一であることを示す信号が供給され
る。コントロールユニット２６は、前回のページモード
ライトコマンド（Ｃ）に対応してデータ入力バッファ１
１から入力され、データ変換器１０を介してライトデー
タバッファ２８に供給されたデータ（Ｃ）をリードライ
トバッファ２７及びデータ変換器１２を介してデータ出
力バッファ１３から外部に出力する。

【０１９３】尚、アドレスラッチ＆比較器６，７は、コ
マンドデコーダ２にページモードライトコマンドの次に
ページモードリードコマンドが入力された場合、次のペ
ージモードライトコマンドまでページモードライトコマ
ンド時にラッチしたアドレス信号をそのままラッチして
おく。尚、ライトデータバッファ２８は、前回のページ
モードライトコマンド（Ｃ）により供給されたデータ
（Ｃ）を、そのまま保持しておく。

【０１９４】ページモードリードコマンド（Ｄ）の１ク
ロック後、コマンドデコーダ２にページモードライトコ
マンド（Ｅ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｅ）が入力
されると、アドレスラッチ＆比較器６，７は、前回のペ
ージモードライトコマンド（Ｃ）時にラッチしたアドレ
ス信号（Ｃ）をバンク（０）用回路１４内に含まれるプ
リデコーダ２０−１，２０−２に供給すると共に、今回
のページモードライトコマンド（Ｅ）のアドレス信号
（Ｅ）をラッチする。

【０１９５】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｃ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｃ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。

【０１９６】次に、プリデコードされたアドレス信号
（Ｃ）に基づいてコラム線選択信号ＣＬが選択される
と、ライトデータバッファ２８にラッチされているデー
タ（Ｃ）がリードライトバッファ２７に供給され、ビッ
ト線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ページモードライトコマンド（Ｅ）の１クロック後、コ
マンドデコーダ２にページモードクローズコマンド信号
（ＰＣ）が入力されると、アドレスラッチ＆比較器６，
７は、前回のページモードライトコマンド（Ｅ）時にラ
ッチしたアドレス信号（Ｅ）をバンク（０）用回路１４
内に含まれるプリデコーダ２０−１，２０−２に供給す
る。

【０１９７】アドレスラッチ＆比較器６，７からアドレ
ス信号（Ｅ）を供給されたプリデコーダ２０−１，２０
−２は、アドレス信号（Ｅ）をプリデコードし、ブロッ
クデコーダ１９に供給すると共に、ワードデコーダ２
１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ
生成ユニット２４，及びコラムデコーダ２５等に供給す
る。また、ページモードライトコマンド（Ｅ）に対応し
て、データ入力バッファ１１に入力されたデータ（Ｅ）
は、データ変換器１０を介してライトデータバッファ２
８に供給され、続いてライトデータバッファ２８からリ
ードライトバッファ２７に供給される。

【０１９８】次に、プリデコードされたアドレス信号
（Ｅ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７にラッチされているデー
タ（Ｅ）がビット線ＢＬ及び／ＢＬを介して容量５０１
に記憶される。以下、ページモードから通常モードに移
行し、ライトコマンド（Ｂ）と同様にライトコマンド
（Ｆ），（Ｇ）が行われる。

【０１９９】以上、第一実施例における半導体記憶装置
のページモードにおける動作は、ページモードライトコ
マンド直後にそのページモードライトコマンドに対応し
たライトデータをページモードリードコマンドにより読
み出す場合に、コア回路２９のメモリセルからデータを
読み出すのではなくライトデータバッファ２８から読み
出すことができる。

【０２００】したがって、ページモードライトコマンド
によるメモリセルへのデータの書き込み処理の終了を待
たずにページモードリードコマンドの処理を開始でき、
ページモードにおけるリードライトサイクルを短縮する
ことができる。次に、第二実施例における半導体記憶装
置のページモードにおける動作タイミングについて、動
作タイミング図に基づいて説明する。図２１は、第二実
施例における半導体記憶装置のぺージモードライト連続
動作時の一例の動作タイミング図を示す。尚、クロック
信号の周期は、図４に示すクロック信号の周期の２倍で
あり、そのリードデータレイテンシー及びライトデータ
レイテンシーが２であるものとする。また、ページモー
ド以外の通常モードの処理については第一実施例と同様
であり説明を省略する。

【０２０１】ライトコマンド（Ｂ）の３クロック後、コ
マンドデコーダ２にページモードライトコマンド（Ｃ）
が入力され、ローアドレスバッファ４及びコラムアドレ
スバッファ５にアドレス信号（Ｃ）が入力されると、ダ
ブルアドレスラッチ＆比較器３０，３１は、第一のアド
レスラッチ＆比較部分にアドレス信号（Ｃ）をラッチす
る。なお、今回のページモードライトコマンド（Ｃ）
は、通常モードからページモードへ移行させる最初のペ
ージモードライトコマンド（Ｃ）であり、ワード線を活
性化させる。

【０２０２】ページモードライトコマンド（Ｃ）の１ク
ロック後、コマンドデコーダ２にページモードライトコ
マンド（Ｄ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｄ）が入力
されると、ダブルアドレスラッチ＆比較器３０，３１
は、前回のページモードライトコマンド（Ｃ）時に第一
のアドレスラッチ＆比較部分にラッチしたアドレス信号
（Ｃ）を第二のアドレスラッチ＆比較部分にラッチする
と共に、第一のアドレスラッチ＆比較部分にアドレス信
号（Ｄ）をラッチする。

【０２０３】ページモードライトコマンド（Ｄ）の１ク
ロック後、コマンドデコーダ２にページモードライトコ
マンド（Ｅ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｅ）が入力
されると、ダブルアドレスラッチ＆比較器３０，３１
は、前回のページモードライトコマンド（Ｄ）時に第一
のアドレスラッチ＆比較部分にラッチしたアドレス信号
（Ｄ）を第二のアドレスラッチ＆比較部分にラッチする
と共に、第一のアドレスラッチ＆比較部分にアドレス信
号（Ｅ）をラッチする。このとき、第二のアドレスラッ
チ＆比較部分にラッチされていたアドレス信号（Ｃ）
は、バンク（０）用回路１４内に含まれるプリデコーダ
２０−１，２０−２に供給される。

【０２０４】ダブルアドレスラッチ＆比較器３０，３１
からアドレス信号（Ｃ）を供給されたプリデコーダ２０
−１，２０−２は、アドレス信号（Ｃ）をプリデコード
し、ブロックデコーダ１９に供給すると共に、ワードデ
コーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２
３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５
等に供給する。

【０２０５】また、ページモードライトコマンド（Ｃ）
に対応して、データ入力バッファ１１に入力されたデー
タ（Ｃ）は、データ変換器１０を介してライトデータバ
ッファ３２に供給され、続いてライトデータバッファ３
２からリードライトバッファ２７に供給される。次に、
プリデコードされたアドレス信号（Ｃ）に基づいてコラ
ム線選択信号ＣＬが選択されると、リードライトバッフ
ァ２７にラッチされているデータ（Ｃ）がビット線ＢＬ
及び／ＢＬを介して容量５０１に記憶される。

【０２０６】ページモードライトコマンド（Ｅ）の１ク
ロック後、コマンドデコーダ２にページモードクローズ
コマンド信号（ＰＣ）が入力されると、ダブルアドレス
ラッチ＆比較器３０，３１は、前回のページモードライ
トコマンド（Ｅ）時に第一のアドレスラッチ＆比較部分
にラッチしたアドレス信号（Ｅ）を第二のアドレスラッ
チ＆比較部分にラッチする。このとき、第二のアドレス
ラッチ＆比較部分にラッチされていたアドレス信号
（Ｄ）は、バンク（０）用回路１４内に含まれるプリデ
コーダ２０−１，２０−２に供給される。

【０２０７】ダブルアドレスラッチ＆比較器３０，３１
からアドレス信号（Ｄ）を供給されたプリデコーダ２０
−１，２０−２は、アドレス信号（Ｄ）をプリデコード
し、ブロックデコーダ１９に供給すると共に、ワードデ
コーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２
３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５
等に供給する。

【０２０８】また、ページモードライトコマンド（Ｄ）
に対応して、データ入力バッファ１１に入力されたデー
タ（Ｄ）は、データ変換器１０を介してライトデータバ
ッファ３３に供給され、続いてライトデータバッファ３
３からリードライトバッファ２７に供給される。次に、
プリデコードされたアドレス信号（Ｄ）に基づいてコラ
ム線選択信号ＣＬが選択されると、リードライトバッフ
ァ２７にラッチされているデータ（Ｄ）がビット線ＢＬ
及び／ＢＬを介して容量５０１に記憶される。

【０２０９】ページモードクローズコマンド（ＰＣ）の
１クロック後、ダブルアドレスラッチ＆比較器３０，３
１は、第二のアドレスラッチ＆比較部分にラッチされて
いたアドレス信号（Ｅ）をバンク（０）用回路１４内に
含まれるプリデコーダ２０−１，２０−２に供給する。
ダブルアドレスラッチ＆比較器３０，３１からアドレス
信号（Ｅ）を供給されたプリデコーダ２０−１，２０−
２は、アドレス信号（Ｅ）をプリデコードし、ブロック
デコーダ１９に供給すると共に、ワードデコーダ２１，
１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成
ユニット２４，及びコラムデコーダ２５等に供給する。

【０２１０】また、ページモードライトコマンド（Ｅ）
に対応して、データ入力バッファ１１に入力されたデー
タ（Ｅ）は、データ変換器１０を介してライトデータバ
ッファ３２に供給され、続いてライトデータバッファ３
２からリードライトバッファ２７に供給される。次に、
プリデコードされたアドレス信号（Ｅ）に基づいてコラ
ム線選択信号ＣＬが選択されると、リードライトバッフ
ァ２７にラッチされているデータ（Ｅ）がビット線ＢＬ
及び／ＢＬを介して容量５０１に記憶される。

【０２１１】図２２は、第二実施例における半導体記憶
装置のページモードライト・ページモードリード連続動
作時の一例の動作タイミング図を示す。尚、クロック信
号の周期は、図４に示すクロック信号の周期の２倍であ
り、そのリードデータレイテンシー及びライトデータレ
イテンシーが２であるものとする。また、ページモード
以外の通常モードの処理については第一実施例と同様で
あり説明を省略する。

【０２１２】ライトコマンド（Ｂ）の３クロック後、コ
マンドデコーダ２にページモードライトコマンド（Ｃ）
が入力され、ローアドレスバッファ４及びコラムアドレ
スバッファ５にアドレス信号（Ｃ）が入力されると、ダ
ブルアドレスラッチ＆比較器３０，３１は、第一のアド
レスラッチ＆比較部分にアドレス信号（Ｃ）をラッチす
る。なお、今回のページモードライトコマンド（Ｃ）
は、通常モードからページモードへ移行させる最初のペ
ージモードライトコマンド（Ｃ）であり、ワード線を活
性化させる。

【０２１３】ページモードライトコマンド（Ｃ）の１ク
ロック後、コマンドデコーダ２にページモードリードコ
マンド（Ｄ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｄ）が入力
されると、ダブルアドレスラッチ＆比較器３０，３１
は、前回のページモードライトコマンド（Ｃ）時にラッ
チしたアドレス信号（Ｃ）と今回のページモードリード
コマンド（Ｄ）で供給されたアドレス信号（Ｄ）とを比
較する。

【０２１４】比較の結果、アドレス信号（Ｃ）とアドレ
ス信号（Ｄ）とが異なるので、今回のページモードリー
ドコマンド（Ｄ）時に供給されたアドレス信号（Ｄ）を
プリデコーダ２０−１，２０−２に供給する。尚、ダブ
ルアドレスラッチ＆比較器３０，３１は、前回のページ
モードライトコマンド（Ｃ）時にラッチしたアドレス信
号（Ｃ）をそのままラッチしておく。

【０２１５】アドレス信号（Ｄ）を供給されたプリデコ
ーダ２０−１，２０−２は、アドレス信号（Ｄ）をプリ
デコードし、ブロックデコーダ１９に供給すると共に、
ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコ
ーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコー
ダ２５等に供給する。次に、プリデコードされたアドレ
ス信号（Ｄ）に基づいてコラム線選択信号ＣＬが選択さ
れると、容量５０１のデータがビット線ＢＬ及び／ＢＬ
に読み出され、コラムゲートであるＮＭＯＳトランジス
タ５１０及び５１１を介して、データバスＤＢ及び／Ｄ
Ｂに読み出される。そして、データバスＤＢ及び／ＤＢ
に読み出されたデータ（Ｄ）は、リードライトバッファ
２７に供給され、データ変換器１２を介してデータ出力
バッファ１３から外部に出力される。

【０２１６】ページモードリードコマンド（Ｄ）の１ク
ロック後、コマンドデコーダ２にページモードライトコ
マンド（Ｅ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｅ）が入力
されると、ダブルアドレスラッチ＆比較器３０，３１
は、前回のページモードライトコマンド（Ｃ）時にラッ
チしたアドレス信号（Ｃ）をバンク（０）用回路１４内
に含まれるプリデコーダ２０−１，２０−２に供給する
と共に、今回のページモードライトコマンド（Ｅ）のア
ドレス信号（Ｅ）を第二のアドレスラッチ＆比較部分に
アドレス信号（Ｅ）をラッチする。

【０２１７】ダブルアドレスラッチ＆比較器３０，３１
からアドレス信号（Ｃ）を供給されたプリデコーダ２０
−１，２０−２は、アドレス信号（Ｃ）をプリデコード
し、ブロックデコーダ１９に供給すると共に、ワードデ
コーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２
３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５
等に供給する。

【０２１８】また、ページモードライトコマンド（Ｃ）
に対応して、データ入力バッファ１１に入力されたデー
タ（Ｃ）は、データ変換器１０を介してライトデータバ
ッファ３２に供給され、続いてライトデータバッファ３
２からリードライトバッファ２７に供給される。次に、
プリデコードされたアドレス信号（Ｃ）に基づいてコラ
ム線選択信号ＣＬが選択されると、リードライトバッフ
ァ２７にラッチされているデータ（Ｃ）が、ビット線Ｂ
Ｌ及び／ＢＬを介して容量５０１に記憶される。

【０２１９】ページモードライトコマンド（Ｅ）の１ク
ロック後、コマンドデコーダ２にページモードクローズ
コマンド信号（ＰＣ）が入力されると、ダブルアドレス
ラッチ＆比較器３０，３１は、前回のページモードライ
トコマンド（Ｅ）時に第二のアドレスラッチ＆比較部分
にラッチしたアドレス信号（Ｅ）をバンク（０）用回路
１４内に含まれるプリデコーダ２０−１，２０−２に供
給する。

【０２２０】ダブルアドレスラッチ＆比較器３０，３１
からアドレス信号（Ｅ）を供給されたプリデコーダ２０
−１，２０−２は、アドレス信号（Ｅ）をプリデコード
し、ブロックデコーダ１９に供給すると共に、ワードデ
コーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２
３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５
等に供給する。また、ページモードライトコマンド
（Ｅ）に対応して、データ入力バッファ１１に入力され
たデータ（Ｅ）は、データ変換器１０を介してライトデ
ータバッファ３３に供給され、続いてライトデータバッ
ファ３３からリードライトバッファ２７に供給される。

【０２２１】次に、プリデコードされたアドレス信号
（Ｅ）に基づいてコラム線選択信号ＣＬが選択される
と、リードライトバッファ２７にラッチされているデー
タ（Ｅ）がビット線ＢＬ及び／ＢＬを介して容量５０１
に記憶される。以下、ページモードから通常モードに移
行し、ライトコマンド（Ｂ）と同様にライトコマンド
（Ｆ）が行われる。

【０２２２】続いて、図２３を利用して、ページモード
ライトコマンド直後に、そのページモードライトコマン
ドに対応したライトデータをページモードリードコマン
ドにより読み出す場合の動作タイミングについて説明す
る。図２３は、第二実施例における半導体記憶装置のペ
ージモードライト・ページモードリード連続動作時の一
例の動作タイミング図を示す。尚、クロック信号の周期
は図４に示すクロック信号の周期の２倍であり、そのリ
ードデータレイテンシー及びライトデータレイテンシー
が２であるものとする。また、ページモード以外の通常
モードの処理については第一実施例と同様であり説明を
省略する。

【０２２３】ライトコマンド（Ｂ）の３クロック後、コ
マンドデコーダ２にページモードライトコマンド（Ｃ）
が入力され、ローアドレスバッファ４及びコラムアドレ
スバッファ５にアドレス信号（Ｃ）が入力されると、ダ
ブルアドレスラッチ＆比較器３０，３１は、第一のアド
レスラッチ＆比較部分にアドレス信号（Ｃ）をラッチす
る。なお、今回のページモードライトコマンド（Ｃ）
は、通常モードからページモードへ移行させる最初のペ
ージモードライトコマンド（Ｃ）であり、ワード線を活
性化させる。

【０２２４】ページモードライトコマンド（Ｃ）の１ク
ロック後、コマンドデコーダ２にページモードリードコ
マンド（Ｄ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｃ）が入力
されると、ダブルアドレスラッチ＆比較器３０，３１
は、前回のページモードライトコマンド（Ｃ）時にラッ
チしたアドレス信号（Ｃ）と今回のページモードリード
コマンド（Ｄ）で供給されたアドレス信号（Ｄ）とを比
較する。

【０２２５】比較の結果、前回のページモードライトコ
マンド（Ｃ）時にラッチしたアドレス信号（Ｃ）と今回
のページモードリードコマンド（Ｄ）で供給されたアド
レス信号（Ｃ）とが同一であるので、バンク（０）用回
路１４内に含まれるコントロールユニット２６に二つの
アドレス信号が同一であることを示す信号が供給され
る。コントロールユニット２６は、前回のページモード
ライトコマンド（Ｃ）に対応してデータ入力バッファ１
１から入力され、データ変換器１０を介してライトデー
タバッファ３２に供給されたデータ（Ｃ）をリードライ
トバッファ２７及びデータ変換器１２を介してデータ出
力バッファ１３から外部に出力する。

【０２２６】尚、ダブルアドレスラッチ＆比較器３０，
３１は、コマンドデコーダ２にページモードライトコマ
ンドの次にページモードリードコマンドが入力された場
合、次のページモードライトコマンドまでページモード
ライトコマンド時にラッチしたアドレス信号をそのまま
ラッチしておく。尚、ライトデータバッファ３２は、前
回のページモードライトコマンド（Ｃ）により供給され
たデータ（Ｃ）を、そのままラッチしておく。

【０２２７】以下、ページモードライトコマンド（Ｅ）
及びページモードクローズコマンド信号（ＰＣ）の処理
については図１１の動作タイミング図と同様であり説明
を省略する。以上、第二実施例における半導体記憶装置
におけるページモードの動作は、ページモードライトコ
マンド直後に、そのページモードライトコマンドに対応
したライトデータをページモードリードコマンドにより
読み出す場合に、コア回路２９のメモリセルからデータ
を読み出すのではなく、ライトデータバッファ３２又は
３３から読み出すことにより、ページモードライトコマ
ンドによるメモリセルへのデータの書き込み処理の終了
を待たずにページモードリードコマンドの処理を開始で
きる。

【０２２８】更に、リードレイテンシー及びライトレイ
テンシーが長くなったとしても、複数のライトデータバ
ッファを含む構成とすることにより、リードライトサイ
クルを短縮することができる。次に、第三実施例におけ
る半導体記憶装置のページモードにおける動作タイミン
グについて、動作タイミング図に基づいて説明する。図
２４は、第三実施例における半導体記憶装置のぺージモ
ードライト連続動作時の一例の動作タイミング図を示
す。尚、クロック信号の周期は、図４に示すクロック信
号の周期の２倍であり、そのリードデータレイテンシー
及びライトデータレイテンシーが３であるものとする。
また、ページモード以外の通常モードの処理については
第一実施例と同様であり説明を省略する。

【０２２９】コマンドデコーダ２にページモードライト
コマンド（Ｂ）が入力され、ローアドレスバッファ４及
びコラムアドレスバッファ５にアドレス信号（Ｂ）が入
力されると、トリプルアドレスラッチ＆比較器３５，３
６は、第一のアドレスラッチ＆比較部分にアドレス信号
（Ｂ）をラッチする。なお、今回のページモードライト
コマンド（Ｂ）は、通常モードからページモードへ移行
させる最初のページモードライトコマンド（Ｂ）であ
り、ワード線を活性化させる。

【０２３０】ページモードライトコマンド（Ｂ）の１ク
ロック後、コマンドデコーダ２にページモードライトコ
マンド（Ｃ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｃ）が入力
されると、トリプルアドレスラッチ＆比較器３５，３６
は、前回のページモードライトコマンド（Ｂ）時に第一
のアドレスラッチ＆比較部分にラッチしたアドレス信号
（Ｂ）を第二のアドレスラッチ＆比較部分にラッチする
と共に、第一のアドレスラッチ＆比較部分にアドレス信
号（Ｃ）をラッチする。

【０２３１】ページモードライトコマンド（Ｃ）の１ク
ロック後、コマンドデコーダ２にページモードライトコ
マンド（Ｄ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｄ）が入力
されると、トリプルアドレスラッチ＆比較器３５，３６
は、前回のページモードライトコマンド（Ｃ）時に第一
のアドレスラッチ＆比較部分にラッチしたアドレス信号
（Ｃ）を第二のアドレスラッチ＆比較部分にラッチする
と共に、第一のアドレスラッチ＆比較部分にアドレス信
号（Ｄ）をラッチする。また、前回のページモードライ
トコマンド（Ｃ）時に第二のアドレスラッチ＆比較部分
にラッチしたアドレス信号（Ｂ）を第三のアドレスラッ
チ＆比較部分にラッチする。

【０２３２】ページモードライトコマンド（Ｄ）の１ク
ロック後、コマンドデコーダ２にページモードライトコ
マンド（Ｅ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｅ）が入力
されると、トリプルアドレスラッチ＆比較器３５，３６
は、前回のページモードライトコマンド（Ｄ）時に第一
のアドレスラッチ＆比較部分にラッチしたアドレス信号
（Ｄ）を第二のアドレスラッチ＆比較部分にラッチする
と共に、第一のアドレスラッチ＆比較部分にアドレス信
号（Ｅ）をラッチする。また、前回のページモードライ
トコマンド（Ｄ）時に第二のアドレスラッチ＆比較部分
にラッチしたアドレス信号（Ｃ）を第三のアドレスラッ
チ＆比較部分にラッチすると共に、第三のアドレスラッ
チ＆比較部分にラッチされていたアドレス信号（Ｂ）を
バンク（０）用回路内に含まれるプリデコーダ２０−
１，２０−２に供給する。

【０２３３】トリプルアドレスラッチ＆比較器３５，３
６からアドレス信号（Ｂ）を供給されたプリデコーダ２
０−１，２０−２は、アドレス信号（Ｂ）をプリデコー
ドし、ブロックデコーダ１９に供給すると共に、ワード
デコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２
３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５
等に供給する。

【０２３４】また、ページモードライトコマンド（Ｂ）
に対応して、データ入力バッファ１１に入力されたデー
タ（Ｂ）は、データ変換器１０を介してライトデータバ
ッファ３２に供給され、続いてライトデータバッファ３
２からリードライトバッファ２７に供給される。次に、
プリデコードされたアドレス信号（Ｂ）に基づいてコラ
ム線選択信号ＣＬが選択されると、リードライトバッフ
ァ２７にラッチされているデータ（Ｂ）がビット線ＢＬ
及び／ＢＬを介して容量５０１に記憶される。

【０２３５】ページモードライトコマンド（Ｅ）の１ク
ロック後、コマンドデコーダ２にページモードクローズ
コマンド信号（ＰＣ）が入力されると、トリプルアドレ
スラッチ＆比較器３５，３６は、前回のページモードラ
イトコマンド（Ｅ）時に第一のアドレスラッチ＆比較部
分にラッチしたアドレス信号（Ｅ）を第二のアドレスラ
ッチ＆比較部分にラッチする。また、前回のページモー
ドライトコマンド（Ｅ）時に第二のアドレスラッチ＆比
較部分にラッチしたアドレス信号（Ｄ）を第三のアドレ
スラッチ＆比較部分にラッチすると共に、第三のアドレ
スラッチ＆比較部分にラッチされていたアドレス信号
（Ｃ）をバンク（０）用回路内に含まれるプリデコーダ
２０−１，２０−２に供給する。

【０２３６】トリプルアドレスラッチ＆比較器３５，３
６からアドレス信号（Ｃ）を供給されたプリデコーダ２
０−１，２０−２は、アドレス信号（Ｃ）をプリデコー
ドし、ブロックデコーダ１９に供給すると共に、ワード
デコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２
３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５
等に供給する。

【０２３７】また、ページモードライトコマンド（Ｃ）
に対応して、データ入力バッファ１１に入力されたデー
タ（Ｃ）は、データ変換器１０を介してライトデータバ
ッファ３３に供給され、続いてライトデータバッファ３
３からリードライトバッファ２７に供給される。次に、
プリデコードされたアドレス信号（Ｃ）に基づいてコラ
ム線選択信号ＣＬが選択されると、リードライトバッフ
ァ２７にラッチされているデータ（Ｃ）がビット線ＢＬ
及び／ＢＬを介して容量５０１に記憶される。

【０２３８】以下、トリプルアドレスラッチ＆比較器３
５，３６にラッチされているアドレス信号がなくなるま
で同様な処理を繰り返すことによりページモードライト
連続動作が行われる。図２５は、第三実施例における半
導体記憶装置のページモードライト・ページモードリー
ド連続動作時の一例の動作タイミング図を示す。尚、ク
ロック信号の周期は、図４に示すクロック信号の周期の
２倍であり、そのリードデータレイテンシー及びライト
データレイテンシーが３であるものとする。また、ペー
ジモード以外の通常モードの処理については第一実施例
と同様であり説明を省略する。

【０２３９】コマンドデコーダ２にページモードライト
コマンド（Ｂ）が入力され、ローアドレスバッファ４及
びコラムアドレスバッファ５にアドレス信号（Ｂ）が入
力されると、トリプルアドレスラッチ＆比較器３５，３
６は、第一のアドレスラッチ＆比較部分にアドレス信号
（Ｂ）をラッチする。なお、今回のページモードライト
コマンド（Ｂ）は、通常モードからページモードへ移行
させる最初のページモードライトコマンド（Ｃ）であ
り、ワード線を活性化させる。

【０２４０】ページモードライトコマンド（Ｂ）の１ク
ロック後、コマンドデコーダ２にページモードリードコ
マンド（Ｃ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｃ）が入力
されると、トリプルアドレスラッチ＆比較器３５，３６
は、前回のページモードライトコマンド（Ｂ）時にラッ
チしたアドレス信号（Ｂ）と今回のページモードリード
コマンド（Ｃ）で供給されたアドレス信号（Ｃ）とを比
較する。

【０２４１】比較の結果、アドレス信号（Ｂ）とアドレ
ス信号（Ｃ）とが異なるので、今回のページモードリー
ドコマンド（Ｃ）時に供給されたアドレス信号（Ｃ）を
プリデコーダ２０−１，２０−２に供給する。尚、トリ
プルアドレスラッチ＆比較器３５，３６は、前回のペー
ジモードライトコマンド（Ｂ）時にラッチしたアドレス
信号（Ｂ）をそのままラッチしておく。

【０２４２】アドレス信号（Ｃ）を供給されたプリデコ
ーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリ
デコードし、ブロックデコーダ１９に供給すると共に、
ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコ
ーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコー
ダ２５等に供給する。次に、プリデコードされたアドレ
ス信号（Ｃ）に基づいてコラム線選択信号ＣＬが選択さ
れると、容量５０１のデータがビット線ＢＬ及び／ＢＬ
に読み出され、コラムゲートであるＮＭＯＳトランジス
タ５１０及び５１１を介して、データバスＤＢ及び／Ｄ
Ｂに読み出される。そして、データバスＤＢ及び／ＤＢ
に読み出されたデータ（Ｃ）は、リードライトバッファ
２７に供給され、データ変換器１２を介してデータ出力
バッファ１３から外部に出力される。

【０２４３】ページモードリードコマンド（Ｃ）の１ク
ロック後、コマンドデコーダ２にページモードライトコ
マンド（Ｄ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｄ）が入力
されると、トリプルアドレスラッチ＆比較器３５，３６
は、前回のページモードライトコマンド（Ｂ）時に第一
のアドレスラッチ＆比較部分にラッチしたアドレス信号
（Ｂ）を第二のアドレスラッチ＆比較部分にラッチする
と共に、第一のアドレスラッチ＆比較部分にアドレス信
号（Ｄ）をラッチする。

【０２４４】以下の処理については、図２４の動作タイ
ミング図と同様であり説明を省略する。続いて、図２６
を利用して、ページモードライトコマンド直後に、その
ページモードライトコマンドに対応したライトデータを
ページモードリードコマンドにより読み出す場合の動作
タイミングについて説明する。

【０２４５】図２６は、第三実施例における半導体記憶
装置のページモードライト・ページモードリード連続動
作時の一例の動作タイミング図を示す。尚、クロック信
号の周期は、図４に示すクロック信号の周期の２倍であ
り、そのリードデータレイテンシー及びライトデータレ
イテンシーが３であるものとする。また、ページモード
以外の通常モードの処理については第一実施例と同様で
あり説明を省略する。

【０２４６】コマンドデコーダ２にページモードライト
コマンド（Ｂ）が入力され、ローアドレスバッファ４及
びコラムアドレスバッファ５にアドレス信号（Ｂ）が入
力されると、トリプルアドレスラッチ＆比較器３５，３
６は、第一のアドレスラッチ＆比較部分にアドレス信号
（Ｂ）をラッチする。なお、今回のページモードライト
コマンド（Ｂ）は、通常モードからページモードへ移行
させる最初のページモードライトコマンド（Ｂ）であ
り、ワード線を活性化させる。

【０２４７】ページモードライトコマンド（Ｂ）の１ク
ロック後、コマンドデコーダ２にページモードリードコ
マンド（Ｃ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｂ）が入力
されると、トリプルアドレスラッチ＆比較器３５，３６
は、前回のページモードライトコマンド（Ｂ）時にラッ
チしたアドレス信号（Ｂ）と今回のページモードリード
コマンド（Ｃ）で供給されたアドレス信号（Ｂ）とを比
較する。

【０２４８】比較の結果、前回のページモードライトコ
マンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回
のページモードリードコマンド（Ｃ）で供給されたアド
レス信号（Ｂ）とが同一であるので、バンク（０）用回
路１４内に含まれるコントロールユニット２６に二つの
アドレス信号が同一であることを示す信号が供給され
る。コントロールユニット２６は、前回のページモード
ライトコマンド（Ｂ）に対応してデータ入力バッファ１
１から入力され、データ変換器１０を介してライトデー
タバッファ３２に供給されたデータ（Ｂ）をリードライ
トバッファ２７及びデータ変換器１２を介してデータ出
力バッファ１３から外部に出力する。

【０２４９】尚、トリプルアドレスラッチ＆比較器３
５，３６は、コマンドデコーダ２にページモードライト
コマンドの次にページモードリードコマンドが入力され
た場合、次のページモードライトコマンドまでページモ
ードライトコマンド時にラッチしたアドレス信号をその
ままラッチしておく。尚、ライトデータバッファ３２
は、前回のページモードライトコマンド（Ｂ）により供
給されたデータ（Ｂ）を、そのままラッチしておく。

【０２５０】ページモードリードコマンド（Ｃ）の１ク
ロック後、コマンドデコーダ２にページモードライトコ
マンド（Ｄ）が入力され、ローアドレスバッファ４及び
コラムアドレスバッファ５にアドレス信号（Ｄ）が入力
されると、トリプルアドレスラッチ＆比較器３５，３６
は、前回のページモードライトコマンド（Ｂ）時に第一
のアドレスラッチ＆比較部分にラッチしたアドレス信号
（Ｂ）を第二のアドレスラッチ＆比較部分にラッチする
と共に、第一のアドレスラッチ＆比較部分にアドレス信
号（Ｄ）をラッチする。

【０２５１】以下の処理については、図２４の動作タイ
ミング図と同様であり説明を省略する。以上、第三実施
例における半導体記憶装置のページモードにおける動作
は、同一バンク内において、ページモードライトコマン
ド直後に、そのページモードライトコマンドに対応した
ライトデータをページモードリードコマンドにより読み
出す場合に、コア回路２９のメモリセルからデータを読
み出すのではなく、ライトデータバッファ３２，３３，
又は３７から読み出すことにより、ページモードライト
コマンドによるメモリセルへのデータの書き込み処理の
終了を待たずにページモードリードコマンドの処理を開
始できる。

【０２５２】更に、リードレイテンシー及びライトレイ
テンシーが第二実施例の場合より長くなったとしても、
複数のライトデータバッファを含む構成とすることによ
り、リードライトサイクルを短縮することができる。上
記動作のすべては、ライトデータレイテンシーとリード
データレイテンシーとが等しい場合である。しかしなが
ら、ライトデータレイテンシーとリードデータレイテン
シーとは異なる値であってもよい。

【０２５３】図２７は、図５に示すＦＣＲＡＭでライト
データレイテンシーとリードデータレイテンシーとが等
しい場合においてライト、リード、リード及びライトを
連続して処理する場合のタイミング図である。図２７に
示すタイミング図は、図７に示すタイミング図を時間軸
方向に拡張することで得られるものである。図２８は、
図５に示すＦＣＲＡＭでリードデータレイテンシー（Ｃ
Ｌ）が２でライトデータレイテンシー（ＷＬ）が１の場
合（ＷＬ＝ＣＬ−１）ライト、リード、リード及びライ
トを連続して処理する場合のタイミング図である。

【０２５４】図２７において、ライトデータレイテンシ
ーとリードデータレイテンシーは２である。図２８の動
作は、ライトデータレイテンシーが１である点で、図２
７の動作と異なる。図２８の動作は、図２７の動作より
も若干遅れる。しかしながら、ライトデータレイテンシ
ーとリードデータレイテンシーとは異なる値とすること
で、以下に説明する効果が得られる。

【０２５５】図２９は、図１６の構成においてライトデ
ータレイテンシーとリードデータレイテンシーが共に３
の場合において、ページモードライトコマンドとページ
モードリードコマンドを連続処理する場合のタイミング
図である。図２９において、ＰＷはページモードライト
コマンドを意味し、ＰＲはページモードリードコマンド
を意味する。図２９の動作は図２５の動作と略同一であ
る。図３０は、ライトデータレイテンシーは２でリード
データレイテンシーは３の場合における図２９に対応す
るシーケンスを示すタイミング図である。図２９と図３
０の比較から、トリプルアドレスラッチ＆比較器３５、
３６を具備する図１６の構成で行われる図２９の処理
は、ダブルアドレスラッチ＆比較器３０、３１を具備す
る図１２の構成で実現できる。

【０２５６】ライトデータレイテンシーとリードデータ
レイテンシーを異なる値とすることで、データ入出力バ
ッファに接続されるバスの使用をフレキシブルに行え
る。ライトデータレイテンシーとリードデータレイテン
シーが同じ場合には、入力データと出力データとがそれ
ぞれのバス上で同時に現われる場合がある。例えば、図
１９は、入力データＥと出力データＤとがオーバラップ
している様子を示している。このような状況が起こる可
能性がある場合には、データ入力バッファ１１とデータ
出力バッファ１３にそれぞれ接続されるバスを別個に設
ける必要がある。これに対し、ライトデータレイテンシ
ーとリードデータレイテンシーを異なる値とすること
で、図３１に示すように、データ入力バッファ１１とデ
ータ出力バッファ１３に共通する単一のバス１００を設
けることができる。

【０２５７】図３２は、ライトデータレイテンシーが１
でリードデータレイテンシーが３の場合における図２
９、図３０に相当するシーケンスを示すタイミング図で
ある。この設定により、アドレスラッチ＆比較器６、７
を具備する構成で、図３２に示す動作が実現できる。図
５、１２、及び１６に示す構成では、各バンクにそれぞ
れ書き込みデータバッファ２８、３２、３３、３７を設
ける構成であったが、各バンクに共通にこれらのバッフ
ァを設けることとしてもよい。

【０２５８】以上、本発明の半導体記憶装置の一実施例
としてＦＣＲＡＭについて説明を行ったが、メモリセル
周辺の回路構成はＦＣＲＡＭとＳＤＲＡＭとでは同様で
あり、ＳＤＲＡＭに適用することも可能である。なお、
特許請求の範囲に記載したアドレス保持比較手段はアド
レスラッチ＆比較器に対応し、書き込みデータ保持手段
はライトデータバッファに対応し、第一アドレス保持部
は第一のアドレスラッチ＆比較部分に対応し、第二アド
レス保持部は第二のアドレスラッチ＆比較部分に対応
し、第一書き込みデータ保持手段及び第二書き込みデー
タ保持手段はライトデータバッファに対応する。

【０２５９】

【発明の効果】上述の如く、本発明の請求項１記載の発
明によれば、書き込みコマンド信号に対応するアドレス
信号及びデータ信号を保持して、書き込みコマンド信号
に対応するアドレス信号と読み出しコマンド信号に対応
するアドレス信号とを比較することにより、書き込みコ
マンド直後にその書き込みコマンドに対応したデータ信
号を読み出しコマンドにより読み出す場合に対応でき
る。これは、書き込みコマンド信号に対応するアドレス
信号と読み出しコマンド信号に対応するアドレス信号と
の比較結果に基づいて、保持されている書き込みコマン
ド信号に対応するデータ信号を読み出しコマンドに対応
するデータとして出力することが出来るからである。し
たがって、読み出し動作と書き込み動作との間隔である
リードライトサイクルを短縮することができる。

【０２６０】また、請求項２記載の発明によれば、コマ
ンド信号の入力間隔が常に最小値で一定であり、読み出
しコマンド信号−読み出しコマンド信号，書き込みコマ
ンド信号−書き込みコマンド信号，読み出しコマンド信
号−書き込みコマンド信号，及び書き込みコマンド信号
−読み出しコマンド信号の入力間隔が常に最小値で一定
である。したがって、読み出し動作と書き込み動作との
間隔であるリードライトサイクルを短縮することが可能
である。

【０２６１】また、請求項３記載の発明によれば、アド
レス保持比較手段による比較結果がアドレス信号の同一
を示すときは、すなわち書き込みコマンド信号に対応す
るアドレス信号と読み出しコマンド信号に対応するアド
レス信号とが同一であることを示している。つまり、リ
ードコマンドに対応するデータ信号は書き込みデータ保
持手段に保持されているデータである。したがって、メ
モリセルからデータを読み出すことなく、書き込みデー
タ保持手段からリードコマンド信号に対応するデータ信
号を出力することができる。

【０２６２】また、請求項４記載の発明によれば、ライ
トマスク機能が使用されているデータ部分がある場合、
書き込みデータ保持手段により保持している書き込みコ
マンド信号に対応するデータの内、ライトマスク機能が
使用されていないデータ部分のみを前記読み出しコマン
ド信号に対応するデータ信号として出力することによ
り、ライトマスク機能を使用するときもライトコマンド
信号による書き込み処理の終了を待たずにリードコマン
ド信号による読み出し処理を開始できる。

【０２６３】また、請求項５記載の発明によれば、書き
込みコマンド信号に対応する複数のアドレス信号及び複
数のデータ信号を保持して、書き込みコマンド信号に対
応するアドレス信号と読み出しコマンド信号に対応する
アドレス信号とを比較することにより、書き込みコマン
ド直後にその書き込みコマンドに対応したデータ信号を
読み出しコマンドにより読み出す場合に対応できる。こ
れは、書き込みコマンド信号に対応するアドレス信号と
読み出しコマンド信号に対応するアドレス信号との比較
結果に基づいて、保持されている書き込みコマンド信号
に対応するデータ信号を読み出しコマンドに対応するデ
ータとして出力することが出来るからである。

【０２６４】また、書き込みコマンド信号に対応する複
数のアドレス信号及び複数のデータ信号を保持すること
により、書き込みコマンド信号が取り込まれてから実際
にメモリセルへのデータ信号の書き込み処理が終了する
までの時間が長くなったとしても、書き込みコマンド直
後にその書き込みコマンドに対応したデータ信号を読み
出しコマンドにより読み出すことが可能となる。

【０２６５】また、請求項６記載の発明によれば、書き
込みコマンド信号に対応する２つのアドレス信号及び２
つのデータ信号を保持して、書き込みコマンド信号に対
応するアドレス信号と読み出しコマンド信号に対応する
アドレス信号とを比較することにより、書き込みコマン
ド直後にその書き込みコマンドに対応したデータ信号を
読み出しコマンドにより読み出す場合に対応できる。こ
れは、書き込みコマンド信号に対応するアドレス信号と
読み出しコマンド信号に対応するアドレス信号との比較
結果に基づいて、保持されている書き込みコマンド信号
に対応するデータ信号を読み出しコマンドに対応するデ
ータとして出力することが出来るからである。

【０２６６】また、書き込みコマンド信号に対応する２
つのアドレス信号及び２つのデータ信号を保持すること
により、書き込みコマンド信号が取り込まれてから実際
にメモリセルへのデータ信号の書き込み処理が終了する
までの時間が長くなったとしても、書き込みコマンド直
後にその書き込みコマンドに対応したデータ信号を読み
出しコマンドにより読み出すことがが可能となる。

【０２６７】これは、書き込みコマンド信号に対応する
２つのデータ信号を保持して、その２つのデータ信号を
交互に読み出すことにより、メモリセルへのデータ信号
の書き込み処理が終了するまでの時間が長くなったとし
ても処理が行えるようにしているためである。したがっ
て、読み出し動作と書き込み動作との間隔であるリード
ライトサイクルを短縮することができる。

【０２６８】また、請求項７記載の発明によれば、前回
の書き込みコマンド信号に対応するアドレス信号を第一
アドレス保持部に保持しておき、前々回の書き込みコマ
ンド信号に対応するアドレス信号を第二アドレス保持部
に保持しておくことにより、書き込みコマンド直後にメ
モリセルに格納する必要がなく、二つ後の書き込みコマ
ンドのときにメモリセルに格納すれば良い。したがっ
て、比較的時間のかかるメモリセルへのデータの書き込
み終了を待つことなく、次の読み出しコマンドを取り込
むことが可能となる。

【０２６９】また、請求項８記載の発明によれば、アド
レス保持比較手段による比較結果がアドレス信号の同一
を示すときは、すなわち読み出しコマンド信号に対応す
るアドレス信号と前回の書き込みコマンド信号に対応す
るアドレス信号とが同一であることを示している。つま
り、リードコマンドに対応するデータ信号は第一又は第
二書き込みデータ保持手段に保持されているデータであ
る。したがって、メモリセルからデータを読み出すこと
なく、第一又は第二書き込みデータ保持手段からリード
コマンド信号に対応するデータ信号を出力することがで
きる。

【０２７０】請求項９記載の発明によれば、ページモー
ドであっても、前述した効果と同様の作用、効果が得ら
れる。請求項１０記載の発明によればページモードの書
き込みコマンド信号に対応するアドレス信号を次のペー
ジモードの書き込みコマンド信号又はページモードの終
了コマンド信号が取り込まれるまで保持しておくことに
より、ページモードの書き込みコマンド直後にデータを
メモリセルに格納する必要がなく、次のページモードの
書き込みコマンド又はページモードの終了コマンド信号
のときにデータをメモリセルに格納すれば良い。したが
って、比較的時間のかかるメモリセルへのデータの書き
込み終了を待つことなく、次のページモードの読み出し
コマンドを取り込むことが可能となる。

【０２７１】請求項１１記載の発明によれば、バンク毎
の制御が容易になる。請求項１２記載の発明によれば、
データバスとのインタフェースを入出力共通にした場
合、入出力データの衝突を容易に回避することができ
る。 （付記）以上、本発明をまとめると次の通りである。 （１）クロック信号に同期して動作する半導体記憶装置
において、取り込まれた書き込みコマンド信号に対応す
るアドレス信号を保持して、取り込まれる読み出しコマ
ンド信号に対応するアドレス信号と比較するアドレス保
持比較手段と、前記書き込みコマンド信号に対応するデ
ータ信号を保持する書き込みデータ保持手段とを含む構
成であり、前記アドレス保持比較手段の比較結果に応じ
て前記書き込みデータ保持手段に保持されているデータ
信号を前記読み出しコマンド信号に対応するデータ信号
として出力することを特徴とする半導体記憶装置。 （２）前記書き込みコマンド信号の取り込みタイミング
から、次のコマンド信号である読み出しコマンド信号の
取り込みタイミングまでの間隔は、前記書き込みコマン
ド信号の取り込みタイミングから、次のコマンド信号で
ある書き込みコマンド信号の取り込みタイミングまでの
間隔と同一とすることを特徴とする（１）記載の半導体
記憶装置。 （３）前記書き込みコマンド信号の取り込みタイミング
から、次のコマンド信号である読み出しコマンド信号の
取り込みタイミングまでの間隔は、センスアンプの動作
間隔に基づいた間隔であることを特徴とする（１）記載
の半導体記録装置。 （４）前記アドレス保持比較手段は、前記取り込まれた
書き込みコマンド信号に対応するアドレス信号を次に書
き込みコマンド信号が取り込まれるまで保持することを
特徴とする（１）ないし（３）のいずれか一項記載の半
導体記憶装置。 （５）前記アドレス保持比較手段は、前記取り込まれた
書き込みコマンド信号に対応するアドレス信号を、次に
前記書き込みコマンドのバンクと異なるバンクの読み出
しコマンド信号が取り込まれるまで保持することを特徴
とする（１）ないし（３）のいずれか一項記載の半導体
記憶装置。 （６）前記書き込みデータ保持手段は、前記アドレス保
持比較手段による比較結果がアドレス信号の同一を示す
とき、前記保持している書き込みコマンド信号に対応す
るデータを、前記読み出しコマンド信号に対応するデー
タ信号として出力することを特徴とする（１）ないし
（５）のいずれか一項記載の半導体記憶装置。 （７）前記書き込みデータ保持手段は、前記保持してい
る書き込みコマンド信号に対応するデータの一部に書き
込みを禁止するライトマスク機能が使用されていると
き、前記ライトマスク機能が使用されていないデータ部
分のみを前記読み出しコマンド信号に対応するデータ信
号として出力することを特徴とする（１）ないし（６）
のいずれか一項記載の半導体記憶装置。 （８）前記半導体記憶装置は、ロー及びコラムに対応し
て縦横に配列されるメモリセルと、ローアクセスされた
メモリセルのデータを保持するセンスアンプと、前記メ
モリセルとセンスアンプとの間でデータ転送を行うビッ
ト線と、ローアクセス命令に応じて所定時間後に内部プ
リチャージ信号を生成して前記ビット線をプリチャージ
するプリチャージ信号生成ユニットとを含むことを特徴
とする（１）ないし（７）いずれか一項記載の半導体記
憶装置。 （９）前記アドレス保持比較手段は、前記取り込まれた
書き込みコマンド信号に対応するアドレス信号を次に書
き込みコマンド信号が取り込まれるまで保持した後、前
記書き込みデータ保持手段に保持しているデータ信号を
そのアドレス信号に基づいて前記メモリセルに格納する
ことを特徴とする（８）記載の半導体記憶装置。 （１０）前記アドレス保持比較手段は、前記取り込まれ
た書き込みコマンド信号に対応するアドレス信号を次に
前記書き込みコマンドのバンクと異なるバンクの読み出
しコマンド信号が取り込まれるまで保持した後、前記書
き込みデータ保持手段に保持しているデータ信号をその
アドレス信号に基づいて前記メモリセルに格納すること
を特徴とする（８）記載の半導体記憶装置。 （１１）前記アドレス保持比較手段は、ページモードに
移行した場合、前記取り込まれた書き込みコマンド信号
に対応するアドレス信号及びデータ信号を保持し続け、
前記ページモードが終了した後、前記取り込まれた書き
込みコマンド信号に対応するアドレス信号を次に書き込
みコマンド信号が取り込まれたときに、前記書き込みデ
ータ保持手段に保持しているデータ信号をそのアドレス
信号に基づいて前記メモリセルに格納することを特徴と
する（９）記載の半導体記憶装置。 （１２）クロック信号に同期して動作する半導体記憶装
置において、取り込まれた複数の書き込みコマンド信号
に対応する複数のアドレス信号を保持して、取り込まれ
る読み出しコマンド信号に対応するアドレス信号と比較
するアドレス保持比較手段と、前記複数の書き込みコマ
ンド信号に対応する複数のデータ信号を保持する書き込
みデータ保持手段とを含む構成であり、前記アドレス保
持比較手段の比較結果に応じて前記書き込みデータ保持
手段に保持されているデータ信号を前記読み出しコマン
ド信号に対応するデータ信号として出力することを特徴
とする半導体記憶装置。 （１３）クロック信号に同期して動作する半導体記憶装
置において、取り込まれた２つの書き込みコマンド信号
に対応する２つのアドレス信号を保持して、取り込まれ
る読み出しコマンド信号に対応するアドレス信号と比較
するアドレス保持比較手段と、前記２つの書き込みコマ
ンド信号に対応する２つのデータ信号を保持する書き込
みデータ保持手段とを含む構成であり、前記アドレス保
持比較手段の比較結果に応じて前記書き込みデータ保持
手段に保持されているデータ信号を前記読み出しコマン
ド信号に対応するデータ信号として出力することを特徴
とする半導体記憶装置。 （１４）前記書き込みコマンド信号の取り込みタイミン
グから、次のコマンド信号である読み出しコマンド信号
の取り込みタイミングまでの間隔は、前記書き込みコマ
ンド信号の取り込みタイミングから、次のコマンド信号
である書き込みコマンド信号の取り込みタイミングまで
の間隔と同一とすることを特徴とする（１２）又は（１
３）記載の本導体記憶装置。 （１５）前記書き込みコマンド信号の取り込みタイミン
グから、次のコマンド信号である読み出しコマンド信号
の取り込みタイミングまでの間隔は、センスアンプの動
作間隔に基づいた間隔であることを特徴とする（１４）
記載の半導体記録装置。 （１６）前記アドレス保持比較手段は、前記複数の書き
込みコマンドに対応するＮ，Ｎ−１，・・・ ，１回前の書
き込みコマンド信号に対応するアドレス信号を保持する
第Ｎ，Ｎ−１，・・・ ，１アドレス保持部を有することを
特徴とする（１２）記載の半導体記憶装置。 （１７）前記アドレス保持比較手段は、前回の書き込み
コマンド信号に対応するアドレス信号を保持する第一ア
ドレス保持部と、前々回の書き込みコマンド信号に対応
するアドレス信号を保持する第二アドレス保持部とを有
することを特徴とする（１３）記載の半導体記憶装置。 （１８）前記書き込みデータ保持手段は、前回又は前々
回の書き込みコマンド信号のどちらか一方に対応するデ
ータ信号を保持する第一書き込みデータ保持手段と、前
回又は前々回の書き込みコマンド信号のうち第一書き込
みデータ保持手段に書き込まれている他方の書き込みコ
マンド信号に対応するデータ信号を保持する第二書き込
みデータ保持手段とを有し、前記アドレス保持比較手段
による比較結果がアドレス信号の同一を示すとき、前記
第一書き込みデータ保持手段又は第二書き込みデータ保
持手段のどちらか一方に保持している前回の書き込みコ
マンド信号に対応するデータを、前記読み出しコマンド
信号に対応するデータ信号として出力することを特徴と
する（１７）記載の半導体記憶装置。 （１９）前記半導体記憶装置は、ロー及びコラムに対応
して縦横に配列されるメモリセルと、ローアクセスされ
たメモリセルのデータを保持するセンスアンプと、前記
メモリセルとセンスアンプとの間でデータ転送を行うビ
ット線と、ローアクセス命令に応じて所定時間後に内部
プリチャージ信号を生成して前記ビット線をプリチャー
ジするプリチャージ信号生成ユニットとを含むことを特
徴とする（１２）ないし（１８）いずれか一項記載の半
導体記憶装置。 （２０）前記アドレス保持比較手段は、前記取り込まれ
た書き込みコマンド信号に対応するアドレス信号を２つ
の書き込みコマンド信号が取り込まれるまで保持した
後、前記第一又は第二書き込みデータ保持手段のどちら
か一方に保持している前々回の書き込みコマンド信号に
対応するデータ信号をそのアドレス信号に基づいて前記
メモリセルに格納することを特徴とする（１８）記載の
半導体記憶装置。 （２１）外部からのデータ入力に使用するインターフェ
ース手段と外部へのデータ出力に使用するインターフェ
ース手段とが同一であることを特徴とする（８），（１
２），又は（１３）記載の半導体記憶装置。 （２２）前記書き込みコマンド信号に応じて外部から入
力されるシリアルデータをシリアル・パラレル変換する
と共に、前記読み出しコマンド信号に応じて出力される
パラレルデータをパラレル・シリアル変換するデータ変
換器を含むことを特徴とする（８），（１２），又は
（１３）記載の半導体記憶装置。 （２３）前記書き込みコマンドはページモードの書き込
みコマンドであり、前記読み出しコマンドはページモー
ドの読み出しコマンドであることを特徴とする（１）な
いし（２２）のいずれか一項記載の半導体記憶装置。 （２４）前記アドレス保持比較手段は、次のページモー
ドの書き込みコマンド又はページモードの終了コマンド
が取り込まれるまで、前記取り込まれたページモードの
書き込みコマンドに対応するアドレス信号を保持するこ
とを特徴とする（１）ないし（２３）のいずれか一項記
載の半導体記憶装置。 （２５）前記データ保持手段は、半導体記憶装置内の複
数の各バンク毎に設けられていることを特徴とする
（１）ないし（２４）のいずれか一項記載の半導体記憶
装置。 （２６）ライトデータレイテンシーとリードデータレイ
テンシーとは異なることを特徴とする（１）又は（１
２）に記載の半導体記憶装置。

【０２７２】上記（１）記載の発明によれば、書き込み
コマンド信号に対応するアドレス信号及びデータ信号を
保持して、書き込みコマンド信号に対応するアドレス信
号と読み出しコマンド信号に対応するアドレス信号とを
比較することにより、書き込みコマンド直後にその書き
込みコマンドに対応したデータ信号を読み出しコマンド
により読み出す場合に対応できる。これは、書き込みコ
マンド信号に対応するアドレス信号と読み出しコマンド
信号に対応するアドレス信号との比較結果に基づいて、
保持されている書き込みコマンド信号に対応するデータ
信号を読み出しコマンドに対応するデータとして出力す
ることが出来るからである。したがって、読み出し動作
と書き込み動作との間隔であるリードライトサイクルを
短縮することができる。

【０２７３】また、上記（２）記載の発明によれば、コ
マンド信号の入力間隔が常に最小値で一定であり、読み
出しコマンド信号−読み出しコマンド信号，書き込みコ
マンド信号−書き込みコマンド信号，読み出しコマンド
信号−書き込みコマンド信号，及び書き込みコマンド信
号−読み出しコマンド信号の入力間隔が常に最小値で一
定である。したがって、読み出し動作と書き込み動作と
の間隔であるリードライトサイクルを短縮することが可
能である。

【０２７４】また、上記（３）記載の発明によれば、コ
マンド信号の入力間隔がセンスアンプの動作間隔に基づ
いた間隔であることにより、読み出しコマンド信号−読
み出しコマンド信号，書き込みコマンド信号−書き込み
コマンド信号，読み出しコマンド信号−書き込みコマン
ド信号，及び書き込みコマンド信号−読み出しコマンド
信号の入力間隔が常に最小値で一定である。これは、各
ステージ毎に内部処理が独立に行われるＦＣＲＡＭの特
徴を利用するものであり、処理時間が一番長くかかるス
テージの時間をコマンド信号の入力間隔の最小値をみな
すことができる。したがって、処理時間が一番長いセン
スアンプの動作間隔までコマンド信号の入力間隔を詰め
ることができる。

【０２７５】また、上記（４）記載の発明によれば、書
き込みコマンド信号に対応するアドレス信号を次の書き
込みコマンド信号が取り込まれるまで保持しておくこと
により、書き込みコマンド直後にメモリセルに格納する
必要がなく、次の書き込みコマンドのときにメモリセル
に格納すれば良い。したがって、比較的時間のかかるメ
モリセルへのデータの書き込み終了を待つことなく、次
の読み出しコマンドを取り込むことが可能となる。

【０２７６】また、上記（５）記載の発明によれば、書
き込みコマンド信号に対応するアドレス信号を次に前記
書き込みコマンドのバンクと異なるバンクの読み出しコ
マンド信号が取り込まれるまで保持しておくことによ
り、書き込みコマンド直後にメモリセルに格納する必要
がない。したがって、比較的時間のかかるメモリセルへ
のデータの書き込み終了を待つことなく、次の読み出し
コマンドを取り込むことが可能となる。

【０２７７】また、上記（６）記載の発明によれば、ア
ドレス保持比較手段による比較結果がアドレス信号の同
一を示すときは、すなわち書き込みコマンド信号に対応
するアドレス信号と読み出しコマンド信号に対応するア
ドレス信号とが同一であることを示している。つまり、
リードコマンドに対応するデータ信号は書き込みデータ
保持手段に保持されているデータである。したがって、
メモリセルからデータを読み出すことなく、書き込みデ
ータ保持手段からリードコマンド信号に対応するデータ
信号を出力することができる。

【０２７８】また、上記（７）記載の発明によれば、ラ
イトマスク機能が使用されているデータ部分がある場
合、書き込みデータ保持手段により保持している書き込
みコマンド信号に対応するデータの内、ライトマスク機
能が使用されていないデータ部分のみを前記読み出しコ
マンド信号に対応するデータ信号として出力することに
より、ライトマスク機能を使用するときもライトコマン
ド信号による書き込み処理の終了を待たずにリードコマ
ンド信号による読み出し処理を開始できる。

【０２７９】また、上記（８）記載の発明によれば、メ
モリセルと、センスアンプと、ビット線と、プリチャー
ジ信号生成ユニットとを含む構成である半導体記憶装置
において、本発明を適用できる。また、上記（９）記載
の発明によれば、取り込まれた書き込みコマンド信号に
対応するアドレス信号を次の書き込みコマンド信号が取
り込まれるまで保持しておくことにより、書き込みコマ
ンド直後にメモリセルに格納する必要がなく、次の書き
込みコマンドのときに書き込みデータ保持手段に保持し
ているデータ信号をそのアドレス信号に基づいてメモリ
セルに格納すれば良い。したがって、比較的時間のかか
るメモリセルへのデータの書き込み終了を待つことな
く、次の読み出しコマンドを取り込むことが可能とな
る。

【０２８０】また、上記（１０）記載の発明によれば、
取り込まれた書き込みコマンド信号に対応するアドレス
信号を次に前記書き込みコマンドのバンクと異なるバン
クの読み出しコマンド信号が取り込まれるまで保持して
おくことにより、書き込みコマンド直後にメモリセルに
格納する必要がない。したがって、比較的時間のかかる
メモリセルへのデータの書き込み終了を待つことなく、
次の読み出しコマンドを取り込むことが可能となる。

【０２８１】また、上記（１１）記載の発明によれば、
ページモードに移行した場合、取り込まれた書き込みコ
マンド信号に対応するアドレス信号及びデータ信号を保
持し続けることにより、ページモード終了後、取り込ま
れた書き込みコマンド信号に対応するアドレス信号を次
に書き込みコマンド信号が取り込まれたときに、書き込
みデータ保持手段に保持しているデータ信号をそのアド
レス信号に基づいてメモリセルに格納することができ
る。したがって、途中でページモードに移行したとして
もライトコマンド信号によるメモリセルへの書き込み処
理の終了を待たずにページモードの処理を開始できる。

【０２８２】また、上記（１２）記載の発明によれば、
書き込みコマンド信号に対応する複数のアドレス信号及
び複数のデータ信号を保持して、書き込みコマンド信号
に対応するアドレス信号と読み出しコマンド信号に対応
するアドレス信号とを比較することにより、書き込みコ
マンド直後にその書き込みコマンドに対応したデータ信
号を読み出しコマンドにより読み出す場合に対応でき
る。これは、書き込みコマンド信号に対応するアドレス
信号と読み出しコマンド信号に対応するアドレス信号と
の比較結果に基づいて、保持されている書き込みコマン
ド信号に対応するデータ信号を読み出しコマンドに対応
するデータとして出力することが出来るからである。

【０２８３】また、書き込みコマンド信号に対応する複
数のアドレス信号及び複数のデータ信号を保持すること
により、書き込みコマンド信号が取り込まれてから実際
にメモリセルへのデータ信号の書き込み処理が終了する
までの時間が長くなったとしても、書き込みコマンド直
後にその書き込みコマンドに対応したデータ信号を読み
出しコマンドにより読み出すことが可能となる。

【０２８４】また、上記（１３）記載の発明によれば、
書き込みコマンド信号に対応する２つのアドレス信号及
び２つのデータ信号を保持して、書き込みコマンド信号
に対応するアドレス信号と読み出しコマンド信号に対応
するアドレス信号とを比較することにより、書き込みコ
マンド直後にその書き込みコマンドに対応したデータ信
号を読み出しコマンドにより読み出す場合に対応でき
る。これは、書き込みコマンド信号に対応するアドレス
信号と読み出しコマンド信号に対応するアドレス信号と
の比較結果に基づいて、保持されている書き込みコマン
ド信号に対応するデータ信号を読み出しコマンドに対応
するデータとして出力することが出来るからである。

【０２８５】また、書き込みコマンド信号に対応する２
つのアドレス信号及び２つのデータ信号を保持すること
により、書き込みコマンド信号が取り込まれてから実際
にメモリセルへのデータ信号の書き込み処理が終了する
までの時間が長くなったとしても、書き込みコマンド直
後にその書き込みコマンドに対応したデータ信号を読み
出しコマンドにより読み出すことがが可能となる。

【０２８６】これは、書き込みコマンド信号に対応する
２つのデータ信号を保持して、その２つのデータ信号を
交互に読み出すことにより、メモリセルへのデータ信号
の書き込み処理が終了するまでの時間が長くなったとし
ても処理が行えるようにしているためである。したがっ
て、読み出し動作と書き込み動作との間隔であるリード
ライトサイクルを短縮することができる。

【０２８７】また、上記（１４）記載の発明によれば、
コマンド信号の入力間隔が常に最小値で一定であり、読
み出しコマンド信号−読み出しコマンド信号，書き込み
コマンド信号−書き込みコマンド信号，読み出しコマン
ド信号−書き込みコマンド信号，及び書き込みコマンド
信号−読み出しコマンド信号の入力間隔が常に最小値で
一定である。したがって、読み出し動作と書き込み動作
との間隔であるリードライトサイクルを短縮することが
可能である。

【０２８８】また、上記（１５）記載の発明によれば、
コマンド信号の入力間隔がセンスアンプの動作間隔に基
づいた間隔であることにより、読み出しコマンド信号−
読み出しコマンド信号，書き込みコマンド信号−書き込
みコマンド信号，読み出しコマンド信号−書き込みコマ
ンド信号，及び書き込みコマンド信号−読み出しコマン
ド信号の入力間隔が常に最小値で一定である。これは、
各ステージ毎に内部処理が独立に行われるＦＣＲＡＭの
特徴を利用するものであり、処理時間が一番長くかかる
ステージの時間をコマンド信号の入力間隔の最小値をみ
なすことができる。したがって、処理時間が一番長いセ
ンスアンプの動作間隔までコマンド信号の入力間隔を詰
めることができる。

【０２８９】また、上記（１６）記載の発明によれば、
前記アドレス保持比較手段は、前記複数の書き込みコマ
ンドに対応するＮ，Ｎ−１，・・・ ，１回前の書き込みコ
マンド信号に対応するアドレス信号を保持する第Ｎ，Ｎ
−１，・・・ ，１アドレス保持部を有することにより、書
き込みコマンド直後にメモリセルに格納する必要がな
く、Ｎ回後の書き込みコマンドのときにメモリセルに格
納すれば良い。したがって、比較的時間のかかるメモリ
セルへのデータの書き込み終了を待つことなく、次の読
み出しコマンドを取り込むことが可能となる。

【０２９０】また、上記（１７）記載の発明によれば、
前回の書き込みコマンド信号に対応するアドレス信号を
第一アドレス保持部に保持しておき、前々回の書き込み
コマンド信号に対応するアドレス信号を第二アドレス保
持部に保持しておくことにより、書き込みコマンド直後
にメモリセルに格納する必要がなく、二つ後の書き込み
コマンドのときにメモリセルに格納すれば良い。したが
って、比較的時間のかかるメモリセルへのデータの書き
込み終了を待つことなく、次の読み出しコマンドを取り
込むことが可能となる。

【０２９１】また、上記（１８）記載の発明によれば、
アドレス保持比較手段による比較結果がアドレス信号の
同一を示すときは、すなわち読み出しコマンド信号に対
応するアドレス信号と前回の書き込みコマンド信号に対
応するアドレス信号とが同一であることを示している。
つまり、リードコマンドに対応するデータ信号は第一又
は第二書き込みデータ保持手段に保持されているデータ
である。したがって、メモリセルからデータを読み出す
ことなく、第一又は第二書き込みデータ保持手段からリ
ードコマンド信号に対応するデータ信号を出力すること
ができる。

【０２９２】また、上記（１９）記載の発明によれば、
メモリセルと、センスアンプと、ビット線と、プリチャ
ージ信号生成ユニットとを含む構成である半導体記憶装
置において、本発明を適用できる。また、上記（２０）
記載の発明によれば、取り込まれた書き込みコマンド信
号に対応するアドレス信号を２つ後の書き込みコマンド
信号が取り込まれるまで保持しておくことにより、書き
込みコマンド直後にメモリセルに格納する必要がなく、
２つ後の書き込みコマンドのときに第一又は第二書き込
みデータ保持手段のどちらか一方に保持しているデータ
信号をそのアドレス信号に基づいてメモリセルに格納す
れば良い。したがって、比較的時間のかかるメモリセル
へのデータの書き込み終了を待つことなく、次の読み出
しコマンドを取り込むことが可能となる。

【０２９３】また、上記（２１）記載の発明によれば、
外部からのデータ入力に使用するインターフェース手段
と外部へのデータ出力に使用するインターフェース手段
とを同一とすることにより、インターフェース手段の節
約ができる。また、上記（２２）記載の発明によれば、
データ変換器を設けることにより、複数のデータをパラ
レルで読み出し、シリアルデータに変換して半導体記憶
装置の外部に出力することで、連続した途切れのないデ
ータ出力が可能となる。

【０２９４】また、上記（２３）記載の発明によれば、
ページモードであっても、前述した効果と同様の作用、
効果が得られる。上記（２４）記載の発明によればペー
ジモードの書き込みコマンド信号に対応するアドレス信
号を次のページモードの書き込みコマンド信号又はペー
ジモードの終了コマンド信号が取り込まれるまで保持し
ておくことにより、ページモードの書き込みコマンド直
後にデータをメモリセルに格納する必要がなく、次のペ
ージモードの書き込みコマンド又はページモードの終了
コマンド信号のときにデータをメモリセルに格納すれば
良い。したがって、比較的時間のかかるメモリセルへの
データの書き込み終了を待つことなく、次のページモー
ドの読み出しコマンドを取り込むことが可能となる。

【０２９５】上記（２５）記載の発明によれば、バンク
毎の制御が容易になる。上記（２６）記載の発明によれ
ば、データバスとのインタフェースを入出力共通にした
場合、入出力データの衝突を容易に回避することができ
る。

【図面の簡単な説明】

【図１】ＦＣＲＡＭのメモリセル周辺の回路構成の一例
を示す回路図である。

【図２】図１に示すメモリセル周辺の回路を有するＦＣ
ＲＡＭのデータ読み出し動作を示すタイミングチャート
である。

【図３】半導体記憶装置の読み出し動作と書き込み動作
とを交互に連続して実行する動作を示す一例のタイミン
グチャートである。

【図４】本発明の半導体記憶装置の読み出し動作と書き
込み動作とを交互に連続して実行する動作を示す一例の
タイミングチャートである。

【図５】本発明の本導体記憶装置の第一実施例のブロッ
ク図である。

【図６】第一実施例における半導体記憶装置のライト連
続動作時の一例の動作タイミング図である。

【図７】第一実施例における半導体記憶装置のライト・
リード・リード・ライト連続動作時の一例の動作タイミ
ング図である。

【図８】第一実施例における半導体記憶装置のライト・
リード・リード・ライト連続動作時の一例の動作タイミ
ング図である。

【図９】第一実施例における半導体記憶装置のライト・
リード・リード・ライト連続動作時の一例の動作タイミ
ング図である。

【図１０】第一実施例における半導体記憶装置のライト
（ライトマスク）・リード・リード・ライト連続動作時
の一例の動作タイミング図である。

【図１１】第一実施例における半導体記憶装置のライト
・ライト（ページモードライト）・ライト連続動作時の
一例の動作タイミング図である。

【図１２】本発明の半導体記憶装置の第二実施例のブロ
ック図である。

【図１３】第二実施例における半導体記憶装置のライト
連続動作時の一例の動作タイミング図である。

【図１４】第二実施例における半導体記憶装置のライト
・リード・ライト・リード連続動作時の一例の動作タイ
ミング図である。

【図１５】第二実施例における半導体記憶装置のライト
・リード・ライト・リード連続動作時の一例の動作タイ
ミング図である。

【図１６】本発明の半導体記憶装置の第三実施例のブロ
ック図である。

【図１７】第三実施例における半導体記憶装置のライト
連続動作時の一例の動作タイミング図である。

【図１８】第一実施例における半導体記憶装置のページ
モードライト連続動作時の一例の動作タイミング図であ
る。

【図１９】第一実施例における半導体記憶装置のページ
モードライト・ページモードリード連続動作時の一例の
動作タイミング図である。

【図２０】第一実施例における半導体記憶装置のページ
モードライト・ページモードリード連続動作時の一例の
動作タイミング図である。

【図２１】第二実施例における半導体記憶装置のページ
モードライト連続動作時の一例の動作タイミング図であ
る。

【図２２】第二実施例における半導体記憶装置のページ
モードライト・ページモードリード連続動作時の一例の
動作タイミング図である。

【図２３】第二実施例における半導体記憶装置のページ
モードライト・ページモードリード連続動作時の一例の
動作タイミング図である。

【図２４】第三実施例における半導体記憶装置のページ
モードライト連続動作時の一例の動作タイミング図であ
る。

【図２５】第三実施例における半導体記憶装置のページ
モードライト・ページモードリード連続動作時の一例の
動作タイミング図である。

【図２６】第三実施例における半導体記憶装置のページ
モードライト・ページモードリード連続動作時の一例の
動作タイミング図である。

【図２７】第一実施例における半導体記憶装置で５でラ
イトデータレイテンシーとリードデータレイテンシーと
が等しい場合においてライト、リード、リード及びライ
トを連続して処理する場合のタイミング図である。

【図２８】第一実施例における半導体記憶装置でリード
データレイテンシー（ＣＬ）が２でライトデータレイテ
ンシー（ＷＬ）が１の場合（ＷＬ＝ＣＬ−１）ライト、
リード、リード及びライトを連続して処理する場合のタ
イミング図である。

【図２９】第三実施例における半導体記憶装置において
ライトデータレイテンシーとリードデータレイテンシー
が共に３の場合において、ページモードライトコマンド
とページモードリードコマンドを連続処理する場合のタ
イミング図である。

【図３０】図３０は、ライトデータレイテンシーは２で
リードデータレイテンシーは３の場合における図２９に
対応するシーケンスを示すタイミング図である

【図３１】データ入出力バッファに共通のバスを設けた
構成を示すブロック図である。

【図３２】ライトデータレイテンシーが１でリードデー
タレイテンシーが３の場合における図２９、図３０に相
当するシーケンスを示すタイミング図である。

【符号の説明】

１ クロックバッファ ２ コマンドデコーダ ３ コントロール信号バッファ ４ ローアドレスバッファ ５ コラムアドレスバッファ ６，７ アドレスラッチ＆比較器 ８ モードレジスタ ９ データレイテンシーカウンタ １０，１２ データ変換器 １１ データ入力バッファ １３ データ出力バッファ １４ バンク（０）用回路 １５ バンク（１）用回路 １６ ＲＡＳ生成ユニット １７ ＰＲＥ生成ユニット １８，２６ コントロールユニット １９ ブロックデコーダ ２０−１，２０−２ プリデコーダ ２１ ワードデコーダ ２２ １／４デコーダ ２３ ＢＬＴデコーダ ２４ Ｓ／Ａ生成ユニット ２５ コラムデコ−タ ２７ リードライトバッファ ２８，３２，３３，３７ ライトデータバッファ ２９ コア回路 ３０，３１ ダブルアドレスラッチ＆比較器 ３５，３６ トリプルアドレスラッチ＆比較器

Claims (12)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期して動作する半導体
   記憶装置において、取り込まれた書き込みコマンド信号
   に対応するアドレス信号を保持して、取り込まれる読み
   出しコマンド信号に対応するアドレス信号と比較するア
   ドレス保持比較手段と、 前記書き込みコマンド信号に対応するデータ信号を保持
   する書き込みデータ保持手段とを含む構成であり、 前記アドレス保持比較手段の比較結果に応じて前記書き
   込みデータ保持手段に保持されているデータ信号を前記
   読み出しコマンド信号に対応するデータ信号として出力
   することを特徴とする半導体記憶装置。
2. 【請求項２】 前記書き込みコマンド信号の取り込みタ
   イミングから、次のコマンド信号である読み出しコマン
   ド信号の取り込みタイミングまでの間隔は、前記書き込
   みコマンド信号の取り込みタイミングから、次のコマン
   ド信号である書き込みコマンド信号の取り込みタイミン
   グまでの間隔と同一とすることを特徴とする請求項１記
   載の半導体記憶装置。
3. 【請求項３】 前記書き込みデータ保持手段は、前記ア
   ドレス保持比較手段による比較結果がアドレス信号の同
   一を示すとき、前記保持している書き込みコマンド信号
   に対応するデータを、前記読み出しコマンド信号に対応
   するデータ信号として出力することを特徴とする請求項
   １又は２記載の半導体記憶装置。
4. 【請求項４】 前記書き込みデータ保持手段は、前記保
   持している書き込みコマンド信号に対応するデータの一
   部に書き込みを禁止するライトマスク機能が使用されて
   いるとき、前記ライトマスク機能が使用されていないデ
   ータ部分のみを前記読み出しコマンド信号に対応するデ
   ータ信号として出力することを特徴とする請求項１ない
   し３のいずれか一項記載の半導体記憶装置。
5. 【請求項５】 クロック信号に同期して動作する半導体
   記憶装置において、 取り込まれた複数の書き込みコマンド信号に対応する複
   数のアドレス信号を保持して、取り込まれる読み出しコ
   マンド信号に対応するアドレス信号と比較するアドレス
   保持比較手段と、 前記複数の書き込みコマンド信号に対応する複数のデー
   タ信号を保持する書き込みデータ保持手段とを含む構成
   であり、 前記アドレス保持比較手段の比較結果に応じて前記書き
   込みデータ保持手段に保持されているデータ信号を前記
   読み出しコマンド信号に対応するデータ信号として出力
   することを特徴とする半導体記憶装置。
6. 【請求項６】 クロック信号に同期して動作する半導体
   記憶装置において、 取り込まれた２つの書き込みコマンド信号に対応する２
   つのアドレス信号を保持して、取り込まれる読み出しコ
   マンド信号に対応するアドレス信号と比較するアドレス
   保持比較手段と、 前記２つの書き込みコマンド信号に対応する２つのデー
   タ信号を保持する書き込みデータ保持手段とを含む構成
   であり、 前記アドレス保持比較手段の比較結果に応じて前記書き
   込みデータ保持手段に保持されているデータ信号を前記
   読み出しコマンド信号に対応するデータ信号として出力
   することを特徴とする半導体記憶装置。
7. 【請求項７】 前記アドレス保持比較手段は、前回の書
   き込みコマンド信号に対応するアドレス信号を保持する
   第一アドレス保持部と、 前々回の書き込みコマンド信号に対応するアドレス信号
   を保持する第二アドレス保持部とを有することを特徴と
   する請求項６記載の半導体記憶装置。
8. 【請求項８】 前記書き込みデータ保持手段は、前回又
   は前々回の書き込みコマンド信号のどちらか一方に対応
   するデータ信号を保持する第一書き込みデータ保持手段
   と、 前回又は前々回の書き込みコマンド信号のうち第一書き
   込みデータ保持手段に書き込まれている他方の書き込み
   コマンド信号に対応するデータ信号を保持する第二書き
   込みデータ保持手段とを有し、 前記アドレス保持比較手段による比較結果がアドレス信
   号の同一を示すとき、前記第一書き込みデータ保持手段
   又は第二書き込みデータ保持手段のどちらか一方に保持
   している前回の書き込みコマンド信号に対応するデータ
   を、前記読み出しコマンド信号に対応するデータ信号と
   して出力することを特徴とする請求項７記載の半導体記
   憶装置。
9. 【請求項９】 前記書き込みコマンドはページモードの
   書き込みコマンドであり、前記読み出しコマンドはペー
   ジモードの読み出しコマンドであることを特徴とする請
   求項１ないし８のいずれか一項記載の半導体記憶装置。
10. 【請求項１０】 前記アドレス保持比較手段は、次のペ
    ージモードの書き込みコマンド又はページモードの終了
    コマンドが取り込まれるまで、前記取り込まれたページ
    モードの書き込みコマンドに対応するアドレス信号を保
    持することを特徴とする請求項１ないし９のいずれか一
    項記載の半導体記憶装置。
11. 【請求項１１】 前記データ保持手段は、半導体記憶装
    置内の複数の各バンク毎に設けられていることを特徴と
    する請求項１ないし１０のいずれか一項記載の半導体記
    憶装置。
12. 【請求項１２】 ライトデータレイテンシーとリードデ
    ータレイテンシーとは異なることを特徴とする請求項１
    又は５に記載の半導体記憶装置。