CN107025922A - 半导体存储器器件 - Google Patents

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Abstract

一种堆栈存储器，包括：基础芯片；存储器芯片，叠置在所述基础芯片上方；以及过孔，提供在基础芯片和存储器芯片之间。基础芯片具有外部接口电路和迟写入控制电路。外部接口电路从外部接收写入数据或向外部传送读取数据。迟写入控制电路至少具有存储通过所述外部接口电路从外部提供的写入数据的寄存器。存储器芯片具有：存储器单元阵列；和迟写入控制电路，迟写入控制电路至少具有存储通过所述第一过孔从上述寄存器提供的写入数据的寄存器。

Description

半导体存储器器件
相关申请的交叉引用
于2016年1月6日提交的日本专利申请No.2016-000976的公开内容，包括说明书、附图和摘要，通过引用全部合并于本文中。
技术领域
本发明涉及一种半导体存储器器件，且例如涉及一种适合于减少在用于写入数据的命令和用于读取数据的命令之间切换所需的不必要总线周期的半导体存储器器件。
背景技术
一般来说，在半导体存储器器件中，通过有意延迟数据的写入时延，可以一致地对准写入时延的长度和读取时延的长度。通过这样的一致对准，可以在用于共同传播要读取的数据和要写入的数据的数据线或接口电路上，消除不传播数据的时段(空周期的数目)。因此，能够降低在用于写入数据的命令和用于读取数据的命令之间切换所需的总线周期的数目(总线转变时段)。因此，可以提高半导体存储器器件的处理性能。
例如，日本未审专利申请公开No.2007-66517公开了一种关于用于有意延迟数据的写入时延的迟写入(经延迟的写入)的技术。
发明内容
近年来，随着处理器的处理性能提高，也要求提高半导体存储器器件的处理性能。通过形成其中将多个存储器芯片叠置在基础芯片上并且多个存储器单元可同时访问的配置，进行了具有改善的处理性能的半导体存储器器件的研究。具有这种配置的半导体存储器器件以下将被称作堆栈存储器。
堆栈存储器的基础芯片具有多个外部接口电路和多个内部接口电路。外部接口电路从主芯片接收数据或者向主芯片传送数据，而内部接口电路从存储器芯片接收数据或者向存储器芯片传送数据。为了防止接口电路的增加，外部接口电路和内部接口电路通常被共同用来传送读取数据和传送写入数据。
即使通过简单地将日本未审专利申请公开No.2007-66517公开的迟写入配置应用到堆栈存储器的全部存储器芯片，将在整个堆栈存储器中的写入时延的长度和读取时延的长度一致对准，也必需调整命令之间的间隔以避免读取数据和写入数据在内部接口电路中的冲突。如果进行这样的调整，则在单个存储器芯片中的写入时延的长度和读取时延的长度没有一致的对准。这导致了总线转换时段变长的问题。
通过本发明的说明书和附图的描述，任何其他的目的和新颖特征将变得明显。
根据一个实施例，提供一种半导体存储器器件，该半导体存储器器件包括：基础芯片；第一存储器芯片；以及第一过孔，提供在所述基础芯片和所述第一存储器芯片之间且用来传送读取数据和写入数据。所述基础芯片具有：外部接口电路，从外部接收写入数据或向外部传送读取数据；以及第一迟写入控制电路，其至少具有第一寄存器，所述第一寄存器存储通过所述外部接口电路从外部提供的写入数据。所述第一存储器芯片具有：存储器单元阵列，具有布置成阵列的多个存储器单元；以及第二迟写入控制电路，至少具有第二寄存器并且将从所述第二寄存器输出的写入数据写入到用于写入的目标存储器单元，所述第二寄存器存储通过所述第一过孔从所述第一寄存器提供的写入数据。
根据一个实施例，通过减少在用于写入数据的命令和用于读取数据的命令之间切换所需的不必要的总线周期，可以提供一种具有改善的处理性能的半导体存储器器件。
附图说明
图1是示意性示出根据第一实施例的堆栈存储器的叠置结构的图。
图2A是示出图1所示的堆栈存储器的基础芯片侧的配置例子的框图。
图2B是示出图1所示的堆栈存储器的存储器芯片侧的一部分的配置例子的框图。
图3是示出图1所示的堆栈存储器的操作的时序图。
图4是示意性示出根据第二实施例的堆栈存储器的叠置结构的图。
图5A是示出图4所示的堆栈存储器的基础芯片侧的配置例子的框图。
图5B是示出图4所示的堆栈存储器的存储器芯片侧的一部分的配置例子的框图。
图6是示出图4所示的堆栈存储器的操作的时序图。
图7是示意性示出图4所示的堆栈存储器的改型的叠置结构的图。
图8是示意性示出根据第三实施例的堆栈存储器的叠置结构的图。
图9A是示出图8所示的堆栈存储器的基础芯片侧的配置例子的框图。
图9B是示出图8所示的堆栈存储器的存储器芯片侧的一部分的配置例子的框图。
图10是示意性示出根据第四实施例的堆栈存储器的叠置结构的图。
图11A是示出图10所示的堆栈存储器的基础芯片侧的配置例子的框图。
图11B是示出图10所示的堆栈存储器的存储器芯片侧的一部分的配置例子的框图。
图12是示出图10所示的堆栈存储器的操作的时序图。
图13是示出根据在达到实施例之前的构思的半导体存储器器件的配置例子的框图。
图14是示出图13所示的半导体存储器器件的操作的时序图。
图15是示意性示出根据在达到实施例之前的构思的堆栈存储器的叠置结构的图。
图16是示出图15所示的堆栈存储器的一部分的配置例子的框图。
图17是示出图15所示的堆栈存储器的操作的时序图。
具体实施方式
现在将参考附图来描述优选实施例。附图以简单形式制出，因此不应被错误理解为可以基于附图来限定优选实施例的技术范围。相同的构成元件通过相同的附图标记来表示，且不再重复描述。
在以下的实施例中，为了方便起见，必要时将分成多个部分或优选实施例进行描述，然而，除非另外指明，否则这些部分或实施例并非相互独立，而是一个部分或实施例是另一个部分或实施例的整体或部分的改型、细节、补充解释等。此外，在以下的优选实施例中，当提到部件的数目(包括数量、数值、量、范围等)时，除非另外指明和/或除非原则上明确限于此，否则本发明不限于特定数目而是可以使用大于或小于特定数目的数目。
在以下优选实施例中，组成部件(包括操作步骤)并非总是必须的，除非另外指明和/或原则上显然是必须的。类似地，在以下优选实施例中，当提到组成部件的形状、位置关系等时，旨在包括与其基本类似或相似的形状、位置关系等，除非另外指明和/或原则上显然不需要。这也同样适用于上述的数目(包括数量、数值、量、范围)。
<发明人的现有技术研究>
在具体描述根据第一实施例的半导体存储器器件之前，现在将对本发明人预先研究的半导体存储器器件7进行描述。
(根据在达成实施例之前的构思的半导体存储器器件50)
图13是示出根据在达成优选实施例之前的构思的半导体存储器器件50的配置例子的框图。图14是示出图13所示的半导体存储器器件50的操作的时序图。
在本实施例中，针对每个通道提供四个存储体，针对迟写入提供两级FIFO，且突发长度是两个周期长度。采用了双数据速率(DDR)。
在本实施例中，tRC表示连续访问同一存储体所需要的间隔，tRRD表示在读取之后用于读取不同存储体所需要的间隔，tWRD表示在写入之后用于读取不同存储体所需要的间隔，tRWD表示在读取之后用于写入不同存储体所需要的间隔。在图14所示的例子中，tRC具有四个周期，tRRD具有一个周期，tWRD具有一个周期，tRWD具有两个周期。
在图14中，N是自然数且表示用于同一存储体的写入命令的顺序，而WA0(N)表示针对存储体0的第N次的写入地址。WA0(N+1)表示针对存储体0的第N+1次的写入地址。WD0(N)表示针对存储体0的第N次的写入地址所对应的写入数据。WD0(N+1)表示针对存储体0的第N+1次的写入地址的写入数据。RA1、RA2和RA3表示分别针对存储体1、存储体2和存储体3的读取地址。RD1、RD2和RD3分别表示针对RA1、RA2和RA3的读取数据。
如图13所示，半导体存储器器件50包括在芯片7上的接口电路71和72、存储体75_0至75_3(存储体0至3)、总线73和74、命令译码器(CMD DEC)36。存储体75_0至75_3中的每个存储体此后也将被简称为存储体75。
接口电路72是用于从设置在芯片7外部的电路(例如主机芯片)接收数据DQ/向设置在芯片7外部的电路(例如主机芯片)发送数据DQ的电路。
具体来说，接口电路72具有输入缓冲器722、锁存电路724、锁存电路723和输出缓冲器721。输入缓冲器722驱动从芯片7外部提供的写入数据DQ。锁存电路724将输入缓冲器722驱动的写入数据DQ锁存。锁存电路723锁存从存储器单元阵列751读取的读取数据DQ。输出缓冲器721驱动由锁存电路723锁存的读取数据DQ，并且将其输出到芯片7的外部。
接口电路71接收例如在写入或读取数据时、从芯片7的外部提供的时钟信号CLK、存储体地址信号BA、地址信号ADD和命令信号CMD。
具体来说，接口电路71具有输入缓冲器711、输入缓冲器712、锁存电路715、输入缓冲器713、锁存电路716、输入缓冲器714和锁存电路717。缓冲器711驱动从芯片7的外部提供的时钟信号CLK。缓冲器712驱动从芯片7的外部提供的存储体地址信号BA。电路715锁存由输入缓冲器712驱动的存储体地址信号。缓冲器713驱动从芯片7的外部提供的地址信号ADD。电路716锁存由输入缓冲器713驱动的地址信号ADD。缓冲器714驱动从芯片7的外部提供的命令信号CMD。电路711锁存由输入缓冲器714驱动的命令信号CMD。
地址总线73提供在接口电路71和存储体75_0至75_3之间。命令译码器76对通过接口电路71接收到的命令信号CMD进行译码。
数据总线74提供在接口电路72和存储体75_0至75_3之间。数据总线74由用于传播读取数据的数据总线741和用于传播写入数据的数据总线742形成。
存储体75_0至75_3中的每个存储体包括：具有布置成矩阵的多个存储器单元的存储器单元阵列751；用于对地址信号进行译码的地址译码器752；对从存储器单元读取的数据进行放大和输出的放大器753；以及有意延迟写入数据的迟写入控制电路LW75。
具体来说，迟写入控制电路LW75具有寄存器RGA1和RGA2、选择器SL21、寄存器RG21、比较器CP21、寄存器RG22、寄存器RGD1和RGD2以及选择器SL22。
寄存器RGA1存储在写入数据时从外部提供的地址信号ADD。寄存器RGA2存储从寄存器RGA1输出的地址信号ADD。也就是说，在写入数据时，地址信号ADD被寄存器RGA1和RGA2有意延迟。
选择器SL21在写入数据时对从寄存器RG2输出的地址信号ADD进行选择和输出，并且在读取数据时直接选择和输出通过地址总线73提供的地址信号ADD。寄存器RG21存储从选择器SL21输出的地址信号ADD。寄存器RG22存储由命令译码器76译码的命令信号CMD。
寄存器RGD1存储在写入数据时从外部提供的数据DQ。寄存器RGD2存储从寄存器RGD1输出的数据DQ。也就是说，在写入数据时从外部提供的数据DQ被寄存器RGD1和RGD2所延迟。
在存储器单元阵列751中，在写入数据时，数据被写入到与地址信号ADD指定的地址相对应的存储器单元中，并且在读取数据时，数据被从与地址信号ADD指定的地址对应的存储器单元读取。
在这种情况下，数据写入通过寄存器RGA1和RGA2以及寄存器RGD1和RGD2被有意延迟(也就是说，通过有意延迟数据的写入时延)，由此将数据的写入时延和读取时延一致对准(如从图14所见，写入时延tWL的长度和读取时延tRL的长度被一致对准)。结果，可以减少在读取数据和写入数据共同使用的数据线或接口电路上不传播数据的时段(空闲周期的数目)。由此，可以降低在用于写入数据的命令和用于读取数据的命令之间切换所需要的总线周期的数目(总线转变时段)。结果，可以提高半导体存储器器件50的处理性能。
比较器CP21比较通过地址总线73提供的用于读取的地址信号ADD和存储在寄存器RGA1和RGA2中的用于写入的地址信号ADD，并且输出比较结果。
例如，当在通过地址总线73提供的用于读取的地址信号ADD和存储在寄存器RGA1中用于写入的地址信号ADD之间一致时，比较器CP21输出值“1”作为比较结果。当在通过总线73提供的用于读取的地址信号ADD和存储在寄存器RGA2中用于写入的地址信号ADD之间一致时，比较器CP21输出值“2”作为比较结果。当在通过地址总线73提供的用于读取的地址信号ADD和存储在寄存器RGA1和RGA2中用于写入的地址信号ADD之间不一致时，比较器CP21输出值“0”作为比较结果。
选择器SL22基于比较器CP21的比较结果来选择并输出在从存储器单元阵列751读取的数据DQ和在寄存器RGD1和RGD2中存储的数据DQ中的任一个。
例如，当比较器CP21输出值“0”作为比较结果时，选择器SL22选择并输出从存储器单元阵列751读取的数据DQ。当比较器CP21输出值“1”作为比较结果时，选择器SL22选择并输出在写入到存储器单元阵列751之前存储在寄存器RGD1中的数据DQ。当比较器CP21输出值2作为比较结果时，选择器SL22选择并输出在写入到存储器单元751之前存储在寄存器RGD2中的数据DQ。
在写入命令被输入之后，在写入数据被写入到存储器单元阵列751之前，读取命令可以被输入给具有相同地址的存储器单元。在这种情况下，在被写入到存储器单元阵列751之前，存储在寄存器RGD1或RGD2中的数据DQ被输出作为读取数据。
具体来说，当在通过地址总线73提供的用于读取的地址信号ADD和存储在寄存器RGA1中的地址信号ADD之间一致时，与寄存器RGA1对应的存储在寄存器RGD1中的数据DQ被输出作为读取数据。当在通过地址总线73提供的用于读取的地址信号ADD和存储在寄存器RGA2中的地址信号ADD之间一致时，在与寄存器RGA2对应的存储在寄存器RGD2中的数据DQ被输出作为读取数据。
近年来，随着处理器的处理性能提高，需要半导体存储器器件的处理性能也提高。在这种环境下，通过形成以下配置提高了半导体存储器器件的处理性能：其中多个存储器芯片叠置在从主机芯片接收数据/向主机芯片发送数据的基础芯片上，并且多个存储器单元可以同时访问。具有这种配置的半导体存储器器件此后将被称作堆栈存储器。(根据在达成本实施例之前的构思的堆栈存储器60)
图15是示意性示出根据在达成实施例之前的构思的堆栈存储器(半导体存储器器件)60的叠置结构的图。图16是示出堆栈存储器60的仅一个通道的配置例子的框图。图17是示出堆栈存储器60的操作的时序图。
如图15所示，堆栈存储器60包括从主机芯片(没有示出)接收数据/向主机芯片发送数据的基础芯片6以及叠置在基础芯片6上方的多个存储器芯片7。在这个例子中，两个存储器芯片7被叠置在基础芯片6上方。
在这个例子中，tWL表示整个堆栈存储器60的写入时延，tRL表示整个堆栈存储器60的读取时延，tRLmem表示单个存储器芯片7的读取时延，tWLmem表示单个存储器芯片7的写入时延。
在存储器芯片7中的每个存储器芯片上方，以矩阵布置同一通道的四个存储体75_0至75_3(存储器0至3)。存储体75_0至75_3共同使用的地址总线73和数据总线74被布线在存储体75_0和75_2以及存储体75_1和75_3之间。接口电路71和72被布置在存储器芯片7的中心附近且处在地址总线73和数据总线74之间。
在基础芯片6上方，布置了外部接口电路63和64以及内部接口电路61和62，且其与每个存储器芯片7对应。
穿透硅过孔(此后简称为过孔)81和82垂直提供在布置在每个存储器芯片7上方的接口电路71和72与布置在基础芯片6上方的内部接口电路61和62之间。
外部接口电路63和64沿着基础芯片6的外围来布置，因为必需通过形成到例如主机芯片的外部器件的物理上较短的距离来抑制功耗。内部接口电路61和62必需在垂直方向上与布置在存储器芯片7中心附近的接口电路71和72相对布置，因此被布置在基础芯片6的中心附近。因此，在接口电路61和63之间的信号线和在接口电路62和64之间的信号线都被形成得较长。
随后，现在将利用图16对每个模块的具体配置例子进行描述。
如图16所示，提供在基础芯片6外围附近的外部接口电路64具有输入缓冲器642、锁存电路644、锁存电路643和输出缓冲器641。缓冲器642驱动从堆栈存储器60外部提供的写入数据DQ。电路644锁存由输入缓冲器642驱动的写入数据DQ。电路643锁存读取数据DQ。缓冲器641驱动由锁存电路643锁存的读取数据DQ，并从堆栈存储器60向外部输出。
提供在基础芯片6外围附近的外部接口电路63具有输入缓冲器631、输入缓冲器632、锁存电路635、输入缓冲器633、锁存电路636、输入缓冲器634和锁存电路637。缓冲器631驱动从堆栈存储器60外部提供的时钟信号CLK。缓冲器632驱动存储体地址信号BA。电路635锁存由输入缓冲器632驱动的存储体地址信号BA。缓冲器633驱动地址信号ADD。电路636锁存由输入缓冲器633驱动的地址信号ADD。缓冲器驱动命令信号CMD。电路637锁存由输入缓冲器634驱动的命令信号CMD。
提供在基础芯片6中心附近的内部接口电路62具有锁存电路622、输出缓冲器624、输入缓冲器623和锁存电路621。电路622锁存由锁存电路644锁存的写入数据DQ。缓冲器624驱动由锁存电路622锁存的写入数据DQ，且通过过孔82将其输出到存储器芯片7。缓冲器623驱动通过过孔82从存储器芯片7提供的读取数据DQ。电路621锁存由输入缓冲器623驱动的读取数据DQ。
提供在基础芯片6中心附近的内部接口电路61具有输出缓冲器614、锁存电路611、输出缓冲器615、锁存电路612、输出缓冲器616、锁存电路613和输出缓冲器617。缓冲器614驱动来自输入缓冲器631的时钟信号CLK。电路611锁存由锁存电路635锁存的存储体地址信号BA。输出缓冲器615驱动由锁存电路611锁存的存储体地址信号BA。电路612锁存由锁存电路636锁存的地址信号ADD。缓冲器616驱动由锁存电路612锁存的地址信号ADD。电路613锁存由锁存电路637锁存的命令信号CMD。缓冲器617驱动由锁存电路613锁存的命令信号CMD。
输出缓冲器614驱动的时钟信号CLK通过包括在过孔81中的过孔811被提供到存储器芯片7的输入缓冲器711。由输出缓冲器615驱动的存储体地址信号BA通过包括在过孔81中的过孔812被提供到存储器芯片7的输入缓冲器712。由输出缓冲器616驱动的地址信号ADD通过包括在过孔81中的过孔813被提供到存储器芯片7的输入缓冲器713。由输出缓冲器617驱动的命令信号CMD通过包括在过孔81中的过孔814被提供到存储器芯片7的输入缓冲器714。
存储器芯片7的配置与图13所示的芯片7的配置相同，因此不再进行重复描述。
如上所述，在堆栈存储器60的基础芯片6的上方提供的是从主机芯片接收数据/向主机芯片发送数据的多个外部接口电路64以及从存储器芯片接收数据/向存储器芯片发送数据的多个内部接口电路62。为了防止接口电路的数目的增加，将外部接口电路64和内部接口电路62共同用于传送读取数据和传送写入数据。
通过简单地将存储器芯片7的配置应用于堆栈存储器60，即使在整个堆栈存储器60中(也就是说，在外部接口电路64中)读取时延的长度和写入时延的长度一致对准，也必需在内部接口电路62中调整命令之间的间隔以便避免读取数据和写入数据的冲突。如果进行这样的调整，则单个存储器芯片7中的写入时延的长度和读取时延的长度不被一致对准。这导致总线转变时段变长的问题。
更具体来说，布线在基础芯片6上方的在接口电路62和64之间的长距离信号线通过接口电路62和64中的锁存电路被管线化，而布线在基础芯片6上方的在接口电路61和63之间的长距离信号线通过接口电路61和63中的锁存电路被管线化。因此，整个堆栈存储器60的读取时延tRL的值大于单个存储器芯片器7的读取时延tRLmem的值。提供在基础芯片6上方的用于数据传输的内部接口电路62和提供在存储器芯片7上方的接口电路72是共同用于写入数据和读取数据的公共接口电路，类似于在基础芯片6上方提供的外部接口电路64。
为了提高堆栈存储器60的处理性能，多个存储器单元可同时访问。提供在基础芯片6上方的是用于数据传输的多个外部接口电路64和多个内部接口电路62。因此，有可能会增加电路的尺寸并增加功耗。因此可以通过利用至少共同用于传输读取数据和写入数据的接口电路62、64和72，来防止接口电路的数目的增加。
然而，当接口电路共同用于传输读取数据和写入数据时，不仅在存储器芯片7上产生的总线转变时段而且在基础芯片6上产生的总线转变时段都会影响堆栈存储器60的总线转变时段。现在将参考图17的时序图进行详细描述。
如图17的时序图所见，由于基础芯片6上方的锁存电路管道化的实行部分，整个堆栈存储器60的读取时延tRL比单个存储器芯片7的读取时延tRLmem长。通过提供在每个存储器芯片7中的迟写入控制电路LW75，整个堆栈存储器60的写入时延tWL被调整成具有和读取时延tRL相同的长度。在这个例子中，写入时延tWL被调整成具有和读取时延tRL相同的长度，也就是，九个周期。
例如，如果(时间t0)输入与存储体0对应的作为第N个地址信号的写入地址WA0(N)，则与存储体0对应的作为第N个数据DQ的写入数据WD0(N)在九个周期之后(时间t9)被输入。数据WD0(N)在接下来的第十个周期的时段期间(时间t10至t11)通过过孔82传播。
因此，读取数据RD1需要在写入数据WD0(N)通过过孔82传播的时段之后(时间t11或之后)、通过过孔82来传播。读取数据RD1在与存储体1对应的作为第N个地址信号的读取地址RAl输入时被读出。在这个例子中，读取数据RD1在第十一个周期的时段中(时间t11至t12)通过过孔82来传播。
因为读取时延tRL包括九个周期来输入读取地址RAl，所以需要等待直到第四个周期(时间t4)，以便读取数据RD1在第十一个周期的时段中通过过孔82来传播。
因此，整个堆栈存储器60的tWRD包括至少四个周期，并且长于单个存储器芯片7的tWRDmem的最小一个周期。结果，整个堆栈存储器60的总线转变时段变长。这带来了将堆栈存储器60的处理性能恶化的问题。
假设将写入时延tWL的长度减少到六个周期，以实现在第一个周期(时间t1)中输入读取地址RA1。在这种情况下，需要延迟写入地址WA0(N+1)的输入，以防止在输入读取地址RA3时读取的读取数据RD3通过过孔82传播的时段和此后在输入写入地址WA0(N+1)时写入的写入数据WD0(N+1)通过过孔82传播的时段重合。因此，整个堆栈存储器60的tWRD包括至少四个周期，并且长于单个存储器芯片7的tRWDmem的最小一个周期。结果，整个堆栈存储器60的总线转变时段变长。这带来了将堆栈存储器60的处理性能恶化的问题。
发现根据本实施例的堆栈存储器1，以通过设置比较短的总线转变时段来提高处理性能，类似于单个存储器芯片的情况。
(根据本实施例的堆栈存储器1)
图1是示意性示出根据第一实施例的堆栈存储器1(半导体存储器器件)的叠置结构的图。图2A是示出堆栈存储器1的基础芯片侧的配置例子的框图。图2B是示出堆栈存储器1的存储器芯片侧的仅一个通道的框图。图3是示出堆栈存储器1的操作的时序图。
在本实施例中，将针对以下情况进行描述：其中针对每个通道提供四个存储体，用于迟写入的FIFO的级数是二(也就是说，一级用于存储器芯片，另一级用于基础芯片)，并且突发长度是两个周期长度。在本实施例中，将对采用了双数据速率(DDR)系统的情况进行描述。用于迟写入的FIFO的级数可以根据堆栈存储器1和安装在其上的单个存储器芯片的时延来适当改变。
在本实施例中，tRC表示连续访问同一存储体所需要的间隔，tRRD表示在读取之后针对不同存储体执行读取所需要的间隔，tWRD表示在写入之后针对不同存储体执行读取所需要的间隔，tRWD表示在读取之后针对不同存储体执行写入所需要的间隔。在图3的例子中，tRC包括四个周期，tRRD包括一个周期，tWRD包括一个周期，tRWD包括两个周期。
在本实施例中，tWL表示整个存储器1的写入时延,tRL表示整个堆栈存储器1的读取时延，tRLmem表示单个存储器芯片3的读取时延,tWLmem表示单个存储器芯片3的写入时延。
在图3中，N是自然数且表示用于同一存储体的写入命令的数目，而WA0(N)表示针对存储体0的第N次的写入地址。WA0(N+1)表示针对存储体0的第N+1次的写入地址。WD0(N)表示针对存储体0的第N次的写入地址所对应的写入数据。WD0(N+1)表示针对存储体0的第N+1次的写入地址的写入数据。RA1、RA2和RA3分别表示针对存储体1、存储体2和存储体3的读取地址，RD1、RD2和RD3分别表示针对RA1、RA2和RA3的读取数据。
如图1所示，堆栈存储器1包括从主机芯片(没有示出)接收数据/向主机芯片发送数据的基础芯片2和在基础芯片2上方叠置的多个存储器芯片3。在这个例子中，两个存储器芯片7叠置在基础芯片2的上方。
在每个存储器芯片3上方，以矩阵布置用于每个通道的四个存储体35_0至35_3(存储体0至3)。由存储体35_0至35_3共同使用的地址总线33和数据总线34被布线在存储体35_0和35_2以及存储体35_1和35_3之间。接口电路31和32被布置在地址总线33和数据总线34之间的存储器芯片3的中心附近。
在基础芯片2的上方，外部接口电路23和24、内部接口电路21和22以及第一迟写入控制电路LW1对应于每个存储器芯片3，并且提供在基础芯片2的上方。迟写入控制电路LW1提供在内部接口电路21和22与外部接口电路23和24之间。
穿透硅通孔(之后称作过孔)41和42垂直提供在布置于每个存储器3上方的接口电路31和32与布置于基础芯片2上方的内部接口电路21和22之间。
外部接口电路23和24沿着基础芯片2的外围来布置，因为必需通过形成到诸如主机芯片的外部器件的物理上较短的距离来抑制功耗。内部接口电路21和22需要在垂直方向上与布置在存储器芯片3中心附近的接口电路31和32相对布置，因此被布置在基础芯片2的中心附近。因此，在接口电路21和23之间的信号线以及在接口电路22和24之间的信号线都形成得较长。
随后，将使用图2A和图2B，对每个模块的具体配置例子进行描述。
首先利用图2A对基础芯片2侧的配置例子进行描述。
如图2A所示，提供在基础芯片2的外围附近的外部接口电路24具有输入缓冲器242、锁存电路244、锁存电路243以及输出缓冲器241。缓冲器242驱动从堆栈存储器1的外部提供的写入数据DQ。电路244锁存由输入缓冲器22驱动的写入数据DQ。电路243锁存读取数据DQ。缓冲器241驱动由锁存电路243锁存的读取数据DQ，并将其输出到堆栈存储器1的外部。
提供在基础芯片2的外围附近的外部接口电路23具有输入缓冲器231、输入缓冲器232、锁存电路235、输入缓冲器233、锁存电路236、输入缓冲器234以及锁存电路237。缓冲器231驱动从堆栈存储器1的外部提供的时钟信号CLK。缓冲器232驱动存储体地址信号BA。电路235锁存由输入缓冲器232驱动的存储体地址信号BA。缓冲器233驱动地址信号ADD。电路236锁存由输入缓冲器233驱动的地址信号ADD。缓冲器234驱动命令信号CMD。电路237锁存由输入缓冲器234驱动的命令信号CMD。
提供在基础芯片2上方的迟写入控制电路LW1是用于有意延迟数据的写入的电路，并且具有寄存器RGA1、选择器SL11至SL16、比较器CP11、时延控制电路CT11和CT12以及寄存器RGD1。在同一通道中提供与存储体的数目相对应的数目的寄存器RGA1和RGD1。
寄存器RGA1在写入数据时存储通过接口电路23从外部提供的地址信号ADD。也就是说，在写入数据时，地址信号ADD通过寄存器RGA1被有意延迟。
选择器SL11针对由存储体地址信号BA指定的存储体来选择并输出存储在寄存器RGA1中的地址信号ADD。
在写入数据时，选择器SL13选择并输出由选择器SL11选择的地址信号ADD。在读取数据时，选择器SL13直接选择并输出通过接口电路23从外部提供的地址信号ADD。
在数据写入时，寄存器RGD1存储通过接口电路24从外部提供的数据DQ。也就是说，在写入数据时，数据DQ通过寄存器RGD1被有意延迟。
从已经输入命令信号CMD和存储体地址信号BA时起经过预定数目的周期后，时延控制电路CT12根据命令信号CMD和存储体地址信号BA来输出切换信号S2。
在写入数据时，选择器SL15在所提供的、数目和存储体的数目相对应的寄存器RGD1中，选择并输出在用于存储体地址信号BA指定的存储体的寄存器RGD1中存储的数据DQ。在这种情况下，在经过根据写入时延tWL的数目的周期后，因为迟写入控制电路LW1被多个存储体共用，选择器SL15需要切换待写入数据的输出源的选择。因此，响应于来自时延控制电路CT12的切换信号S2，在经过根据写入时延tWL的数目的周期后，选择器SL15针对用于写入的目标存储体切换待写入数据的选择。
在所提供的、数目和存储体的数目相对应的寄存器RGA1中，选择器SL12选择并输出在用于存储体地址信号BA指定的存储体的寄存器RGA1中存储的、用于写入的地址信号ADD。因为存储体共用迟写入控制电路LW1，在经过根据读取时延tRL的数目的周期之后，选择器SL12需要将用于写入的地址的输出源的选择切换为与用于读取的地址的比较目标。因此，响应于来自时延控制电路CT12的切换信号S2，在经过根据读取时延tRL的数目的周期后，选择器SL12将同一存储体的用于写入的地址的选择切换为用于读取的存储体地址信号指定的存储体。
比较器CP11将通过接口电路23从外部提供的用于读取的地址信号ADD与选择器SL12选择的用于写入的地址信号ADD(即，在寄存器RGA1中存储的用于同一存储体的用于写入的地址信号)进行比较，并且输出比较结果。
例如，当通过接口电路23从外部提供的用于读取的地址信号ADD与寄存器RGA1中存储的用于同一存储体的用于写入的地址信号ADD一致时，比较器CP11输出值“1”作为比较结果。当它们之间不一致时，比较器输出值“0”作为比较结果。
时延控制电路CT11自比较器CP11的比较结果输入起经过预定数目的周期后、根据比较结果输出切换信号S1。
在所提供的、数目和存储体的数目相对应的寄存器RGD1中，选择器SL14选择并输出在用于存储体地址信号BA指定的存储体的寄存器RGD1中存储的、用于写入的数据DQ。因为存储体共用迟写入控制电路LW1，在经过根据读取时延tRL的数目的周期之后，选择器SL14需要切换用于读取的数据的输出源的选择。因此，响应于来自时延控制电路CT12的切换信号S2，在经过根据读取时延tRL的数目的周期后，选择器SL14将同一存储体的用于写入的数据的选择切换为用于读取的存储体地址信号指定的存储体。
选择器SL16根据比较器CP11的比较结果选择并输出以下数据中的任一个：通过接口电路22提供的并且从存储器单元阵列351中读取的数据DQ；选择器SL14选择的用于写入的数据DQ(即，存储在寄存器RGD1中的针对同一存储体的用于写入的数据DQ)。
例如，当比较器CP11输出值“0”作为比较结果时，选择器SL16选择并输出通过接口电路22提供的并且从存储器单元阵列351中读取的数据DQ。当比较器CP11输出值“1”作为比较结果时，选择器SL16选择并输出在被写入到存储器单元阵列351之前并且存储在寄存器RGD1中的数据DQ。
即，选择器SL16需要在经过根据读取时延tRL的数目的周期后，切换用于读取的数据的输出源的选择。选择器SL16响应于来自时延控制电路CT11的切换信号S1，在经过根据读取时延tRL的数目的周期后，切换用于读取的数据的输出源的选择。
提供在基础芯片2中心附近的内部接口电路22具有锁存电路222、输出缓冲器224、输入缓冲器223和锁存电路221。缓冲器222将从迟写入控制电路LW1的选择器SL15输出的写入数据DQ进行锁存。缓冲器224驱动由锁存电路222锁存的写入数据DQ，并通过过孔42将其输出到存储器芯片3。缓冲器223驱动通过过孔42从存储器芯片3提供的读取数据DQ。电路221锁存由输入缓冲器223驱动的读取数据DQ。
提供在基础芯片2中心附近的内部接口电路21具有输出缓冲器214、锁存电路211、输出缓冲器215、锁存电路212、输出缓冲器216、锁存电路213和输出缓冲器217。缓冲器214驱动来自输入缓冲器231的时钟信号CLK。电路211将被锁存电路235锁存的存储体地址信号BA锁存。缓冲器215驱动由锁存电路211锁存的存储体地址信号BA。电路212锁存从迟写入控制电路LW1的选择器SL13输出的地址信号ADD。缓冲器216驱动由锁存电路212锁存的地址信号ADD。电路213锁存由锁存电路237锁存的命令信号CMD。缓冲器217驱动由锁存电路213锁存的命令信号CMD。
由输出缓冲器214驱动的时钟信号CLK通过在过孔41中包括的过孔411被提供到存储器芯片3的输入缓冲器311。由输出缓冲器215驱动的存储体地址信号BA通过在过孔41中包括的过孔412被提供到存储器芯片3的输入缓冲器312。由输出缓冲器216驱动的地址信号ADD通过在过孔41中包括的过孔413被提供到存储器芯片3的输入缓冲器313。由输出缓冲器217驱动的命令信号CMD通过在过孔41中包括的过孔414被提供到存储器芯片3的输入缓冲器314。
随后将利用图2B对存储器芯片3的配置例子进行描述。
如图2B所示，接口电路32具有输入缓冲器322、锁存电路324、锁存电路323和输出缓冲器321。缓冲器322驱动通过过孔42提供的写入数据DQ。电路324锁存由输入缓冲器322驱动的写入数据。电路323锁存从存储器单元阵列351读取的读取数据DQ。缓冲器321驱动由锁存电路323锁存的读取数据DQ，并将其输出到过孔42。
接口电路31具有输入缓冲器311、输入缓冲器312、锁存电路315、输入缓冲器313、锁存电路316、输入缓冲器314和锁存电路317。缓冲器311驱动通过过孔42提供的时钟信号CLK。缓冲器312驱动通过过孔412提供的存储体地址信号BA。电路315锁存通过输入缓冲器312驱动的存储体地址信号。缓冲器313驱动通过过孔413提供的地址信号ADD。电路316锁存通过输入缓冲器313驱动的地址信号ADD。缓冲器314驱动通过过孔414提供的命令信号CMD。电路317锁存通过输入缓冲器314驱动的命令信号CMD。
地址总线33提供在接口电路31和存储体35_0至35_3之间。命令译码器36是用于将通过接口电路31接收到的命令信号CMD进行译码的电路。
数据总线34提供在接口电路32和存储体35_0至35_3之间。数据总线34由用于传播读取数据的数据总线341和用于传播写入数据的数据总线342形成。
存储体35_0至35_3中的每个存储体包括存储器单元阵列351、地址译码器352、放大器353和第二迟写入控制电路LW2。阵列351具有布置成矩阵的多个存储器单元。译码器352对地址信号进行译码。放大器353将从存储器单元读取的数据进行放大和输出。电路LW2有意延迟数据的写入。
具体来说，迟写入控制电路LW2具有寄存器RGA2、选择器SL21、寄存器RG21、比较器CP21、寄存器RG22、寄存器RGD2和选择器SL22。
寄存器RGA2接收并存储通过接口电路21、过孔41、接口电路31和地址总线33从基础芯片2上的寄存器RGA1输出的地址信号ADD。即，在写入数据时，除了寄存器RGA1外，还通过寄存器RGA2有意延迟地址信号ADD。
在写入数据时，选择器SL21选择并输出从寄存器RGA2输出的地址信号ADD。在读取数据时，直接选择并输出通过地址总线33提供的地址信号ADD。寄存器RG21存储从选择器SL21输出的地址信号ADD。寄存器RG22存储通过命令译码器36译码的命令信号CMD。
寄存器RGD2接收并存储通过接口电路22、过孔42、接口电路32和数据总线342从基础芯片2上的数据寄存器RGD1输出的数据DQ。即，除了寄存器RGD1外，还通过寄存器RGD2延迟在写入数据时从外部提供的数据DQ。
在存储器单元阵列351中，在写入数据时，数据被写入到通过地址信号ADD指定的地址的存储器单元中。在读取数据时，存储在通过地址信号ADD指定的地址的存储器单元中的数据被读取。
在这种情况下，数据写入通过布置在存储器芯片3上方的寄存器RGA2和RGD2被有意延迟，由此一致对准单个存储器芯片3中的写入时延tWLmem的长度和读取时延tRLmem的长度。此外，数据写入还通过布置在基础芯片2上的寄存器RGA1和RGD1被有意延迟，由此一致对准整个堆栈存储器1中的写入时延tWL的长度和读取时延tRL的长度。这时，即使在没有调整总线转变时段到比较长的时段的情况下，也不会在内部接口电路中出现数据写入和数据读取的冲突。因此，可以缩短整个堆栈存储器1中的总线转变时段。结果，可以提高堆栈存储器1的处理性能。
比较器CP21将通过地址总线33提供的用于读取的地址信号ADD与存储在寄存器RGA2中的用于写入的地址信号ADD进行比较，并输出比较结果。
例如，在通过地址总线33提供的用于读取的地址信号ADD与存储在寄存器RGA2中的用于写入的地址信号一致时，比较器CP21输出值“1”作为比较结果。当它们之间不一致时，输出值“0”作为比较结果。
选择器SL22基于比较器CP21的比较结果，选择并输出从存储器单元阵列351读取的数据DQ和存储在寄存器RGD2中的用于写入的数据DQ中的任一个。
比如，当比较器CP21输出值“0”作为比较结果时，选择器SL22选择并输出从存储器单元阵列351读取的数据DQ。当比较器CP21输出值“1”作为比较结果时，选择器SL22选择并输出写入在存储器单元阵列351中的数据DQ，并将其存储在寄存器RDG2中。
在输入写入命令之后，在写入数据被写入到存储器单元阵列351之前，可以输入具有同一地址的针对存储器单元的读取命令。在这种情况下，存储在寄存器RGD1或RGD2中的数据DQ在被写入到存储器单元阵列351之前，作为读取数据被输出。
具体来说，在通过提供在基础芯片2上的接口电路23从外部提供的用于数据读取的地址信号ADD与存储在基础芯片2上的寄存器RGA1中的地址信号ADD一致时，与寄存器RGA1对应的存储在寄存器RGD1中的数据DQ作为读取数据被输出。在通过地址总线33提供的用于数据读取的地址信号ADD与存储在存储器芯片3上的寄存器RGA2中的地址信号ADD一致时，与寄存器RGA2对应的存储在寄存器RGD2中的数据DQ作为读取数据被输出。
(堆栈存储器1的操作)
随后将使用图3的时序图对堆栈存储器1的操作进行描述。
如图3所示，例如，在输入用于指示对存储体0进行数据写入的命令信号CMD和写入地址WA0(N)时(时间t0)，写入地址WA0(N)被存储在布置于基础芯片2上方的用于存储体0的寄存器RGA1中。
在这种情况下，已经存储在用于存储体0的寄存器RGA1中的写入地址WA0(N-1)通过管线处理经由过孔41被传递到存储器芯片3，并且被存储在用于存储体0(存储体35_0)的寄存器RGA2中(时间t3)。已经存储在用于存储体0的寄存器RGA1中的写入地址WA0(N-2)通过管线处理被存储在后一级的寄存器RG21中(时间t3)。此后也针对写入地址WA0(N+1)和WA0(N+2)执行相同的管线处理。
在输入写入地址WA0(N)时(时间t0)，在九个周期之后输入写入地址WA0(N)(时间t9)。在下一个周期中，其存储在布置在基础芯片2上的用于存储体0的寄存器RGD1中(时间t10)。
已经存储在用于存储体0的寄存器RGD1中的写入数据WD0(N-1)在被写入数据WD0(N)覆写之前经由过孔42被传递到存储器芯片3(时间t6至t7)，并且被存储在用于存储体0(存储体35_0)的寄存器RGD2中(时间t8)。注意，当输入最后的写入命令时，已经存储在用于存储体0的寄存器RGD2中的写入数据WD0(N-2)已经被写入到存储器单元阵列351中。因此，其被写入数据WD0(N-1)覆写。此后针对写入数据WD0(N+1)和WD0(N+2)执行相同的管线处理。
此后，例如，在输入用于指示对存储体0进行数据读取的命令信号CMD和读取地址RA0时(时间t14)，在读取地址RA0和布置于基础芯片2上的用于存储体0的寄存器RGA1中存储的写入地址之间进行比较(时间t15)。
在它们之间一致时，在输入读取命令(时间t14)之后，在经过读取时延tRL(九个周期)之后，在布置于基础芯片2上的用于存储体0的寄存器RGD1中存储的写入数据作为读取数据被读取(时间t23)。另一方面，在它们之间不一致时，在输入读取命令(时间t14)之后，在经过读取时延tRL(九个周期)之后，通过过孔42从存储器单元阵列351读出读取数据(时间t23)。
布置在基础芯片2上的迟写入控制电路LW1由存储体35_0至35_3共同使用，读取地址RA0和布置在基础芯片2上的用于存储体0的寄存器RGA1中存储的写入地址之间的比较结果通过时延控制电路CT11在管线处理中进行操控。即，在经过根据读取时延tRL的数目的周期(例如，比读取时延tRL少一个周期的八个周期)之后，比较结果被提供给选择器SL16(时间t22)。结果，切换了读取数据的输出源的选择(时间t23)。
布置在基础芯片2上的寄存器RGD1中存储的写入数据是比布置在存储器芯片3中的寄存器RGD2中存储的写入数据新的数据。因此，当读取地址RA0与存储在寄存器RGA1中的写入数据和存储在寄存器RGA2中的写入数据中的任意写入数据之间不一致时，存储在寄存器RGD1中的写入数据可以被用作读取数据。
以这种方式，在根据本实施例的堆栈存储器1中，迟写入控制电路LW2被提供在每个存储器芯片3上方，并且迟写入控制电路LW1也被提供在基础芯片2上方。通过这种配置，单个存储器芯片3的写入时延tWLmem的长度和读取时延tRLmem的长度被一致对准，并且整个堆栈存储器1的写入时延tWL的长度和读取时延tRL的长度也被一致对准。这时，即使将总线转变时段调整到比较长的时段，在内部接口电路中也不会出现读取数据和写入数据的冲突。这样使得能够缩短整个堆栈存储器1中的总线转变时段。结果，可以提高堆栈存储器1的处理性能。
在本实施例中，已经对其中两个存储器芯片3叠置在基础芯片2上方的情况进行了描述。但不应限于这种情况，三个或更多个存储器芯片3可以叠置在基础芯片2上方。
如描述的那样，在本实施例中，在布置在基础芯片2上方的迟写入控制电路LW1中，提供一级存储写入数据的寄存器RGD1。另外，在布置在每个存储器芯片3的存储体35_0至35_3中的每个存储体中的迟写入控制电路LW2中，提供一级存储写入数据的寄存器RGD2。然而，不限于这个例子。例如，可以提供两级或更多管线化的寄存器RGD1以及两级或更多管线化的寄存器RGD2。注意，需要根据寄存器RGD1和RGD2的级数来增加寄存器RGA1和RGA2的级数。
第二实施例
图4是示意性示出根据第二实施例的堆栈存储器1a的叠置结构的图。图5A是示出堆栈存储器1a的基础芯片侧的配置例子的框图。图5B是示出堆栈存储器1a的存储器芯片侧的仅一个通道的框图。图6是示出堆栈存储器1a的操作的时序图。
与堆栈存储器1不同，堆栈存储器1a包括：门控电路(GT)26，与每个存储器芯片对应，处于基础芯片2上方的迟写入控制电路LW1和用于传送地址信号等的过孔41之间。堆栈存储器1a的任何其他配置和堆栈存储器1的配置不同，因此将不再重复描述。
如上所述，布置在基础芯片2上方的寄存器RGD1中存储的写入数据是比布置在存储器芯片3上方的寄存器RGD2中存储的写入数据新的数据。因此，当从外部提供的读取地址和存储在存储器RGA1中的写入地址之间一致时，存储在寄存器RGD1中的写入数据可以被用作读取数据，而无需使用存储在寄存器RGD2中的写入数据以及从布置在存储器芯片3上方的存储器单元阵列读取的数据。
在这种情况下，当从外部提供的读取地址与存储在寄存器RGA1中的写入地址一致时，门控电路26停止访问存储器芯片3。具体来说，电路停止提供地址信号ADD到存储器芯片3和提供命令信号CMD。结果，可以暂时停止存储器3的操作，由此减少功耗。
从图6的时序图可以看出，例如，在输入用于指示对存储体0进行数据读取的命令信号CMD和读取地址RA0时(时间t14)，在读取地址RA0和布置在基础芯片2上方的用于存储体0的寄存器RGA1中存储的写入地址之间进行比较(时间t15)。
在它们之间一致时，在输入读取命令(时间t14)之后，在经过读取时延tRL(九个周期)之后，布置在基础芯片2上方的用于存储体0的寄存器RGD1中存储的写入数据作为读取数据被读取(时间t23)。此时，门控电路26停止提供针对存储器芯片3的读取命令和读取地址RA0。结果，可以暂时停止存储器芯片3的操作(时间t17至t21)，由此减少功耗。
当从外部提供的读取地址与存储在寄存器RGA1中的写入地址不一致、但是与存储在寄存器RGA2中的写入地址一致时，只有存储器芯片3的迟写入控制电路LW2可以操作，并且可以暂时停止存储器单元阵列351的操作。
在基础芯片2上，可以采用逻辑处理来代替存储器处理。这使得实现高集成度。在这种情况下，迟写入控制电路LW1可以是高速缓存存储器27，包括存储写入地址的寄存器RGA1和存储写入数据的寄存器RGD1的功能，类似于图7所示的堆栈存储器1b。这导致增加了在读取数据时的地址与存储在高速缓存存储器27中的多个写入地址之间存在一致性的几率，因此增加了停止存储器芯片3的操作和只在基础芯片2上方执行闭合操作的几率。因此，可以进一步抑制功耗的增加。
第三实施例
图8是示意性示出根据第三实施例的堆栈存储器1c的叠置结构的图。图9A是示出堆栈存储器1c的基础芯片侧的配置例子的框图。图9B是示出堆栈存储器1c的存储器芯片侧的仅一个通道的配置例子的框图。
在堆栈存储器1c中，同一通道的存储体35_0至35_3被分隔开并且提供在不同的存储器芯片3_0和3_1上。
具体来说，存储体35_0至35_3以及接口电路31_0和32_0提供在存储器芯片3_0上方。在存储器芯片3_1上方，提供了存储体35_2和35_3和接口电路31_1和32_1。接口电路31_0和31_1对应于接口电路31，并且都耦合到过孔41。接口电路32_0和32_1对应于接口电路32，并且都耦合到过孔42。
注意，堆栈存储器1c使用选择器37、39和38来代替使用总线33和34。选择器37选择地址信号ADD的输出源的存储体，选择器39选择写入数据的输出源的存储体，选择器38选择读取数据的输出源的存储体(参见图9B)。堆栈存储器1c的任何其他配置与堆栈存储器1的配置相同，并且将不再重复描述。
堆栈存储器1c提供与堆栈存储器1和1a相同的效果。此外堆栈存储器1c没有使用总线33和34，并且可以抑制电路尺寸的增加和功耗的增加。
第四实施例
图10是示意性示出根据第四实施例的堆栈存储器1d的叠置结构的图。图11A是示出堆栈存储器1d的基础芯片侧的配置例子的框图。图11B是示出堆栈存储器1d的存储器芯片侧的仅一个通道的配置例子的框图。图12是示出堆栈存储器1d的操作的时序图。
与堆栈存储器1不同，堆栈存储器1d包括与基础芯片2上方的每个存储器芯片对应的ALU算术逻辑单元(ALU)28。通过这种配置，堆栈存储器1d除了原有的迟写入控制电路LW1的功能以外、还实现了读取修改写入功能。
算术逻辑单元28产生代替写入数据的算术值，并且基于存储在寄存器RGD1中的算术值和从目标存储器单元读取的用于回写入的数据来执行预定的算术处理。算术逻辑单元28的算术结果作为新的写入数据存储在寄存器RGD1中。算术逻辑单元28的算术内容可以包括例如：读取数据和输入算术值的加和减、异或算术操作以及按照输入算术值对读取数据的左移位和右移位的算术操作。算术操作的种类可以根据在输入读取修改写入命令时的命令内容来选择或者可以通过模式寄存器来选择。
迟写入控制电路LW1还包括选择器SL17和命令发生电路GN11。
选择器SL17选择并输出以下中的任意一个：通过外部接口电路24从外部提供的写入数据；算术逻辑单元28的算术结果。具体来说，当读取修改写入命令作为命令信号CMD输入时，选择器SL17在经过预定周期后选择并输出算术逻辑单元28的算术结果。在任何其他情况下(即在正常操作的情况下)，其选择并输出通过外部接口电路24从外部提供的写入数据。
命令发生电路GN11是自动产生用于回写入的目标存储器单元的读取命令的电路。具体来说，当读取修改写入命令作为命令信号CMD输入时，命令发生电路GN11在经过时段tRC之后产生用于回写入的目标存储器单元的读取命令。读取修改写入操作是读取操作和写入操作的组合，并且花费时段tRC两倍的时间。
从图12的时序图可以看出，例如，在输入了作为命令CMD的读取修改写入命令和用于回写入的目标存储器单元的地址RMWA0时(时间t10)，用于回写入的目标存储器单元的地址RMWA0被存储在寄存器RGA1中(时间t11)。在经过写入时延tWL后，算术值RMWD0被输入来代替写入数据(时间t19)，并且被存储在寄存器RGD1中(时间t20)。也就是说，执行与正常数据写入操作相同的操作。
在输入读取修改写入命令之后并且在经过时段tRC之后，自动产生用于回写入的目标存储器单元的读取命令(时间t14)。结果，从用于回写入的目标存储器单元读取数据RD0(时间t21)。
此后，算术逻辑单元28基于存储在寄存器中RGD1的算术值RMWD0和从用于回写入的目标存储器单元读取的数据RD0执行算术操作(时间t22)。算术逻辑单元28的算术结果被写入到寄存器RGD1中，作为新的写入数据CRMWD0(时间t23)。
此时，写入数据CRMWD0通过与正常数据写入操作相同的操作被回写入到存储器单元中。
在新的写入数据CRMD0被写入到存储器单元之前，在输入用于这个存储器单元的读取命令时，不用说，写入数据CRMD0被输出作为读取数据。
以这种方式，堆栈存储器1d可以提供与堆栈存储器1相同的效果，并且可以使用最少的额外电路实现读取修改写入功能。
因而，在根据上述的第一实施例至第四实施例的堆栈存储器中，迟写入控制电路不仅提供在每个存储器芯片上方、还提供在基础芯片上方。通过这种配置，可以一致对准单个存储器芯片的写入时延tWLmem的长度和读取时延tRLmem的长度，并且可以一致对准整个堆栈存储器的写入时延tWL的长度和读取时延tRL的长度。这样，即使没有将总线转变时段调整到较长的时段，也不会在内部接口电路中出现读取数据和写入数据的冲突。因此，可以缩短整个堆栈存储器1的总线转变时段。结果可以提高堆栈存储器1的处理性能。
因而，已经基于实施例具体描述了本发明人的发明。然而，本发明不限于这些实施例，而是可以在不脱离其范围的情况下进行各种改变。第一实施例至第四实施例的配置可以适当地彼此进行部分或全部的组合。
例如，在根据上述实施例的半导体存储器器件的配置中，可以使半导体衬底、半导体层和扩散层(扩散区域)的导电类型(p型或n型)反向。当p型或n型的导电类型中的一个被设定为第一导电类型而另一导电类型被设定为第二导电类型时，第一导电类型可以是p型而第二导电类型可以是n型。相反，第一导电类型可以是n型而第二导电类型可以是p型。

Claims (10)

1.一种半导体存储器器件，包括：
基础芯片；
第一存储器芯片，所述第一存储器芯片叠置在所述基础芯片上方；以及
第一通孔，所述第一通孔提供在所述基础芯片和所述第一存储器芯片之间并且用于传送读取数据和写入数据；以及
其中所述基础芯片具有：
外部接口电路，所述外部接口电路从外部接收写入数据或向外部传送读取数据；以及
第一迟写入控制电路，所述第一迟写入控制电路至少具有第一寄存器，所述第一寄存器存储通过所述外部接口电路从外部提供的写入数据，以及
其中所述第一存储器芯片具有：
存储器单元阵列，所述存储器单元阵列具有布置成矩阵的多个存储器单元；以及
第二迟写入控制电路，所述第二迟写入控制电路至少具有第二寄存器并且将从所述第二寄存器输出的写入数据写入到用于写入的目标存储器单元，所述第二寄存器存储通过所述第一通孔从所述第一寄存器提供的写入数据。
2.根据权利要求1所述的半导体存储器器件，
其中所述第一存储器芯片包括同一通道的多个存储体，所述多个存储体包括所述存储器单元阵列和所述第二迟写入控制电路。
3.根据权利要求1所述的半导体存储器器件，还包括：
第二存储器芯片，所述第二存储器芯片叠置在所述基础芯片上方，以及
其中所述第一存储器芯片和所述第二存储器芯片包括由所述存储器单元阵列和所述第二迟写入控制电路形成的、同一通道的多个存储体。
4.根据权利要求1所述的半导体存储器器件，
其中所述第一迟写入控制电路包括多个管线化的第一寄存器。
5.根据权利要求2所述的半导体存储器器件，
其中所述第二迟写入控制电路包括多个管线化的第二寄存器。
6.根据权利要求1所述的半导体存储器器件，
其中所述第一迟写入控制电路是包括所述第一寄存器的功能的高速缓存存储器。
7.根据权利要求1所述的半导体存储器器件，
其中当与存储在所述第一寄存器中的写入数据对应的地址信号和从外部提供的用于数据读取的地址信号一致时，所述第一迟写入控制电路将存储在所述第一寄存器中的所述写入数据输出作为读取数据。
8.根据权利要求7所述的半导体存储器器件，
其中当与存储在所述第二寄存器中的写入数据对应的地址信号和从外部提供的用于数据读取的地址信号一致时，所述第二迟写入控制电路将存储在所述第二寄存器中的所述写入数据输出作为读取数据。
9.根据权利要求7所述的半导体存储器器件，还包括：
门控电路，当与存储在所述第一寄存器中的写入数据对应的地址信号和从外部提供的用于数据读取的地址信号一致时，所述门控电路停止将用于数据读取的所述地址信号提供至所述存储器单元阵列。
10.根据权利要求1所述的半导体存储器器件，
其中所述基础芯片还包括算术单元，所述算术单元产生用于取代写入数据的算术值并且基于存储在所述第一寄存器中的所述算术值和从用于回写入的目标存储器单元读取的数据来执行预定算术操作，以及
其中所述算术单元的算术结果被作为新的写入数据存储在所述第一寄存器中。
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