CN112486866A - 接口电路、存储装置、存储设备及操作存储装置的方法 - Google Patents

接口电路、存储装置、存储设备及操作存储装置的方法 Download PDF

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Abstract

提供了接口电路、存储装置、存储设备及操作存储装置的方法。一种包括多个存储器裸片的存储装置的接口电路包括：分别与所述多个存储器裸片相对应的多个寄存器，所述多个寄存器均被配置为存储与数据操作命令有关的命令信息；解复用器电路，被配置为：将输入命令信息提供给根据第一地址或第一芯片选择信号中的至少一者从所述多个寄存器当中选择的寄存器，所述输入命令信息是从所述接口电路的外部接收的；以及复用器电路，被配置为：根据第二地址或第二芯片选择信号中的至少一者从自所述多个寄存器当中选择的寄存器接收输出命令信息，并输出所述输出命令信息。

Description

接口电路、存储装置、存储设备及操作存储装置的方法
相关申请的交叉引用
本申请要求于2019年9月11日在韩国知识产权局提交的韩国专利申请No.10-2019-0113012的优先权，所述韩国专利申请的公开内容通过引用全部合并于此。
技术领域
本发明构思涉及接口电路、存储装置、存储设备和/或操作存储装置的方法，更具体地说，涉及用于处理命令的接口电路、包括接口电路的存储装置和/或操作存储装置的方法。
背景技术
半导体存储器件可以分为易失性存储器件和非易失性存储器件，易失性存储器件在断电时会丢失存储在其中的数据，而非易失性存储器件在断电时不丢失存储在其中的数据。易失性存储器件具有快速的读写速度，但是当外部电源中断时，易失性存储器件中存储的数据消失。相比之下，非易失性存储器件具有比易失性存储器件慢的读写速度，但是即使在外部电源中断的情况下也保留存储在其中的数据。
诸如闪存的非易失性存储器件由于诸如高容量、低噪声和低功耗的优点而被广泛用于各个领域。例如，基于闪存的固态硬盘或固态驱动器(SSD)被用作个人计算机、笔记本、工作站、服务器等中的大容量存储设备。SSD装置通常基于串行高级技术附件(SATA)接口或外围组件互连(PCI)-快速接口连接到计算系统。然而，近来随着由计算系统处理的数据增加，与连接到SSD装置的接口的数据带宽或通信速度相比，更大的要处理的数据量往往会导致数据处理出现瓶颈现象。这种现象导致计算系统的性能劣化。因此，正在开发用于提高性能的各种技术来解决该问题。
发明内容
本发明构思提供接口电路、存储装置、存储设备、操作存储装置的方法，和/或用于减少数据通信时间并且增加存储装置和存储设备的工作速度的方法和设备。
根据本发明构思的示例实施例，一种包括多个存储器裸片(die)的存储装置的接口电路包括：分别与所述多个存储器裸片相对应的多个寄存器，所述多个寄存器均被配置为存储与数据操作命令有关的命令信息；解复用器电路，被配置为：将输入命令信息提供给根据第一地址或第一芯片选择信号中的至少一者从所述多个寄存器当中选择的寄存器，所述输入命令信息是从所述接口电路的外部接收的；以及复用器电路，被配置为：根据第二地址或第二芯片选择信号中的至少一者从自所述多个寄存器当中选择的寄存器接收输出命令信息，并输出所述输出命令信息。
根据本发明构思的示例实施例，一种操作包括第一存储器裸片和第二存储器裸片的存储装置的方法包括：响应于第一命令的输入，对所述第一存储器裸片执行第一数据操作；将与所述第一命令有关的第一命令信息存储在与所述第一存储器裸片相对应的第一寄存器中；停止所述第一数据操作；响应于第二命令的输入对所述第二存储器裸片执行第二数据操作；以及基于存储在所述第一寄存器中的所述第一命令信息对所述第一存储器裸片执行剩余数据操作，而无需接收额外的恢复命令，所述剩余数据操作在所述第一数据操作期间未被执行。
根据本发明构思的示例实施例，一种存储装置包括：包括第一存储器裸片和第二存储器裸片的多个存储器裸片；接口电路，所述接口电路被配置为存储多条命令信息，所述多条命令信息分别对应于所述多个存储器裸片，所述接口电路还被配置为选择性地输出所述多条命令信息中的至少一条命令信息；以及控制逻辑，所述控制逻辑被配置为：根据第一选择信号和第一命令，对所述第一存储器裸片执行第一数据操作，在执行所述第一数据操作期间，响应于针对所述第二存储器裸片的第二选择信号和第二命令的输入，停止对所述第一存储器裸片的所述第一数据操作，控制所述存储装置对所述第二存储器裸片执行与所述第二命令相对应的第二数据操作，并且响应于所述第一选择信号的再次输入，控制所述存储装置基于所述多条命令信息中的第一命令信息对所述第一存储器裸片执行所述第一数据操作的剩余数据操作，所述多条命令信息中的所述第一命令信息与从所述接口电路接收到的所述第一命令有关。
根据本发明构思的示例实施例，一种存储设备包括：存储装置，所述存储装置包括第一存储器裸片、第二存储器裸片和接口电路；以及存储器控制器，被配置为提供针对所述第一存储器裸片的第一数据操作命令以及针对所述第二存储器裸片的第二数据操作命令，其中，所述接口电路可以被配置为响应于所述第一数据操作命令，存储所述第一数据操作命令或第一数据操作控制信号中的至少一者，所述第一数据操作控制信号是基于所述第一数据操作命令生成的，所述存储装置可以被配置为：响应于完成根据所述第二数据操作命令对所述第二存储器裸片的第二数据操作，基于所述第一数据操作命令或所述第一数据操作控制信号中的所述至少一者，执行对所述第一存储器裸片的第一数据操作，所述第一数据操作命令或所述第一数据操作控制信号中的所述至少一者已经被存储在所述接口电路中。
根据本发明构思的示例实施例，一种存储装置包括：第一存储器裸片；第二存储器裸片；以及接口电路，所述接口电路包括：包括第一寄存器和第二寄存器的多个寄存器，所述第一寄存器对应于所述第一存储器裸片，所述第二寄存器对应于所述第二存储器裸片，其中，所述接口电路可以被配置为：基于地址和芯片选择信号中的至少一者，从所述多个寄存器当中选择与所述第一存储器裸片或所述第二存储器裸片相对应的一个寄存器，并且将从所述存储装置外部输入的命令存储在所选择的一个寄存器中。
附图说明
从以下结合附图的详细描述，将更加清楚地理解本发明构思的示例实施例，在附图中：
图1示出根据示例实施例的数据处理系统；
图2示出根据示例实施例的存储装置；
图3示出根据示例实施例的存储装置；
图4示出根据示例实施例的接口电路；
图5是根据示例实施例的操作存储装置的方法的流程图；
图6是根据示例实施例的操作存储系统的方法的流程图；
图7A和图7B示出根据一些示例实施例的路径选择电路；
图8示出根据示例实施例的存储装置；
图9示出根据示例实施例的存储装置；
图10示出根据示例实施例的存储装置；
图11示出根据示例实施例的存储装置；
图12示出根据示例实施例的固态硬盘或固态驱动器(SSD)系统。
具体实施方式
在下文中，将参照附图来描述一些示例实施例。
图1示出根据示例实施例的数据处理系统10。数据处理系统10可以包括主机100和存储系统400。存储系统400可以包括存储器控制器200和存储装置300。数据处理系统10可以应用于诸如以下各种计算系统中的任何一种：超级移动个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、上网平板电脑、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子和数码相机。
主机100、存储器控制器200和存储装置300均可以被设置为单个芯片、单个封装件、单个模块等。然而，示例实施例不限于此。例如，存储器控制器200和存储装置300可以一起作为存储系统400或存储设备设置在单个芯片、单个封装件、单个模块等中。
存储系统400可以形成PC卡(以前称为：个人计算机存储卡国际协会(PCMCIA)卡)、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、存储棒、多媒体卡(MMC)、缩小版MMC(RS-MMC)、MMCmicro卡、安全数字(SD)卡、miniSD卡、microSD卡或通用闪存(UFS)。在一些示例实施例中，存储系统400可以形成固态硬盘或固态驱动器(SSD)。
主机100可以向存储器控制器200发送数据操作请求REQ和地址ADDR，并且可以与存储器控制器200交换数据DATA。例如，主机100可以基于从各种接口协议(例如，通用串行总线(USB)协议、MMC协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、移动行业处理器接口(MIPI)协议或UFS协议)中选择的至少一种接口协议，与存储器控制器200交换数据DATA。
存储器控制器200可以控制存储装置300。例如，存储器控制器200可以响应于数据操作请求REQ控制存储装置300，以读取存储在存储装置300中的数据DATA或将数据DATA写入存储装置300。例如，存储器控制器200可以通过向存储装置300提供地址ADDR、命令CMD和控制信号(未在图1中具体示出)，来控制存储装置300的写入操作、读取操作和擦除操作。可以针对操作在存储器控制器200与存储装置300之间交换数据DATA。在示例实施例中，存储器控制器200可以向存储装置300提供读取使能信号。
存储装置300可以包括至少一个存储器裸片。例如，存储装置300可以包括多个存储器裸片。例如，存储装置300可以包括第一存储器裸片340_1至第N存储器裸片340_N，其中，N是至少为2的自然数。存储器裸片可以被称为存储路径。第一存储器裸片340_1至第N存储器裸片340_N均可以包括至少一个存储单元阵列。存储单元阵列可以包括位于多条字线与多条位线之间的相交点处的多个存储单元。存储单元可以包括非易失性存储单元。每个存储单元可以是存储至少两位数据的多电平单元(MLC)。例如，每个存储单元可以是存储两位数据的2位MLC、存储三位数据的三电平单元(TLC)、存储四位数据的四电平单元(QLC)或存储至少五位数据的MLC。然而，示例实施例不限于此。例如，一些存储单元可以是每个单元存储一位数据的单电平单元(SLC)，而其他存储单元可以是MLC。存储装置300可以包括NAND闪存、垂直NAND(VNAND)闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、铁电RAM(FRAM)、自旋转移力矩RAM(STT-RAM)或它们的组合。在示例实施例中，存储装置300可以具有包括至少100层的堆叠结构。在示例实施例中，存储装置300可以具有外围上单元(COP，cell-on-peri或cell-over-peri)结构。存储装置300可以响应于来自存储器控制器200的信号，对数据DATA执行操作(例如，写入操作、读取操作和擦除操作)。在示例实施例中，存储装置300可以基于来自存储器控制器200的读取使能信号生成数据选通信号，并将基于读取使能信号生成的数据选通信号提供给存储器控制器200。
在示例实施例中，存储装置300的工作频率可以是至少1GHz。
存储装置300可以包括接口电路320。接口电路320可以缓冲从存储装置300的外部输入的至少一个信号。例如，接口电路320可以存储来自存储器控制器200的命令CMD和/或基于命令CMD生成的数据操作控制信号。或者，接口电路320可以包括缓冲器芯片或缓冲器电路。这里，缓冲器芯片可以被配置为缓冲从存储装置300的外部输入的信号。
在示例实施例中，接口电路320可以包括多个寄存器。寄存器可以存储针对多个存储器裸片中的各个存储器裸片的多条命令信息。在此，多条命令信息是指关于从存储器控制器200提供的命令CMD的信息，并且可以包括命令CMD和/或基于命令CMD在存储装置300中生成的数据操作控制信号。数据操作控制信号可以包括存储装置300的数据操作(例如，写入操作、读取操作和擦除操作)所需的控制信号。例如，数据操作控制信号可以包括从包括诸如电压控制信号、行译码器控制信号、列译码器控制信号和数据输入/输出控制信号的各种控制信号中选择的至少一种控制信号。
例如，接口电路320可以包括第一寄存器至第N寄存器(图1中未具体示出)。第一寄存器可以存储多条命令信息中的与第一存储器裸片340_1相对应的命令信息，第N寄存器可以存储多条命令信息中的与第N存储器裸片340_N相对应的命令信息。
在示例实施例中，当从存储器控制器200输入针对特定存储器裸片的命令CMD时，接口电路320可以在多个寄存器当中选择与该特定存储器裸片相对应的寄存器，并且将多条命令信息中的关于命令CMD的相应命令信息存储在所选择的寄存器中。对于该操作，在示例实施例中，接口电路320可以包括解复用器电路(图4中的322)，该解复用器电路从多个寄存器中选择要存储多条命令信息中的相应命令信息的寄存器。
在示例实施例中，存储装置300可以执行存储器交叉存取(memoryinterleaving)。例如，当存储装置300中的多个存储器裸片还包括第二存储器裸片(图2中的340_2)时，正在对第一存储器裸片340_1执行第一数据操作的存储装置300可以响应于针对第二存储器裸片的数据操作命令，停止第一数据操作并对第二存储器裸片执行第二数据操作。响应于第二数据操作的完成，存储装置300可以响应于均指示选择第一存储器裸片340_1的地址ADDR和/或芯片选择信号，对第一存储器裸片340_1执行第一数据操作中的尚未执行的剩余数据操作。
在比较示例中，在上述存储器交叉存取期间，存储装置的接口电路仅存储最近从存储器控制器输入的命令。因此，为了在第二数据操作完成之后执行第一数据操作的剩余数据操作，存储装置需要从存储器控制器另外接收关于第一数据操作的命令(例如，数据操作命令或恢复命令)。因为需要另外花费时间来接收命令，所以在比较示例中，存储装置的数据操作时间增加。
然而，根据示例实施例，在存储装置300的接口电路320中，与多个存储器裸片中的各个存储器裸片相对应的多个寄存器中的每个寄存器存储多条命令信息中的用于相应存储器裸片的相应命令信息，因此，存储装置300可以基于多条命令信息中的存储在接口电路320中的关于第一数据操作的相应命令信息，来执行第一数据操作的剩余数据操作，而无需另外接收命令。在这种情况下，接口电路320可以基于地址ADDR和/或芯片选择信号在寄存器当中选择与所需的存储器裸片相对应的寄存器，从所选择的寄存器接收多条命令信息中的关于命令CMD的相应命令信息，并且输出多条命令信息中的相应命令信息。对于这些操作，在示例实施例中，接口电路320可以包括复用器电路(图4中的326)，该复用器电路在多个寄存器当中选择提供多条命令信息中的相应命令信息的寄存器。
换言之，在根据本示例实施例的数据处理系统10中，接口电路320将多条命令信息中的相应命令信息存储在与多个存储器裸片中的各个存储器裸片相对应的多个寄存器的每个寄存器中，因此，在存储器交叉存取等期间，存储装置300可以在不接收额外命令的情况下恢复已经停止的数据操作。因此，可以节省额外命令的输入和/或命令译码所花费的时间，并且可以减少存储装置300和存储系统400的数据通信所花费的时间。此外，随着数据通信所花费的时间减少，可以提高存储装置300和存储系统400的工作速度。
图2示出根据示例实施例的存储装置300。图2的存储装置300可以被配置为对应于图1中的存储装置300。将省略参照图1给出的冗余描述。
存储装置300可以包括控制逻辑310、接口电路320、数据操作控制电路330和多个存储器裸片。存储器裸片可以包括第一存储器裸片340_1以及第二存储器裸片340_2至第N存储器裸片340_N。
控制逻辑310可以控制存储装置300的各种功能。例如，控制逻辑310可以基于从图1中的存储器控制器200接收到的命令CMD、地址ADDR和控制信号，生成用于向包括在存储器裸片中的存储单元阵列写入数据或从其中读取数据的各种内部控制信号。在示例实施例中，控制逻辑310可以控制接口电路320。为了控制接口电路320，控制逻辑310可以向接口电路320提供接口电路控制信号CTRL_INT。控制逻辑310可以包括：诸如包括逻辑电路的硬件的处理电路；诸如执行软件的处理器的硬件/软件组合；或它们的组合。例如，处理电路更具体地可以包括，但不限于，中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
接口电路320可以存储从存储装置300的外部输入的关于命令CMD的多条命令信息。例如，接口电路320可以包括多个寄存器，每个寄存器对应于相应的存储器裸片，并且每个寄存器可以存储多条命令信息中的用于相应存储器裸片的相应命令信息。根据一些示例实施例，多条命令信息中的每条命令信息可以是命令CMD本身，可以包括基于命令CMD生成的数据操作控制信号，或者可以包括命令CMD和数据操作控制信号二者。下面将参照图2描述被配置为存储针对相应存储器裸片的命令CMD的接口电路320的每个寄存器的操作。
在示例实施例中，当从存储器控制器接收到针对第一存储器裸片的第一命令时，接口电路320可以基于地址ADDR和/或芯片选择信号，在寄存器之中选择与第一存储器裸片相对应的第一寄存器，并且可以将第一命令存储在第一寄存器中。
在示例实施例中，接口电路320可以选择寄存器之一，因此被提供来自选定寄存器的命令。这里，该命令称为选定命令CMD_s。接口电路320可以将选定命令CMD_s提供给数据操作控制电路330。
例如，存储装置300可以执行存储器交叉存取。当存储装置300在响应于针对第一存储器裸片340_1的第一命令而执行第一数据操作的同时，接收到针对第二存储器裸片340_2的第二命令时，存储装置300可以响应于第二命令的输入，停止第一数据操作并对第二存储器裸片340_2执行第二数据操作。在对第二存储器裸片340_2的第二数据操作完成之后，接口电路320可以输出存储在第一寄存器中的针对第一存储器裸片340_1的第一命令作为选定命令CMD_s。
数据操作控制电路330可以基于命令CMD和/或选定命令CMD_s来控制对至少一个存储器裸片的数据操作。例如，数据操作控制电路330可以生成与数据操作有关的至少一个数据操作控制信号。数据操作控制电路330可以以各种形式来实现。根据示例实施例，数据操作控制电路330可以通过硬件或者硬件和软件的组合来实现。当数据操作控制电路330通过硬件来实现时，数据操作控制电路330可以包括用于基于命令CMD和/或选定命令CMD_s生成数据操作控制信号的电路。当数据操作控制电路330通过硬件和软件的组合来实现时，可以通过使用存储装置300中的控制逻辑310或处理器执行均加载到存储装置300中的存储器的程序和/或指令，来生成数据操作控制信号。例如，数据操作控制电路330可以是固件。然而，示例实施例不限于此。
在示例实施例中，如上所述，存储装置300可以在存储器交叉存取期间恢复为了执行第二数据操作而停止的第一数据操作。对于该操作，接口电路320可以将存储在与第一存储器裸片340_1相对应的第一寄存器中的第一命令作为选定命令CMD_s提供给数据操作控制电路330。数据操作控制电路330可以基于选定命令CMD_s，生成与对第一存储器裸片340_1的第一数据操作有关的数据操作控制信号。数据操作控制电路330可以使用数据操作控制信号，对第一存储器裸片340_1执行第一数据操作的剩余数据操作。
在根据本示例实施例的存储装置300中，接口电路320将多条命令信息分别存储在对应于多个存储器裸片的多个寄存器中，因此存储装置300可以在存储器交叉存取等期间，恢复已停止的数据操作，而无需接收额外命令。因此，可以节省额外命令的输入和/或命令译码所花费的时间，并且可以减少存储装置300的数据通信所花费的时间。此外，随着数据通信所花费的时间减少，可以提高存储装置300的工作速度。
图3示出根据示例实施例的存储装置300。图3示出了通过硬件和软件的组合来实现图2的存储装置300的数据操作控制电路330时的存储装置300。将着重于描述图3的存储装置300与图2的存储装置300的不同之处。
存储装置300可以包括控制逻辑310、接口电路320和多个存储器裸片。存储器裸片可以包括第一存储器裸片340_1以及第二存储器裸片340_2至第N存储器裸片340_N。
接口电路320可以包括分别对应于多个存储器裸片的多个寄存器，并且每个寄存器可以存储针对相应存储器裸片的命令CMD。接口电路320可以选择寄存器之一，并从选定的寄存器输出选定命令CMD_s。接口电路320可以将选定命令CMD_s提供给控制逻辑310。
控制逻辑310可以基于从存储装置300的外部(例如，图1中的存储器控制器200)提供的命令CMD和/或选定命令CMD_s，来控制对至少一个存储器裸片的数据操作。例如，控制逻辑310可以基于选定命令CMD_s，生成用于数据操作的数据操作控制信号。换言之，与图2相比，图3的控制逻辑310还可以执行图2的数据操作控制电路330的功能。
图4示出根据示例实施例的接口电路320。图4的接口电路320可以对应于图1至图3的接口电路320。将省略参照图1至图3给出的冗余描述。将参照图2和图3来描述图4。
接口电路320可以包括解复用器电路322、多个寄存器324、复用器电路326和路径(way)选择电路328。
寄存器324可以包括第一寄存器325_1以及第二寄存器325_2至第N寄存器325_N。第一寄存器325_1至第N寄存器325_N可以分别对应于第一存储器裸片340_1至第N存储器裸片340_N。例如，第一寄存器325_1可以存储多条命令信息中的与针对第一存储器裸片340_1的命令有关的相应命令信息。多条命令信息中的相应命令信息可以包括命令本身和/或基于该命令生成的数据操作控制信号。在示例实施例中，命令可以包括与数据操作有关的数据操作命令。
解复用器电路322可以接收命令信息CI，并将其提供给从寄存器324当中选择的寄存器。换言之，解复用器电路322可以在寄存器324当中选择一个寄存器，并且将命令信息CI提供给选定的寄存器。此时，当命令信息CI与第一存储器裸片340_1有关时，解复用器电路322可以将命令信息CI提供给与第一存储器裸片340_1相对应的第一寄存器325_1。相似地，当命令信息CI与第二存储器裸片340_2有关时，解复用器电路322可以将命令信息CI提供给与第二存储器裸片340_2相对应的第二寄存器325_2。此时，在示例实施例中，解复用器电路322可以基于从路径选择电路328提供的解复用器控制信号CTRL_D，在寄存器324当中选择一个寄存器。
复用器电路326可以在寄存器324当中选择一个寄存器，从选定的寄存器接收选定命令信息CI_s，并且输出选定命令信息CI_s。与图2和图3相比，在示例实施例中，选定命令信息CI_s可以包括选定命令CMD_s。此时，在示例实施例中，复用器电路326可以基于从路径选择电路328提供的复用器控制信号CTRL_M，在寄存器324当中选择一个寄存器。复用器电路326可以将选定命令信息CI_s提供给控制逻辑310或数据操作控制电路330。
路径选择电路328可以基于地址ADDR和/或芯片选择信号，为解复用器电路322和复用器电路326指定要从寄存器324当中选择的寄存器。例如，当针对第一存储器裸片340_1的第一命令输入到存储装置300时，路径选择电路328可以向解复用器电路322提供指示选择第一寄存器325_1的解复用器控制信号CTRL_D，使得解复用器电路322从寄存器324当中选择第一寄存器325_1。相似地，当存储装置300恢复对第一存储器裸片340_1的数据操作时，路径选择电路328可以向复用器电路326提供指示选择第一寄存器325_1的复用器控制信号CTRL_M，使得复用器电路326在寄存器324当中选择第一寄存器325_1。
图5是根据示例实施例的操作存储装置的方法的流程图。将参照图2至图4来描述图5。
在操作S120中，存储装置300可以响应于针对第一存储器裸片340_1的第一命令，对第一存储器裸片340_1执行第一数据操作。
在操作S140中，存储装置300可以将多条命令信息中的与第一命令有关的相应命令信息存储在与第一存储器裸片340_1相对应的第一寄存器325_1中。例如，路径选择电路328可以基于地址ADDR和/或芯片选择信号将解复用器控制信号CTRL_D提供给解复用器电路322，使得解复用器电路322选择第一寄存器325_1。解复用器电路322可以根据由路径选择电路328基于地址ADDR和/或芯片选择信号生成的解复用器控制信号CTRL_D，将多条命令信息中的与第一命令有关的相应命令信息提供给第一寄存器325_1。第一寄存器325_1可以存储多条命令信息中的相应命令信息。在示例实施例中，多条命令信息中的相应命令信息可以包括第一命令本身和/或基于第一命令生成的数据操作控制信号。
在操作S160中，存储装置300可以响应于第二命令，停止对第一存储器裸片340_1的第一数据操作，并对第二存储器裸片340_2执行第二数据操作。在示例实施例中，存储装置300可以响应于第二命令的输入而停止对第一存储器裸片340_1的第一数据操作，并且可以基于第二命令对第二存储器裸片340_2执行第二数据操作。在一些示例实施例中，第一命令是针对第一存储器裸片340_1的数据读取命令，第二命令可以是针对第二存储器裸片340_2的数据写入命令。
在操作S180中，存储装置300可以基于多条命令信息中的存储在第一寄存器325_1中的与第一命令有关的相应命令信息，对第一存储器裸片340_1执行第一数据操作的剩余数据操作。在示例实施例中，存储装置300可以响应于均指示选择第一存储器裸片340_1的地址ADDR和/或芯片选择信号的输入，来执行第一数据操作的剩余数据操作的至少一部分。在示例实施例中，路径选择电路328可以基于地址ADDR和/或芯片选择信号，将复用器控制信号CTRL_M提供给复用器电路326，使得复用器电路326选择第一寄存器325_1。复用器电路326可以根据由路径选择电路328基于地址ADDR和/或芯片选择信号生成的复用器控制信号CTRL_M，输出多条命令信息中的存储在第一寄存器325_1中的与第一命令有关的相应命令信息。例如，复用器电路326可以将多条命令信息提供给控制逻辑310或数据操作控制电路330。在示例实施例中，当多条命令信息包括第一命令时，控制逻辑310或数据操作控制电路330可以基于第一命令生成各种数据操作控制信号，从而控制第一数据操作的剩余数据操作。然而，示例实施例不限于此。当多条命令信息包括基于第一命令生成的数据操作控制信号时，控制逻辑310或数据操作控制电路330可以基于数据操作控制信号来控制第一数据操作的剩余数据操作。在示例实施例中，存储装置300可以响应于第二数据操作的完成来执行第一数据操作的剩余数据操作。在示例实施例中，存储装置300可以基于存储在接口电路320中的第一命令来执行第一数据操作的剩余数据操作，而无需从存储装置300的外部接收额外命令(例如，恢复命令)。
图6是根据示例实施例的操作存储系统的方法的流程图。将参照图1至图4来描述图6。图6示出了在控制逻辑310中实现数据操作控制电路330时操作存储装置300的方法的示例。
在操作S210中，存储器控制器200可以将针对第一存储器裸片340_1的第一命令CMD1发送到接口电路320和控制逻辑310。
在操作S220中，控制逻辑310可以响应于第一命令CMD1来控制对第一存储器裸片340_1的第一数据操作。
在操作S230中，接口电路320可以存储与第一命令CMD1有关的第一命令信息。例如，对应于第一存储器裸片340_1的第一寄存器可以存储第一命令信息。第一命令信息可以包括从第一命令CMD1以及基于第一命令CMD1生成的数据操作控制信号中选择的至少一者。
在操作S240中，控制逻辑310可以停止对第一存储器裸片340_1的第一数据操作。
在操作S250中，存储器控制器200可以将针对第二存储器裸片340_2的第二命令CMD2发送到接口电路320和控制逻辑310。尽管在图6中操作S240是在操作S250之前执行的，但是示例实施例不限于此。根据示例实施例，可以响应于操作S250来执行操作S240。
在操作S260中，控制逻辑310可以响应于第二命令CMD2，控制对第二存储器裸片340_2的第二数据操作。
在操作S270中，当均指示选择第一存储器裸片340_1的地址ADDR和/或芯片选择信号输入到存储装置300时，接口电路320可以选择存储在第一寄存器中的第一命令信息，从而将第一命令信息作为选定命令信息CI_s提供给控制逻辑310。例如，尽管未在图6中示出，但是在操作S270之前，存储器控制器200可以向接口电路320提供均指示选择第一存储器裸片340_1的地址ADDR和/或芯片选择信号。
在操作S280中，控制逻辑310可以基于从接口电路320提供的第一命令信息，来控制对第一存储器裸片340_1的第一数据操作的剩余数据操作。
图7A和图7B示出根据一些示例实施例的路径选择电路328a和328b。
参照图7A，路径选择电路328a可以包括地址比较器电路328_1a和控制信号生成电路328_2a。
地址比较器电路328_1a可以基于地址ADDR检测多个存储器裸片中的一个存储器裸片。例如，地址比较器电路328_1a可以存储包括与地址ADDR或地址范围相对应的存储器裸片信息的查找表，将接收到的地址ADDR与该查找表进行比较，并且检测与地址ADDR相对应的存储器裸片。地址比较器电路328_1a可以基于检测到的存储器裸片，将存储器裸片信息MDI提供给控制信号生成电路328_2a。
控制信号生成电路328_2a可以基于存储器裸片信息MDI生成控制信号。例如，控制信号生成电路328_2a可以基于存储器裸片信息MDI生成解复用器控制信号CTRL_D和复用器控制信号CTRL_M。
地址比较器电路328_1a和控制信号生成电路328_2a可以以各种形式来实现。根据示例实施例，地址比较器电路328_1a和控制信号生成电路328_2a可以通过硬件或者硬件和软件的组合来实现。
参照图7B，路径选择电路328b可以包括控制信号生成电路328_2b。控制信号生成电路328_2b可以基于芯片选择信号CS生成控制信号。例如，芯片选择信号CS可以表示指示多个存储器裸片之一的选择信号、指示多个存储器芯片之一的选择信号、以及指示多个存储路径之一的选择信号。例如，控制信号生成电路328_2b可以基于芯片选择信号CS，生成解复用器控制信号CTRL_D和复用器控制信号CTRL_M。
图8示出根据示例实施例的存储装置300。图8具体示出了根据示例实施例的存储装置300的接口电路320的配置。将着重于描述图8与图4的不同之处。
存储装置300可以包括路径选择电路328和接口电路320。接口电路320可以包括寄存器324、解复用器电路322和复用器电路326。换言之，与图4相比，路径选择电路328可以实现在接口电路320的外部。
路径选择电路328可以以各种形式来实现。例如，路径选择电路328可以通过硬件或者硬件和软件的组合来实现。在示例实施例中，当路径选择电路328通过硬件和软件的组合来实现时，路径选择电路328可以被实现为图2和图3中的控制逻辑310的一部分。
图9示出根据示例实施例的存储装置300。将着重于描述图9的存储装置300与以上参照图2和图3描述的存储装置300的不同之处。
存储装置300可以包括控制逻辑310、数据操作控制信号生成电路315、接口电路320和多个存储器裸片。存储器裸片可以包括第一存储器裸片340_1以及第二存储器裸片340_2至第N存储器裸片340_N。
在图2和图3中，接口电路320存储命令CMD本身。在图9中，接口电路320存储数据操作控制信号DCTRL。
数据操作控制信号生成电路315可以基于命令CMD生成数据操作控制信号DCTRL。数据操作控制信号DCTRL可以包括针对存储装置300中的根据命令CMD的数据操作的各种控制信号中的至少一种。数据操作控制信号生成电路315可以将数据操作控制信号DCTRL提供给接口电路320。
数据操作控制信号生成电路315可以以各种形式来实现。在示例实施例中，数据操作控制信号生成电路315可以通过硬件或者硬件和软件的组合来实现。当数据操作控制信号生成电路315通过硬件来实现时，数据操作控制信号生成电路315可以包括用于基于命令CMD生成数据操作控制信号DCTRL的电路。当数据操作控制信号生成电路315通过硬件和软件的组合来实现时，可以通过使用存储装置300中的控制逻辑310或处理器执行均加载到存储装置300中的存储器的程序和/或指令，来生成数据操作控制信号DCTRL。例如，数据操作控制信号生成电路315可以是固件。然而，示例实施例不限于此。
接口电路320可以根据地址ADDR和/或芯片选择信号，将数据操作控制信号DCTRL存储在与从存储器裸片中选择的一个存储器裸片相对应的寄存器中。此外，接口电路320可以在存储器交叉存取期间，将已经存储的数据操作控制信号DCTRL提供给存储器裸片或元件，以用于存储装置300中的数据操作，从而控制对至少一个存储器裸片的数据操作。
图10示出根据示例实施例的存储装置300。图10具体示出了其中的控制逻辑310包括图9的存储装置300的数据操作控制信号生成电路315的功能的存储装置300。将着重描述图10的存储装置300与图9的存储装置300的不同之处。
存储装置300可以包括控制逻辑310、接口电路320和多个存储器裸片。存储器裸片可以包括第一存储器裸片340_1以及第二存储器裸片340_2至第N存储器裸片340_N。
控制逻辑310可以基于输入到其的命令CMD生成数据操作控制信号DCTRL，并且将数据操作控制信号DCTRL提供给接口电路320。换言之，与图9相比，控制逻辑310还可以执行图9中的数据操作控制信号生成电路315的功能。
图11示出根据示例实施例的存储装置300。存储装置300可以包括控制逻辑310、接口电路320、命令选择电路350和多个存储器裸片。存储器裸片可以包括第一存储器裸片340_1以及第二存储器裸片340_2至第N存储器裸片340_N。将着重于描述图11的存储装置300与图3的存储装置300的不同之处。
接口电路320可以将输入到其的命令CMD存储在从其中的多个寄存器当中选择的寄存器中，并且可以在被请求时从选定的寄存器输出选定命令CMD_s。接口电路320可以将选定命令CMD_s提供给命令选择电路350。
命令选择电路350可以从选定命令CMD_s和命令CMD当中选择一个命令，并且将第二选定命令CMD_s2提供给控制逻辑310。对于该操作，命令选择电路350可以包括复用器。与省略命令选择电路350的情况不同，当存在命令选择电路350时，可以基于从外部输入到存储装置300(例如，从存储装置300外部输入到存储装置300)的命令CMD以及已经存储在接口电路320中并从接口电路320发送的选定命令CMD_s当中的所请求的命令，来控制存储装置300的数据操作。
图12示出根据示例实施例的SSD系统1000。SSD系统1000可以包括主机1100和SSD1200。SSD 1200可以通过信号连接器SIG与主机1100交换信号，并且可以通过电源连接器PWR接收电力。SSD 1200可以包括SSD控制器1210、辅助电源1220以及闪存装置1230、1240和1250(例如，如图12所示的FLASH 1、FLASH 2和FLASH n)。这时，可以使用图1至图11所示的示例实施例来实现SSD 1200。
根据图1至图11所示的示例实施例，闪存装置1230、1240和1250均可以包括电压调节器(未示出)。因此，闪存装置1230、1240和1250均可以包括接口电路和多个存储器裸片。接口电路可以包括多个寄存器，每个寄存器可以存储多条命令信息中的用于与该寄存器相对应的存储器裸片的相应命令信息。闪存装置1230、1240和1250均可以在存储器交叉存取等期间，基于存储在接口电路中的多条命令信息中的相应命令信息来完成已经停止的数据操作。因此，SSD控制器1210不需要向闪存装置1230、1240和1250提供诸如恢复命令的额外命令。因此，可以减少闪存装置1230、1240和1250与SSD1200的数据通信时间，此外，可以提高其工作速度。
虽然已经参照上述一些示例实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种存储装置的接口电路，所述存储装置包括多个存储器裸片，所述接口电路包括：
分别与所述多个存储器裸片相对应的多个寄存器，所述多个寄存器均被配置为存储与数据操作命令有关的命令信息；
解复用器电路，被配置为：将输入命令信息提供给根据第一地址或第一芯片选择信号中的至少一者从所述多个寄存器当中选择的寄存器，所述输入命令信息是从所述接口电路的外部接收的；以及
复用器电路，被配置为：根据第二地址或第二芯片选择信号中的至少一者从自所述多个寄存器当中选择的寄存器接收输出命令信息，并输出所述输出命令信息。
2.根据权利要求1所述的接口电路，所述接口电路还包括：
路径选择电路，被配置为：基于所述第一地址或所述第一芯片选择信号中的所述至少一者，生成用于控制所述解复用器电路的第一寄存器选择的解复用器控制信号以及用于控制所述复用器电路的第二寄存器选择的复用器控制信号。
3.根据权利要求2所述的接口电路，其中，所述路径选择电路进一步被配置为：
将所述第一地址与存储在所述路径选择电路中的查找表进行比较，
基于所述比较的结果，在所述多个存储器裸片当中选择存储器裸片，并且
生成所述解复用器控制信号和所述复用器控制信号，使得所述解复用器电路和所述复用器电路从所述多个寄存器当中选择与所选择的存储器裸片相对应的寄存器。
4.根据权利要求2所述的接口电路，其中，所述路径选择电路进一步被配置为：
从所述多个存储器裸片当中选择与所述第一芯片选择信号相对应的存储器裸片，并且
生成所述解复用器控制信号和所述复用器控制信号，使得所述解复用器电路和所述复用器电路从所述多个寄存器当中选择与所选择的存储器裸片相对应的一个寄存器。
5.根据权利要求1所述的接口电路，其中，
所述多个存储器裸片包括第一存储器裸片和第二存储器裸片，
所述多个寄存器包括存储与所述第一存储器裸片相对应的命令信息的第一寄存器以及存储与所述第二存储器裸片相对应的命令信息的第二寄存器，
所述解复用器电路被配置为：响应于针对所述第一存储器裸片的第一数据操作命令的输入，向所述第一寄存器提供第一命令信息，所述第一命令信息与所述第一数据操作命令有关。
6.根据权利要求5所述的接口电路，其中，
所述接口电路被配置为：响应于对所述第二存储器裸片的第二数据操作，使得对所述第一存储器裸片的第一数据操作停止和根据所述第一数据操作命令恢复，
所述复用器电路被配置为：响应于均指示选择所述第一存储器裸片的地址或芯片选择信号中的至少一者的输入，选择并输出所述第一命令信息，所述第一命令信息被存储在所述第一寄存器中。
7.根据权利要求5所述的接口电路，其中，所述第一命令信息包括所述第一数据操作命令或基于所述第一数据操作命令生成的数据操作控制信号中的至少一者。
8.一种操作存储装置的方法，所述存储装置包括第一存储器裸片和第二存储器裸片，所述方法包括：
响应于第一命令的输入，对所述第一存储器裸片执行第一数据操作；
将与所述第一命令有关的第一命令信息存储在与所述第一存储器裸片相对应的第一寄存器中；
停止所述第一数据操作；
响应于第二命令的输入对所述第二存储器裸片执行第二数据操作；以及
基于存储在所述第一寄存器中的所述第一命令信息对所述第一存储器裸片执行剩余数据操作，而无需接收额外的恢复命令，所述剩余数据操作在所述第一数据操作期间未被执行。
9.根据权利要求8所述的方法，其中，所述存储装置还包括接口电路，所述接口电路包括多个寄存器，所述多个寄存器中的每个寄存器存储与多个存储器裸片中的相应存储器裸片相对应的命令信息，所述多个存储器裸片包括所述第一存储器裸片和所述第二存储器裸片。
10.根据权利要求9所述的方法，其中，所述的存储第一命令信息包括：将所述第一命令信息存储在所述多个寄存器当中的与所述第一存储器裸片相对应的所述第一寄存器中。
11.根据权利要求8所述的方法，其中，所述的执行剩余数据操作包括：响应于均指示选择所述第一存储器裸片的地址或芯片选择信号中的至少一者的输入，执行所述第一数据操作的所述剩余数据操作。
12.根据权利要求8所述的方法，其中，所述第一命令信息包括所述第一命令或基于所述第一命令生成的第一数据操作控制信号中的至少一者。
13.根据权利要求12所述的方法，其中，
所述的存储第一命令信息包括存储所述第一命令，并且
所述的执行剩余数据操作包括：
基于已经被存储的所述第一命令生成第二数据操作控制信号，所述第二数据操作控制信号与所述第一命令有关，以及
使用所述第二数据操作控制信号执行所述第一数据操作的所述剩余数据操作。
14.根据权利要求12所述的方法，其中，
所述的存储所述第一命令信息包括：
基于所述第一命令生成所述第一数据操作控制信号，以及
存储所述第一数据操作控制信号，
所述的执行剩余数据操作包括：使用已经被存储的所述第一数据操作控制信号，执行所述第一数据操作的所述剩余数据操作。
15.一种存储装置，包括：
包括第一存储器裸片和第二存储器裸片的多个存储器裸片；
接口电路，所述接口电路被配置为存储多条命令信息，所述多条命令信息分别对应于所述多个存储器裸片，所述接口电路还被配置为选择性地输出所述多条命令信息中的至少一条命令信息；以及
控制逻辑，所述控制逻辑被配置为：
根据第一选择信号和第一命令，对所述第一存储器裸片执行第一数据操作，
在执行所述第一数据操作期间，响应于针对所述第二存储器裸片的第二选择信号和第二命令的输入，停止对所述第一存储器裸片的所述第一数据操作，
控制所述存储装置对所述第二存储器裸片执行与所述第二命令相对应的第二数据操作，并且
响应于所述第一选择信号的再次输入，控制所述存储装置基于所述多条命令信息中的第一命令信息对所述第一存储器裸片执行所述第一数据操作的剩余数据操作，所述多条命令信息中的所述第一命令信息与从所述接口电路接收到的所述第一命令有关。
16.根据权利要求15所述的存储装置，其中，所述接口电路包括：
多个寄存器，所述多个寄存器分别存储所述多条命令信息，所述多条命令信息分别对应于所述多个存储器裸片；
解复用器电路，被配置为：将输入命令信息提供给根据第一地址或第一芯片选择信号中的至少一者从所述多个寄存器当中选择的寄存器，所述输入命令信息是从所述存储装置的外部接收的；以及
复用器电路，被配置为：根据第二地址或第二芯片选择信号中的至少一者从自所述多个寄存器当中选择的寄存器接收输出命令信息，并输出所述输出命令信息。
17.根据权利要求16所述的存储装置，其中，所述接口电路还包括路径选择电路，所述路径选择电路被配置为：
基于所述第一地址或所述第一芯片选择信号中的所述至少一者，生成用于控制所述解复用器电路的第一寄存器选择的解复用器控制信号，并且
基于所述第二地址或所述第二芯片选择信号中的所述至少一者，生成用于控制所述复用器电路的第二寄存器选择的复用器控制信号。
18.根据权利要求15所述的存储装置，其中，
所述接口电路还被配置为存储多个数据操作命令，所述多个数据操作命令分别对应于所述多个存储器裸片，并且
所述控制逻辑还被配置为：
基于所述第一命令生成数据操作控制信号，并且
基于所述数据操作控制信号控制所述存储装置执行所述第一数据操作的所述剩余数据操作。
19.根据权利要求18所述的存储装置，其中，所述控制逻辑进一步被配置为：
选择所述第一命令或第三命令中的一个命令，所述第三命令是从所述存储装置的外部输入的，并且
基于所选择的一个命令生成所述数据操作控制信号。
20.根据权利要求15所述的存储装置，其中，
所述接口电路存储基于与所述多个存储器裸片中的每一个存储器裸片相对应的数据操作命令生成的数据操作控制信号，
所述控制逻辑进一步被配置为：响应于所述第二数据操作的完成，基于与所述第一命令相对应的第一数据操作控制信号，控制所述存储装置对所述第一存储器裸片执行所述第一数据操作的所述剩余数据操作。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
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KR20220001370A (ko) * 2020-06-29 2022-01-05 에스케이하이닉스 주식회사 액티브동작을 수행하기 위한 전자장치
CN114550775A (zh) * 2020-11-24 2022-05-27 瑞昱半导体股份有限公司 内存控制器及其控制方法
US12020771B2 (en) * 2021-08-13 2024-06-25 Micron Technology, Inc. Die location detection for grouped memory dies

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4716545A (en) * 1985-03-19 1987-12-29 Wang Laboratories, Inc. Memory means with multiple word read and single word write
US5136582A (en) * 1990-05-29 1992-08-04 Advanced Micro Devices, Inc. Memory management system and method for network controller
JP2003036681A (ja) 2001-07-23 2003-02-07 Hitachi Ltd 不揮発性記憶装置
US6778436B2 (en) 2001-10-10 2004-08-17 Fong Piau Apparatus and architecture for a compact flash memory controller
EP2003568B1 (en) 2006-03-31 2012-02-22 Fujitsu Limited Memory device, control method for the same, control program for the same, memory card, circuit board and electronic equipment
KR100851545B1 (ko) 2006-12-29 2008-08-11 삼성전자주식회사 커맨드 및 어드레스 핀을 갖는 낸드 플래시 메모리 및그것을 포함한 플래시 메모리 시스템
KR101893176B1 (ko) 2010-12-03 2018-08-29 삼성전자주식회사 멀티 칩 메모리 장치 및 그것의 구동 방법
WO2012109677A2 (en) * 2011-02-11 2012-08-16 Fusion-Io, Inc. Apparatus, system, and method for managing operations for data storage media
US20120239874A1 (en) * 2011-03-02 2012-09-20 Netlist, Inc. Method and system for resolving interoperability of multiple types of dual in-line memory modules
US9645758B2 (en) * 2011-07-22 2017-05-09 Sandisk Technologies Llc Apparatus, system, and method for indexing data of an append-only, log-based structure
US9335952B2 (en) 2013-03-01 2016-05-10 Ocz Storage Solutions, Inc. System and method for polling the status of memory devices
US9684622B2 (en) * 2014-06-09 2017-06-20 Micron Technology, Inc. Method and apparatus for controlling access to a common bus by multiple components
US9933950B2 (en) * 2015-01-16 2018-04-03 Sandisk Technologies Llc Storage operation interrupt
US9921763B1 (en) 2015-06-25 2018-03-20 Crossbar, Inc. Multi-bank non-volatile memory apparatus with high-speed bus
US10025536B2 (en) * 2016-02-10 2018-07-17 Sandisk Technologies Llc Memory system and method for simplifying scheduling on a flash interface module and reducing latencies in a multi-die environment
US11403241B2 (en) * 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
TWI684860B (zh) * 2018-10-15 2020-02-11 慧榮科技股份有限公司 用來進行讀取加速之方法以及資料儲存裝置及其控制器

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