JP2000231788A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000231788A JP2000231788A JP11032788A JP3278899A JP2000231788A JP 2000231788 A JP2000231788 A JP 2000231788A JP 11032788 A JP11032788 A JP 11032788A JP 3278899 A JP3278899 A JP 3278899A JP 2000231788 A JP2000231788 A JP 2000231788A
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Abstract
(57)【要約】
【課題】 リードレイテンシーに合わせ、ライトレイテ
ンシーの設定を可変とすることで、システムバスの効率
を向上できる半導体記憶装置を提供する。 【解決手段】 ２バンク構成による２５６ＭｂＳＤＲＡ
Ｍであって、ライトレイテンシーの設定を可変とする入
力レジスタが設けられ、ＣＡＳレイテンシーに応じ、予
め設定された制御信号により、ライト用の外部データに
基づいて生成された複数種の遅延されたデータから１つ
を選択し、所定のレイテンシーの内部データとして出力
することで、連続したライト動作−リード動作−ライト
動作のオペレーションにおいては、ライトレイテンシー
＝リードレイテンシー＝２であるため、ライト動作−リ
ード動作時においても入出力データＩ／Ｏｉのバス上に
空き時間は発生せず、またリード動作−ライト動作で
は、バーストリード途中での中断、ハイインピーダンス
コントロールはなされる必要がない。
ンシーの設定を可変とすることで、システムバスの効率
を向上できる半導体記憶装置を提供する。 【解決手段】 ２バンク構成による２５６ＭｂＳＤＲＡ
Ｍであって、ライトレイテンシーの設定を可変とする入
力レジスタが設けられ、ＣＡＳレイテンシーに応じ、予
め設定された制御信号により、ライト用の外部データに
基づいて生成された複数種の遅延されたデータから１つ
を選択し、所定のレイテンシーの内部データとして出力
することで、連続したライト動作−リード動作−ライト
動作のオペレーションにおいては、ライトレイテンシー
＝リードレイテンシー＝２であるため、ライト動作−リ
ード動作時においても入出力データＩ／Ｏｉのバス上に
空き時間は発生せず、またリード動作−ライト動作で
は、バーストリード途中での中断、ハイインピーダンス
コントロールはなされる必要がない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
制御技術に関し、特にシンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）などのクロック同期式メモリを用いたシステムオペ
レーション効率の向上に好適な半導体記憶装置に適用し
て有効な技術に関する。
制御技術に関し、特にシンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）などのクロック同期式メモリを用いたシステムオペ
レーション効率の向上に好適な半導体記憶装置に適用し
て有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、ＳＤＲＡＭなどにおいては、たとえばＣＡＳレイテ
ンシーでリードレイテンシーを１〜３サイクルなどに設
定し、システムクロックの周波数に合わせてメモリアク
セスの効率を落とさないように設定しており、一方、ラ
イトレイテンシーは０または１などに固定設定してオペ
レーションを行う技術などが考えられる。
て、ＳＤＲＡＭなどにおいては、たとえばＣＡＳレイテ
ンシーでリードレイテンシーを１〜３サイクルなどに設
定し、システムクロックの周波数に合わせてメモリアク
セスの効率を落とさないように設定しており、一方、ラ
イトレイテンシーは０または１などに固定設定してオペ
レーションを行う技術などが考えられる。
【０００３】なお、このようなＳＤＲＡＭなどの半導体
記憶装置に関する技術としては、たとえば１９９４年１
１月５日、株式会社培風館発行の「アドバンスト エレ
クトロニクスＩ−９ 超ＬＳＩメモリ」に記載される技
術などが挙げられる。
記憶装置に関する技術としては、たとえば１９９４年１
１月５日、株式会社培風館発行の「アドバンスト エレ
クトロニクスＩ−９ 超ＬＳＩメモリ」に記載される技
術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なＳＤＲＡＭなどの半導体記憶装置によれば、ライトレ
イテンシーは固定設定であるため、たとえば連続したラ
イト動作−リード動作−ライト動作などのオペレーショ
ンなどが行われるシステムでは、バスの空き時間、デッ
ドサイクルが増加することが考えられる。
なＳＤＲＡＭなどの半導体記憶装置によれば、ライトレ
イテンシーは固定設定であるため、たとえば連続したラ
イト動作−リード動作−ライト動作などのオペレーショ
ンなどが行われるシステムでは、バスの空き時間、デッ
ドサイクルが増加することが考えられる。
【０００５】ここで、連続したライト動作−リード動作
−ライト動作を行うオペレーション時のデータの遷移を
示す図５の例で説明する。ここでは、ＣＡＳレイテンシ
ーＣＬ＝２、バースト長ＢＬ＝４に設定したときの動作
である。この例では、ライトレイテンシー＝０、リード
レイテンシー＝２であるため、ライト動作−リード動作
時には、図に示すように、入出力データＩ／Ｏｉのバス
上に空き時間ができてしまう。また、リード動作−ライ
ト動作時には、入出力データＩ／Ｏｉのバス上でデータ
の衝突を避けるために、所定のデータ長（ＢＬ＝４）が
読み出される前にハイインピーダンスコントロールがな
される。
−ライト動作を行うオペレーション時のデータの遷移を
示す図５の例で説明する。ここでは、ＣＡＳレイテンシ
ーＣＬ＝２、バースト長ＢＬ＝４に設定したときの動作
である。この例では、ライトレイテンシー＝０、リード
レイテンシー＝２であるため、ライト動作−リード動作
時には、図に示すように、入出力データＩ／Ｏｉのバス
上に空き時間ができてしまう。また、リード動作−ライ
ト動作時には、入出力データＩ／Ｏｉのバス上でデータ
の衝突を避けるために、所定のデータ長（ＢＬ＝４）が
読み出される前にハイインピーダンスコントロールがな
される。
【０００６】すなわち、連続したライト動作−リード動
作−ライト動作のオペレーション時には、ライトレイテ
ンシーが固定されているために、ライト動作−リード動
作時にはバス上に空き時間が発生し、またリード動作−
ライト動作時にはリードデータのキャンセル（マスク）
が発生し、システムバスの効率が落ちることが考えられ
る。
作−ライト動作のオペレーション時には、ライトレイテ
ンシーが固定されているために、ライト動作−リード動
作時にはバス上に空き時間が発生し、またリード動作−
ライト動作時にはリードデータのキャンセル（マスク）
が発生し、システムバスの効率が落ちることが考えられ
る。
【０００７】そこで、本発明の目的は、ＳＤＲＡＭなど
のクロック同期式メモリにおいて、リードレイテンシー
に合わせ、ライトレイテンシーの設定を可変とすること
で、システムバスの効率を向上させることができる半導
体記憶装置を提供するものである。
のクロック同期式メモリにおいて、リードレイテンシー
に合わせ、ライトレイテンシーの設定を可変とすること
で、システムバスの効率を向上させることができる半導
体記憶装置を提供するものである。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明による半導体記憶装置
は、複数種のライトレイテンシーの設定を可能とするラ
イト用のレジスタと、複数種のリードレイテンシーの設
定を可能とするリード用のレジスタとを有し、ＳＤＲＡ
Ｍなどのクロック同期式メモリのＣＡＳレイテンシー
（リードレイテンシー）に合わせ、ライトレイテンシー
の設定を可変とするものである。
は、複数種のライトレイテンシーの設定を可能とするラ
イト用のレジスタと、複数種のリードレイテンシーの設
定を可能とするリード用のレジスタとを有し、ＳＤＲＡ
Ｍなどのクロック同期式メモリのＣＡＳレイテンシー
（リードレイテンシー）に合わせ、ライトレイテンシー
の設定を可変とするものである。
【００１１】このライト用のレジスタは、ＣＡＳレイテ
ンシーに応じ、予め設定された制御信号により、ライト
用のステート信号に基づいて生成された複数種の遅延さ
れたステート信号から１つを選択し、所定の遅延された
ステート信号として出力するマルチプレクサ回路と、こ
のマルチプレクサ回路からの遅延されたステート信号に
より内部データ取り込み用のクロック信号を制御し、ラ
イト用の外部データに基づいて所定のレイテンシーの内
部データとして出力するレジスタ回路とからなるもので
ある。
ンシーに応じ、予め設定された制御信号により、ライト
用のステート信号に基づいて生成された複数種の遅延さ
れたステート信号から１つを選択し、所定の遅延された
ステート信号として出力するマルチプレクサ回路と、こ
のマルチプレクサ回路からの遅延されたステート信号に
より内部データ取り込み用のクロック信号を制御し、ラ
イト用の外部データに基づいて所定のレイテンシーの内
部データとして出力するレジスタ回路とからなるもので
ある。
【００１２】また、リード用のレジスタは、ＣＡＳレイ
テンシーに応じ、予め設定された制御信号により、リー
ド用の内部データに基づいて生成された複数種の遅延さ
れたデータから１つを選択し、所定のレイテンシーの外
部データとして出力するマルチプレクサ回路からなるも
のである。
テンシーに応じ、予め設定された制御信号により、リー
ド用の内部データに基づいて生成された複数種の遅延さ
れたデータから１つを選択し、所定のレイテンシーの外
部データとして出力するマルチプレクサ回路からなるも
のである。
【００１３】この構成において、リードレイテンシーの
値とライトレイテンシーの値とを等しくしたり、あるい
はシステムバスによる遅延を考慮して、リードレイテン
シーの値はライトレイテンシーの値より大きくし、さら
にシステムバス上に複数の半導体記憶装置が接続される
場合に、各半導体記憶装置間で個別にリードレイテンシ
ーとライトレイテンシーとを設定するようにしたもので
ある。
値とライトレイテンシーの値とを等しくしたり、あるい
はシステムバスによる遅延を考慮して、リードレイテン
シーの値はライトレイテンシーの値より大きくし、さら
にシステムバス上に複数の半導体記憶装置が接続される
場合に、各半導体記憶装置間で個別にリードレイテンシ
ーとライトレイテンシーとを設定するようにしたもので
ある。
【００１４】よって、前記半導体記憶装置によれば、シ
ステムバスの効率を向上させることができる。この結
果、システムの性能向上が可能となる。すなわち、メモ
リのリードレイテンシーとライトレイテンシーとを合わ
せることで、連続したインタラプトオペレーションなど
において、システムバスの空き時間や、デッドサイクル
をなくすことができる。これにより、バス効率を最大限
に上げることが可能となるため、システム全体の性能を
向上させることができる。
ステムバスの効率を向上させることができる。この結
果、システムの性能向上が可能となる。すなわち、メモ
リのリードレイテンシーとライトレイテンシーとを合わ
せることで、連続したインタラプトオペレーションなど
において、システムバスの空き時間や、デッドサイクル
をなくすことができる。これにより、バス効率を最大限
に上げることが可能となるため、システム全体の性能を
向上させることができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】図１は本発明の一実施の形態である半導体
記憶装置を示す概略機能ブロック図、図２は本実施の形
態の半導体記憶装置において、入力レジスタを示す回路
図、図３はライト動作のオペレーションを示すタイミン
グ図、図４は連続したライト動作−リード動作−ライト
動作のオペレーションを示すタイミング図である。
記憶装置を示す概略機能ブロック図、図２は本実施の形
態の半導体記憶装置において、入力レジスタを示す回路
図、図３はライト動作のオペレーションを示すタイミン
グ図、図４は連続したライト動作−リード動作−ライト
動作のオペレーションを示すタイミング図である。
【００１７】まず、図１により本実施の形態の半導体記
憶装置の一例の概略機能構成を説明する。
憶装置の一例の概略機能構成を説明する。
【００１８】本実施の形態の半導体記憶装置は、たとえ
ば２バンク構成による２５６ＭｂＳＤＲＡＭとされ、２
個のメモリアレイバンクＭＡＢ０，ＭＡＢ１と、各メモ
リアレイバンクＭＡＢ０，ＭＡＢ１に対応するロウデコ
ーダＲＤ、カラムデコーダＣＤおよびセンスアンプ＆入
出力バスＳＡ＆ＩＯＢと、共通のロウアドレスバッファ
ＲＡＢ、カラムアドレスバッファＣＡＢ、カラムアドレ
スカウンタＣＡＣ、リフレッシュカウンタＲＣ、入力バ
ッファＩＢ、出力バッファＯＢ、入力レジスタＩＲ、出
力レジスタＯＲ、制御論理＆タイミング発生器ＣＬ＆Ｔ
Ｇなどからなり、周知の半導体製造技術によって１個の
半導体チップ上に形成されて構成されている。
ば２バンク構成による２５６ＭｂＳＤＲＡＭとされ、２
個のメモリアレイバンクＭＡＢ０，ＭＡＢ１と、各メモ
リアレイバンクＭＡＢ０，ＭＡＢ１に対応するロウデコ
ーダＲＤ、カラムデコーダＣＤおよびセンスアンプ＆入
出力バスＳＡ＆ＩＯＢと、共通のロウアドレスバッファ
ＲＡＢ、カラムアドレスバッファＣＡＢ、カラムアドレ
スカウンタＣＡＣ、リフレッシュカウンタＲＣ、入力バ
ッファＩＢ、出力バッファＯＢ、入力レジスタＩＲ、出
力レジスタＯＲ、制御論理＆タイミング発生器ＣＬ＆Ｔ
Ｇなどからなり、周知の半導体製造技術によって１個の
半導体チップ上に形成されて構成されている。
【００１９】このＳＤＲＡＭには、クロック信号ＣＬＫ
の他に、制御信号として、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号／ＣＳ、ロウアドレスストロー
ブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡ
Ｓ、ライトイネーブル信号／ＷＥ、データマスク信号／
ＤＱＭなどが外部から入力され、これらの制御信号に基
づいて制御論理＆タイミング発生器ＣＬ＆ＴＧにより内
部制御信号が生成され、この内部制御信号によりリード
動作、ライト動作などの内部回路の動作が制御されるよ
うになっている。
の他に、制御信号として、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号／ＣＳ、ロウアドレスストロー
ブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡ
Ｓ、ライトイネーブル信号／ＷＥ、データマスク信号／
ＤＱＭなどが外部から入力され、これらの制御信号に基
づいて制御論理＆タイミング発生器ＣＬ＆ＴＧにより内
部制御信号が生成され、この内部制御信号によりリード
動作、ライト動作などの内部回路の動作が制御されるよ
うになっている。
【００２０】このＳＤＲＡＭのリード動作、ライト動作
においては、外部から入力されるアドレス信号Ａａに基
づいて、このロウアドレス信号、カラムアドレス信号が
それぞれロウアドレスバッファＲＡＢ、カラムアドレス
バッファＣＡＢに入力され、ロウデコーダＲＤ、カラム
デコーダＣＤを介してメモリアレイバンクＭＡＢ０，Ｍ
ＡＢ１内の任意のメモリセルが選択される。そして、リ
ード時には、メモリセルのデータがセンスアンプ＆入出
力バスＳＡ＆ＩＯＢ、出力レジスタＯＲを介して、出力
バッファＯＢから入出力データＩ／Ｏｉとしてリード用
の出力データＱｉが出力され、またライト時にはライト
用の入力データＤｉが入力バッファＩＢから入力レジス
タＩＲを介して入力される。
においては、外部から入力されるアドレス信号Ａａに基
づいて、このロウアドレス信号、カラムアドレス信号が
それぞれロウアドレスバッファＲＡＢ、カラムアドレス
バッファＣＡＢに入力され、ロウデコーダＲＤ、カラム
デコーダＣＤを介してメモリアレイバンクＭＡＢ０，Ｍ
ＡＢ１内の任意のメモリセルが選択される。そして、リ
ード時には、メモリセルのデータがセンスアンプ＆入出
力バスＳＡ＆ＩＯＢ、出力レジスタＯＲを介して、出力
バッファＯＢから入出力データＩ／Ｏｉとしてリード用
の出力データＱｉが出力され、またライト時にはライト
用の入力データＤｉが入力バッファＩＢから入力レジス
タＩＲを介して入力される。
【００２１】次に、本実施の形態の特徴である、リード
レイテンシーに合わせ、ライトレイテンシーの設定を可
変とする入力レジスタＩＲについて説明する。この入力
レジスタＩＲは、ＣＡＳレイテンシーに応じ、予め設定
された制御信号ＣＬ−Ｃｏｎｔｒｏｌにより、ライト用
のステート信号ＷＤ−ＥＮに基づいて生成された複数種
の遅延されたステート信号から１つを選択し、所定の遅
延されたステート信号として出力するマルチプレクサ回
路と、このマルチプレクサ回路からの遅延されたステー
ト信号により内部データ取り込み用のクロック信号を制
御し、ライト用の外部データＤｉｎｉに基づいて所定の
レイテンシーの内部データＩｎｔ−Ｄｉｎｉとして出力
するレジスタ回路とからなり、図２により回路例、図３
によりタイミング例をそれぞれ説明する。
レイテンシーに合わせ、ライトレイテンシーの設定を可
変とする入力レジスタＩＲについて説明する。この入力
レジスタＩＲは、ＣＡＳレイテンシーに応じ、予め設定
された制御信号ＣＬ−Ｃｏｎｔｒｏｌにより、ライト用
のステート信号ＷＤ−ＥＮに基づいて生成された複数種
の遅延されたステート信号から１つを選択し、所定の遅
延されたステート信号として出力するマルチプレクサ回
路と、このマルチプレクサ回路からの遅延されたステー
ト信号により内部データ取り込み用のクロック信号を制
御し、ライト用の外部データＤｉｎｉに基づいて所定の
レイテンシーの内部データＩｎｔ−Ｄｉｎｉとして出力
するレジスタ回路とからなり、図２により回路例、図３
によりタイミング例をそれぞれ説明する。
【００２２】図２において、入力レジスタＩＲは、制御
論理＆タイミング発生器ＣＬ＆ＴＧからのライトステー
ト信号ＷＤ−ＥＮを入力として遅延されたライトステー
ト信号ＷＤ−ＥＮ１２３を出力するマルチプレクサ回路
と、入力バッファＩＢからの外部データＤｉｎｉを入力
として内部データＩｎｔ−Ｄｉｎｉを出力するレジスタ
回路とから構成されている。ライトステート信号ＷＤ−
ＥＮは、ライトコマンドによりアサートされるライトの
ステート信号である。
論理＆タイミング発生器ＣＬ＆ＴＧからのライトステー
ト信号ＷＤ−ＥＮを入力として遅延されたライトステー
ト信号ＷＤ−ＥＮ１２３を出力するマルチプレクサ回路
と、入力バッファＩＢからの外部データＤｉｎｉを入力
として内部データＩｎｔ−Ｄｉｎｉを出力するレジスタ
回路とから構成されている。ライトステート信号ＷＤ−
ＥＮは、ライトコマンドによりアサートされるライトの
ステート信号である。
【００２３】マルチプレクサ回路には、ライトステート
信号ＷＤ−ＥＮを入力とし、クロック信号ＣＬＫに同期
して動作し、種類の異なる遅延されたステート信号を生
成するために３段に縦列接続された複数のフリップフロ
ップＦＦ１〜ＦＦ３と、各フリップフロップＦＦ１〜Ｆ
Ｆ３から生成されたステート信号のうち、制御信号ＣＬ
−ｃｏｎｔｒｏｌにより１つを選択して遅延されたライ
トステート信号ＷＤ−ＥＮ１２３として出力するセレク
タＳＬなどが設けられている。
信号ＷＤ−ＥＮを入力とし、クロック信号ＣＬＫに同期
して動作し、種類の異なる遅延されたステート信号を生
成するために３段に縦列接続された複数のフリップフロ
ップＦＦ１〜ＦＦ３と、各フリップフロップＦＦ１〜Ｆ
Ｆ３から生成されたステート信号のうち、制御信号ＣＬ
−ｃｏｎｔｒｏｌにより１つを選択して遅延されたライ
トステート信号ＷＤ−ＥＮ１２３として出力するセレク
タＳＬなどが設けられている。
【００２４】レジスタ回路には、外部データＤｉｎｉを
入力として、クロック信号ＣＬＫに同期して動作するフ
リップフロップＦＦ４と、クロック信号ＣＬＫと遅延さ
れたライトステート信号ＷＤ−ＥＮ１２３とを論理積演
算するゲートＡＮＤと、ゲートＡＮＤからの内部データ
取り込み用クロック信号ＷＤ−ＣＬＫ１２３に同期して
動作し、ライトレイテンシーに対応する内部データＩｎ
ｔ−Ｄｉｎｉとして出力するフリップフロップＦＦ５な
どが設けられている。
入力として、クロック信号ＣＬＫに同期して動作するフ
リップフロップＦＦ４と、クロック信号ＣＬＫと遅延さ
れたライトステート信号ＷＤ−ＥＮ１２３とを論理積演
算するゲートＡＮＤと、ゲートＡＮＤからの内部データ
取り込み用クロック信号ＷＤ−ＣＬＫ１２３に同期して
動作し、ライトレイテンシーに対応する内部データＩｎ
ｔ−Ｄｉｎｉとして出力するフリップフロップＦＦ５な
どが設けられている。
【００２５】図３において、(a) は制御信号ＣＬ−ｃｏ
ｎｔｒｏｌ＝１、(b) は制御信号ＣＬ−ｃｏｎｔｒｏｌ
＝３の場合のタイミングをそれぞれ示す。この際に、制
御信号ＣＬ−ｃｏｎｔｒｏｌ＝１の場合は、マルチプレ
クサ回路において、１段のフリップフロップ回路ＦＦ１
のみにより遅延されたライトステート信号ＷＤ−ＥＮ１
２３をセレクタＳＬにより選択し、また制御信号ＣＬ−
ｃｏｎｔｒｏｌ＝３の場合は、３段のフリップフロップ
回路ＦＦ１〜ＦＦ３を介して遅延されたライトステート
信号ＷＤ−ＥＮ１２３を選択する。
ｎｔｒｏｌ＝１、(b) は制御信号ＣＬ−ｃｏｎｔｒｏｌ
＝３の場合のタイミングをそれぞれ示す。この際に、制
御信号ＣＬ−ｃｏｎｔｒｏｌ＝１の場合は、マルチプレ
クサ回路において、１段のフリップフロップ回路ＦＦ１
のみにより遅延されたライトステート信号ＷＤ−ＥＮ１
２３をセレクタＳＬにより選択し、また制御信号ＣＬ−
ｃｏｎｔｒｏｌ＝３の場合は、３段のフリップフロップ
回路ＦＦ１〜ＦＦ３を介して遅延されたライトステート
信号ＷＤ−ＥＮ１２３を選択する。
【００２６】たとえば、図３(a) のように制御信号ＣＬ
−ｃｏｎｔｒｏｌ＝１の場合のライト動作は、クロック
信号ＣＬＫに同期して、１サイクル目でライトＷｒｉｔ
ｅのコマンドＣＯＭが発行されると、１サイクル後の２
サイクル目から順に入出力データＩ／Ｏｉとしてライト
用のデータＤ１〜Ｄ４が入力される。このライト用のデ
ータＤ１〜Ｄ４は、１サイクル目のクロック信号ＣＬＫ
の立ち上がりから遅延されたライトステート信号ＷＤ−
ＥＮに基づいて、さらに１サイクルの範囲内で遅延され
たライトステート信号ＷＤ−ＥＮ１２３が生成され、こ
れとクロック信号ＣＬＫとの論理積演算による内部デー
タ取り込み用クロック信号ＷＤ−ＣＬＫ１２３に同期し
て内部データＩｎｔ−Ｄｉｎｉとして取り込まれる。
−ｃｏｎｔｒｏｌ＝１の場合のライト動作は、クロック
信号ＣＬＫに同期して、１サイクル目でライトＷｒｉｔ
ｅのコマンドＣＯＭが発行されると、１サイクル後の２
サイクル目から順に入出力データＩ／Ｏｉとしてライト
用のデータＤ１〜Ｄ４が入力される。このライト用のデ
ータＤ１〜Ｄ４は、１サイクル目のクロック信号ＣＬＫ
の立ち上がりから遅延されたライトステート信号ＷＤ−
ＥＮに基づいて、さらに１サイクルの範囲内で遅延され
たライトステート信号ＷＤ−ＥＮ１２３が生成され、こ
れとクロック信号ＣＬＫとの論理積演算による内部デー
タ取り込み用クロック信号ＷＤ−ＣＬＫ１２３に同期し
て内部データＩｎｔ−Ｄｉｎｉとして取り込まれる。
【００２７】同様に、図３(b) のように制御信号ＣＬ−
ｃｏｎｔｒｏｌ＝３の場合のライト動作は、クロック信
号ＣＬＫに同期して、１サイクル目でライトＷｒｉｔｅ
のコマンドＣＯＭが発行されると、３サイクル後の４サ
イクル目から順にライト用のデータＤ１〜Ｄ４が入力さ
れる。このライト用のデータＤ１〜Ｄ４は、１サイクル
目のクロック信号ＣＬＫの立ち上がりから遅延されたラ
イトステート信号ＷＤ−ＥＮに基づいて、さらに２〜３
サイクルの範囲内で遅延されたライトステート信号ＷＤ
−ＥＮ１２３が生成され、これとクロック信号ＣＬＫと
の論理積演算による内部データ取り込み用クロック信号
ＷＤ−ＣＬＫ１２３に同期して内部データＩｎｔ−Ｄｉ
ｎｉとして取り込まれる。
ｃｏｎｔｒｏｌ＝３の場合のライト動作は、クロック信
号ＣＬＫに同期して、１サイクル目でライトＷｒｉｔｅ
のコマンドＣＯＭが発行されると、３サイクル後の４サ
イクル目から順にライト用のデータＤ１〜Ｄ４が入力さ
れる。このライト用のデータＤ１〜Ｄ４は、１サイクル
目のクロック信号ＣＬＫの立ち上がりから遅延されたラ
イトステート信号ＷＤ−ＥＮに基づいて、さらに２〜３
サイクルの範囲内で遅延されたライトステート信号ＷＤ
−ＥＮ１２３が生成され、これとクロック信号ＣＬＫと
の論理積演算による内部データ取り込み用クロック信号
ＷＤ−ＣＬＫ１２３に同期して内部データＩｎｔ−Ｄｉ
ｎｉとして取り込まれる。
【００２８】また、出力レジスタＯＲは、前記入力レジ
スタＩＲのマルチプレクサ回路と同様の構成とされ、内
部データＩｎｔ−Ｄｏｕｔｉを入力として外部データＤ
ｏｕｔｉを出力する、図示しない複数のフリップフロッ
プとセレクタとからなり、ＣＡＳレイテンシーに応じ、
予め設定された制御信号ＣＬ−ｃｏｎｔｒｏｌにより、
リード用の内部データＩｎｔ−Ｄｏｕｔｉに基づいて生
成された複数種の遅延されたデータから１つを選択し、
所定のレイテンシーの外部データＤｏｕｔｉとして出力
するマルチプレクサ回路構成となっている。
スタＩＲのマルチプレクサ回路と同様の構成とされ、内
部データＩｎｔ−Ｄｏｕｔｉを入力として外部データＤ
ｏｕｔｉを出力する、図示しない複数のフリップフロッ
プとセレクタとからなり、ＣＡＳレイテンシーに応じ、
予め設定された制御信号ＣＬ−ｃｏｎｔｒｏｌにより、
リード用の内部データＩｎｔ−Ｄｏｕｔｉに基づいて生
成された複数種の遅延されたデータから１つを選択し、
所定のレイテンシーの外部データＤｏｕｔｉとして出力
するマルチプレクサ回路構成となっている。
【００２９】次に、本実施の形態の作用について、図４
により連続したライト動作−リード動作−ライト動作の
オペレーション時の入出力データＩ／Ｏｉの遷移の一例
を説明する。
により連続したライト動作−リード動作−ライト動作の
オペレーション時の入出力データＩ／Ｏｉの遷移の一例
を説明する。
【００３０】ここでは、図４のように、ＣＡＳレイテン
シーＣＬ＝２＝リードレイテンシー＝ライトレイテンシ
ー、バースト長ＢＬ＝４に設定したときの動作におい
て、クロック信号ＣＬＫに同期して、コマンドＣＯＭと
して１サイクル目でライトコマンドＷｒｉｔｅ（ａ）、
２サイクル目でリードコマンドＲｅａｄ（ｂ）、６サイ
クル目でライトコマンドＷｒｉｔｅ（ｃ）を発行する場
合を示す。
シーＣＬ＝２＝リードレイテンシー＝ライトレイテンシ
ー、バースト長ＢＬ＝４に設定したときの動作におい
て、クロック信号ＣＬＫに同期して、コマンドＣＯＭと
して１サイクル目でライトコマンドＷｒｉｔｅ（ａ）、
２サイクル目でリードコマンドＲｅａｄ（ｂ）、６サイ
クル目でライトコマンドＷｒｉｔｅ（ｃ）を発行する場
合を示す。
【００３１】まず、１サイクル目でライトコマンドＷｒ
ｉｔｅ（ａ）が発行されると、これから２サイクル後
（ライトレイテンシー＝２）の３サイクル目にライト用
のデータＤ（ａ１）が入力される。一方、２サイクル目
でリードコマンドＲｅａｄ（ｂ）が発行されているの
で、２サイクル後（リードレイテンシー＝２）の４サイ
クル目〜７サイクル目まではリード用のデータＱ（ｂ
１），Ｑ（ｂ２），Ｑ（ｂ３），Ｑ（ｂ４）が順にバー
スト長分だけ連続して出力される。
ｉｔｅ（ａ）が発行されると、これから２サイクル後
（ライトレイテンシー＝２）の３サイクル目にライト用
のデータＤ（ａ１）が入力される。一方、２サイクル目
でリードコマンドＲｅａｄ（ｂ）が発行されているの
で、２サイクル後（リードレイテンシー＝２）の４サイ
クル目〜７サイクル目まではリード用のデータＱ（ｂ
１），Ｑ（ｂ２），Ｑ（ｂ３），Ｑ（ｂ４）が順にバー
スト長分だけ連続して出力される。
【００３２】さらに、６サイクル目で発行されたライト
コマンドＷｒｉｔｅ（ｃ）に対しては、２サイクル後の
８サイクル目から順にバースト長分だけ連続してライト
用のデータＤ（ｃ１），Ｄ（ｃ２），・・が入力され
る。以上のように、ライトコマンド、リードコマンドの
発行に対しては、２サイクル後からデータの入力、出力
が行われる。この入出力データＩ／Ｏｉの入力、出力に
際しては、インタラプト動作による新しいコマンドの発
行が優先される。
コマンドＷｒｉｔｅ（ｃ）に対しては、２サイクル後の
８サイクル目から順にバースト長分だけ連続してライト
用のデータＤ（ｃ１），Ｄ（ｃ２），・・が入力され
る。以上のように、ライトコマンド、リードコマンドの
発行に対しては、２サイクル後からデータの入力、出力
が行われる。この入出力データＩ／Ｏｉの入力、出力に
際しては、インタラプト動作による新しいコマンドの発
行が優先される。
【００３３】以上の連続したライト動作−リード動作−
ライト動作のオペレーションにおいては、ライトレイテ
ンシー＝リードレイテンシー＝２であるため、ライト動
作−リード動作時においても入出力データＩ／Ｏｉのバ
ス上に空き時間は発生しない。また、リード動作−ライ
ト動作では、バーストリード途中での中断、ハイインピ
ーダンスコントロールはなされる必要がない。
ライト動作のオペレーションにおいては、ライトレイテ
ンシー＝リードレイテンシー＝２であるため、ライト動
作−リード動作時においても入出力データＩ／Ｏｉのバ
ス上に空き時間は発生しない。また、リード動作−ライ
ト動作では、バーストリード途中での中断、ハイインピ
ーダンスコントロールはなされる必要がない。
【００３４】従って、本実施の形態の半導体記憶装置に
よれば、リードレイテンシーの設定を可変とする出力レ
ジスタＯＲと、ライトレイテンシーの設定を可変とする
入力レジスタＩＲとを設け、リードレイテンシーとライ
トレイテンシーとを合わせることで、連続したインタラ
プトオペレーションなどにおいて、システムバスの空き
時間や、デッドサイクルをなくすことができるので、バ
ス効率を最大限に上げることが可能となるため、システ
ム全体の性能を向上させることができる。
よれば、リードレイテンシーの設定を可変とする出力レ
ジスタＯＲと、ライトレイテンシーの設定を可変とする
入力レジスタＩＲとを設け、リードレイテンシーとライ
トレイテンシーとを合わせることで、連続したインタラ
プトオペレーションなどにおいて、システムバスの空き
時間や、デッドサイクルをなくすことができるので、バ
ス効率を最大限に上げることが可能となるため、システ
ム全体の性能を向上させることができる。
【００３５】たとえば、本実施の形態のオペレーション
では、前記図５に示すオペレーションに対し、約２２％
程度のバス効率の向上が見られる。さらに連続したライ
ト動作−リード動作−ライト動作のオペレーションや、
インタラプトオペレーションでは、より一層、バス効率
が向上（約２０〜３０％程度）することは明らかであ
る。
では、前記図５に示すオペレーションに対し、約２２％
程度のバス効率の向上が見られる。さらに連続したライ
ト動作−リード動作−ライト動作のオペレーションや、
インタラプトオペレーションでは、より一層、バス効率
が向上（約２０〜３０％程度）することは明らかであ
る。
【００３６】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３７】たとえば、前記実施の形態においては、ラ
イトレイテンシー＝リードレイテンシーとした設定方法
について説明したが、システムバスに複数のＳＤＲＡＭ
がつながっている場合には、システムバスによる遅延を
考慮して、コントローラから近いＳＤＲＡＭについては
リードレイテンシーの値をライトレイテンシーの値より
大きくしたり（たとえばライトレイテンシー＝２に対し
て、リードレイテンシー＝３，４など）、またはライト
レイテンシー、リードレイテンシーを複数のＳＤＲＡＭ
間で個別に設定することで、より一層、バスの効率を上
げるように制御することも可能である。
イトレイテンシー＝リードレイテンシーとした設定方法
について説明したが、システムバスに複数のＳＤＲＡＭ
がつながっている場合には、システムバスによる遅延を
考慮して、コントローラから近いＳＤＲＡＭについては
リードレイテンシーの値をライトレイテンシーの値より
大きくしたり（たとえばライトレイテンシー＝２に対し
て、リードレイテンシー＝３，４など）、またはライト
レイテンシー、リードレイテンシーを複数のＳＤＲＡＭ
間で個別に設定することで、より一層、バスの効率を上
げるように制御することも可能である。
【００３８】また、２バンク構成による２５６ＭｂＳＤ
ＲＡＭの例で説明したが、４バンク、８バンクなどの多
バンク化の傾向にあり、また１Ｇビットなどの容量のＳ
ＤＲＡＭについても広く適用可能であり、このように多
バンク、大容量の構成とすることにより本発明の効果は
ますます大きくなる。
ＲＡＭの例で説明したが、４バンク、８バンクなどの多
バンク化の傾向にあり、また１Ｇビットなどの容量のＳ
ＤＲＡＭについても広く適用可能であり、このように多
バンク、大容量の構成とすることにより本発明の効果は
ますます大きくなる。
【００３９】さらに、本発明は、ＳＤＲＡＭの他に、Ｄ
ＤＲＳＤＲＡＭなどに効果的であるが、さらに他のクロ
ック同期式メモリ全般に広く応用することも可能であ
る。
ＤＲＳＤＲＡＭなどに効果的であるが、さらに他のクロ
ック同期式メモリ全般に広く応用することも可能であ
る。
【００４０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４１】(1).複数種のライトレイテンシーの設定を
可能とするライト用のレジスタと、複数種のリードレイ
テンシーの設定を可能とするリード用のレジスタとを有
し、リードレイテンシーに合わせ、ライトレイテンシー
の設定を可変とすることで、連続したインタラプトオペ
レーションなどにおいて、システムバスの空き時間や、
デッドサイクルをなくすことができるので、バス効率を
最大限に上げることが可能となる。
可能とするライト用のレジスタと、複数種のリードレイ
テンシーの設定を可能とするリード用のレジスタとを有
し、リードレイテンシーに合わせ、ライトレイテンシー
の設定を可変とすることで、連続したインタラプトオペ
レーションなどにおいて、システムバスの空き時間や、
デッドサイクルをなくすことができるので、バス効率を
最大限に上げることが可能となる。
【００４２】(2).前記(1) により、ＳＤＲＡＭなどのク
ロック同期式メモリにおいて、システムバスの効率を向
上させることができるので、システムの性能向上を実現
することが可能となる。
ロック同期式メモリにおいて、システムバスの効率を向
上させることができるので、システムの性能向上を実現
することが可能となる。
【図１】本発明の一実施の形態である半導体記憶装置を
示す概略機能ブロック図である。
示す概略機能ブロック図である。
【図２】本発明の一実施の形態の半導体記憶装置におい
て、入力レジスタを示す回路図である。
て、入力レジスタを示す回路図である。
【図３】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、ライト動作のオペレーションを示すタイ
ミング図である。
装置において、ライト動作のオペレーションを示すタイ
ミング図である。
【図４】本発明の一実施の形態の半導体記憶装置におい
て、連続したライト動作−リード動作−ライト動作のオ
ペレーションを示すタイミング図である。
て、連続したライト動作−リード動作−ライト動作のオ
ペレーションを示すタイミング図である。
【図５】本発明の前提となる半導体記憶装置において、
連続したライト動作−リード動作−ライト動作のオペレ
ーションを示すタイミング図である。
連続したライト動作−リード動作−ライト動作のオペレ
ーションを示すタイミング図である。
ＭＡＢ０，ＭＡＢ１ メモリアレイバンク ＲＤ ロウデコーダ ＣＤ カラムデコーダ ＳＡ＆ＩＯＢ センスアンプ＆入出力バス ＲＡＢ ロウアドレスバッファ ＣＡＢ カラムアドレスバッファ ＣＡＣ カラムアドレスカウンタ ＲＣ リフレッシュカウンタ ＩＢ 入力バッファ ＯＢ 出力バッファ ＩＲ 入力レジスタ ＯＲ 出力レジスタ ＣＬ＆ＴＧ 制御論理＆タイミング発生器 ＦＦ１〜ＦＦ４ フリップフロップ ＳＬ セレクタ
Claims (7)
- 【請求項１】 複数種のライトレイテンシーの設定を可
能とするライト用のレジスタと、複数種のリードレイテ
ンシーの設定を可能とするリード用のレジスタとを有
し、リードレイテンシーに合わせてライトレイテンシー
を設定することを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置であっ
て、前記ライト用のレジスタは、ＣＡＳレイテンシーに
応じ、予め設定された制御信号により、ライト用のステ
ート信号に基づいて生成された複数種の遅延されたステ
ート信号から１つを選択し、所定の遅延されたステート
信号として出力するマルチプレクサ回路と、このマルチ
プレクサ回路からの遅延されたステート信号により内部
データ取り込み用のクロック信号を制御し、ライト用の
外部データに基づいて所定のレイテンシーの内部データ
として出力するレジスタ回路とからなることを特徴とす
る半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置であっ
て、前記リード用のレジスタは、ＣＡＳレイテンシーに
応じ、予め設定された制御信号により、リード用の内部
データに基づいて生成された複数種の遅延されたデータ
から１つを選択し、所定のレイテンシーの外部データと
して出力するマルチプレクサ回路からなることを特徴と
する半導体記憶装置。 - 【請求項４】 請求項１、２または３記載の半導体記憶
装置であって、前記リードレイテンシーの値と前記ライ
トレイテンシーの値とを等しくすることを特徴とする半
導体記憶装置。 - 【請求項５】 請求項１、２または３記載の半導体記憶
装置であって、前記リードレイテンシーの値は、システ
ムバスによる遅延を考慮して前記ライトレイテンシーの
値より大きくすることを特徴とする半導体記憶装置。 - 【請求項６】 請求項１、２、３、４または５記載の半
導体記憶装置であって、システムバス上に複数の前記半
導体記憶装置が接続される場合に、各半導体記憶装置間
で個別に前記リードレイテンシーと前記ライトレイテン
シーとを設定することを特徴とする半導体記憶装置。 - 【請求項７】 請求項１、２、３、４、５または６記載
の半導体記憶装置であって、前記半導体記憶装置は、シ
ンクロナスＤＲＡＭであることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03278899A JP3957421B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03278899A JP3957421B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000231788A true JP2000231788A (ja) | 2000-08-22 |
| JP3957421B2 JP3957421B2 (ja) | 2007-08-15 |
Family
ID=12368600
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03278899A Expired - Fee Related JP3957421B2 (ja) | 1999-02-10 | 1999-02-10 | 半導体記憶装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3957421B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260178A (ja) * | 1998-10-30 | 2000-09-22 | Fujitsu Ltd | 半導体記憶装置 |
| JP2002251319A (ja) * | 2001-02-21 | 2002-09-06 | Fujitsu Ltd | 半導体記憶装置および情報処理装置 |
| US6469940B1 (en) | 1999-07-22 | 2002-10-22 | Nec Corporation | Memory access method and system for writing and reading SDRAM |
| US6545942B2 (en) | 2001-02-21 | 2003-04-08 | Fujitsu Limited | Semiconductor memory device and information processing unit |
| US6621315B2 (en) | 2001-11-07 | 2003-09-16 | Samsung Electronics Co., Ltd. | Delay locked loop circuit and method having adjustable locking resolution |
| KR100448702B1 (ko) * | 2001-08-01 | 2004-09-16 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법 |
| KR100605572B1 (ko) | 2005-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| US7458004B2 (en) | 2004-04-12 | 2008-11-25 | Nec Electronics Corporation | Semiconductor storage device |
| WO2009093548A1 (ja) * | 2008-01-22 | 2009-07-30 | Liquid Design Systems, Inc. | 半導体記憶装置 |
-
1999
- 1999-02-10 JP JP03278899A patent/JP3957421B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4651206B2 (ja) * | 2001-02-21 | 2011-03-16 | 富士通セミコンダクター株式会社 | 半導体記憶装置および情報処理装置 |
| KR100448702B1 (ko) * | 2001-08-01 | 2004-09-16 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법 |
| US6621315B2 (en) | 2001-11-07 | 2003-09-16 | Samsung Electronics Co., Ltd. | Delay locked loop circuit and method having adjustable locking resolution |
| US7458004B2 (en) | 2004-04-12 | 2008-11-25 | Nec Electronics Corporation | Semiconductor storage device |
| KR100605572B1 (ko) | 2005-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| US7263008B2 (en) | 2005-06-30 | 2007-08-28 | Hynix Semiconductor Inc. | Semiconductor memory device for securing a stable operation at a high speed operation |
| WO2009093548A1 (ja) * | 2008-01-22 | 2009-07-30 | Liquid Design Systems, Inc. | 半導体記憶装置 |
| JP2009176343A (ja) * | 2008-01-22 | 2009-08-06 | Liquid Design Systems:Kk | 半導体記憶装置 |
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| JP3957421B2 (ja) | 2007-08-15 |
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