JP2002251319A - 半導体記憶装置および情報処理装置 - Google Patents
半導体記憶装置および情報処理装置Info
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- JP2002251319A JP2002251319A JP2001045545A JP2001045545A JP2002251319A JP 2002251319 A JP2002251319 A JP 2002251319A JP 2001045545 A JP2001045545 A JP 2001045545A JP 2001045545 A JP2001045545 A JP 2001045545A JP 2002251319 A JP2002251319 A JP 2002251319A
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Abstract
(57)【要約】
【課題】 半導体記憶装置のデータ書き込み速度を向上
させる。 【解決手段】 転送手段１は、データをバーストモード
で転送する。転送個数設定手段２は、バーストモードで
転送される複数のデータの個数を設定する。書き込みコ
マンド入力手段３は、書き込みコマンドの入力を受け
る。計時手段４は、書き込みコマンドが入力されてから
経過した時間を計時する。書き込み開始時間設定手段５
は、転送個数設定手段２によって設定されたデータの個
数に応じてデータの書き込みを開始するまでの時間を設
定する。
させる。 【解決手段】 転送手段１は、データをバーストモード
で転送する。転送個数設定手段２は、バーストモードで
転送される複数のデータの個数を設定する。書き込みコ
マンド入力手段３は、書き込みコマンドの入力を受け
る。計時手段４は、書き込みコマンドが入力されてから
経過した時間を計時する。書き込み開始時間設定手段５
は、転送個数設定手段２によって設定されたデータの個
数に応じてデータの書き込みを開始するまでの時間を設
定する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
び情報処理装置に関し、特に、１回のアドレス指定によ
り複数のデータをまとめて連続的に転送するバーストモ
ードを有する半導体記憶装置およびそのような半導体記
憶装置を有する情報処理装置に関する。
び情報処理装置に関し、特に、１回のアドレス指定によ
り複数のデータをまとめて連続的に転送するバーストモ
ードを有する半導体記憶装置およびそのような半導体記
憶装置を有する情報処理装置に関する。
【０００２】
【従来の技術】書き込みデータと、読み出しデータとが
同一のデータバスを経由するいわゆるＩ／Ｏ Ｃｏｍｍ
ｏｎの半導体記憶装置では、書き込みコマンドが入力さ
れてから書き込みデータを書き込むまでの遅延量である
書き込みレイテンシを設定することにより、データバス
を有効に利用することができる。
同一のデータバスを経由するいわゆるＩ／Ｏ Ｃｏｍｍ
ｏｎの半導体記憶装置では、書き込みコマンドが入力さ
れてから書き込みデータを書き込むまでの遅延量である
書き込みレイテンシを設定することにより、データバス
を有効に利用することができる。
【０００３】図１５および図１６は、書き込みレイテン
シを設定しない場合と、設定した場合におけるデータの
転送の様子を示すタイミングチャートである。先ず、図
１５は、バースト長が“２”であり、書き込みレイテン
シが“０”である場合におけるＲＤ−ＷＲ−ＲＤ（Read
Write Read）サイクルを示す図である。この図の例で
は、図１５（Ａ）に示す、第０番目のクロックの立ち上
がりエッジに同期してＲＤコマンドが入力されている
（図１５（Ｂ）参照）。一般に、半導体記憶装置では、
ＲＤコマンドが入力されてからバス上にデータが送出さ
れるまでには一定のアクセス時間を要する。この例で
は、図１５（Ｃ）に示すように、第３番目のクロックの
立ち上がりエッジ、即ち、３クロックが経過してから、
読み出されたデータＱ１，Ｑ２がデータバス上に送出さ
れている。
シを設定しない場合と、設定した場合におけるデータの
転送の様子を示すタイミングチャートである。先ず、図
１５は、バースト長が“２”であり、書き込みレイテン
シが“０”である場合におけるＲＤ−ＷＲ−ＲＤ（Read
Write Read）サイクルを示す図である。この図の例で
は、図１５（Ａ）に示す、第０番目のクロックの立ち上
がりエッジに同期してＲＤコマンドが入力されている
（図１５（Ｂ）参照）。一般に、半導体記憶装置では、
ＲＤコマンドが入力されてからバス上にデータが送出さ
れるまでには一定のアクセス時間を要する。この例で
は、図１５（Ｃ）に示すように、第３番目のクロックの
立ち上がりエッジ、即ち、３クロックが経過してから、
読み出されたデータＱ１，Ｑ２がデータバス上に送出さ
れている。
【０００４】読み出しデータの送出が完了すると、続い
て、第５番目のクロックの立ち上がりエッジにおいて、
ＷＲコマンドが入力されている。ここで、レイテンシは
“０”であるので、コマンドの入力とほぼ同時に書き込
みデータＤ１，Ｄ２がデータバスを介して入力される。
て、第５番目のクロックの立ち上がりエッジにおいて、
ＷＲコマンドが入力されている。ここで、レイテンシは
“０”であるので、コマンドの入力とほぼ同時に書き込
みデータＤ１，Ｄ２がデータバスを介して入力される。
【０００５】次のＲＤコマンドは、ＷＲコマンドの直後
に入力されているが、これは、ＲＤコマンドが入力され
てから実際にデータがデータバス上に送出されるまでに
はアクセス時間分の遅延があるため、書き込みデータと
読み出しデータが輻輳することがないからである。
に入力されているが、これは、ＲＤコマンドが入力され
てから実際にデータがデータバス上に送出されるまでに
はアクセス時間分の遅延があるため、書き込みデータと
読み出しデータが輻輳することがないからである。
【０００６】このように、ライトレイテンシを“０”に
設定した場合、ＲＤコマンドから次のＲＤコマンドまで
を示すＲＤ−ＲＤサイクル時間は６クロックとなる。図
１６は、バースト長が２であり、書き込みレイテンシが
“３”である場合におけるＲＤ−ＷＲ−ＲＤサイクルを
示す図である。この図の例では、図１６（Ａ）に示す、
第０番目のクロックの立ち上がりエッジに同期してＲＤ
コマンドが入力されている（図１６（Ｂ）参照）。前述
のように、半導体記憶装置では、ＲＤコマンドが入力さ
れてからバス上にデータが送出されるまでには一定のア
クセス時間を要し、この例では、第３番目のクロックの
立ち上がりエッジにおいて、読み出されたデータＱ１，
Ｑ２がデータバス上に送出される（図１６（Ｃ）参
照）。
設定した場合、ＲＤコマンドから次のＲＤコマンドまで
を示すＲＤ−ＲＤサイクル時間は６クロックとなる。図
１６は、バースト長が２であり、書き込みレイテンシが
“３”である場合におけるＲＤ−ＷＲ−ＲＤサイクルを
示す図である。この図の例では、図１６（Ａ）に示す、
第０番目のクロックの立ち上がりエッジに同期してＲＤ
コマンドが入力されている（図１６（Ｂ）参照）。前述
のように、半導体記憶装置では、ＲＤコマンドが入力さ
れてからバス上にデータが送出されるまでには一定のア
クセス時間を要し、この例では、第３番目のクロックの
立ち上がりエッジにおいて、読み出されたデータＱ１，
Ｑ２がデータバス上に送出される（図１６（Ｃ）参
照）。
【０００７】ところで、ライトレイテンシを設定した場
合には、ＷＲコマンドを入力してから書き込みデータを
入力するまでにはディレイが存在するので、読み出しデ
ータが送出される前に、ＷＲコマンドを先行して読み込
むことが可能になる。この例では、第２番目のクロック
の立ち上がりエッジにおいてＷＲコマンドが入力されて
いる。
合には、ＷＲコマンドを入力してから書き込みデータを
入力するまでにはディレイが存在するので、読み出しデ
ータが送出される前に、ＷＲコマンドを先行して読み込
むことが可能になる。この例では、第２番目のクロック
の立ち上がりエッジにおいてＷＲコマンドが入力されて
いる。
【０００８】ＷＲコマンドが入力され、ライトレイテン
シ分だけのクロック（いまの例では３クロック）が経過
すると、書き込みデータが読み込まれる。この例では、
第５番目のクロックの立ち上がりエッジにおいて書き込
みデータＤ１，Ｄ２が読み込まれている。
シ分だけのクロック（いまの例では３クロック）が経過
すると、書き込みデータが読み込まれる。この例では、
第５番目のクロックの立ち上がりエッジにおいて書き込
みデータＤ１，Ｄ２が読み込まれている。
【０００９】次のＲＤコマンドは、ＷＲコマンドの直後
に入力されているが、これは、前述のように、ＲＤコマ
ンドが入力されてから実際にデータがデータバス上に送
出されるまでにはアクセス時間分の遅延があるため、書
き込みデータと読み出しデータが輻輳することがないか
らである。なお、このＲＤコマンドに対応する読み出し
データは、第６番目のクロックの立ち上がりエッジにお
いて読み出されている。
に入力されているが、これは、前述のように、ＲＤコマ
ンドが入力されてから実際にデータがデータバス上に送
出されるまでにはアクセス時間分の遅延があるため、書
き込みデータと読み出しデータが輻輳することがないか
らである。なお、このＲＤコマンドに対応する読み出し
データは、第６番目のクロックの立ち上がりエッジにお
いて読み出されている。
【００１０】このように、ライトレイテンシを“３”に
設定した場合、ＲＤコマンドから次のＲＤコマンドまで
を示すＲＤ−ＲＤサイクル時間は３クロックとなり、前
述のようにライトレイテンシを“０”に設定した場合に
比較して３クロック分だけ短くすることが可能になる。
設定した場合、ＲＤコマンドから次のＲＤコマンドまで
を示すＲＤ−ＲＤサイクル時間は３クロックとなり、前
述のようにライトレイテンシを“０”に設定した場合に
比較して３クロック分だけ短くすることが可能になる。
【００１１】
【発明が解決しようとする課題】ところで、以上の例で
は、バースト長が“２”である場合を例に挙げて説明し
たが、この値は自由に設定することが可能である場合が
多い。
は、バースト長が“２”である場合を例に挙げて説明し
たが、この値は自由に設定することが可能である場合が
多い。
【００１２】しかしながら、バースト長が変化すると、
ライトレイテンシの最適値も変化することが考えられる
が、従来においては、ライトレイテンシはバースト長に
応じては変化しなかった。
ライトレイテンシの最適値も変化することが考えられる
が、従来においては、ライトレイテンシはバースト長に
応じては変化しなかった。
【００１３】その結果、バースト長が変化した場合には
最適な書き込み動作が行えなくなる場合があるという問
題点があった。本発明は、このような状況に鑑みてなさ
れたものであり、バースト長に応じて最適なライトレイ
テンシを設定することが可能な半導体記憶装置を提供す
ることを目的とする。
最適な書き込み動作が行えなくなる場合があるという問
題点があった。本発明は、このような状況に鑑みてなさ
れたものであり、バースト長に応じて最適なライトレイ
テンシを設定することが可能な半導体記憶装置を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、１回のアドレス指定により
複数のデータを連続的に転送するバーストモードを有す
る半導体記憶装置において、データを前記バーストモー
ドで転送する転送手段１と、前記バーストモードで転送
される前記複数のデータの個数を設定する転送個数設定
手段２と、書き込みコマンドの入力を受ける書き込みコ
マンド入力手段３と、前記書き込みコマンドが入力され
てから経過した時間を計時する計時手段４と、前記転送
個数設定手段２によって設定されたデータの個数に応じ
てデータの書き込みを開始するまでの時間を設定する書
き込み開始時間設定手段５と、を有することを特徴とす
る半導体記憶装置が提供される。
決するために、図１に示す、１回のアドレス指定により
複数のデータを連続的に転送するバーストモードを有す
る半導体記憶装置において、データを前記バーストモー
ドで転送する転送手段１と、前記バーストモードで転送
される前記複数のデータの個数を設定する転送個数設定
手段２と、書き込みコマンドの入力を受ける書き込みコ
マンド入力手段３と、前記書き込みコマンドが入力され
てから経過した時間を計時する計時手段４と、前記転送
個数設定手段２によって設定されたデータの個数に応じ
てデータの書き込みを開始するまでの時間を設定する書
き込み開始時間設定手段５と、を有することを特徴とす
る半導体記憶装置が提供される。
【００１５】ここで、転送手段１は、データをバースト
モードで転送する。転送個数設定手段２は、バーストモ
ードで転送される複数のデータの個数を設定する。書き
込みコマンド入力手段３は、書き込みコマンドの入力を
受ける。計時手段４は、書き込みコマンドが入力されて
から経過した時間を計時する。書き込み開始時間設定手
段５は、転送個数設定手段２によって設定されたデータ
の個数に応じてデータの書き込みを開始するまでの時間
を設定する。
モードで転送する。転送個数設定手段２は、バーストモ
ードで転送される複数のデータの個数を設定する。書き
込みコマンド入力手段３は、書き込みコマンドの入力を
受ける。計時手段４は、書き込みコマンドが入力されて
から経過した時間を計時する。書き込み開始時間設定手
段５は、転送個数設定手段２によって設定されたデータ
の個数に応じてデータの書き込みを開始するまでの時間
を設定する。
【００１６】また、１回のアドレス指定により複数のデ
ータをまとめて連続的に転送するバーストモードを有す
る半導体記憶装置を有する情報処理装置において、前記
半導体記憶装置は、前記バーストモードで転送される前
記複数のデータの個数を設定する転送個数設定手段と、
書き込みコマンドの入力を受ける書き込みコマンド入力
手段と、前記書き込みコマンドが入力されてから経過し
た時間を計時する計時手段と、前記転送個数設定手段に
よって設定されたデータの個数に応じてデータの書き込
みを開始するまでの時間を設定する書き込み開始時間設
定手段と、を有し、前記転送個数設定手段に対して所定
のコマンドを与え、前記複数のデータの個数を指定する
転送個数指定手段を有することを特徴とする情報処理装
置が提供される。
ータをまとめて連続的に転送するバーストモードを有す
る半導体記憶装置を有する情報処理装置において、前記
半導体記憶装置は、前記バーストモードで転送される前
記複数のデータの個数を設定する転送個数設定手段と、
書き込みコマンドの入力を受ける書き込みコマンド入力
手段と、前記書き込みコマンドが入力されてから経過し
た時間を計時する計時手段と、前記転送個数設定手段に
よって設定されたデータの個数に応じてデータの書き込
みを開始するまでの時間を設定する書き込み開始時間設
定手段と、を有し、前記転送個数設定手段に対して所定
のコマンドを与え、前記複数のデータの個数を指定する
転送個数指定手段を有することを特徴とする情報処理装
置が提供される。
【００１７】ここで、半導体記憶装置において、転送個
数設定手段は、バーストモードで転送される複数のデー
タの個数を設定する。書き込みコマンド入力手段は、書
き込みコマンドの入力を受ける。計時手段は、書き込み
コマンドが入力されてから経過した時間を計時する。書
き込み開始時間設定手段は、転送個数設定手段によって
設定されたデータの個数に応じてデータの書き込みを開
始するまでの時間を設定する。そして、転送個数指定手
段は、転送個数設定手段に対して所定のコマンドを与
え、複数のデータの個数を指定する。
数設定手段は、バーストモードで転送される複数のデー
タの個数を設定する。書き込みコマンド入力手段は、書
き込みコマンドの入力を受ける。計時手段は、書き込み
コマンドが入力されてから経過した時間を計時する。書
き込み開始時間設定手段は、転送個数設定手段によって
設定されたデータの個数に応じてデータの書き込みを開
始するまでの時間を設定する。そして、転送個数指定手
段は、転送個数設定手段に対して所定のコマンドを与
え、複数のデータの個数を指定する。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の動作原理を説明
する原理図である。この図に示すように、本発明の半導
体記憶装置は、転送手段１、転送個数設定手段２、書き
込みコマンド入力手段３、計時手段４、書き込み開始時
間設定手段５、記憶部６によって構成されている。
を参照して説明する。図１は、本発明の動作原理を説明
する原理図である。この図に示すように、本発明の半導
体記憶装置は、転送手段１、転送個数設定手段２、書き
込みコマンド入力手段３、計時手段４、書き込み開始時
間設定手段５、記憶部６によって構成されている。
【００１９】ここで、転送手段１は、データをバースト
モードで転送する。転送個数設定手段２は、バーストモ
ードで転送されるデータの個数を設定する。
モードで転送する。転送個数設定手段２は、バーストモ
ードで転送されるデータの個数を設定する。
【００２０】書き込みコマンド入力手段３は、書き込み
コマンドの入力を受ける。計時手段４は、書き込みコマ
ンドが入力されてから経過した時間を計時する。書き込
み開始時間設定手段５は、転送個数設定手段２によって
設定されたデータの個数に応じてデータの書き込みを開
始するまでの時間を設定する。
コマンドの入力を受ける。計時手段４は、書き込みコマ
ンドが入力されてから経過した時間を計時する。書き込
み開始時間設定手段５は、転送個数設定手段２によって
設定されたデータの個数に応じてデータの書き込みを開
始するまでの時間を設定する。
【００２１】次に、以上の原理図の動作について説明す
る。なお、以下では、バースト長とライトレイテンシと
の関係について簡単に説明した後、図１に示す原理図の
動作について説明する。 （１）ライトレイテンシの最適値 図２は、バースト長が“２”であり、ライトレイテンシ
が“３”である場合における半導体記憶装置の動作を説
明する図である。また、図３はバースト長が“２”であ
り、ライトレイテンシが“４”である場合における動作
を説明する図である。
る。なお、以下では、バースト長とライトレイテンシと
の関係について簡単に説明した後、図１に示す原理図の
動作について説明する。 （１）ライトレイテンシの最適値 図２は、バースト長が“２”であり、ライトレイテンシ
が“３”である場合における半導体記憶装置の動作を説
明する図である。また、図３はバースト長が“２”であ
り、ライトレイテンシが“４”である場合における動作
を説明する図である。
【００２２】一般に、ライトレイテンシを有する半導体
記憶装置では、書き込みコマンドが入力されても、デー
タがすぐに入力されないので、書き込みコマンドの入力
と同時に書き込み動作を開始することはできない。
記憶装置では、書き込みコマンドが入力されても、デー
タがすぐに入力されないので、書き込みコマンドの入力
と同時に書き込み動作を開始することはできない。
【００２３】そこで、あるバンクに対する書き込みコマ
ンドが入力されると、所定のライトレイテンシ後に入力
される書き込みデータを取り込む動作のみを行い、実際
の書き込み動作は、次に同じバンクに対して書き込みコ
マンドが入力された時に実行されるように構成されてい
る。
ンドが入力されると、所定のライトレイテンシ後に入力
される書き込みデータを取り込む動作のみを行い、実際
の書き込み動作は、次に同じバンクに対して書き込みコ
マンドが入力された時に実行されるように構成されてい
る。
【００２４】同一のバンクに対する書き込みコマンドが
入力される最短の間隔は、半導体記憶装置のサイクル時
間に対応する。従って、サイクル時間内には直前の書き
込みコマンドに対応する全てのデータを受信している必
要があるため、必要以上に書き込みデータのレイテンシ
を大きくすることはできない。
入力される最短の間隔は、半導体記憶装置のサイクル時
間に対応する。従って、サイクル時間内には直前の書き
込みコマンドに対応する全てのデータを受信している必
要があるため、必要以上に書き込みデータのレイテンシ
を大きくすることはできない。
【００２５】図２および図３は、サイクル時間が“４”
である場合における書き込み動作を示している。図２に
示すように、ライトレイテンシが“３”である場合に
は、（Ｃ）に示すようにサイクル時間内にデータの入力
が終了しているので、（Ｂ）に示すようにサイクル時間
終了直後に書き込みコマンドが入力された場合でも書き
込みが可能である。
である場合における書き込み動作を示している。図２に
示すように、ライトレイテンシが“３”である場合に
は、（Ｃ）に示すようにサイクル時間内にデータの入力
が終了しているので、（Ｂ）に示すようにサイクル時間
終了直後に書き込みコマンドが入力された場合でも書き
込みが可能である。
【００２６】しかし、図３に示すように、ライトレイテ
ンシが“４”である場合には、（Ｃ）に示すようにサイ
クル時間内に全てのデータの入力が終了していないの
で、（Ｂ）に示すようにサイクル時間終了直後に書き込
みコマンドが入力された場合には書き込みを行うことが
できない。
ンシが“４”である場合には、（Ｃ）に示すようにサイ
クル時間内に全てのデータの入力が終了していないの
で、（Ｂ）に示すようにサイクル時間終了直後に書き込
みコマンドが入力された場合には書き込みを行うことが
できない。
【００２７】以上より、この半導体記憶装置では、ライ
トレイテンシは“３”以上には設定できないことが分か
る。 （２）バースト長とライトレイテンシとの関係 図４は、バースト長が“４”であり、ライトレイテンシ
が“２”である場合における半導体記憶装置の動作を説
明する図である。また、図５はバースト長が“２”であ
り、ライトレイテンシが“２”である場合における動作
を説明する図である。
トレイテンシは“３”以上には設定できないことが分か
る。 （２）バースト長とライトレイテンシとの関係 図４は、バースト長が“４”であり、ライトレイテンシ
が“２”である場合における半導体記憶装置の動作を説
明する図である。また、図５はバースト長が“２”であ
り、ライトレイテンシが“２”である場合における動作
を説明する図である。
【００２８】図４に示すように、バースト長が“４”で
ある場合には、サイクル時間内に全てのデータの入力を
完了するためには、ライトレイテンシが“２”以下であ
ることが条件となる。
ある場合には、サイクル時間内に全てのデータの入力を
完了するためには、ライトレイテンシが“２”以下であ
ることが条件となる。
【００２９】一方、図５に示すように、バースト長が
“２”である場合に、ライトレイテンシを“２”に設定
した場合には、ＲＤ−ＲＤサイクル時間が“３”から
“４”に延長されることになる。
“２”である場合に、ライトレイテンシを“２”に設定
した場合には、ＲＤ−ＲＤサイクル時間が“３”から
“４”に延長されることになる。
【００３０】従って、以上からライトレイテンシはバー
スト長に応じた最適値が存在することが分かる。次に、
以上の考察に基づいて、図１に示す原理図の動作につい
て説明する。
スト長に応じた最適値が存在することが分かる。次に、
以上の考察に基づいて、図１に示す原理図の動作につい
て説明する。
【００３１】転送個数設定手段２に対して外部から転送
個数（即ち、バースト長）の設定がなされた場合には、
設定された転送個数が書き込み開始時間設定手段５に供
給される。
個数（即ち、バースト長）の設定がなされた場合には、
設定された転送個数が書き込み開始時間設定手段５に供
給される。
【００３２】書き込み開始時間設定手段５は、転送個数
設定手段２から供給された転送個数に対応する書き込み
開始時間（即ち、ライトレイテンシ）を算出し、転送手
段１に対して設定する。例えば、図４に示すように、バ
ースト長が“４”である場合にはライトレイテンシは
“２”に設定される。
設定手段２から供給された転送個数に対応する書き込み
開始時間（即ち、ライトレイテンシ）を算出し、転送手
段１に対して設定する。例えば、図４に示すように、バ
ースト長が“４”である場合にはライトレイテンシは
“２”に設定される。
【００３３】以上のような状態において、書き込みコマ
ンド入力手段３に対して書き込みコマンドが入力される
と、転送手段１と計時手段４に対して通知される。計時
手段４は、書き込みコマンドが入力されてから経過した
時間を計時し、転送手段１に対して通知する。
ンド入力手段３に対して書き込みコマンドが入力される
と、転送手段１と計時手段４に対して通知される。計時
手段４は、書き込みコマンドが入力されてから経過した
時間を計時し、転送手段１に対して通知する。
【００３４】転送手段１は、計時手段４から通知される
時間を参照し、書き込みコマンドが入力されてから経過
した時間が、書き込み開始時間設定手段５から通知され
た時間と等しくなった場合には、記憶部６に対するデー
タの転送を開始する。その結果、転送個数に応じて最適
な書き込み開始時間が設定されることになる。
時間を参照し、書き込みコマンドが入力されてから経過
した時間が、書き込み開始時間設定手段５から通知され
た時間と等しくなった場合には、記憶部６に対するデー
タの転送を開始する。その結果、転送個数に応じて最適
な書き込み開始時間が設定されることになる。
【００３５】以上に示したように、本発明によれば、書
き込みコマンドが入力された場合には、転送個数に応じ
て所定の時間が経過するまで待機した後、データを記憶
部６に転送するようにしたので、転送個数に応じた最適
な転送を行うことが可能になる。
き込みコマンドが入力された場合には、転送個数に応じ
て所定の時間が経過するまで待機した後、データを記憶
部６に転送するようにしたので、転送個数に応じた最適
な転送を行うことが可能になる。
【００３６】次に、本発明の実施の形態について説明す
る。図６は、本発明の情報処理装置の実施の形態の構成
例を示す図である。この図に示すように、本発明の情報
処理装置は、ＣＰＵ（Central Processing Unit）１
０、制御装置２０、半導体記憶装置３０、および、バス
４０によって構成されている。
る。図６は、本発明の情報処理装置の実施の形態の構成
例を示す図である。この図に示すように、本発明の情報
処理装置は、ＣＰＵ（Central Processing Unit）１
０、制御装置２０、半導体記憶装置３０、および、バス
４０によって構成されている。
【００３７】ここで、ＣＰＵ１０は、半導体記憶装置３
０に記憶されている各種プログラム等を実行することに
より、装置の各部を制御するとともに、各種演算を実行
する。
０に記憶されている各種プログラム等を実行することに
より、装置の各部を制御するとともに、各種演算を実行
する。
【００３８】制御装置２０は、半導体記憶装置３０のバ
ースト長の設定や、リフレッシュ等に関する制御を行
う。半導体記憶装置３０は、制御装置２０の制御に応じ
て、ＣＰＵ１０から供給されたデータを記憶するととも
に、記憶したデータを読み出してＣＰＵ１０に供給す
る。
ースト長の設定や、リフレッシュ等に関する制御を行
う。半導体記憶装置３０は、制御装置２０の制御に応じ
て、ＣＰＵ１０から供給されたデータを記憶するととも
に、記憶したデータを読み出してＣＰＵ１０に供給す
る。
【００３９】バス４０は、ＣＰＵ１０からのデータを半
導体記憶装置３０に供給するとともに、半導体記憶装置
３０からのデータをＣＰＵ１０に供給する。図７は、図
６に示す半導体記憶装置３０の詳細な構成例を示す図で
ある。
導体記憶装置３０に供給するとともに、半導体記憶装置
３０からのデータをＣＰＵ１０に供給する。図７は、図
６に示す半導体記憶装置３０の詳細な構成例を示す図で
ある。
【００４０】この図に示すように、半導体記憶装置３０
は、制御部３１、セル３２、行デコーダ３３、列デコー
ダ３４、ＳＡ（Sense Amplifier）３５、および、Ｉ／
Ｏ（Input Output）回路３６によって構成されている。
は、制御部３１、セル３２、行デコーダ３３、列デコー
ダ３４、ＳＡ（Sense Amplifier）３５、および、Ｉ／
Ｏ（Input Output）回路３６によって構成されている。
【００４１】制御部３１は、ＣＬＫ（Clock）信号、Ｃ
ＭＤ（Command）信号、ＡＤＤ（Address）信号、ＤＳ
（Data Strobe）信号、および、ＤＡＴＡ信号を入力
し、装置の各部に供給するとともに、書き込みの際には
ＤＡＴＡを所定のタイミングで読み込む。また、読み出
しの際には、ＤＡＴＡを所定のアドレスから読み出して
出力する。
ＭＤ（Command）信号、ＡＤＤ（Address）信号、ＤＳ
（Data Strobe）信号、および、ＤＡＴＡ信号を入力
し、装置の各部に供給するとともに、書き込みの際には
ＤＡＴＡを所定のタイミングで読み込む。また、読み出
しの際には、ＤＡＴＡを所定のアドレスから読み出して
出力する。
【００４２】セル３２は、マトリクス状に配置された記
憶素子群から構成されており、入力されたデータを記憶
する。行デコーダ３３は、行アドレスに基づいてセル３
２の所定の行を指定する。
憶素子群から構成されており、入力されたデータを記憶
する。行デコーダ３３は、行アドレスに基づいてセル３
２の所定の行を指定する。
【００４３】列デコーダ３４は、列アドレスに基づいて
セル３２の所定の列を指定する。ＳＡ３５は、セル３２
から読み出された信号を所定のゲインで増幅し、ディジ
タルレベルに変換する。
セル３２の所定の列を指定する。ＳＡ３５は、セル３２
から読み出された信号を所定のゲインで増幅し、ディジ
タルレベルに変換する。
【００４４】Ｉ／Ｏ回路３６は、データの入出力に関す
る制御を行う。図８は、図７に示す制御部３１の詳細な
構成例を示す図である。この図に示すように、制御部３
１は、ＣＬＫ入力端子３１ａ、ＣＭＤ入力端子３１ｂ、
ＡＤＤ入力端子３１ｃ、ＤＳ入力端子３１ｄ、ＤＡＴＡ
入出力端子３１ｅ、ＣＬＫ入力回路３１ｆ、ＣＭＤ入力
回路３１ｇ、ＡＤＤ入力回路３１ｈ、ＤＳ入力活性化判
定回路３１ｉ、ＤＳ入力回路３１ｊ、ＤＡＴＡ入力回路
３１ｋ、ＣＭＤデコーダ３１ｍ、および、バースト長判
定回路３１ｎによって構成されている。
る制御を行う。図８は、図７に示す制御部３１の詳細な
構成例を示す図である。この図に示すように、制御部３
１は、ＣＬＫ入力端子３１ａ、ＣＭＤ入力端子３１ｂ、
ＡＤＤ入力端子３１ｃ、ＤＳ入力端子３１ｄ、ＤＡＴＡ
入出力端子３１ｅ、ＣＬＫ入力回路３１ｆ、ＣＭＤ入力
回路３１ｇ、ＡＤＤ入力回路３１ｈ、ＤＳ入力活性化判
定回路３１ｉ、ＤＳ入力回路３１ｊ、ＤＡＴＡ入力回路
３１ｋ、ＣＭＤデコーダ３１ｍ、および、バースト長判
定回路３１ｎによって構成されている。
【００４５】ここで、ＣＬＫ入力端子３１ａは、ＣＬＫ
信号の入力を受ける。ＣＭＤ入力端子３１ｂは、ＣＭＤ
信号の入力を受ける。ＡＤＤ入力端子３１ｃは、ＡＤＤ
信号の入力を受ける。ＤＳ入力端子３１ｄは、ＤＳ信号
の入力を受ける。ＤＡＴＡ入出力端子３１ｅは、ＤＡＴ
Ａ信号の入力を受けるとともに、ＤＡＴＡ信号を出力す
る。
信号の入力を受ける。ＣＭＤ入力端子３１ｂは、ＣＭＤ
信号の入力を受ける。ＡＤＤ入力端子３１ｃは、ＡＤＤ
信号の入力を受ける。ＤＳ入力端子３１ｄは、ＤＳ信号
の入力を受ける。ＤＡＴＡ入出力端子３１ｅは、ＤＡＴ
Ａ信号の入力を受けるとともに、ＤＡＴＡ信号を出力す
る。
【００４６】ＣＬＫ入力回路３１ｆは、バッファ等によ
って構成されており、ＣＬＫ入力端子３１ａから入力さ
れたＣＬＫ信号をＣＭＤ入力回路３１ｇ、ＡＤＤ入力回
路３１ｈ、および、ＤＳ入力活性化判定回路３１ｉに供
給する。
って構成されており、ＣＬＫ入力端子３１ａから入力さ
れたＣＬＫ信号をＣＭＤ入力回路３１ｇ、ＡＤＤ入力回
路３１ｈ、および、ＤＳ入力活性化判定回路３１ｉに供
給する。
【００４７】ＣＭＤ入力回路３１ｇは、ＣＬＫ信号に同
期して、ＣＭＤ入力端子３１ｂから入力されたＣＭＤ信
号を取得し、ＣＭＤデコーダ３１ｍに供給する。ＡＤＤ
入力回路３１ｈは、ＣＬＫ信号に同期して、ＡＤＤ入力
端子３１ｃから入力されたＡＤＤ信号を取得し、バース
ト長判定回路３１ｎに供給する。
期して、ＣＭＤ入力端子３１ｂから入力されたＣＭＤ信
号を取得し、ＣＭＤデコーダ３１ｍに供給する。ＡＤＤ
入力回路３１ｈは、ＣＬＫ信号に同期して、ＡＤＤ入力
端子３１ｃから入力されたＡＤＤ信号を取得し、バース
ト長判定回路３１ｎに供給する。
【００４８】ＤＳ入力活性化判定回路３１ｉは、ＣＭＤ
デコーダ３１ｍからＷＲ信号が出力された場合には、バ
ースト長判定回路３１ｎによって判定されたバースト長
（ＢＬ:Burst Length）に応じた所定のライトレイテン
シだけ待機した後、ＤＳＥ（Data Strobe Enable）信号
をアクティブにする。
デコーダ３１ｍからＷＲ信号が出力された場合には、バ
ースト長判定回路３１ｎによって判定されたバースト長
（ＢＬ:Burst Length）に応じた所定のライトレイテン
シだけ待機した後、ＤＳＥ（Data Strobe Enable）信号
をアクティブにする。
【００４９】ＤＳ入力回路３１ｊは、ＤＳ入力活性化判
定回路３１ｉから供給されるＤＳＥ信号がアクティブに
なった場合には、ＤＳ入力端子３１ｄからＤＳ信号を入
力し、ＤＡＴＡ入力回路３１ｋに供給する。
定回路３１ｉから供給されるＤＳＥ信号がアクティブに
なった場合には、ＤＳ入力端子３１ｄからＤＳ信号を入
力し、ＤＡＴＡ入力回路３１ｋに供給する。
【００５０】ＤＡＴＡ入力回路３１ｋは、ＤＳ入力回路
３１ｊからＤＳ信号が供給された場合には、ＤＡＴＡ入
出力端子３１ｅからデータを入力し、図７に示すＩ／Ｏ
回路３６に供給する。
３１ｊからＤＳ信号が供給された場合には、ＤＡＴＡ入
出力端子３１ｅからデータを入力し、図７に示すＩ／Ｏ
回路３６に供給する。
【００５１】ＣＭＤデコーダ３１ｍは、ＣＭＤ入力回路
３１ｇから入力されたＣＭＤ信号をデコードし、ＷＲ
（Write）コマンドである場合にはＤＳ入力活性化判定
回路３１ｉに供給し、バースト長を設定するコマンド
（以下、バースト長設定コマンドと称す）である場合に
はバースト長判定回路３１ｎに供給する。
３１ｇから入力されたＣＭＤ信号をデコードし、ＷＲ
（Write）コマンドである場合にはＤＳ入力活性化判定
回路３１ｉに供給し、バースト長を設定するコマンド
（以下、バースト長設定コマンドと称す）である場合に
はバースト長判定回路３１ｎに供給する。
【００５２】バースト長判定回路３１ｎは、バースト長
設定コマンドがＣＭＤデコーダ３１ｍから供給された場
合にはＡＤＤ入力回路３１ｈから供給されるデータを参
照してバースト長を判定し、ＤＳ入力活性化判定回路３
１ｉに供給する。
設定コマンドがＣＭＤデコーダ３１ｍから供給された場
合にはＡＤＤ入力回路３１ｈから供給されるデータを参
照してバースト長を判定し、ＤＳ入力活性化判定回路３
１ｉに供給する。
【００５３】図９は、図８に示すＤＳ入力活性化判定回
路３１ｉの詳細な構成例を示す図である。この図に示す
ように、ＤＳ入力活性化判定回路３１ｉは、ＤＦＦ（Da
ta Flip Flop）５０〜５６、ＮＯＲ素子５７〜６３、お
よび、インバータ６４〜６６によって構成されている。
路３１ｉの詳細な構成例を示す図である。この図に示す
ように、ＤＳ入力活性化判定回路３１ｉは、ＤＦＦ（Da
ta Flip Flop）５０〜５６、ＮＯＲ素子５７〜６３、お
よび、インバータ６４〜６６によって構成されている。
【００５４】ＤＦＦ５０〜５６は、ＣＬＫ信号の立ち下
がりエッジに同期して前段の回路からの出力信号を後段
の回路に出力する。図１０は、ＤＦＦ５０〜５６の構成
例を示す図である。この図に示すように、ＤＦＦ５０〜
５６は、インバータ８０〜８４およびＣＭＯＳ（Comple
mentary Metal-Oxide Semiconductor）スイッチ８５，
８６によって構成されている。
がりエッジに同期して前段の回路からの出力信号を後段
の回路に出力する。図１０は、ＤＦＦ５０〜５６の構成
例を示す図である。この図に示すように、ＤＦＦ５０〜
５６は、インバータ８０〜８４およびＣＭＯＳ（Comple
mentary Metal-Oxide Semiconductor）スイッチ８５，
８６によって構成されている。
【００５５】この図に示すように、インバータ８０は、
ＣＬＫ信号を反転してＣＭＯＳスイッチ８５，８６に供
給する。ＣＭＯＳスイッチ８５は、クロック信号が
“Ｈ”の状態になった場合には、ＯＮの状態になり、入
力信号をインバータ８１に供給する。
ＣＬＫ信号を反転してＣＭＯＳスイッチ８５，８６に供
給する。ＣＭＯＳスイッチ８５は、クロック信号が
“Ｈ”の状態になった場合には、ＯＮの状態になり、入
力信号をインバータ８１に供給する。
【００５６】ＣＭＯＳスイッチ８６は、クロック信号が
“Ｌ”の状態になった場合には、ＯＮの状態になり、イ
ンバータ８１の出力をインバータ８３に供給する。イン
バータ８１は、ＣＭＯＳスイッチ８５の出力を反転して
ＣＭＯＳスイッチ８６に供給する。
“Ｌ”の状態になった場合には、ＯＮの状態になり、イ
ンバータ８１の出力をインバータ８３に供給する。イン
バータ８１は、ＣＭＯＳスイッチ８５の出力を反転して
ＣＭＯＳスイッチ８６に供給する。
【００５７】インバータ８２は、インバータ８１の出力
を反転してインバータ８１の入力にフィードバックす
る。インバータ８３は、ＣＭＯＳスイッチ８６の出力を
反転して出力する。
を反転してインバータ８１の入力にフィードバックす
る。インバータ８３は、ＣＭＯＳスイッチ８６の出力を
反転して出力する。
【００５８】インバータ８４は、インバータ８３の出力
を反転してインバータ８３の入力にフィードバックす
る。図９に戻って、ＮＯＲ素子５７は、ＤＦＦ５１の出
力であるＮ２と、ＮＯＲ素子５８の出力であるＮ８の論
理和を反転した結果であるＮ７をＮＯＲ素子６２に供給
する。
を反転してインバータ８３の入力にフィードバックす
る。図９に戻って、ＮＯＲ素子５７は、ＤＦＦ５１の出
力であるＮ２と、ＮＯＲ素子５８の出力であるＮ８の論
理和を反転した結果であるＮ７をＮＯＲ素子６２に供給
する。
【００５９】ＮＯＲ素子５８は、ＮＯＲ素子５７の出力
であるＮ７と、ＤＦＦ５５の出力であるＮ６との論理和
を反転した結果をＮ８としてＮＯＲ素子５７に供給す
る。ＮＯＲ素子５９は、ＤＦＦ５２の出力であるＮ３
と、ＮＯＲ素子６０の出力であるＮ１０の論理和を反転
した結果をＮ９として出力する。
であるＮ７と、ＤＦＦ５５の出力であるＮ６との論理和
を反転した結果をＮ８としてＮＯＲ素子５７に供給す
る。ＮＯＲ素子５９は、ＤＦＦ５２の出力であるＮ３
と、ＮＯＲ素子６０の出力であるＮ１０の論理和を反転
した結果をＮ９として出力する。
【００６０】ＮＯＲ素子６０は、ＮＯＲ素子５９の出力
であるＮ９と、ＤＦＦ５４の出力であるＮ５の論理和を
反転した結果をＮ１０としてＮＯＲ素子５９に供給す
る。ＮＯＲ素子６１は、ＮＯＲ素子５９の出力であるＮ
９と、インバータ６４の出力の論理和を反転した結果を
Ｎ１１としてＮＯＲ素子６３に供給する。
であるＮ９と、ＤＦＦ５４の出力であるＮ５の論理和を
反転した結果をＮ１０としてＮＯＲ素子５９に供給す
る。ＮＯＲ素子６１は、ＮＯＲ素子５９の出力であるＮ
９と、インバータ６４の出力の論理和を反転した結果を
Ｎ１１としてＮＯＲ素子６３に供給する。
【００６１】ＮＯＲ素子６２は、ＮＯＲ素子５７の出力
であるＮ７と、インバータ６５の出力の論理和を反転し
た結果をＮ１２としてＮＯＲ素子６３に供給する。ＮＯ
Ｒ素子６３は、ＮＯＲ素子６１の出力であるＮ１１と、
ＮＯＲ素子６２の出力であるＮ１２の論理和を反転した
結果を出力する。
であるＮ７と、インバータ６５の出力の論理和を反転し
た結果をＮ１２としてＮＯＲ素子６３に供給する。ＮＯ
Ｒ素子６３は、ＮＯＲ素子６１の出力であるＮ１１と、
ＮＯＲ素子６２の出力であるＮ１２の論理和を反転した
結果を出力する。
【００６２】インバータ６６は、ＮＯＲ素子６３の出力
を反転した結果を、ＤＳＥ信号としてＤＳ入力回路３１
ｊに供給する。次に、以上の実施の形態の動作について
説明する。
を反転した結果を、ＤＳＥ信号としてＤＳ入力回路３１
ｊに供給する。次に、以上の実施の形態の動作について
説明する。
【００６３】図６に示す情報処理装置が起動されると、
制御装置２０は、半導体記憶装置３０に対してバースト
長設定コマンドを供給し、バースト長の設定を行う。例
えば、バースト長を“２”に設定する場合には、制御装
置２０は、半導体記憶装置３０のＣＭＤ入力端子３１ｂ
に対してバースト長設定コマンドを供給する。
制御装置２０は、半導体記憶装置３０に対してバースト
長設定コマンドを供給し、バースト長の設定を行う。例
えば、バースト長を“２”に設定する場合には、制御装
置２０は、半導体記憶装置３０のＣＭＤ入力端子３１ｂ
に対してバースト長設定コマンドを供給する。
【００６４】ＣＭＤデコーダ３１ｍは、ＣＭＤ入力回路
３１ｇを介してバースト長設定コマンドを取得し、バー
スト長の設定が要求されていることを検知する。続い
て、制御装置２０は、設定しようとするバースト長であ
る“２”を示すデータを、ＡＤＤ入力端子３１ｃに供給
する。
３１ｇを介してバースト長設定コマンドを取得し、バー
スト長の設定が要求されていることを検知する。続い
て、制御装置２０は、設定しようとするバースト長であ
る“２”を示すデータを、ＡＤＤ入力端子３１ｃに供給
する。
【００６５】バースト長判定回路３１ｎは、このデータ
をＡＤＤ入力回路３１ｈを介して入力し、バースト長が
“２”であることを判定し、ＢＬ＝２であることをＤＳ
入力活性化判定回路３１ｉに通知する。また、ＣＭＤデ
コーダ３１ｍは、バースト長が“２”になるようにＩ／
Ｏ回路３６を設定する。
をＡＤＤ入力回路３１ｈを介して入力し、バースト長が
“２”であることを判定し、ＢＬ＝２であることをＤＳ
入力活性化判定回路３１ｉに通知する。また、ＣＭＤデ
コーダ３１ｍは、バースト長が“２”になるようにＩ／
Ｏ回路３６を設定する。
【００６６】以上の動作により、バースト長の設定が終
了する。次に、図１１を参照し、以上のようにしてバー
スト長が“２”に設定された場合におけるデータの書き
込み動作について説明する。
了する。次に、図１１を参照し、以上のようにしてバー
スト長が“２”に設定された場合におけるデータの書き
込み動作について説明する。
【００６７】図１１（Ａ）に示すＣＬＫ信号の入力が開
始され、図に示す第０番目の立ち上がりエッジにおい
て、ＷＲコマンド（図１１（Ｂ）参照）がＣＭＤ入力端
子３１ｂから入力されると、ＣＭＤ入力回路３１ｇは、
このＷＲコマンドをＣＭＤデコーダ３１ｍに供給する。
始され、図に示す第０番目の立ち上がりエッジにおい
て、ＷＲコマンド（図１１（Ｂ）参照）がＣＭＤ入力端
子３１ｂから入力されると、ＣＭＤ入力回路３１ｇは、
このＷＲコマンドをＣＭＤデコーダ３１ｍに供給する。
【００６８】ＣＭＤデコーダ３１ｍは、供給されたコマ
ンドをデコードすることにより、ＷＲコマンドが供給さ
れたことを検知し、ＤＳ入力活性化判定回路３１ｉにＷ
Ｒ信号を供給する（図１１（Ｃ）参照）。
ンドをデコードすることにより、ＷＲコマンドが供給さ
れたことを検知し、ＤＳ入力活性化判定回路３１ｉにＷ
Ｒ信号を供給する（図１１（Ｃ）参照）。
【００６９】ＷＲ信号が供給されると、ＤＳ入力活性化
判定回路３１ｉのＤＦＦ５０〜５６は、ＷＲ信号をＣＬ
Ｋ信号の立ち下がりエッジに同期してラッチし、後段の
回路に順次出力する。その結果、ＤＦＦ５０〜５６の出
力であるＮ１〜Ｎ６は、ＷＲ信号が１クロック周期ずつ
順次遅延された信号となる（図１１（Ｄ）〜（Ｉ）参
照）。
判定回路３１ｉのＤＦＦ５０〜５６は、ＷＲ信号をＣＬ
Ｋ信号の立ち下がりエッジに同期してラッチし、後段の
回路に順次出力する。その結果、ＤＦＦ５０〜５６の出
力であるＮ１〜Ｎ６は、ＷＲ信号が１クロック周期ずつ
順次遅延された信号となる（図１１（Ｄ）〜（Ｉ）参
照）。
【００７０】ところで、バースト長としては“２”が設
定されているので、図９に示すＢＬ２信号は“Ｈ”の状
態に、また、ＢＬ４信号は“Ｌ”の状態になっている。
従って、インバータ６４の出力は“Ｌ”であり、インバ
ータ６５の出力は“Ｈ”であるので、ＮＯＲ素子６１の
出力のみがＮＯＲ素子６３に供給される。即ち、バース
ト長が“２”に設定されている場合には、ＮＯＲ素子５
９，６０，６１が選択され、これらによって生成される
信号がＤＳＥ信号として出力される。
定されているので、図９に示すＢＬ２信号は“Ｈ”の状
態に、また、ＢＬ４信号は“Ｌ”の状態になっている。
従って、インバータ６４の出力は“Ｌ”であり、インバ
ータ６５の出力は“Ｈ”であるので、ＮＯＲ素子６１の
出力のみがＮＯＲ素子６３に供給される。即ち、バース
ト長が“２”に設定されている場合には、ＮＯＲ素子５
９，６０，６１が選択され、これらによって生成される
信号がＤＳＥ信号として出力される。
【００７１】詳細には、ＮＯＲ素子５９の出力であるＮ
９は、ＤＦＦ５２の出力であるＮ３が“Ｈ”の状態にな
った場合に“Ｌ”の状態になり（図１１（Ｊ）参照）、
その結果、ＮＯＲ素子６０の出力であるＮ１０およびＮ
ＯＲ素子６１の出力であるＮ１１も“Ｈ”の状態になる
（図１１（Ｋ），（Ｌ）参照）。
９は、ＤＦＦ５２の出力であるＮ３が“Ｈ”の状態にな
った場合に“Ｌ”の状態になり（図１１（Ｊ）参照）、
その結果、ＮＯＲ素子６０の出力であるＮ１０およびＮ
ＯＲ素子６１の出力であるＮ１１も“Ｈ”の状態になる
（図１１（Ｋ），（Ｌ）参照）。
【００７２】ＮＯＲ素子６１の出力であるＮ１１が
“Ｈ”の状態になると、ＮＯＲ素子６３の出力は“Ｌ”
の状態になり、その結果、インバータ６６の出力である
ＤＳＥ信号は“Ｈ”の状態になる（図１１（Ｍ）参
照）。
“Ｈ”の状態になると、ＮＯＲ素子６３の出力は“Ｌ”
の状態になり、その結果、インバータ６６の出力である
ＤＳＥ信号は“Ｈ”の状態になる（図１１（Ｍ）参
照）。
【００７３】ＤＳＥ信号が“Ｈ”の状態になると、ＤＳ
入力回路３１ｊは、図１１（Ｎ）に示すように、ＤＳ入
力端子３１ｄからＤＳ信号を入力し、ＤＡＴＡ入力回路
３１ｋに供給する。
入力回路３１ｊは、図１１（Ｎ）に示すように、ＤＳ入
力端子３１ｄからＤＳ信号を入力し、ＤＡＴＡ入力回路
３１ｋに供給する。
【００７４】ＤＡＴＡ入力回路３１ｋは、図１１（Ｏ）
に示すようにＤＡＴＡ入出力端子３１ｅからＤＡＴＡを
入力し、Ｉ／Ｏ回路３６に供給する。なお、Ｉ／Ｏ回路
３６に供給されたＤＡＴＡは、次にＷＲ信号が供給され
た際に、セル３２に書き込まれることになる。
に示すようにＤＡＴＡ入出力端子３１ｅからＤＡＴＡを
入力し、Ｉ／Ｏ回路３６に供給する。なお、Ｉ／Ｏ回路
３６に供給されたＤＡＴＡは、次にＷＲ信号が供給され
た際に、セル３２に書き込まれることになる。
【００７５】続いて、ＤＦＦ５４の出力であるＮ５が
“Ｈ”の状態になると（図１１（Ｈ）参照）、ＮＯＲ素
子６０の出力であるＮ１０が“Ｌ”の状態になる（図１
１（Ｋ）参照）。Ｎ１０が“Ｌ”の状態になると、ＮＯ
Ｒ素子５９の出力であるＮ９は“Ｈ”の状態になる（図
１１（Ｊ）参照）。
“Ｈ”の状態になると（図１１（Ｈ）参照）、ＮＯＲ素
子６０の出力であるＮ１０が“Ｌ”の状態になる（図１
１（Ｋ）参照）。Ｎ１０が“Ｌ”の状態になると、ＮＯ
Ｒ素子５９の出力であるＮ９は“Ｈ”の状態になる（図
１１（Ｊ）参照）。
【００７６】Ｎ９が“Ｈ”の状態になると、ＮＯＲ素子
６１の出力であるＮ１１は“Ｌ”の状態になり（図１１
（Ｌ））、その結果、ＤＳＥ信号は“Ｌ”の状態になる
（図１１（Ｍ）参照）。
６１の出力であるＮ１１は“Ｌ”の状態になり（図１１
（Ｌ））、その結果、ＤＳＥ信号は“Ｌ”の状態になる
（図１１（Ｍ）参照）。
【００７７】ＤＳＥ信号が“Ｌ”の状態になると、ＤＳ
入力回路３１ｊからのＤＳ信号の入力が完了することに
なる。以上の動作により、バースト長が“２”に設定さ
れた場合には、ライトレイテンシは“３”に設定され、
転送動作が実行されることになる。
入力回路３１ｊからのＤＳ信号の入力が完了することに
なる。以上の動作により、バースト長が“２”に設定さ
れた場合には、ライトレイテンシは“３”に設定され、
転送動作が実行されることになる。
【００７８】次に、図１２を参照して、バースト長が
“４”に設定された場合について説明する。図６に示す
情報処理装置が起動されると、制御装置２０は、バース
ト長を“４”に設定するコマンドを半導体記憶装置３０
のＣＭＤ入力端子３１ｂに対して供給する。
“４”に設定された場合について説明する。図６に示す
情報処理装置が起動されると、制御装置２０は、バース
ト長を“４”に設定するコマンドを半導体記憶装置３０
のＣＭＤ入力端子３１ｂに対して供給する。
【００７９】ＣＭＤデコーダ３１ｍは、ＣＭＤ入力回路
３１ｇを介してバースト長設定コマンドを取得し、バー
スト長の設定が要求されていることを検知する。続い
て、制御装置２０は、設定しようとするバースト長であ
る“４”を示すデータを、ＡＤＤ入力端子３１ｃに供給
する。
３１ｇを介してバースト長設定コマンドを取得し、バー
スト長の設定が要求されていることを検知する。続い
て、制御装置２０は、設定しようとするバースト長であ
る“４”を示すデータを、ＡＤＤ入力端子３１ｃに供給
する。
【００８０】バースト長判定回路３１ｎは、このデータ
をＡＤＤ入力回路３１ｈを介して入力し、バースト長が
“４”であることを判定し、ＢＬ＝４であることをＤＳ
入力活性化判定回路３１ｉに通知する。また、ＣＭＤデ
コーダ３１ｍは、バースト長が“４”になるようにＩ／
Ｏ回路３６を設定する。
をＡＤＤ入力回路３１ｈを介して入力し、バースト長が
“４”であることを判定し、ＢＬ＝４であることをＤＳ
入力活性化判定回路３１ｉに通知する。また、ＣＭＤデ
コーダ３１ｍは、バースト長が“４”になるようにＩ／
Ｏ回路３６を設定する。
【００８１】以上の動作により、バースト長の設定が終
了する。次に、図１２を参照して、バースト長が“４”
である場合におけるデータの書き込み動作について説明
する。
了する。次に、図１２を参照して、バースト長が“４”
である場合におけるデータの書き込み動作について説明
する。
【００８２】図１２（Ａ）に示すＣＬＫ信号の入力が開
始され、図に示す第０番目の立ち上がりエッジにおい
て、ＷＲコマンド（図１２（Ｂ）参照）がＣＭＤ入力端
子３１ｂから入力されると、ＣＭＤ入力回路３１ｇは、
このＷＲコマンドをＣＭＤデコーダ３１ｍに供給する。
始され、図に示す第０番目の立ち上がりエッジにおい
て、ＷＲコマンド（図１２（Ｂ）参照）がＣＭＤ入力端
子３１ｂから入力されると、ＣＭＤ入力回路３１ｇは、
このＷＲコマンドをＣＭＤデコーダ３１ｍに供給する。
【００８３】ＣＭＤデコーダ３１ｍは、供給されたコマ
ンドをデコードすることにより、ＷＲコマンドが供給さ
れたことを検知し、ＤＳ入力活性化判定回路３１ｉにＷ
Ｒ信号を供給する（図１２（Ｃ）参照）。
ンドをデコードすることにより、ＷＲコマンドが供給さ
れたことを検知し、ＤＳ入力活性化判定回路３１ｉにＷ
Ｒ信号を供給する（図１２（Ｃ）参照）。
【００８４】ＷＲ信号が供給されると、ＤＳ入力活性化
判定回路３１ｉのＤＦＦ５０〜５６は、ＷＲ信号をＣＬ
Ｋ信号の立ち下がりエッジに同期してラッチし、後段の
回路に順次出力する。その結果、ＤＦＦ５０〜５６の出
力であるＮ１〜Ｎ６は、ＷＲ信号が１クロック周期ずつ
順次遅延された信号となる（図１２（Ｄ）〜（Ｉ）参
照）。
判定回路３１ｉのＤＦＦ５０〜５６は、ＷＲ信号をＣＬ
Ｋ信号の立ち下がりエッジに同期してラッチし、後段の
回路に順次出力する。その結果、ＤＦＦ５０〜５６の出
力であるＮ１〜Ｎ６は、ＷＲ信号が１クロック周期ずつ
順次遅延された信号となる（図１２（Ｄ）〜（Ｉ）参
照）。
【００８５】ところで、バースト長としては“４”が設
定されているので、図９に示すＢＬ２信号は“Ｌ”の状
態に、また、ＢＬ４信号は“Ｈ”の状態になっている。
従って、インバータ６４の出力は“Ｈ”であり、インバ
ータ６５の出力は“Ｌ”であるので、ＮＯＲ素子６２の
出力のみがＮＯＲ素子６３に供給される。即ち、バース
ト長が“４”に設定されている場合には、ＮＯＲ素子５
７，５８，６２が選択され、これらによって生成される
信号がＤＳＥ信号として出力される。
定されているので、図９に示すＢＬ２信号は“Ｌ”の状
態に、また、ＢＬ４信号は“Ｈ”の状態になっている。
従って、インバータ６４の出力は“Ｈ”であり、インバ
ータ６５の出力は“Ｌ”であるので、ＮＯＲ素子６２の
出力のみがＮＯＲ素子６３に供給される。即ち、バース
ト長が“４”に設定されている場合には、ＮＯＲ素子５
７，５８，６２が選択され、これらによって生成される
信号がＤＳＥ信号として出力される。
【００８６】詳細には、ＮＯＲ素子５７の出力であるＮ
７は、ＤＦＦ５１の出力であるＮ２が“Ｈ”の状態にな
った場合に“Ｌ”の状態になり（図１２（Ｊ）参照）、
その結果、ＮＯＲ素子５８の出力であるＮ８およびＮＯ
Ｒ素子６２の出力であるＮ１２も“Ｈ”の状態になる
（図１２（Ｋ），（Ｌ）参照）。
７は、ＤＦＦ５１の出力であるＮ２が“Ｈ”の状態にな
った場合に“Ｌ”の状態になり（図１２（Ｊ）参照）、
その結果、ＮＯＲ素子５８の出力であるＮ８およびＮＯ
Ｒ素子６２の出力であるＮ１２も“Ｈ”の状態になる
（図１２（Ｋ），（Ｌ）参照）。
【００８７】ＮＯＲ素子６２の出力であるＮ１２が
“Ｈ”の状態になると、ＮＯＲ素子６３の出力は“Ｌ”
の状態になり、その結果、インバータ６６の出力である
ＤＳＥ信号は“Ｈ”の状態になる（図１２（Ｍ）参
照）。
“Ｈ”の状態になると、ＮＯＲ素子６３の出力は“Ｌ”
の状態になり、その結果、インバータ６６の出力である
ＤＳＥ信号は“Ｈ”の状態になる（図１２（Ｍ）参
照）。
【００８８】ＤＳＥ信号が“Ｈ”の状態になると、ＤＳ
入力回路３１ｊは、図１２（Ｎ）に示すように、ＤＳ入
力端子３１ｄからＤＳ信号を入力し、ＤＡＴＡ入力回路
３１ｋに供給する。
入力回路３１ｊは、図１２（Ｎ）に示すように、ＤＳ入
力端子３１ｄからＤＳ信号を入力し、ＤＡＴＡ入力回路
３１ｋに供給する。
【００８９】ＤＡＴＡ入力回路３１ｋは、図１２（Ｏ）
に示すようにＤＡＴＡ入出力端子３１ｅから４つのＤＡ
ＴＡを入力し、Ｉ／Ｏ回路３６に供給する。なお、Ｉ／
Ｏ回路３６に供給されたＤＡＴＡは、次にＷＲ信号が供
給された際に、セル３２に書き込まれることになる。
に示すようにＤＡＴＡ入出力端子３１ｅから４つのＤＡ
ＴＡを入力し、Ｉ／Ｏ回路３６に供給する。なお、Ｉ／
Ｏ回路３６に供給されたＤＡＴＡは、次にＷＲ信号が供
給された際に、セル３２に書き込まれることになる。
【００９０】続いて、ＤＦＦ５５の出力であるＮ６が
“Ｈ”の状態になると（図１２（Ｈ）参照）、ＮＯＲ素
子５８の出力であるＮ８が“Ｌ”の状態になる（図１２
（Ｋ）参照）。Ｎ８が“Ｌ”の状態になると、ＮＯＲ素
子５７の出力であるＮ７は“Ｈ”の状態になる（図１２
（Ｊ）参照）。
“Ｈ”の状態になると（図１２（Ｈ）参照）、ＮＯＲ素
子５８の出力であるＮ８が“Ｌ”の状態になる（図１２
（Ｋ）参照）。Ｎ８が“Ｌ”の状態になると、ＮＯＲ素
子５７の出力であるＮ７は“Ｈ”の状態になる（図１２
（Ｊ）参照）。
【００９１】Ｎ７が“Ｈ”の状態になると、ＮＯＲ素子
６２の出力であるＮ１２は“Ｌ”の状態になり（図１２
（Ｌ））、その結果、ＤＳＥ信号は“Ｌ”の状態になる
（図１２（Ｍ）参照）。
６２の出力であるＮ１２は“Ｌ”の状態になり（図１２
（Ｌ））、その結果、ＤＳＥ信号は“Ｌ”の状態になる
（図１２（Ｍ）参照）。
【００９２】ＤＳＥ信号が“Ｌ”の状態になると、ＤＳ
入力回路３１ｊからのＤＳ信号の入力が完了することに
なる。以上の動作により、バースト長が“４”に設定さ
れた場合には、ライトレイテンシは“２”に設定され、
転送動作が実行されることになる。
入力回路３１ｊからのＤＳ信号の入力が完了することに
なる。以上の動作により、バースト長が“４”に設定さ
れた場合には、ライトレイテンシは“２”に設定され、
転送動作が実行されることになる。
【００９３】次に、図１３を参照し、バースト長が
“２”である場合に、ＷＲコマンドが連続して入力され
たときの動作について説明する。最初のＷＲコマンドが
入力されると、前述の場合と同様の動作が実行され、Ｄ
１１，Ｄ１２が転送される。
“２”である場合に、ＷＲコマンドが連続して入力され
たときの動作について説明する。最初のＷＲコマンドが
入力されると、前述の場合と同様の動作が実行され、Ｄ
１１，Ｄ１２が転送される。
【００９４】転送が終了すると、ＤＦＦ５４の出力であ
るＮ５が“Ｌ”の状態になるが、ＤＦＦ５２の出力であ
るＮ３がほぼ同時に“Ｈ”の状態になるため、ＤＳＥ信
号は“Ｈ”の状態を保持する。その結果、ＤＳＥがリセ
ットされることなく、Ｄ２１，Ｄ２２が連続して入力さ
れることになる。
るＮ５が“Ｌ”の状態になるが、ＤＦＦ５２の出力であ
るＮ３がほぼ同時に“Ｈ”の状態になるため、ＤＳＥ信
号は“Ｈ”の状態を保持する。その結果、ＤＳＥがリセ
ットされることなく、Ｄ２１，Ｄ２２が連続して入力さ
れることになる。
【００９５】従って、ＷＲコマンドが連続して入力され
た場合には、データの入力が連続して実行されることに
なる。次に、図１４を参照し、バースト長が“４”であ
る場合に、ＷＲコマンドが連続して入力されたときの動
作について説明する。
た場合には、データの入力が連続して実行されることに
なる。次に、図１４を参照し、バースト長が“４”であ
る場合に、ＷＲコマンドが連続して入力されたときの動
作について説明する。
【００９６】最初のＷＲコマンドが入力されると、前述
の場合と同様の動作が実行され、Ｄ１１〜Ｄ１４が転送
される。転送が終了すると、ＤＦＦ５５の出力であるＮ
６が“Ｌ”の状態になるが、ＤＦＦ５１の出力であるＮ
２がほぼ同時に“Ｈ”の状態になるため、ＤＳＥ信号は
“Ｈ”の状態を保持する。その結果、ＤＳＥがリセット
されることなく、Ｄ２１〜Ｄ２４が連続して入力される
ことになる。
の場合と同様の動作が実行され、Ｄ１１〜Ｄ１４が転送
される。転送が終了すると、ＤＦＦ５５の出力であるＮ
６が“Ｌ”の状態になるが、ＤＦＦ５１の出力であるＮ
２がほぼ同時に“Ｈ”の状態になるため、ＤＳＥ信号は
“Ｈ”の状態を保持する。その結果、ＤＳＥがリセット
されることなく、Ｄ２１〜Ｄ２４が連続して入力される
ことになる。
【００９７】以上に説明したように、本発明の実施の形
態によれば、バースト長に応じてライトレイテンシが設
定されるようにしたので、バースト長に応じた最適なレ
イテンシにより、データを効率よく転送することが可能
になる。
態によれば、バースト長に応じてライトレイテンシが設
定されるようにしたので、バースト長に応じた最適なレ
イテンシにより、データを効率よく転送することが可能
になる。
【００９８】なお、以上の実施の形態では、バースト長
が“２”の場合と“４”の場合について説明したが、こ
れ以外の場合でも本発明を適用することが可能であるこ
とはいうまでもない。
が“２”の場合と“４”の場合について説明したが、こ
れ以外の場合でも本発明を適用することが可能であるこ
とはいうまでもない。
【００９９】また、以上の実施の形態では、バースト長
に応じてライトレイテンシを設定するようにしたが、例
えば、バースト長に拠らない一定の値と、バースト長に
応じて決定される値とを加算してライトレイテンシを算
出するようにしてもよい。即ち、ライトレイテンシは、
バースト長のみならず、読み出しのアクセス時間にも依
存するため、その部分を固定した時間とし、この固定時
間に対してバースト長に応じて変化する時間を加算する
ようにしてもよい。そのような方法によれば、簡易にラ
イトレイテンシを算出することが可能になる。
に応じてライトレイテンシを設定するようにしたが、例
えば、バースト長に拠らない一定の値と、バースト長に
応じて決定される値とを加算してライトレイテンシを算
出するようにしてもよい。即ち、ライトレイテンシは、
バースト長のみならず、読み出しのアクセス時間にも依
存するため、その部分を固定した時間とし、この固定時
間に対してバースト長に応じて変化する時間を加算する
ようにしてもよい。そのような方法によれば、簡易にラ
イトレイテンシを算出することが可能になる。
【０１００】更に、以上の実施の形態では、図９に示す
回路により、バースト長に応じたライトレイテンシを生
成するようにしたが、このような方法は一例であり、本
発明がこのような場合のみに限定されるものではないこ
とはいうまでもない。例えば、他の実施の形態として
は、バースト長とライトレイテンシとを対応付けた変換
テーブルを準備し、この変換テーブルを用いてバースト
長に応じたライトレイテンシを選択することも可能であ
る。
回路により、バースト長に応じたライトレイテンシを生
成するようにしたが、このような方法は一例であり、本
発明がこのような場合のみに限定されるものではないこ
とはいうまでもない。例えば、他の実施の形態として
は、バースト長とライトレイテンシとを対応付けた変換
テーブルを準備し、この変換テーブルを用いてバースト
長に応じたライトレイテンシを選択することも可能であ
る。
【０１０１】
【発明の効果】以上説明したように本発明では、１回の
アドレス指定により複数のデータを連続的に転送するバ
ーストモードを有する半導体記憶装置において、データ
をバーストモードで転送する転送手段と、バーストモー
ドで転送される複数のデータの個数を設定する転送個数
設定手段と、書き込みコマンドの入力を受ける書き込み
コマンド入力手段と、書き込みコマンドが入力されてか
ら経過した時間を計時する計時手段と、転送個数設定手
段によって設定されたデータの個数に応じてデータの書
き込みを開始するまでの時間を設定する書き込み開始時
間設定手段と、を設けるようにしたので、データの転送
を効率的に行うことが可能になる。
アドレス指定により複数のデータを連続的に転送するバ
ーストモードを有する半導体記憶装置において、データ
をバーストモードで転送する転送手段と、バーストモー
ドで転送される複数のデータの個数を設定する転送個数
設定手段と、書き込みコマンドの入力を受ける書き込み
コマンド入力手段と、書き込みコマンドが入力されてか
ら経過した時間を計時する計時手段と、転送個数設定手
段によって設定されたデータの個数に応じてデータの書
き込みを開始するまでの時間を設定する書き込み開始時
間設定手段と、を設けるようにしたので、データの転送
を効率的に行うことが可能になる。
【０１０２】また、１回のアドレス指定により複数のデ
ータをまとめて連続的に転送するバーストモードを有す
る半導体記憶装置を有する情報処理装置において、半導
体記憶装置は、バーストモードで転送される複数のデー
タの個数を設定する転送個数設定手段と、書き込みコマ
ンドの入力を受ける書き込みコマンド入力手段と、書き
込みコマンドが入力されてから経過した時間を計時する
計時手段と、転送個数設定手段によって設定されたデー
タの個数に応じてデータの書き込みを開始するまでの時
間を設定する書き込み開始時間設定手段と、を有し、転
送個数設定手段に対して所定のコマンドを与え、複数の
データの個数を指定する転送個数指定手段を設けるよう
にしたので、情報処理装置の処理速度を向上させること
が可能になる。
ータをまとめて連続的に転送するバーストモードを有す
る半導体記憶装置を有する情報処理装置において、半導
体記憶装置は、バーストモードで転送される複数のデー
タの個数を設定する転送個数設定手段と、書き込みコマ
ンドの入力を受ける書き込みコマンド入力手段と、書き
込みコマンドが入力されてから経過した時間を計時する
計時手段と、転送個数設定手段によって設定されたデー
タの個数に応じてデータの書き込みを開始するまでの時
間を設定する書き込み開始時間設定手段と、を有し、転
送個数設定手段に対して所定のコマンドを与え、複数の
データの個数を指定する転送個数指定手段を設けるよう
にしたので、情報処理装置の処理速度を向上させること
が可能になる。
【図１】本発明の動作原理を説明する原理図である。
【図２】バースト長が“２”であり、ライトレイテンシ
が“３”である場合における書き込み動作を説明するタ
イミングチャートである。
が“３”である場合における書き込み動作を説明するタ
イミングチャートである。
【図３】バースト長が“２”であり、ライトレイテンシ
が“４”である場合における書き込み動作を説明するタ
イミングチャートである。
が“４”である場合における書き込み動作を説明するタ
イミングチャートである。
【図４】バースト長が“４”であり、ライトレイテンシ
が“２”である場合における書き込み動作を説明するタ
イミングチャートである。
が“２”である場合における書き込み動作を説明するタ
イミングチャートである。
【図５】バースト長が“２”であり、ライトレイテンシ
が“２”である場合における書き込み動作を説明するタ
イミングチャートである。
が“２”である場合における書き込み動作を説明するタ
イミングチャートである。
【図６】本発明の実施の形態の構成例を示す図である。
【図７】図６に示す半導体記憶装置の構成例を示す図で
ある。
ある。
【図８】図７に示す制御部の構成例を示す図である。
【図９】図８に示すＤＳ入力活性化判定回路の構成例を
示す図である。
示す図である。
【図１０】図９に示すＤＦＦの詳細な構成例を示す図で
ある。
ある。
【図１１】バースト長が“２”である場合における図６
に示す実施の形態の動作について説明するタイミングチ
ャートである。
に示す実施の形態の動作について説明するタイミングチ
ャートである。
【図１２】バースト長が“４”である場合における図６
に示す実施の形態の動作について説明するタイミングチ
ャートである。
に示す実施の形態の動作について説明するタイミングチ
ャートである。
【図１３】バースト長が“２”である場合においてＷＲ
コマンドが連続して入力された場合における図６に示す
実施の形態の動作について説明するタイミングチャート
である。
コマンドが連続して入力された場合における図６に示す
実施の形態の動作について説明するタイミングチャート
である。
【図１４】バースト長が“４”である場合においてＷＲ
コマンドが連続して入力された場合における図６に示す
実施の形態の動作について説明するタイミングチャート
である。
コマンドが連続して入力された場合における図６に示す
実施の形態の動作について説明するタイミングチャート
である。
【図１５】従来における半導体記憶装置において、ライ
トレイテンシを設定しない場合における転送動作の一例
を説明するタイミングチャートである。
トレイテンシを設定しない場合における転送動作の一例
を説明するタイミングチャートである。
【図１６】従来における半導体記憶装置において、ライ
トレイテンシを設定した場合における転送動作の一例を
説明するタイミングチャートである。
トレイテンシを設定した場合における転送動作の一例を
説明するタイミングチャートである。
１ 転送手段 ２ 転送個数設定手段 ３ 書き込みコマンド入力手段 ４ 計時手段 ５ 書き込み開始時間設定手段 ６ 記憶部 １０ ＣＰＵ ２０ 制御装置 ３０ 半導体記憶装置 ３１ 制御部 ３１ａ ＣＬＫ入力端子 ３１ｂ ＣＭＤ入力端子 ３１ｃ ＡＤＤ入力端子 ３１ｄ ＤＳ入力端子 ３１ｅ ＤＡＴＡ入出力端子 ３１ｆ ＣＬＫ入力回路 ３１ｇ ＣＭＤ入力回路 ３１ｈ ＡＤＤ入力回路 ３１ｉ ＤＳ入力活性化判定回路 ３１ｊ ＤＳ入力回路 ３１ｋ ＤＡＴＡ入力回路 ３１ｍ ＣＭＤデコーダ ３１ｎ バースト長判定回路 ３２ セル ３３ 行デコーダ ３４ 列デコーダ ３５ ＳＡ ３６ Ｉ／Ｏ回路 ４０ バス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/407 Ｇ１１Ｃ 11/34 ３５４Ｃ ３６２Ｓ Ｆターム(参考） 5B015 HH03 JJ21 KB84 KB92 MM04 NN03 QQ01 5B060 AB19 CC01 5M024 AA49 AA90 BB27 BB34 BB36 DD83 DD85 GG06 HH01 JJ02 JJ28 JJ32 JJ53 JJ54 PP01 PP02 PP03 PP07
Claims (6)
- 【請求項１】 １回のアドレス指定により複数のデータ
を連続的に転送するバーストモードを有する半導体記憶
装置において、 データを前記バーストモードで転送する転送手段と、 前記バーストモードで転送される前記複数のデータの個
数を設定する転送個数設定手段と、 書き込みコマンドの入力を受ける書き込みコマンド入力
手段と、 前記書き込みコマンドが入力されてから経過した時間を
計時する計時手段と、 前記転送個数設定手段によって設定されたデータの個数
に応じてデータの書き込みを開始するまでの時間を設定
する書き込み開始時間設定手段と、 を有することを特徴とする半導体記憶装置。 - 【請求項２】 書き込みの対象となるデータが入力され
るデータ入力端子は、読み出されたデータが出力される
データ出力端子と共用されていることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】 前記書き込み開始時間設定時間は、デー
タの個数とは無関係に定められた所定の時間と、データ
の個数に応じて決まる時間とに応じて書き込み開始時間
を決定することを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項４】 前記転送個数設定手段は、外部から与え
られたコマンドに応じて転送個数を設定することを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項５】 前記計時手段は、外部から与えられたク
ロック信号に応じて時間を計時することを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項６】 １回のアドレス指定により複数のデータ
をまとめて連続的に転送するバーストモードを有する半
導体記憶装置を有する情報処理装置において、 前記半導体記憶装置は、 前記バーストモードで転送される前記複数のデータの個
数を設定する転送個数設定手段と、 書き込みコマンドの入力を受ける書き込みコマンド入力
手段と、 前記書き込みコマンドが入力されてから経過した時間を
計時する計時手段と、 前記転送個数設定手段によって設定されたデータの個数
に応じてデータの書き込みを開始するまでの時間を設定
する書き込み開始時間設定手段と、を有し、 前記転送個数設定手段に対して所定のコマンドを与え、
前記複数のデータの個数を指定する転送個数指定手段を
有することを特徴とする情報処理装置。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001045545A JP4651206B2 (ja) | 2001-02-21 | 2001-02-21 | 半導体記憶装置および情報処理装置 |
| US09/986,582 US6545942B2 (en) | 2001-02-21 | 2001-11-09 | Semiconductor memory device and information processing unit |
| TW090128230A TWI231903B (en) | 2001-02-21 | 2001-11-14 | Semiconductor memory device and information processing unit |
| EP04021600A EP1486878B1 (en) | 2001-02-21 | 2001-11-29 | Semiconductor memory device and information processing unit |
| DE60122025T DE60122025T2 (de) | 2001-02-21 | 2001-11-29 | Halbleiterspeicheranordnung und Datenverarbeitungseinheit |
| DE60132829T DE60132829T2 (de) | 2001-02-21 | 2001-11-29 | Halbleiterspeicheranordnung und Datenverarbeitungseinheit |
| EP04021599A EP1486877B1 (en) | 2001-02-21 | 2001-11-29 | Semiconductor memory device and information processing unit |
| DE60116975T DE60116975T2 (de) | 2001-02-21 | 2001-11-29 | Halbleiterspeicheranordnung und Datenverarbeitungseinheit |
| EP01310000A EP1235155B1 (en) | 2001-02-21 | 2001-11-29 | Semiconductor memory device and information processing unit |
| CNB2004100325531A CN100536022C (zh) | 2001-02-21 | 2001-11-30 | 具有多个存储体的半导体存储装置 |
| CNB011425415A CN1202483C (zh) | 2001-02-21 | 2001-11-30 | 半导体存储装置和信息处理单元 |
| KR1020010075293A KR100708558B1 (ko) | 2001-02-21 | 2001-11-30 | 반도체 기억 장치 및 정보 처리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001045545A JP4651206B2 (ja) | 2001-02-21 | 2001-02-21 | 半導体記憶装置および情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002251319A true JP2002251319A (ja) | 2002-09-06 |
| JP4651206B2 JP4651206B2 (ja) | 2011-03-16 |
Family
ID=18907326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001045545A Expired - Fee Related JP4651206B2 (ja) | 2001-02-21 | 2001-02-21 | 半導体記憶装置および情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4651206B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006268801A (ja) * | 2005-03-25 | 2006-10-05 | Matsushita Electric Ind Co Ltd | メモリアクセス制御回路 |
| JP2007157029A (ja) * | 2005-12-08 | 2007-06-21 | Nec Electronics Corp | メモリ制御回路及びメモリ制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254273A (ja) * | 1994-03-03 | 1995-10-03 | Samsung Electron Co Ltd | 書込待ち時間制御機能を有する同期式メモリ装置 |
| JP2000137983A (ja) * | 1998-08-26 | 2000-05-16 | Toshiba Corp | 半導体記憶装置 |
| JP2000231788A (ja) * | 1999-02-10 | 2000-08-22 | Hitachi Ltd | 半導体記憶装置 |
-
2001
- 2001-02-21 JP JP2001045545A patent/JP4651206B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254273A (ja) * | 1994-03-03 | 1995-10-03 | Samsung Electron Co Ltd | 書込待ち時間制御機能を有する同期式メモリ装置 |
| JP2000137983A (ja) * | 1998-08-26 | 2000-05-16 | Toshiba Corp | 半導体記憶装置 |
| JP2000231788A (ja) * | 1999-02-10 | 2000-08-22 | Hitachi Ltd | 半導体記憶装置 |
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|---|---|---|---|---|
| JP2006268801A (ja) * | 2005-03-25 | 2006-10-05 | Matsushita Electric Ind Co Ltd | メモリアクセス制御回路 |
| JP2007157029A (ja) * | 2005-12-08 | 2007-06-21 | Nec Electronics Corp | メモリ制御回路及びメモリ制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4651206B2 (ja) | 2011-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101208 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101214 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101214 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4651206 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |