CN113519025A - 存储器中的增强数据时钟操作 - Google Patents

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Abstract

提出了用于改进数据时钟以降低功耗的方法和装置。该装置包括存储器，该存储器被配置为经由链路从主机接收数据时钟并且将数据时钟与主机同步。存储器包括时钟树缓冲器，该时钟树缓冲器被配置为基于数据时钟来进行触发以捕获写入数据或输出读取数据；以及命令解码器，该命令解码器被配置为在数据时钟在主机与存储器之间同步的同时，检测数据时钟暂停命令。时钟树缓冲器被配置为响应于命令解码器检测到数据时钟暂停命令，禁止基于数据时钟来进行触发。主机包括存储器控制器，该存储器控制器被配置为在数据时钟在主机与存储器之间被同步的同时，经由链路向存储器提供数据时钟暂停命令。

Description

存储器中的增强数据时钟操作
根据35 U.S.C.§119的优先权要求
本专利申请要求于2020年2月27日提交的题为“存储器中的增强数据时钟操作”的非临时申请号16/803,977和于2019年3月1日提交的题为“存储器中的增强数据时钟操作”的临时申请号62/812,689的优先权，该专利申请转让给其受让人，在此通过引用明确并入本文。
技术领域
本公开一般涉及具有增强数据时钟操作的方法和装置，更具体地，涉及具有数据时钟暂停模式以在数据时钟处于常开模式的同时降低功耗的方法和装置。
背景技术
计算设备(例如，膝上型电脑、移动电话等)可以包括一个或多个处理器以执行各种功能，诸如电话应用、无线数据访问和相机/视频功能等。存储器是计算设备的重要部件。一个处理器可以耦合到存储器以执行上述计算功能。例如，一个处理器可以从存储器获取指令以执行计算功能和/或将用于处理这些计算功能的临时数据存储在存储器内，等等。
存储器可以与半导体管芯上的一个处理器一起嵌入或是不同半导体管芯的一部分。存储器可以执行各种功能。例如，存储器可以用作高速缓存、寄存器文件或存储部。存储器可以是各种类型的。例如，存储器可以是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、磁性随机存取存储器(MRAM)、NAND闪存、或NOR闪存等。
随着对计算设备以增加的速度执行更多功能的需求增长，功率问题也随之增长。虽然节能可能对移动计算设备特别重要，但非移动设备还可以受益于降低的功耗以减少废热生成。因此，各种种类的计算设备可以受益于已经减小功耗的存储器系统。因此，期望降低功耗的方案。
发明内容
该概述标识了一些示例方面的特征并且不是所公开的主题的排他性或详尽描述。对附加特征和方面进行描述，并且在阅读以下具体实施方式并且查看形成其一部分的附图后，对于本领域技术人员而言，这些附加特征和方面变得显而易见。
根据至少一个实施例的装置包括存储器，该存储器被配置为经由链路从主机接收数据时钟并且将数据时钟与主机同步，还包括时钟树缓冲器，该时钟树缓冲器被配置为基于数据时钟来进行触发以捕获写入数据或输出读取数据；以及命令解码器，该命令解码器被配置为在数据时钟在主机与存储器之间被同步的同时，检测数据时钟暂停命令。时钟树缓冲器被配置为响应于命令解码器检测到数据时钟暂停命令而禁止基于数据时钟来进行触发。
根据至少一个实施例的另一装置包括主机，该主机经由链路耦合到存储器。主机被配置为将数据时钟与存储器同步并且基于数据时钟来输出写入数据或捕获读取数据。主机包括存储器控制器，该存储器控制器被配置为在数据时钟在主机与存储器之间被同步的同时经由链路向存储器提供数据时钟暂停命令。数据时钟暂停命令通知存储器禁止触发时钟树缓冲器，该时钟树缓冲器被配置为基于数据时钟来进行触发。存储器控制器还被配置为在提供数据时钟暂停命令之后触发数据时钟。
一种降低经由链路耦合到主机的存储器的数据时钟的功率的方法，包括：经由链路在主机与存储器之间同步数据时钟；基于数据时钟来通过存储器的时钟树缓冲器进行触发以捕获写入数据或输出读取数据；在数据时钟在主机与存储器之间被同步的同时，经由链路通过主机向存储器提供数据时钟暂停命令；响应于数据时钟暂停命令，通过时钟树缓冲器禁止基于数据时钟来进行触发；以及在提供数据时钟暂停命令之后，通过主机触发数据时钟。
另一种降低经由链路耦合到主机的存储器的数据时钟的功率的方法，包括：经由链路通过主机向存储器提供数据时钟同步命令，并且在同步数据时钟之后，经由链路通过主机向存储器提供数据时钟同步命令。数据时钟暂停命令通知存储器禁用基于数据时钟来进行触发的数据时钟缓冲器。该方法还包括：在提供数据时钟暂停命令之后，通过主机触发数据时钟。
另一种降低经由链路耦合到主机的存储器的数据时钟的功率的方法，包括：经由链路通过存储器从主机接收数据时钟；通过存储器将数据时钟与主机同步；通过存储器的时钟树缓冲器基于数据时钟来进行触发以捕获写入数据或输出读取数据；在数据时钟在存储器与主机之间被同步的同时，通过存储器检测数据时钟暂停命令；以及响应于检测到数据时钟暂停命令，禁止基于数据时钟来触发时钟树缓冲器。
附图说明
现在，参考附图通过示例而非限制的方式在具体实施方式中呈现装置和方法的各个方面，其中
图1图示了根据本公开的某些方面的包含至少一个处理器、存储器以及耦合至少一个处理器和存储器的链路的装置。
图2图示了根据本公开的某些方面的经由图1的链路通过主机向存储器提供的数据时钟同步(WCK2CK)命令。
图3图示了根据本公开的某些方面的具有数据暂停(WCK SUSPEND)模式的数据时钟(WCK)同步的波形。
图4图示了根据本公开的某些方面的通过图1的链路的主机与存储器之间的数据时钟(WCK)暂停模式的操作和通信。
图5图示了根据本公开的某些方面的图1的操作数据时钟同步(WCK2CK)暂停模式的包括增强数据时钟模块的存储器控制器的部分。
图6图示了根据本公开的某些方面的图1的操作数据时钟(WCK)暂停模式的存储器I/O模块160的部分。
图7图示了根据本公开的某些方面的降低用于经由图1的链路190耦合到主机的存储器的数据时钟(WCK)的功率的方法。
图8图示了根据本公开的某些方面的降低用于经由图1的链路耦合到主机的存储器的数据时钟(WCK)的功率的方法。
具体实施方式
下文结合附图所阐述的具体实施方式旨在作为对各种配置的描述，并不旨在表示其中可以实践本文中所描述的概念的唯一配置。具体实施方式包括用于提供对各种概念的透彻理解的具体细节。然而，对于本领域技术人员而言，显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，众所周知的结构和部件以框图形式示出以避免混淆这些概念。
如本文中所使用的，动词“耦合”的各种时态中的术语“耦合到”可以意指元件A直接连接到元件B或其他元件可以连接在元件A和B之间(即，元件A与元件B间接连接)，以操作某些预期功能。在电气部件的情况下，术语“耦合到”在本文中还可以用于意指使用电线、迹线或其他导电材料来电连接元件A和B(以及在它们之间电连接的任何部件)。在一些示例中，术语“耦合到”意指在元件A和B之间传送电能，以操作某些预期功能。
在一些示例中，术语“电连接”意指具有电流或可配置为具有在元件A和B之间流动的电流。例如，元件A和B可以经由除了导线、迹线或其他导电材料和部件之外的电阻器、晶体管或电感器连接。更进一步地，对于射频功能，元件A和B可以经由电容器“电连接”。
采用术语“第一”、“第二”、“第三”等是为了便于参考，并没有实质性含义。同样，部件/模块的名称可以为便于引用而采用，并不会限制部件/模块。例如，这种非限制性名称可以包括“时钟树”缓冲器、“命令”解码器、“存储器模式”寄存器、和/或“存储器”控制器。本公开中呈现的模块和部件可以以硬件、软件或硬件和软件的组合来实现。
术语“总线系统”可以提供耦合到“总线系统”的元件，信息可以在它们之间直接或间接地交换。以这种方式，“总线系统”可以涵盖多个物理连接以及中间级，诸如缓冲器、锁存器、寄存器等。模块可以以硬件、软件或硬件和软件的组合来实现。
提出了包含具有增强数据时钟操作的存储器的方法和装置。可以同步主机与存储器之间的数据时钟以供主机访问(例如，读取或写入)存储器。一旦同步，数据时钟就可能处于常开模式或可能自由运行以维持同步。由于存储器可能包括由数据时钟驱动的时钟树，所以即使主机没有访问存储器，当数据时钟正在以常开模式运行时，时钟树也会消耗功率。
提出了增强数据时钟操作以允许存储器在数据时钟处于常开模式和触发时门控时钟树。数据时钟在主机与存储器之间保持同步。有利地，由于数据时钟保持同步，所以在存储器门控时钟树而不增加用于重新同步的周期时，功率被降低。
在本公开中通过低功率双倍数据速率(LPDDR)同步动态随机存取存储器(SDRAM)的非限制性示例来呈现方法和装置。例如，LPDDR存储器按照联合电子设备工程委员会(JEDEC)颁布的LPDDR规范进行操作。这种LPDDR规范可以是LPDDR5。
图1图示了根据本公开的某些方面的包含主机110、存储器150以及耦合主机110和存储器150的链路190的装置100。装置100可以是例如以下各项中的一项：计算系统(例如，服务器、数据中心、台式计算机)、移动计算设备(例如，膝上型电脑、手机、车辆等)、物联网设备、虚拟现实(VR)系统或增强现实(AR)系统等。主机110可以包括至少一个处理器120，该至少一个处理器120经由链路190耦合到存储器150以执行计算功能，诸如以下各项中的一项：数据处理、数据通信、图形显示、相机、AR或VR渲染、图像处理等。例如，存储器150可以为至少一个处理器120存储执行上述计算功能的指令或数据。至少一个处理器120可以为处理逻辑集合或一个或多个中央处理单元。例如，至少一个处理器120可以是被配置为实现上述计算功能的中央处理单元(CPU)122、图形处理单元(GPU)123、或数字信号处理器(DSP)124。
图1图示了主机包括经由总线系统115耦合到存储器控制器130的至少一个处理器120，该至少一个处理器120经由存储器控制器130和链路190耦合到存储器150。存储器可以是LPDDR DRAM(例如，LPDDR5)。主机110、存储器150和/或链路190可以根据LPDDR(例如，LPDDR5)规范进行操作。如下文所呈现的，存储器150可以被配置为经由链路190从主机110接收数据时钟(例如，WCK)并且将数据时钟WCK与主机110同步(例如，与来自主机110的命令和地址时钟同步)。
存储器控制器130可以包括增强数据时钟模块132和主机I/O模块134。增强数据时钟模块132可以被配置为确定增强数据时钟操作(诸如数据时钟暂停模式)何时有益，以及发出数据时钟暂停命令以进入数据时钟暂停模式。主机I/O模块134可以被配置为驱动和接收链路190上的信号。主机I/O模块134可以被称为PHY层并且被配置为控制电气特点(例如，电压电平、相位、延迟、频率等)或基于链路190上信令的电气特点来接收信号。在一些示例中，主机I/O模块134可以被配置为基于数据时钟WCK来经由链路190将写入数据输出到存储器150。例如，主机I/O模块134可以被配置为输出与数据时钟WCK同步的写入数据。在一些示例中，主机I/O模块134可以被配置为基于数据时钟WCK来经由链路190从存储器150捕获读取数据。例如，主机I/O模块134可以被配置为使得捕获(例如，采样)读取数据的缓冲器被计时或基于数据时钟WCK。
在一些示例中，链路190可以是主机110与存储器150之间的芯片到芯片链路或管芯到管芯链路，主机110和存储器150位于不同管芯上。在一些示例中，链路190可以是管芯内链路，主机110和存储器150位于同一管芯上。例如，链路190可以包括多个信号线，这些信号线包括将单向信号从主机110传输到存储器150的信号线(例如，数据时钟(WCK)、命令和地址(CA)、CA时钟(CLK)等)和用于传输双向定向信号(数据(DQ)、数据选通(DQS)等)的信号线。例如，CA可以包括CAS信令/引脚、芯片选择(CS)信令/引脚和列地址(CA)信令。主机110与存储器150之间的链路190和信令可以根据JEDEC DRAM规范(例如，LPDDR5)。在一些示例中，存储器150可以使用数据时钟WCK来捕获或采样用于写入操作的(例如，在DQ处接收的)写入数据并且触发用于读取操作的(例如，在DQ处输出的)读取数据。因此，存储器150可以利用数据时钟WCK来捕捉写入数据或输出读取数据。
图1图示了具有经由总线系统172耦合的存储器I/O模块160、存储器阵列162、模式寄存器170和命令解码器173的存储器150。存储器I/O模块160可以被配置为驱动并接收链路190上的信号。存储器I/O模块160可以被称为PHY层并且被配置为控制电气特点(例如，电压电平、相位、延迟、频率等)或基于链路190上的信令的电气特点来接收信号。例如，存储器I/O模块160可以被配置为基于数据时钟WCK来经由链路190从主机110捕获(例如，采样)写入数据。在一些示例中，存储器I/O模块160可以被配置为对缓冲器进行计时以捕获基于数据时钟WCK而计时的写入数据。在一些示例中，存储器I/O模块160可以被配置为基于数据时钟WCK来经由链路190将读取数据输出到主机110。例如，主机I/O模块134可以被配置为将输出读取数据与数据时钟WCK同步。
存储器阵列162可以包括存储数据的多个存储器单元(例如，DRAM存储器单元)。至少一个处理器可以经由链路190读取存储在存储器阵列162中的数据和/或将数据写入存储器阵列162中。存储器阵列162可以布置成多个存储器组180-1至180-M。可以经由READ命令或WRITE命令来访问(例如，读取或写入)存储器阵列162。
模式寄存器170可以包括存储关于存储器150的操作、信令特点和/或信息的值的寄存器。可以经由模式寄存器读取(MRR)命令或模式寄存器写入(MRW)命令来访问(例如，读取或写入)模式寄存器170，MRR命令和MRW命令与READ命令和WRITE命令不同(例如，MRR命令和MRW命令不会访问存储器阵列162(图1)。例如，存储器控制器130可以经由链路190发出MRW命令以设置存储器150用于读取操作或写入操作。响应于MRW命令，存储器150将MRW命令所提供的操作数或OP存储到模式寄存器170中。
在一些示例中，MRR命令和MRW命令不会访问存储器阵列162。例如，写入模式寄存器170或从模式寄存器170读取的操作数不会被写入存储器阵列162或从存储器阵列162读取。模式寄存器170包括WCK暂停寄存器171。WCK暂停寄存器171可以被配置为存储数据时钟(WCK)暂停命令的信息。例如，WCK暂停寄存器171可以被配置为存储指示存储器150是否支持或启用诸如数据时钟(WCK)暂停命令之类的增强数据时钟WCK操作的值。
对于写入操作，至少一个处理器120可以经由总线系统115向存储器控制器130发出写入请求。存储器控制器130可以经由链路190的CA和CLK向存储器发出WRITE命令150。写入数据经由链路190的DQ通过存储器控制器130提供，该DQ由数据时钟WCK计时。作为响应，存储器150将写入数据存储到由WRITE命令寻址的存储器阵列162中。
对于读取操作，至少一个处理器120可以经由总线系统115向存储器控制器130发出读取请求。存储器控制器130可以经由链路190的CA(例如，时钟CLK、地址、命令)向存储器150发出READ命令。作为响应，存储器150向至少一个处理器120输出存储在存储器阵列162中的由READ命令寻址的数据。数据可以经由链路190的DQ输出，该DQ由数据时钟WCK(和/或RDQS)计时。存储器150(例如，存储器I/O模块160)可以从主机110接收数据时钟WCK并且使用内部时钟树来驱动并缓冲内部数据时钟WCK以对DQ进行计时。
数据时钟WCK可以在与CA时钟CLK不同的频率下操作。例如，根据LPDDR5，数据时钟WCK可以在CLK频率的两倍或四倍下操作。存储器150可以使用分频器来将WCK时钟树的频率与CLK匹配。这种功能可能需要CA时钟CLK的状态与内部WCK时钟树的同步。该过程可能被称为(例如，LPDDR5规范中的)WCK2CK同步并且可能需要若干同步周期。
主机110(例如，存储器控制器130)可以经由链路190通过发出WCK2CK SYNC命令来启动WCK2CK同步。WCK2CK SYNC命令可以是CAS命令。例如，在读取命令或写入命令之前触发命令和地址(CA)的CAS信号。例如，读取命令或写入命令可以紧跟在WCK2CK SYNC命令的CAS命令之后。作为响应，主机110和存储器150参与数据时钟WCK计时(例如，触发)的同步周期。
已经经由WCK2CK同步建立了同步，数据时钟WCK可以常开(例如，自由运行)以保持同步。只要数据时钟WCK计时(例如，触发)，数据时钟WCK就会在主机110与存储器150之间保持同步。WCK2CK同步可以通过存储器150接收用于断电、自刷新断电、深度睡眠命令或重置的命令而退出。由于后续读取命令和写入命令无需重新同步，所以数据时钟WCK的这种常开模式会提高性能。然而，即使当存储器150空闲时(例如，未读取或写入)，随着数据时钟WCK触发，存储器150也会继续汲取由内部WCK时钟树的触发引起的电流。
命令解码器173可以被配置为对经由链路190通过主机110(例如，存储器控制器130)提供的各种命令进行解码。例如，命令解码器173可以被配置为对读取命令、写入命令、以及上文所介绍的各种WCK2CK命令进行解码。
图2图示了根据本公开的某些方面的经由图1的链路190通过主机110提供给存储器150的数据时钟同步(WCK2CK SYNC)命令。图2包括作为CAS命令发布的WCK2CK SYNC命令的图210和(WCK2CK SYNC)CAS命令的模式的图220。图210图示了(WCK2CK SYNC)CAS命令可在任何组配置上操作。在时钟CK上升边沿，CS引脚为高电平，WCK2CK SYNC命令的操作数在地址CA0至CA6处提供。在时钟CK下降边沿，输入附加操作数。操作数(例如，指示WCK2CKSYNC命令的某些方面的变量、字段或值)可以包括如LPDDR5规范所提供的DC0至DC3、WS_WR、WS_RD、WS_FS、WRX、WXS、B3。例如，处于逻辑一的WS_WR可能指示写入命令紧跟在WCK2CKSYNC命令之后。处于逻辑一的A WS_RD可以指示读取命令紧跟在WCK2CK SYNC命令之后。WS_FS可以指示快速同步。WRX和WXS可以指示写入X函数(例如，WRX和/或WXS可以是写入X函数的操作数)。B3可以指示读取突发启动地址。
图220图示了(WCK2CK SYNC)CAS命令的模式可以包括用于WRITE的WCK2CK SYNC(例如，WS_WR为逻辑一)、用于READ的WCK2CK SYNC(例如，WS_RD为逻辑一)、FAST WCK2CKSYNC(例如，WS_FS为逻辑一)，以及WCK2CK SYNC OFF(结束WCK同步并关断存储器150中的内部WCK时钟树的命令)。(WCK2CK SYNC)CAS命令还通过数据时钟暂停(WCK SUSPEND模式)增强。例如，(WCK2CK SYNC)CAS命令可以进入WCK SUSPEND模式，其中WS_WR为逻辑一，WS_RD为逻辑零，WS_FS为逻辑一。为了便于参考，具有这种WCK SUSPEND模式的WCK2CK SYNC命令可以被称为数据时钟(WCK)暂停命令。即使数据时钟WCK继续计时(例如，触发)，数据时钟(WCK)暂停命令也向存储器150发出信号以关断到存储器150的至少一个内部WCK时钟树。以这种方式，至少一个内部WCK时钟树停止触发，并且在维持WCK同步的同时，节省功耗。在WCKSUSPEND模式之后，无需新WCK同步来执行读取操作或写入操作。
对于LPDDR5双列配置，存储器控制器130可以被配置为使用LPDDR5 WCK2CK SYNC广播特征来启用增强数据时钟(WCK)操作。例如，CAS-WCK_SUS一起广播到两个列(列0和1)，以提高命令和地址(CA)总线效率。
在一些示例中，模式寄存器170(图1)可以包括字段，以指示支持或启用数据暂停(WCK SUSPEND)模式。参见例如图1中的WCK暂停寄存器171。主机110(例如，存储器控制器130)可以经由链路190发出模式寄存器读取(MRR)命令以读取模式寄存器170内的WCK暂停寄存器171并且基于WCK暂停寄存器171中存储的值或操作数来确定存储器150是否支持时钟数据暂停(WCK SUSPEND)模式。
在一些示例中，时钟数据暂停(WCK SUSPEND)模式可以通过后续读取命令或写入命令退出。响应于后续读取命令或写入命令(在处于时钟数据暂停模式下的同时)，存储器150可以重新启动至少一个内部WCK时钟树触发。由于退出时钟数据暂停(WCK SUSPEND)模式无需附加时钟周期，所以没有性能损失。
图3图示了根据本公开的某些方面的具有WCK SUSPEND模式的WCK同步的波形。在图3中，提供读取操作作为示例。可以以类似方式实现写入操作。在T0(并且在T0_f，时钟CK的下降边沿)，主机110(例如，存储器控制器130)经由链路190向存储器150发出WCK2CK SYNC命令，其中WS_RD为逻辑一。在紧接的后续时钟周期T1中，主机110(例如，存储器控制器130)经由链路190向存储器150发出读取命令。结果，主机110和存储器150进入数据时钟WCK同步(WCK2CK)周期。在Tb1，数据时钟WCK在主机110与存储器150之间被同步。随后，主机110继续计时(例如，触发)数据时钟WCK以保持同步。主机110(例如，存储器控制器130)可以经由链路190向存储器150发出附加读取命令或写入命令而无需其他数据时钟WCK同步。
在Td0(以及在T0_f，时钟CK的下降边沿)，主机110(例如，存储器控制器130)经由链路190向存储器150发出时钟数据暂停(WCK SUSPEND)命令(其指定WCK SUSPEND模式)以进入WCK SUSPEND模式。作为响应，存储器150可以停止至少一个内部WCK时钟树触发。以这种方式，存储器150内的功耗被降低。
在进入WCK SUSPEND模式之后，在Te0处，主机110(经由存储器控制器130)发出读取命令(或写入命令)。响应于读取命令/写入命令，存储器150启动一个或多个内部WCK时钟树触发，并且读取操作/写入操作正常开始。读取操作/写入操作没有变化。
图4图示了根据本公开的某些方面的主机110与存储器150之间的通过图1的链路190的数据时钟(WCK)暂停模式的操作和通信。在402处，主机110(例如，存储器控制器130)经由链路190向存储器150提供模式寄存器读取命令。例如，可以指引模式寄存器读取命令以读取模式寄存器170的WCD暂停寄存器171。在404处，存储器150经由链路190向主机110提供存储在例如模式寄存器170的WCD暂停寄存器171中的数据时钟(WCK)暂停命令的信息。数据时钟(WCK)暂停命令的信息可以指示存储器150是否支持数据时钟(WCK)暂停命令。
在410处，主机110(例如，存储器控制器130)经由链路190向存储器150提供数据时钟同步(WCK2CK SYNC)命令。参见图3中的T0。例如，参考图2的图220，WCK2CK SYNC命令可以是用于READ的WCK2CK SYNC，其中操作数WS_WR为逻辑零，WS_RD为逻辑一，WS_FS为逻辑零。主机110(例如，存储器控制器130)可以被配置为使用数据时钟WCK来输出写入数据(例如，与之同步)和/或捕获(例如，采样)读取数据。存储器150(例如，存储器I/O模块160)可以被配置为接收数据时钟WCK并且被配置为捕获(例如，采样)写入数据和/或输出(例如，与之同步)读取数据。存储器150可以包括包含一个或多个时钟树缓冲器的一个或多个内部数据时钟树。时钟树缓冲器被配置为基于数据时钟WCK来进行触发(例如，使用数据时钟WCK进行触发)以捕获写入数据或输出读取数据。一个或多个时钟树缓冲器被配置为驱动存储器150内的内部数据时钟WCK以执行例如捕获写入数据和/或输出读取数据(例如，与之同步)。
在420处，主机110和存储器150同步(例如，在WCK2CK同步中)。例如，参见Tb0与Tb1之间的同步周期。例如，存储器控制器130可以被配置为按照LPDDR5规范执行同步周期，以将数据时钟WCK与存储器150同步(例如，将CA时钟CLK与存储器150的内部数据时钟同步；例如，两者都处于同一状态)。在430处，主机110(例如，存储器控制器130)经由链路190向存储器150提供数据时钟(WCK)暂停命令，并且存储器150进入数据时钟(WCK)暂停模式。例如，存储器150可以被配置为在数据时钟(例如，WCK)在同步主机110与存储器150之间被同步之后和/或在数据时钟(例如，WCK)在主机110与存储器150之间被同步的同时，接收并解码数据时钟(WCK)暂停命令。参见图3的Td0。主机110(例如，存储器控制器130)可以被配置为在提供数据时钟(WCK)暂停命令之后继续触发数据时钟WCK。响应于数据时钟(WCK)暂停命令，存储器150可以进入数据时钟(WCK)暂停模式。例如，存储器150可以被配置为基于数据时钟WCK来禁止时钟树触发，以降低功耗。
在440处，在提供数据时钟(WCK)暂停命令之后，主机110(例如，存储器控制器130)经由链路190向存储器150提供读取(或写入)命令，而无需在同步主机110与存储器150之间执行同步。参见图3的Te0。在Td0处提供数据时钟(WCK)暂停命令之后，通过主机110提供Te0处的读取命令。主机110和存储器150在Td0处提供数据时钟(WCK)暂停命令(在430处)与在Td0处提供读取命令或写入命令(在440处)之间不执行数据时钟WCK的同步(无同步周期)。430与440之间无需同步周期，因为只要主机110触发数据时钟(WCK)，数据时钟WCK在数据时钟(WCK)同步暂停模式中保持同步。响应于读取(或写入)命令，存储器150执行读取(或写入)操作。存储器150可以使用基于数据时钟WCK通过一个或多个时钟树缓冲器触发供电的时钟来输出读取数据(例如，与之同步)和/或捕获写入数据。
图5图示了根据本公开的某些方面的包括图1的操作数据时钟同步(WCK2CK)暂停模式的增强数据时钟模块132的存储器控制器130的各部分。图5图示了存储器控制器130包括存储器命令模块506、存储器访问队列模块508和增强数据时钟模块132。增强数据时钟模块132可以包括WCK暂停支持确定模块502和WCK暂停使用确定模块504中的一些或所有。模块通过总线系统510耦合，模块经由该总线系统510进行通信。总线系统410还耦合到主机I/O模块134。
存储器命令模块506可以被配置为经由链路190(并且经由主机I/O模块134)向存储器150提供各种命令。例如，存储器命令模块506可以被配置为提供模式寄存器读取命令(例如，以获得数据时钟暂停命令的信息；参见图4的402)、数据时钟(WCK)同步命令(参见图4的410)、数据时钟(WCK)暂停命令(例如，基于数据时钟暂停命令的信息和/或在数据时钟WCK在主机110与存储器150之间被同步的同时；参见图4的430)、和/或读取(或写入)命令，以指令存储器150执行读取(或写入)操作(例如，在提供数据时钟暂停命令之后和/或在无需在提供数据时钟暂停命令与提供读取命令或写入命令之间执行数据时钟WCK之间的同步的条件下；参见图4的440)。存储器访问队列模块508可以是例如一个或多个存储元件并且可以被配置为存储一个或多个存储器访问命令或指令。
WCK暂停支持确定模块502可以被配置为确定存储器150是否支持增强数据时钟操作，诸如数据时钟(WCK)暂停模式。例如，在图4的402处，WCK暂停支持确定模块502可以接收存储在存储器150的模式寄存器170(例如，WCK暂停寄存器171)中的数据时钟(WCK)暂停模块的信息。数据时钟(WCK)暂停模块的信息可以指示存储器150是否支持数据时钟暂停命令。
WCK暂停使用确定模块504可以被配置为基于数据时钟暂停命令的信息来确定是否使用数据时钟(WCK)暂停模式(例如，是否提供数据时钟(WCK)暂停命令)。在数据时钟暂停命令的信息指示存储器150支持数据时钟(WCK)暂停模式的情况下，WCK暂停使用确定模块504可以查看存储器访问队列模块508，以确定来自数据时钟(WCK)暂停模式的功率节省是否足以证明进入数据时钟(WCK)模式是正确的。WCK暂停使用确定模块504可以基于存储在存储器访问队列模块508中的命令或指令的类型、数目、时序(例如，时序差异)来做出这种确定。
例如，如果确定存储器访问命令或指令频繁发生，则这种情况下的功率节省不会证明进入数据时钟(WCK)暂停模式是正确的。可替代地，如果从存储器访问队列模块508确定在第一时间段之后需要下一存储器访问(读取或写入)，则主机110(例如，WCK暂停使用确定模块504)可以确定功率节省会证明进入数据时钟(WCK)暂停模式是正确的并且使得存储器命令模块506经由链路190(并且经由主机I/O模块134)向存储器150提供数据时钟(WCK)暂停命令(例如，处于逻辑一的WS_WR和WS_FS的操作数、处于逻辑零的WS_RD的操作数)。换言之，可以在数据时钟(WCK)暂停命令之后的第一时间段或之后提供(下一)读取命令或写入命令。例如，主机110可以被配置为在提供数据时钟(WCK)暂停命令之后，在第一时间段之后提供(下一)读取命令或写入命令。
可替代地，如果要在比第一时间段长的第二时间段之后提供(下一)读取命令或写入命令，则WCK暂停使用确定模块504可以被配置为确定退出数据时钟同步(WCK2CK)可能会节省更多功率。在这种情况下，主机110(例如，WCK暂停使用确定模块504)可以选择不使存储器命令模块506提供数据时钟(WCK)暂停命令。主机110(例如，WCK暂停使用确定模块504)可以使得存储器命令模块506经由链路190向存储器150提供指令以退出数据时钟同步(WCK2CK)(例如，断电)。以这种方式，主机110可以被配置为在提供数据时钟(WCK)暂停命令之后，在第一时间段与第二时间段之间经由链路190向存储器150提供(下一)读取命令或写入命令。
图6图示了根据本公开的某些方面的图1的操作数据时钟(WCK)暂停模式的存储器I/O模块160的部分。图6图示了存储器I/O模块160包括WCK缓冲器602、CA缓冲器606和DQ缓冲器608(存储器I/O模块160可以包括这些缓冲器的多个实例)。图6还图示了存储器I/O模块160包括时钟树603和WCK暂停控制模块605。
WCK缓冲器602可以是输入缓冲器/接收器，其被配置为接收数据时钟WCK并且被配置为输出到时钟树603。时钟树603可以被配置为使用所接收的数据时钟WCK进行触发并且将内部WCK输出到DQ缓冲器608。时钟树603包括一个或多个时钟树缓冲器604，其被配置为基于数据时钟WCK来进行触发(例如，使用数据时钟WCK进行触发)以捕获写入数据或输出读取数据。在一些示例中，时钟树缓冲器604可以在WCK缓冲器602之后(例如，直接或间接从其接收输出)(即，在存储器I/O模块160之后)。DQ缓冲器608可以是输入/输出缓冲器，其被配置为从链路190的DQ接收写入数据并且将读取数据输出到链路190的DQ。DQ缓冲器608可以被配置为通过内部WCK进行计时(或基于内部WCK进行计时)。例如，DQ缓冲器608可以被配置为基于内部WCK(其又基于数据时钟WCK)来捕获(例如，采样)写入数据和/或被配置为基于内部WCK(其又基于数据时钟WCK)来进行输出(例如，将输出与内部WCK同步)。
CA缓冲器606可以是输入缓冲器/接收器，其被配置为从链路190接收命令输入和地址输入并且被配置为输出到命令解码器173。命令解码器173可以被配置为检测例如模式寄存器读取命令(例如，以获得数据时钟暂停命令的信息；参见图4的402)、数据时钟同步(例如，WCK2CK)命令(参见图4的410)、数据时钟(WCK)暂停命令(例如，基于数据时钟(WCK)暂停命令的信息和/或在数据时钟WCK在主机110与存储器150之间被同步的同时；参见图4的430)、和/或读取(或写入)命令，以指令存储器150执行读取(或写入)操作(例如，在检测数据时钟(WCK)暂停命令之后，而无需在检测数据时钟(WCK)暂停命令与检测读取命令或写入命令之间执行数据时钟WCK的同步；参见图4的440)。
在一些示例中，数据时钟(WCK)暂停命令通知存储器150禁止触发时钟树缓冲器604，该时钟树缓冲器604被配置为基于数据时钟WCK来进行触发。因此，响应于命令解码器173检测到数据时钟(WCK)暂停命令，WCK暂停控制模块605禁止时钟树缓冲器604进行触发。因此，时钟树缓冲器604被配置为响应于命令解码器173检测到数据时钟(WCK)暂停命令而禁止基于数据时钟WCK来进行触发。以这种方式，节省了时钟树603所消耗的计时功率。
在一些示例中，数据时钟(WCK)暂停命令之后的读取命令或写入命令通知存储器150启动触发时钟树缓冲器604。因此，响应于在数据时钟(WCK)暂停命令之后，命令解码器173检测到读取命令或写入命令，WCK暂停控制模块605启用时钟树缓冲器604以启动基于数据时钟WCK来进行触发。因此，时钟树缓冲器604被配置为响应于命令解码器173检测到读取命令或写入命令(在数据时钟(WCK)暂停命令之后)基于数据时钟WCK来启动触发。进一步地，存储器150被配置为响应于命令解码器173检测到读取命令或写入命令而执行读取(或写入)操作(例如，从图1的存储器阵列162读取或写入)。以这种方式，由于无需附加同步周期，所以不会妨碍存储器150的性能。
图7图示了根据本公开的某些方面的降低用于经由图1的链路190耦合到主机110的存储器150的数据时钟(WCK)的功率的方法。图7的操作通过例如使用图1至图6所呈现的装置100(例如，存储器150)实现。箭头指示操作之间的某些关系，但不一定是顺序关系。
在710处，存储器经由链路从主机接收数据时钟。参见例如图1和图6，WCK缓冲器经由链路190从主机110接收数据时钟WCK。在720处，数据时钟通过存储器与主机同步。例如，参见图3的Tb0和Tb1之间的同步周期和图4的420。在730处，基于数据时钟来触发存储器的时钟树缓冲器以捕获写入数据或输出读取数据。参见例如时钟树缓冲器604基于数据时钟WCK来进行触发以捕获写入数据或输出读取数据。
在740处，当数据时钟在存储器与主机之间被同步的同时，存储器检测到数据时钟暂停命令。参见例如图4的430。而且，参考图6，命令解码器173检测数据时钟(WCK)暂停命令(例如，具有处于逻辑一的操作数WS_WR和WS_FS以及处于逻辑零的WS_RD的WCK2CK命令)。在750处，响应于检测到数据时钟暂停命令，基于数据时钟禁止触发时钟树缓冲器。参考图6，响应于命令解码器173检测到数据时钟(WCK)暂停模式，WCK暂停控制模块605禁止时钟树缓冲器604的触发。
在760处，在检测到数据时钟暂停命令之后，存储器检测到读取命令或写入命令。参见例如图4的440。参考图6，在检测到数据时钟WCK暂停命令之后，命令解码器173检测到读取(或写入)命令。在770处，响应于检测到读取命令或写入命令，通过时钟树缓冲器基于数据时钟来启动触发。参考图6，响应于命令解码器173检测到读取命令或写入命令，时钟树缓冲器604基于(通过WCK暂停控制模块605启用的)数据时钟WCK来启动触发。
在780处，响应于读取命令或写入命令，存储器执行读取操作或写入操作，而无需在检测数据时钟暂停命令与检测读取命令或写入命令之间执行数据时钟的同步。参见图4的440。存储器150按照读取命令或写入命令执行读取操作或写入操作，而无需在检测数据时钟(WCK)暂停命令与检测读取命令或写入命令之间执行数据时钟WCK的同步。因为主机110和存储器150保持处于WCK2CK模式(数据时钟同步模式)，所以无需这种同步。在790处，存储器模式寄存器存储数据时钟暂停命令的信息。参考图1，模式寄存器170包括WCK暂停寄存器171，该WCK暂停寄存器171存储关于存储器150是否支持增强数据时钟WCK操作(诸如数据时钟(WCK)暂停命令)的信息。
图8图示了根据本公开的某些方面的降低用于经由图1的链路190耦合到主机110的存储器150的数据时钟(WCK)的功率的方法。图7的操作通过例如使用图1至图6所呈现的装置100(例如，主机110)实现。箭头指示操作之间的某些关系，但并非顺序关系。图7和图8的操作可以如本公开中所呈现的那样组合。
在810处，数据时钟同步命令经由链路通过主机提供给存储器。参见例如图4的410。参考图5，存储器命令模块506经由链路190向存储器150提供数据时钟同步命令(例如，用于READ的WCK2CK或用于WRITE的WCK2CK；参见图2)。在820处，在同步数据时钟之后，数据时钟暂停命令经由链路通过主机提供给存储器。数据时钟暂停命令通知存储器禁止基于数据时钟触发的数据时钟缓冲器。参见例如图4的430。参考图5，在将数据时钟与存储器150(例如，图4的420)同步之后，存储器命令模块506经由链路190向存储器150提供数据时钟(WCK)暂停命令。参考图6，命令解码器173检测数据时钟(WCK)暂停命令并且使得WCK暂停控制模块605禁止时钟树缓冲器604进行触发，该时钟树缓冲器604基于数据时钟WCK来进行触发。
在830处，在提供数据时钟暂停命令之后，通过主机触发数据时钟。参考图3，在Td0处提供数据时钟暂停命令之后，主机110继续触发数据时钟WCK。因而，主机110与存储器150仍处于数据时钟同步模式(WCK2CK模式)，后续读取操作或写入操作需要同步周期。
在840处，在数据时钟暂停命令之后，主机经由链路向存储器提供读取命令或写入命令，而无需在提供数据时钟暂停命令与提供读取命令或写入命令之间执行数据时钟的同步。参见例如图4的440。在850处，响应于数据时钟暂停命令的信息，提供数据时钟暂停命令。参见例如图4的430。
附上附录I、II和III并且通过引用全文并入。
提供先前描述以使得本领域技术人员能够实践本文中所描述的各个方面。对这些方面的各种修改对于本领域技术人员而言是显而易见的，并且本文中所定义的一般原理可以应用于其他方面。因此，权利要求不旨在局限于本文中所示出的各个方面，而是符合与权利要求的语言一致的全部范围，其中除非具体指出，否则对单数形式的元件的引用不旨在意指“一个且仅一个”，而是“一个或多个”。单词“示例性”在本文中用于意指“用作示例、实例或说明”。本文中被描述为“示例性”的任何方面不一定被解释为优于或利于其他方面。除非另有具体指出，否则术语“一些”是指一个或多个。诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B和C中的一个或多个”、以及“A、B、C或其任何组合”之类的组合包括A、B和/或C的任何组合，并且可以包括A的倍数、B的倍数或C的倍数。具体地，诸如“A、B或C中的至少一个”、“A、B或C中的一个或多个”、“A、B和C中的至少一个”、“A、B个C中的一个或多个”、以及“A、B、C或其任何组合”之类的组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或A和B和C，其中任何此类组合可以包含A、B或C中的一个或多个成员。本领域普通技术人员已知的或以后得知的整个本公开中所描述的各个方面的元件的所有结构等同物和功能等同物通过引用明确并入本文并且旨在由权利要求所涵盖。而且，无论权利要求中是否明确引用了这种公开，本文中所公开的任何内容均不旨在专供公众使用。单词“模块”、“机构”、“元件”、“设备”等不能替代单词“器件”。如此，除非使用短语“用于……的器件”明确叙述该元件，否则任何权利要求要素均不应被解释为器件加功能。

Claims (49)

1.一种装置，包括：
存储器，被配置为经由链路从主机接收数据时钟并且将所述数据时钟与所述主机同步，还包括：
时钟树缓冲器，被配置为基于所述数据时钟来进行触发以捕获写入数据或输出读取数据；以及
命令解码器，被配置为在所述数据时钟在所述主机与所述存储器之间被同步的同时，检测数据时钟暂停命令，其中所述时钟树缓冲器被配置为响应于所述命令解码器检测到所述数据时钟暂停命令而禁止基于所述数据时钟来进行触发。
2.根据权利要求1所述的装置，其中所述命令解码器还被配置为在检测到所述数据时钟暂停命令之后检测读取命令或写入命令，而无需在检测所述数据时钟暂停命令与检测所述读取命令或写入命令之间执行所述数据时钟的同步，并且所述时钟树缓冲器还被配置为响应于所述命令解码器检测到所述读取命令或写入命令基于所述数据时钟来启动触发。
3.根据权利要求2所述的装置，其中所述存储器被配置为响应于所述读取命令或写入命令而执行读取操作或写入操作。
4.根据权利要求1所述的装置，其中所述存储器还包括存储器模式寄存器，所述存储器模式寄存器被配置为存储所述数据时钟暂停命令的信息。
5.根据权利要求4所述的装置，其中所述数据时钟暂停命令的所述信息指示所述存储器是否支持所述数据时钟暂停命令。
6.根据权利要求3所述的装置，其中所述存储器被配置为根据低功率双倍数据速率动态随机存取存储器规范进行操作。
7.根据权利要求6所述的装置，其中所述数据时钟暂停命令包括处于逻辑一的WS_WR、WS_RD和WS_FS的操作数。
8.根据权利要求6所述的装置，还包括以下各项中的一项：计算系统、移动计算系统、物联网设备、虚拟现实系统、或增强现实系统，所述增强现实系统包含所述主机、所述存储器和所述链路，其中所述主机还包括至少一个处理器，所述至少一个处理器耦合到所述存储器，以执行以下各项中的一项的计算功能：所述计算系统、所述移动计算系统、所述物联网设备、所述虚拟现实系统或所述增强现实系统。
9.根据权利要求8所述的装置，其中所述存储器包括LPDDR5存储器。
10.根据权利要求8所述的装置，所述时钟树缓冲器被配置为直接或间接从被配置为接收所述数据时钟的数据时钟缓冲器接收输出。
11.一种装置，包括：
主机，经由链路耦合到存储器，其中所述主机被配置为将数据时钟与所述存储器同步并且基于所述数据时钟来输出写入数据或捕获读取数据，
其中所述主机包括存储器控制器，所述存储器控制器被配置为：
在所述数据时钟在所述主机与所述存储器之间被同步的同时，经由所述链路向所述存储器提供数据时钟暂停命令，其中所述数据时钟暂停命令通知所述存储器禁止触发时钟树缓冲器，所述时钟树缓冲器被配置为基于所述数据时钟来进行触发，以及
在提供所述数据时钟暂停命令之后，触发所述数据时钟。
12.根据权利要求11所述的装置，其中所述存储器控制器还被配置为在提供所述数据时钟暂停命令之后，经由所述链路向所述存储器提供读取命令或写入命令，其中所述读取命令或写入命令通知所述存储器启动触发数据时钟缓冲器。
13.根据权利要求12所述的装置，其中所述存储器控制器被配置为提供所述读取命令或写入命令以访问所述存储器，而无需在提供所述数据时钟暂停命令与提供所述读取命令或写入命令之间执行所述数据时钟的同步。
14.根据权利要求13所述的装置，其中所述存储器控制器被配置为经由所述链路向所述存储器提供模式寄存器读取命令，以获得所述数据时钟暂停命令的信息，并且被配置为基于所述数据时钟暂停命令的所述信息来提供所述数据时钟暂停命令。
15.根据权利要求14所述的装置，其中所述数据时钟暂停命令的所述信息指示所述存储器是否支持所述数据时钟暂停命令。
16.根据权利要求14所述的装置，其中所述存储器控制器被配置为根据低功率双倍数据速率动态随机存取存储器规范进行操作。
17.根据权利要求16所述的装置，其中所述数据时钟暂停命令包括处于逻辑一的WS_WR和WS_FS以及处于逻辑零的WS_RD的操作数。
18.根据权利要求16所述的装置，还包括以下各项中的一项：计算系统、移动计算系统、物联网设备、虚拟现实系统、或增强现实系统，所述增强现实系统包含所述主机、所述存储器和所述链路，其中所述主机还包括至少一个处理器，所述至少一个处理器耦合到所述存储器，以执行以下各项中的一项的计算功能：所述计算系统、所述移动计算系统、所述物联网设备、所述虚拟现实系统或所述增强现实系统。
19.根据权利要求18所述的装置，其中所述存储器包括LPDDR5存储器。
20.根据权利要求18所述的装置，其中所述读取命令或写入命令在所述数据时钟暂停命令之后的第一时间段和第二时间段之间。
21.一种降低经由链路耦合到主机的存储器的数据时钟的功率的方法，包括：
经由链路通过所述存储器从主机接收数据时钟；
通过所述存储器将所述数据时钟与所述主机进行同步；
基于所述数据时钟，通过所述存储器的时钟树缓冲器来进行触发以捕获写入数据或输出读取数据；
在所述数据时钟在所述存储器与所述主机之间被同步的同时，通过所述存储器检测数据时钟暂停命令；以及
响应于检测到所述数据时钟暂停命令，禁止基于所述数据时钟来触发所述时钟树缓冲器。
22.根据权利要求21所述的方法，还包括：
在检测到所述数据时钟暂停命令后，通过所述存储器检测读取命令或写入命令；以及
响应于检测到所述读取命令或写入命令，通过所述时钟树缓冲器基于所述数据时钟来启动触发。
23.根据权利要求22所述的方法，还包括：
响应于所述读取命令或写入命令，通过所述存储器执行读取操作或写入操作，而无需在检测所述数据时钟暂停命令与检测所述读取命令或写入命令之间执行所述数据时钟的同步。
24.根据权利要求21所述的方法，还包括：
通过存储器模式寄存器存储所述数据时钟暂停命令的信息。
25.根据权利要求24所述的方法，其中所述数据时钟暂停命令的所述信息指示所述存储器是否支持所述数据时钟暂停命令。
26.根据权利要求23所述的方法，其中所述存储器根据低功率双倍数据速率动态随机存取存储器规范进行操作。
27.根据权利要求26所述的方法，其中所述数据时钟暂停命令包括处于逻辑一的WS_WR和WS_FS以及处于逻辑零的WS_RD的操作数。
28.根据权利要求27所述的方法，其中所述链路根据LPDDR5规范进行操作。
29.根据权利要求28所述的方法，其中所述存储器包括LPDDR5存储器。
30.根据权利要求29所述的方法，其中所述主机根据LPDDR5规范进行操作。
31.一种降低经由链路耦合到主机的存储器的数据时钟功率的方法，包括：
经由链路在所述主机与所述存储器之间同步数据时钟；
基于所述数据时钟通过所述存储器的时钟树缓冲器进行触发以捕获写入数据或输出读取数据；
在所述数据时钟在所述主机与所述存储器之间被同步的同时，经由所述链路通过所述主机向所述存储器提供数据时钟暂停命令；
响应于所述数据时钟暂停命令，通过所述时钟树缓冲器禁止基于所述数据时钟来进行触发；以及
在提供所述数据时钟暂停命令之后，通过所述主机触发所述数据时钟。
32.根据权利要求31所述的方法，在所述数据时钟暂停命令之后，经由所述链路通过所述主机向所述存储器提供读取命令或写入命令，而无需在提供所述数据时钟暂停命令与提供所述读取命令或写入命令之间执行所述数据时钟的同步。
33.根据权利要求32所述的方法，还包括：响应于所述读取命令或写入命令，通过所述存储器启动触发所述时钟树缓冲器。
34.根据权利要求33所述的方法，响应于所述读取命令或写入命令，通过所述存储器执行所述读取操作或写入操作。
35.根据权利要求31所述的方法，还包括：
经由所述链路通过所述主机向所述存储器提供模式寄存器读取命令；以及
响应于所述模式寄存器读取命令，经由所述链路通过所述存储器向所述主机提供所述数据时钟暂停命令的信息。
36.根据权利要求35所述的方法，其中所述数据时钟暂停命令的所述信息指示所述存储器是否支持所述数据时钟暂停命令。
37.根据权利要求36所述的方法，响应于所述数据时钟暂停命令的所述信息而提供所述数据时钟暂停命令。
38.根据权利要求37所述的方法，其中主机、所述存储器和所述链路根据低功率双倍数据速率动态随机存取存储器规范进行操作。
39.根据权利要求38所述的方法，其中所述数据时钟暂停命令包括处于逻辑一的WS_WR和WS_FS以及处于逻辑零的WS_RD的操作数。
40.根据权利要求39所述的方法，其中所述主机根据LPDDR5规范进行操作。
41.一种降低经由链路耦合到主机的存储器的数据时钟的功率的方法，包括：
经由链路通过主机向存储器提供数据时钟同步命令；
在同步数据时钟之后，经由所述链路通过所述主机向所述存储器提供数据时钟同步命令，其中所述数据时钟暂停命令通知所述存储器禁用基于所述数据时钟来进行触发的数据时钟缓冲器；以及
在提供所述数据时钟暂停命令之后，通过所述主机触发所述数据时钟。
42.根据权利要求41所述的方法，还包括：
在所述数据时钟暂停命令之后，经由所述链路通过所述主机向所述存储器提供读取命令或写入命令，而无需在提供所述数据时钟暂停命令与提供所述读取命令或写入命令之间执行所述数据时钟的同步。
43.根据权利要求42所述的方法，其中响应于所述读取命令或写入命令，所述存储器启动触发所述数据时钟缓冲器。
44.根据权利要求43所述的方法，其中响应于所述读取命令或写入命令，所述存储器执行读取操作或写入操作。
45.根据权利要求42所述的方法，还包括：
经由所述链路通过所述主机向所述存储器提供模式寄存器读取命令，以获取所述数据时钟暂停命令的信息。
46.根据权利要求45所述的方法，其中所述数据时钟暂停命令的所述信息指示所述存储器是否支持所述数据时钟暂停命令。
47.根据权利要求46所述的方法，响应于所述数据时钟暂停命令的所述信息而提供所述数据时钟暂停命令。
48.根据权利要求41所述的方法，其中主机、所述存储器和所述链路根据低功率双倍数据速率动态随机存取存储器规范进行操作。
49.根据权利要求41所述的方法，其中所述数据时钟暂停命令包括处于逻辑一的WS_WR和WS_FS以及处于逻辑零的WS_RD的操作数。
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