DE60122025T2 - Halbleiterspeicheranordnung und Datenverarbeitungseinheit - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Diese Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und eine Informationsverarbeitungseinheit und insbesondere auf eine Halbleiterspeichervorrichtung mit einem Burst-Modus, in welchem mehrere Bits von Daten nacheinander in einem Block als Antwort auf einen externen Befehl übertragen werden, und eine Informationsverarbeitungseinheit mit einer solchen Halbleiterspeichervorrichtung.
  • 2. Beschreibung der verwandten Technik
  • (Erster Stand der Technik)
  • Bei einer sogenannten gemeinsamen I/O-Halbleiterspeichervorrichtung, in der geschriebene Daten und gelesene Daten entlang dem gleichen Datenbus fließen, kann der Datenbus effektiv genutzt werden, indem eine Schreiblatenzzeit eingestellt wird, die eine Verzögerungszeit zwischen dem Eingeben eines Schreibbefehls und dem Schreiben von zu schreibenden Daten ist.
  • 34 ist ein Zeitlagendiagramm, das zeigt, wie Daten übertragen werden, falls keine Schreiblatenzzeit eingestellt ist. 35 ist ein Zeitlagendiagramm, das zeigt, wie Daten übertragen werden, falls eine Schreiblatenzzeit eingestellt ist.
  • 34 ist eine Ansicht, die einen Zyklus Lesen-Schreiben-Lesen (RD-WR-RD) zeigt, falls eine Burst-Länge "2" ist und die Schreiblatenzzeit "0" ist. In diesem Beispiel wird ein RD-Befehl synchron mit der Vorderflanke des in 34(A) gezeigten nullten Taktes (siehe 34(B)) eingestellt. Bei den meisten Halbleiterspeichervorrichtungen wird eine bestimmte Zugriffszeit zwischen dem Eingeben eines RD-Befehls und dem Senden von Daten an einen Bus benötigt. In diesem Beispiel werden, wie in 34(C) gezeigt ist, Bits gelesener Daten Q1, Q2 bei der Vorderflanke des dritten Taktes an einen Datenbus gesendet, d.h. wenn drei Takte nach dem Eingeben des RD-Befehls verstrichen sind.
  • Nachdem die Bits gelesener Daten gesendet sind, wird ein WR-Befehl bei der Vorderflanke des fünften Taktes eingegeben. Die Schreiblatenzzeit beträgt "0", so dass Bits geschriebener Daten D1 und D2 über den Datenbus nahezu gleichzeitig mit dem Eingeben des WR-Befehls eingegeben werden.
  • Der folgende RD-Befehl wird direkt nach dem WR-Befehl eingegeben, da eine Verzögerung entsprechend der Zugriffszeit zwischen dem Eingeben eines RD-Befehls und dem Senden von Daten an den Datenbus existiert und der Datenbus nicht mit geschriebenen Daten und gelesenen Daten verstopft wird.
  • Wie oben festgestellt wird, beträgt, falls die Schreiblatenzzeit auf "0" gesetzt ist, die RD-RD-Zykluszeit von einem RD-Befehl zum nächsten RD-Befehl sechs Takte.
  • 35 ist eine Ansicht, die einen RD-WR-RD-Zyklus zeigt, falls die Burst-Länge "2" ist und die Schreiblatenzzeit "3" ist. In diesem Beispiel wird ein RD-Befehl synchron mit der Vorderflanke des in 35(A) gezeigten nullten Taktes eingegeben (siehe 35(B)). Wie oben festgestellt wurde, ist bei einer Halbleiterspeichervorrichtung eine bestimmte Zugriffszeit zwischen dem Eingeben eines RD-Befehls und dem Senden von Daten an einen Bus erforderlich. In diesem Beispiel werden die Bits gelesener Daten Q1 und Q2 bei der Vorderflanke des dritten Taktes an den Datenbus gesendet (siehe 35(C)).
  • Falls eine Schreiblatenzzeit gesetzt ist, gibt es eine Verzögerung zwischen dem Eingeben eines WR-Befehls und dem Eingeben geschriebener Daten. Daher kann ein WR-Befehl vor dem Senden gelesener Daten gelesen werden. In diesem Beispiel wird ein WR-Befehl bei der Vorderflanke des zweiten Taktes eingegeben.
  • Nachdem der WR-Befehl eingegeben ist und Takte entsprechend der Schreiblatenzzeit (in diesem Beispiel drei Takte) verstrichen sind, werden geschriebene Daten gelesen. In diesem Beispiel werden die Bits geschriebener Daten D1 und D2 bei der Vorderflanke des fünften Taktes gelesen.
  • Der folgende RD-Befehl wird direkt nach dem WR-Befehl eingegeben, weil, wie oben festgestellt wurde, es eine Verzögerung entsprechend einer Zugriffszeit zwischen dem Eingeben eines RD-Befehls und dem Senden von Daten an den Datenbus gibt und der Datenbus nicht mit geschriebenen Daten und gelesenen Daten verstopft wird. Gelesene Daten entsprechend diesem RD-Befehl werden bei der Vorderflanke des sechsten Taktes gelesen.
  • Wie oben beschrieben wurde, beträgt, falls die Schreiblatenzzeit auf "3" eingestellt ist, eine RD-RD-Zykluszeit von einem RD-Befehl zum nächsten RD-Befehl drei Takte. Folglich kann die RD-RD-Zykluszeit verglichen mit dem obi gen Fall, in dem die Schreiblatenzzeit auf "0" eingestellt ist, um drei Takte verkürzt werden.
  • (Zweiter Stand der Technik)
  • Eine Speicherbank-Verschränkung ist eine von Techniken, um einen Hochgeschwindigkeitszugriff auf eine Halbleiterspeichervorrichtung zu realisieren.
  • Bei der Technik der Speicherbank-Verschränkung wird der gesamte Speicher in mehrere Speicherbänke oder Bänke geteilt und verwaltet. Wenn eine CPU auf eine der Bänke zuzugreifen beginnt, beginnt sie, auf eine weitere Bank zuzugreifen, auf die als nächstes zugegriffen werden soll. Zu der Zeit, zu der der erste Zugriff durch die CPU endet, ist die Bank, auf die von der CPU als nächstes zugegriffen wird, in einem Zustand, in welchem Daten schon übertragen werden können. Die CPU kann daher Daten ohne Verzögerung übertragen.
  • 36 ist ein Zeitlagendiagramm, das eine Operation für eine herkömmliche Speicherbank-Verschränkung zeigt. 37 ist eine Ansicht, die ein Beispiel von Schaltungen zum Realisieren einer solchen Speicherbank-Verschränkung zeigt.
  • Ein in 37 gezeigter CLK-(Takt)-Eingangsanschluss 201 empfängt ein von außen eingespeistes CLK-Signal. Ein CMD-(Befehl)-Eingangsanschluss 202 empfängt ein von außen eingespeistes CMD-Signal. Ein ADD-Adresse-Eingangsanschluss 203 empfängt ein von außen eingespeistes ADD-Signal.
  • Eine CLK-Eingabeschaltung 204 liefert das vom CLK-Eingangsanschluss 201 eingespeiste CLK-Signal an eine CMD-Eingabeschaltung 205, ADD-Eingabeschaltung 206 und einen Burst-Länge-Zähler 209.
  • Die CMD-Eingabeschaltung 205 führt eine Wellenformung an dem vom CMD-Eingangsanschluss 202 eingespeisten CMD-Signal durch und liefert es an einen CMD-Decodierer 207.
  • Die ADD-Eingabeschaltung 206 führt eine Wellenformung an dem vom ADD-Eingangsanschluss 203 eingespeisten ADD-Signal durch und liefert es an eine Burst-Längen beurteilende Schaltung 208, Burst-Adressen erzeugende Schaltung 210 und Adressen importierende Schaltung 211.
  • Der CMD-Decodierer 207 decodiert das CMD-Signal, extrahiert daraus einen RD-(Lese)-Befehl, WR-(Schreib)-Befehl und einen NOP (keine Operation)- Befehl und liefert sie an den Burst-Länge-Zähler 209 und die Adressen importierende Schaltung 211.
  • Falls ein Befehl zum Einstellen einer Burst-Länge zu der Zeit, zu der beispielsweise eine Vorrichtung gestartet wird, eingegeben wird, analysiert die Burst-Längen beurteilende Schaltung 208 den Befehl und beurteilt die eingestellte Burst-Länge.
  • Wenn der RD-Befehl oder WR-Befehl eingegeben und eine Burst-Übertragung begonnen wird, setzt der Burst-Längen-Zähler 209 die Burst-Adressen erzeugende Schaltung 210 zurück, zählt die Burst-Länge als Antwort auf das CLK-Signal und fordert die Burst-Adressen erzeugende Schaltung 210 auf, die Burst-Adresse hochzuzählen. Wenn die Zählung die Burst-Länge erreicht, fordert überdies der Burst-Länge-Zähler 209 die Burst-Adressen erzeugende Schaltung 210 auf, das Erzeugen der Burst-Adresse zu beenden.
  • Die Adressen importierende Schaltung 211 nimmt Bezug auf das vom CMD-Decodierer 207 gelieferte CMD-Signal und wählt zu der Zeit, zu der die Burst-Übertragung begonnen wird, das von der ADD-Eingabeschaltung 206 gelieferte ADD-Signal aus, um es als interne Adresse IADD auszugeben. Um das zweite Bit und die folgenden Bits niedriger Ordnung zu übertragen, wählt überdies die Adressen importierende Schaltung 211 eine Ausgabe von der Burst-Adressen erzeugenden Schaltung 210 aus und gibt sie als die interne Adresse IADD aus.
  • Nun wird mit Verweis auf 36 eine Operation für die oben beschriebene herkömmliche Speicherbank-Verschränkung beschrieben.
  • Es wird angenommen, dass eine Vorrichtung gestartet wird, ein MRS-(Modusregistereinstellung)-Befehl zum Einstellen einer Burst-Länge in den CMD-Eingangsanschluss 202 eingegeben wird und Daten, die die einzustellende Burst-Länge zeigen, in den ADD-Eingangsanschluss 203 eingegeben werden. Der CMD-Decodierer 207 erkennt dann, dass eine Aufforderung, die Burst-Länge einzustellen, ergangen ist, und informiert die Burst-Längen beurteilende Schaltung 208 darüber.
  • Die Burst-Längen beurteilende Schaltung 208 nimmt Bezug auf Daten, die von der ADD-Eingabeschaltung 206 geliefert werden, und beurteilt die einzustellende Burst-Länge. Falls z.B. eine Aufforderung, eine Burst-Länge auf "4" einzustellen, ergangen ist, erkennt die Burst-Längen beurteilende Schaltung 208 sie und informiert den Burst-Länge-Zähler 209 darüber. Als Folge wird das Einstellen der Burst-Länge abgeschlossen.
  • Bei diesem Stand der Dinge wird angenommen, dass ein RD1-Befehl, um eine Burst-Übertragung mit einer vorbestimmten Bank als Ziel (siehe 36(B)) anzufordern, bei der nullten Vorderflanke eines in 36(A) gezeigten CLK-Signals in den CMD-Eingangsanschluss 202 eingegeben wird. Der CMD-Decodierer 207 empfängt dann dieses Signal über die CMD-Eingabeschaltung 205, erkennt, dass ein RD-Befehl eingegeben wurde, und informiert den Burst-Länge-Zähler 209 und die Adressen importierende Schaltung 211 darüber.
  • Der Burst-Länge-Zähler 209 informiert die Burst-Adressen erzeugende Schaltung 210 darüber, dass eine Aufforderung für eine Burst-Übertragung ergangen ist, und veranlasst sie, eine führende Adresse (engl. leading address) für die Burst-Übertragung einzustellen.
  • Die Burst-Adressen erzeugende Schaltung 210 erhält eine führende Adresse für die Burst-Übertragung von der ADD-Eingabeschaltung 206 als Antwort auf die Aufforderung von dem Burst-Länge-Zähler 209, zählt als Antwort auf eine Aufforderung von dem Burst-Länge-Zähler 209 hochzuzählen eine Adresse hoch und liefert sie als eine Burst-Adresse (IADD) an die Adressen importierende Schaltung 211.
  • Die Adressen importierende Schaltung 211 erhält die führende Adresse für die Burst-Übertragung direkt von der ADD-Eingabeschaltung 206 und gibt sie als eine interne Adresse IADD aus. Um das zweite Bit und die folgenden Bits niedrigerer Ordnung der Daten zu übertragen, wählt überdies die Adressen importierende Schaltung 211 die von der Burst-Adressen erzeugenden Schaltung 210 ausgegebene BADD als eine Adresse aus und gibt sie als die interne Adresse IADD aus.
  • Bits von Daten werden aus einer Reihe von Adressen gelesen, die auf diese Weise erzeugt wurden, und nacheinander nach außen abgegeben (siehe 36(C)).
  • Im obigen Beispiel wird die Burst-Übertragung durch den RD1-Befehl angefordert. Nachdem eine vorbestimmte Zugriffszeit verstrichen ist, werden da her Bits von Daten Q11 bis Q14 aus (nicht gezeigten) Zellen gelesen und ausgegeben.
  • (Dritter Stand der Technik)
  • Um Daten aus einer Halbleiterspeichervorrichtung zu lesen oder Daten in eine solche zu schreiben, müssen Adressen, auf die zugegriffen werden soll, spezifiziert werden.
  • Bei einer Halbleiterspeichervorrichtung mit einem Burst-Übertragungsmodus ermöglicht ein Spezifizieren allein der führenden Adresse nachfolgender Adressen einen Zugriff auf alle von ihnen.
  • Bei einigen Halbleiterspeichervorrichtungen mit einem solchen Burst-Übertragungsmodus kann die Burst-Länge von zu schreibenden Daten eingestellt werden. 38 ist eine Ansicht zum Beschreiben der Operation einer solchen Halbleiterspeichervorrichtung. Es wird angenommen, dass die maximale physikalische Burst-Länge für diese Halbleiterspeichervorrichtung "4" ist.
  • Es wird angenommen, dass ein WR1-Befehl, um ein Schreiben anzufordern (siehe 38(B)), eingegeben wird und VW = 1 (Burst-Länge = 1) (siehe 38(D)) von einem Adresseingangsanschluss als ein Signal Variable Write (VW) zum Spezifizieren der Burst-Länge eingespeist wird. In diesem Fall werden sie synchron mit der nullten Vorderflanke eines in 38(A) gezeigten Takt-(CLK)-Signals eingegeben.
  • Nachdem dann eine einer Latenzzeit entsprechende Zeit verstrichen ist (siehe 38(C)), werden Bits von Daten D11 bis D14 vom DATA-Eingangsanschluss gelesen. In diesem Beispiel ist die Burst-Länge auf "1" gesetzt, so dass das Bit von Daten D11 nur an den internen Datenbus #1 interner Datenbusse #1 bis #4 (siehe 38(E) bis 38(H)) gesendet wird.
  • Das Bit von Daten D11, die an den internen Datenbus #1 gesendet werden, wird in einem vorbestimmten Bit bei einer vorbestimmten Adresse gespeichert.
  • Wenn eine Zeit entsprechend einem Speicherbank-Zugriffsintervall (siehe 38(B)) verstrichen ist, nachdem der WR1-Befehl eingegeben ist, wird ein WR2-Befehl synchron mit der zweiten Vorderflanke des CLK-Signals eingegeben. Nachdem eine der Latenzzeit entsprechende Zeit verstrichen ist, werden Bits von Daten D21 bis D24 und VW = 4 eingegeben. Als Folge werden die Bits von Daten D21 bis D24 jeweils an die internen Datenbusse #1 bis #4 gesendet. Die Bits der Daten D21 bis D24, die an die internen Datenbusse #1 bis #4 auf diese Weise gesendet wurden, werden jeweils in vorbestimmten Bits bei aufeinander folgenden Adressen gespeichert.
  • Wenn eine dem Speicherbank-Zugriffsintervall entsprechende Zeit verstrichen ist, nachdem der WR2-Befehl eingegeben ist, werden ein WR3-Befehl und ein VW = 2 eingegeben. Als Folge werden Bits von Daten D31 und D32 an die internen Datenbusse #1 bzw. #2 gesendet.
  • Die Bits der Daten D31 und D32, die an die internen Datenbusse #1 und #2 auf diese Weise gesendet wurden, werden jeweils in vorbestimmten Bits bei aufeinander folgenden Adressen gespeichert.
  • Übrigens wurde im ersten Stand der Technik ein Fall, bei dem eine Burst-Länge "2" ist, als ein Beispiel beschrieben. In vielen Fällen jedoch kann dieser Wert frei gesetzt werden.
  • Eine Änderung in einer Burst-Länge kann jedoch zu einer Änderung im optimalen Wert der Schreiblatenzzeit führen. Herkömmlicherweise wurde die Schreiblatenzzeit nicht mit einer Änderung in einer Burst-Länge geändert.
  • Als Folge kann eine Änderung in einer Burst-Länge es unmöglich machen, eine optimale Schreiboperation durchzuführen.
  • Im zweiten Stand der Technik wurde eine Unterbrechung während einer Burst-Übertragung freigegeben. Das heißt, falls ein anderer Befehl während einer Burst-Übertragung eingegeben wird, wird eine Ausführung eines Befehls, der zu dieser Zeit gerade ausgeführt wird, gestoppt, um den letzten Befehl bevorzugt auszuführen.
  • Eine konkrete Beschreibung davon folgt. Es wird angenommen, dass ein in 36 gezeigter RD2-Befehl eingegeben und während der Übertragung von Daten entsprechend dem RD2-Befehl ein RD3-Befehl eingegeben wird. In diesem Fall wird, wenn die Übertragung eines Bit von Daten Q22 entsprechend dem RD2-Befehl abgeschlossen ist, eine Verschränkung durchgeführt, und die Übertragung eines Bit von Daten Q31 entsprechend dem RD3-Befehl wird begonnen.
  • Um eine solche Beschränkung zu ermöglichen, muss jedoch ein neu eingegebener Befehl ebenfalls während einer Burst-Übertragung überprüft wer den. Falls eine Aufforderung zu einer Burst-Übertragung ergeht, muss außerdem der Prozess zum Auswählen einer ADD von der ADD-Eingabeschaltung 206 oder BADD von der Burst-Adressen erzeugenden Schaltung 210 durchgeführt werden. Dies wird den obigen Beurteilungsprozess benötigen, was es unmöglich macht, einen ausreichenden Spielraum für eine Hochgeschwindigkeitsoperation sicherzustellen.
  • Außerdem haben Halbleiterspeichervorrichtungen gewöhnlich einen Datenbus mit einer Bitbreite entsprechend der maximalen Burst-Länge, die eingestellt werden kann. Falls z.B. die maximale Burst-Länge vier Bits beträgt, haben die meisten Halbleiterspeichervorrichtungen einen Datenbus mit einer Breite von vier Bits.
  • Falls beispielsweise eine Burst-Länge auf vier Bits eingestellt ist, sollten Daten während einer Zeit übertragen werden, die zum Senden von 4-Bit-Daten (z.B. 2 CLKs) benötigt wird. Falls eine Burst-Länge auf zwei Bits eingestellt ist, sollten Daten während einer Zeit übertragen werden, die zum Senden von 2-Bit-Daten (z.B. 1 CLK) benötigt wird. Falls die minimale Burst-Länge eingestellt ist, ist es daher schwierig, einen Spielraum für eine Operation sicherzustellen, was dazu führt, dass sie für eine Hochgeschwindigkeitsoperation nicht geeignet ist.
  • Im dritten Stand der Technik wird bei nicht wenigen Halbleiterspeichervorrichtungen mit mehreren DATA-Eingangsanschlüssen die Gruppe der DATA-Eingangsanschlüsse in eine Bitgruppe hoher Ordnung und eine Bitgruppe niedriger Ordnung geteilt, und Burst-Längen werden für sie unabhängig voneinander eingestellt.
  • In diesen Halbleiterspeichervorrichtungen kann eine Aufforderung, Daten nur in eine Bitgruppe hoher oder niedriger Ordnung zu schreiben, ergehen. Herkömmliche Halbleiterspeichervorrichtungen haben kein Mittel, um ein Schreiben der Daten in die andere Bitgruppe zu verhindern, so dass unnötige Daten geschrieben werden.
  • Wenn ein erster Schreibbefehl eingegeben wird, halten überdies nicht wenige Halbleiterspeichervorrichtungen mit einer Latenzzeit für eine Schreiboperation Daten, ohne sie in eine Zelle zu schreiben. Wenn ein zweiter Schreibbefehl eingegeben wird, schreiben sie die Daten entsprechend dem ersten Schreibbefehl in eine Zelle.
  • Falls Tests vorgenommen werden, um zu überprüfen, ob die Schreiboperation dieser Halbleiterspeichervorrichtungen normal ist oder nicht, muss ein Schreibbefehl zweimal erteilt werden, um sie zu veranlassen, Daten in eine Zelle zu schreiben. Wie oben festgestellt wurde, haben herkömmliche Halbleiterspeichervorrichtungen kein Mittel, um ein Schreiben von Daten zu verhindern oder zu verbieten. Überdies kann ein Schreiben, das entsprechend dem ersten Schreibbefehl durchgeführt wird, mit einem Schreiben interferieren, das entsprechend dem zweiten Schreibbefehl durchgeführt wird. Eine Eliminierung dieser Interferenz macht die Tests mühsam.
  • Die US 6.108.265 offenbart eine Speichervorrichtung die Burstmodus-Datentransfers und verschiedene Burstlängen unterstützt.
  • Die vorliegende Erfindung wurde vor dem Hintergrund wie oben beschrieben gemacht. Das heißt, Ausführungsformen der vorliegenden Erfindung zielen darauf ab, eine Halbleiterspeichervorrichtung zu schaffen, die eine optimale Schreiblatenzzeit gemäß einer Burst-Länge einstellen kann.
  • Ein anderes Ziel dieser Ausführungsformen besteht darin, eine Halbleiterspeichervorrichtung zu schaffen, die eine Hochgeschwindigkeitsoperation ermöglicht.
  • Noch ein weiteres Ziel dieser Ausführungsformen ist, eine Halbleiterspeichervorrichtung zu schaffen, die ein Schreiben von Daten in eine Zelle gemäß einer Bitgruppe ermöglicht.
  • Um die obigen Probleme zu lösen, wird gemäß der vorliegenden Erfindung eine Halbleiterspeichervorrichtung mit einem Burst-Modus geschaffen, worin mehrere Bits von Daten nacheinander als Antwort auf einen externen Befehl übertragen werden. Diese Halbleiterspeichervorrichtung umfasst ein Übertragungs- oder Transfermittel zum Übertragen von Daten im Burst-Modus, ein eine übertragene Anzahl einstellendes Mittel, um die Anzahl der mehreren Bits von Daten einzustellen, die im Burst-Modus übertragen werden, ein Schreibbefehl-Eingabemittel zum Empfangen eines eingegebenen Schreibbefehls, ein Zeitsteuerungsmittel zum Messen einer Zeit, die verstrichen ist, nachdem der Schreibbefehl eingegeben ist, und ein eine Schreibstartzeit einstellendes Mittel zum Einstellen einer Zeit, die verstreicht, bevor das Schreiben von Daten begonnen wird, gemäß der Anzahl von Bits von Daten, die durch das eine übertragene Anzahl einstellende Mittel eingestellt wurde.
  • Um die obigen Probleme zu lösen ist gemäß der Erfindung eine halbleitersspeichervorrichtung vorgesehen, mit einer Vielzahl von Banken, die einen Bursttransfermodus haben, bei dem auf eine Vielzahl von Datenbits in einer vorbestimmten Bank konsekutiv durch Eingeben eines einzelnen Befehls zugegriffen wird. Die Halbleiterspeichervorrichtung umfaßt Befehlseingabemittel zum Empfangen der Befehlseingabe, Bankselektionsmittel zum Selektieren einer dem Befehl entpsrechenden vorbestimmten Bank, Bursttransfermittel zum Durchführen eines Bursttransfers mit einer durch das Bankselektionsmittel selektierten Bank als Ziel, und Befehlseingangs-Sperrmittel, um zu verhindern, daß das Befehlseingangsmittel einen neuen Befehlseingang empfängt, wenn der Bursttransfer durch das Bursttransfermittel begonnen wurde.
  • Um die obigen Probleme zu lösen, ist gemäß der Erfindung ferner eine Halbleiterspeichervorrichtung mit einem Bursttransfermodus vorgesehen, bei dem eine Vielzahl von Datenbits durch Spezifizieren einer Adresse konsekutiv übertragen werden. Diese Halbleiterspeichervorrichtung umfaßt ein Adresseneingangsmittel zum Empfangen des Adresseneingangs, ein Dateneingangsmittel zum Empfangen der Vielzahl von Datenbiteingängen, ein Burst-Transfermittel zum Durchführen eines Burst-Transfers einer Vielzahl von Datgenbiteingängen über das Dateneingangsmittel zu einem Zellenbereich entsprechend dem Adresseneingang über das Adresseneingangssmittel, ein Bursttransferlängen-Spezifizierungsmittel zum Empfangen einer Transferlänge, die durch das Bursttransfermittel spezifiziert wurde, und ein Dateneingangsbegrenzungsmittel zum Begrenzen des Dateneingangs von dem Dateneingangsmittel falls das Bursttransferlängen-Spezifizierungsmittel eine Bursttransferlänge "0" spezifiziert.
  • Ausführungsformen der vorliegenden Erfindung werden nun nur beispielhaft mit Verweis auf die beiliegenden Zeichnungen beschrieben, worin:
  • 1 eine Ansicht ist, um die Operationsprinzipien der vorliegenden Erfindung zu beschreiben;
  • 2 ein Zeitlagendiagramm ist, um eine Schreiboperation in dem Fall zu beschreiben, in dem eine Burst-Länge "2" ist und eine Schreiblatenzzeit "3";
  • 3 ein Zeitlagendiagramm ist, um eine Schreiboperation in dem Fall zu beschreiben, in dem eine Burst-Länge "2" ist und eine Schreiblatenzzeit "4" ist;
  • 4 ein Zeitlagendiagramm ist, um eine Schreiboperation in dem Fall zu beschreiben, in dem eine Burst-Länge "4" ist und Schreiblatenzzeit "2" ist;
  • 5 ein Zeitlagendiagramm ist, um eine Schreiboperation in dem Fall zu beschreiben, in dem eine Burst-Länge "2" ist und Schreiblatenzzeit "2" ist;
  • 6 eine Ansicht ist, die die Struktur einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 7 eine Ansicht ist, die die Struktur der in 6 gezeigten Halbleiterspeichervorrichtung zeigt;
  • 8 eine Ansicht ist, die die Struktur der in 7 gezeigten Steuerungssektion zeigt;
  • 9 eine Ansicht ist, die die Struktur der in 8 gezeigten eine DS-Eingabeaktivierung beurteilenden Schaltung zeigt;
  • 10 eine Ansicht ist, die die detaillierte Struktur der in 9 gezeigten DFFs zeigt;
  • 11 ein Zeitlagendiagramm ist, um eine Operation in der in 6 gezeigten Ausführungsform in dem Fall zu beschreiben, in dem die Burst-Länge "2" ist;
  • 12 ein Zeitlagendiagramm ist, um eine Operation in der in 6 gezeigten Ausführungsform in dem Fall zu beschreiben, in dem die Burst-Länge "4" ist;
  • 13 ein Zeitlagendiagramm ist, um eine Operation in der in 6 gezeigten Ausführungsform in dem Fall zu beschreiben, in dem die Burst-Länge "2" ist und WR-Befehle nacheinander eingegeben werden;
  • 14 ein Zeitlagendiagramm ist, um eine Operation in der in 6 gezeigten Ausführungsform in dem Fall zu beschreiben, in dem die Burst-Länge "4" ist und WR-Befehle nacheinander eingegeben werden:
  • 15 eine Ansicht ist, um die Operationsprinzipien der vorliegenden Erfindung zu beschreiben;
  • 16 eine Ansicht ist, die die Struktur einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 17 eine Ansicht ist, die die Struktur der in 16 gezeigten Steuerungssektion darstellt;
  • 18 eine Ansicht ist, die die detaillierte Struktur der in 16 gezeigten I/O-Schaltung 235 zeigt;
  • 19 eine Ansicht ist, die die detaillierte Struktur der in 16 gezeigten I/O-Schaltung 245 zeigt;
  • 20 ein Zeitlagendiagramm ist, das ein Beispiel der Operation der in 16 gezeigten Ausführungsform darstellt;
  • 21 ein Zeitlagendiagramm zum Beschreiben der Operation der in 18 gezeigten Schaltung ist;
  • 22 ein Zeitlagendiagramm zum Beschreiben der Operation der in 19 gezeigten Schaltung ist;
  • 23 ein Zeitlagendiagramm, das ein Beispiel einer anderen Art von Operation in der in 16 gezeigten Ausführungsform darstellt;
  • 24 eine Ansicht ist, die ein Beispiel einer Operation zeigt, die durchgeführt wird, falls eine Unterbrechung freigegeben ist;
  • 25 eine Ansicht zum Beschreiben der Operationsprinzipien einer Halbleitervorrichtung der vorliegenden Erfindung;
  • 26 eine Ansicht ist, die die Struktur einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 27 eine Ansicht ist, die die detaillierte Struktur der in 26 dargestellten Steuerungssektion zeigt;
  • 28 eine Ansicht ist, die die Korrespondenz zwischen von einem DATA-Eingangsanschluss in der vorliegenden Erfindung eingegebenen Daten und in einer Speicherzelle gespeicherten Daten zeigt;
  • 29 eine Ansicht zum Beschreiben einer Operation in der Ausführungsform der vorliegenden Erfindung ist;
  • 30 eine Ansicht ist, die ein Beispiel eines Verfahrens zum Zuordnen einer VWU und VWL zu Spaltenadressen zeigt, falls die Burst-Länge "2" ist;
  • 31 eine Ansicht ist, die ein Beispiel eines Verfahrens zum Zuordnen einer VWU und einer WVL zu Spaltenadressen zeigt, falls die Burst-Länge "4" ist;
  • 32 eine Ansicht ist, die ein Beispiel eines Verfahrens zum Zuordnen einer VWU und einer VWL zu Spaltenadressen zeigt, falls die Burst-Länge "8" ist;
  • 33 eine Ansicht ist, die ein Beispiel eines Verfahrens zum Zuordnen einer VWU und einer VWL zu Spaltenadressen zeigt, falls die Burst-Länge "16" ist;
  • 34 ein Zeitlagendiagramm zum Beschreiben eines Beispiels einer Transfer- oder Übertragungsoperation in einer herkömmlichen Halbleiterspeichervorrichtung in den Fall ist, in dem die Schreiblatenzzeit nicht eingestellt ist;
  • 35 ein Zeitlagendiagramm zum Beschreiben eines Beispiels einer Übertragungsoperation in einer herkömmlichen Halbleiterspeichervorrichtung ist, falls die Schreiblatenzzeit eingestellt ist;
  • 36 ein Zeitlagendiagramm ist, das eine Operation für eine in 37 dargestellte herkömmliches Speicherbank-Verschränkung (interleaving) zeigt;
  • 37 eine Ansicht ist, die ein Beispiel von Schaltungen zum Realisieren der herkömmlichen Speicherbank-Verschränkung zeigt; und
  • 38 eine Ansicht zum Beschreiben einer herkömmlichen Halbleiterspeichervorrichtung ist, für die die Burst-Länge von zu schreibenden Daten eingestellt werden kann.
  • (Erste Ausführungsform)
  • 1 ist eine Ansicht zum Beschreiben der Operationsprinzipien der vorliegenden Erfindung. Wie in 1 gezeigt ist, umfasst eine Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ein Übertragungs- oder Transfermittel 101, ein eine übertragene Anzahl einstellendes Mittel 102, ein Schreibbefehl-Eingabemittel 103, ein Zeitsteuerungsmittel 104, ein eine Schreibstartzeit einstellendes Mittel 105 und eine Speichersektion 106.
  • Das Transfermittel 101 überträgt Daten im Burst-Modus.
  • Das eine übertragene Anzahl einstellende Mittel 102 stellt die Anzahl von Bits von Daten ein, die im Burst-Modus übertragen werden.
  • Das Schreibbefehl-Eingabemittel 103 empfängt einen eingegebenen Schreibbefehl.
  • Das Zeitsteuerungsmittel 104 misst eine Zeit, die verstrichen ist, nachdem der Schreibbefehl eingegeben ist.
  • Das eine Schreibstartzeit einstellende Mittel 105 stellt eine Zeit, die verstreicht, bevor das Schreiben von Daten begonnen wird, gemäß der Anzahl von Bits von Daten ein, die durch das eine übertragene Anzahl einstellende Mittel 102 eingetragen wurde
  • Nun wird eine in 1 ausgeführte Operation beschrieben. Die Beziehung zwischen einer Burst-Länge und einer Schreiblatenzzeit wird kurz beschrieben; danach wird die in 1 durchgeführte Operation beschrieben.
  • (1) Optimaler Wert der Schreiblatenzzeit
  • 2 ist eine Ansicht zum Beschreiben der Operation einer Halbleiterspeichervorrichtung, falls die Burst-Länge "2" und die Schreiblatenzzeit "3" ist. 3 ist eine Ansicht zum Beschreiben ihrer Operation, falls eine Burst-Länge "2" und die Schreiblatenzzeit "4" ist.
  • Bei den meisten Halbleiterspeichervorrichtungen mit Schreiblatenzzeit gibt es ein Zeitintervall zwischen dem eingegebenen Schreibbefehl und dem Eingeben von Daten. Folglich ist es unmöglich, eine Schreiboperation in dem Moment zu beginnen, in dem ein Schreibbefehl eingegeben wird.
  • Wenn ein Schreibbefehl, Daten in eine Speicherbank zu schreiben, eingegeben wird, wird daher nur die Operation zum Importieren von zu schreibenden Daten, die nach einer vorbestimmten Schreiblatenzzeit eingegeben werden, durchgeführt. In diesem Fall wird die tatsächliche Schreiboperation das nächste Mal durchgeführt, wenn ein Schreibbefehl, Daten in die gleiche Speicherbank zu schreiben, eingegeben wird.
  • Das kürzeste Intervall, in dem zwei Schreibbefehle, Daten in die gleiche Speicherbank zu schreiben, eingegeben werden, entspricht der Zykluszeit einer Halbleiterspeichervorrichtung. Daher müssen alle Daten, die dem letzten Schreibbefehl entsprechen, in der Zykluszeit empfangen werden, und es ist unmöglich, die Latenzzeit für zu schreibende Daten länger als nötig zu setzen.
  • 2 und 3 zeigen eine Schreiboperation, falls die Zykluszeit "4" ist. Falls die Schreiblatenzzeit "3" ist, wird das Eingeben von Daten in der gegebenen Zykluszeit abgeschlossen (siehe (C)). Sogar wenn ein Schreibbefehl unmittelbar nach dem Ablauf der Zykluszeit eingegeben wird (siehe (B)), ist daher ein Schreiben möglich.
  • Falls jedoch die Schreiblatenzzeit "4" ist (siehe 3), wird das Eingeben aller Daten nicht in der Zykluszeit abgeschlossen (siehe (C)). Wenn ein Schreibbefehl unmittelbar nach dem Verstreichen der Zykluszeit eingegeben wird (siehe (B)), ist daher ein Schreiben unmöglich.
  • Dies zeigt, dass bei dieser Halbleiterspeichervorrichtung eine Schreiblatenzzeit nicht auf einen größeren Wert als "3" eingestellt werden kann.
  • (2) Beziehung zwischen Burst-Länge und Schreiblatenzzeit
  • 4 ist eine Ansicht zum Beschreiben der Operation einer Halbleiterspeichervorrichtung, falls die Burst-Länge "4" und die Schreiblatenzzeit "2" ist. 5 ist eine Ansicht zum Beschreiben ihrer Operation, falls die Burst-Länge "2" und die Schreiblatenzzeit "2" ist.
  • Falls eine Burst-Länge "4" ist (siehe 4), muss eine Schreiblatenzzeit kleiner oder gleich "2" sein, um das Eingeben aller Daten in der Zykluszeit abzuschließen.
  • Falls auf der anderen Seite eine Burst-Länge "2" ist und die Schreiblatenzzeit auf "2" eingestellt ist (siehe 5), wird die RD-RD-Zykluszeit von "3" auf "4" ausgedehnt.
  • Dies zeigt, dass es einen optimalen Wert der Schreiblatenzzeit gemäß der Burst-Länge gibt.
  • Auf der Grundlage der obigen Betrachtung wird nun eine Operation in 1 beschrieben.
  • Falls das eine übertragene Anzahl einstellende Mittel 102 die Anzahl von Bits von übertragenen Daten (d.h. die Burst-Länge) empfängt, die von außen eingestellt wird, wird die eingestellte Anzahl an das eine Schreibstartzeit einstellende Mittel 105 geliefert.
  • Das eine Schreibstartzeit einstellende Mittel 105 berechnet eine Schreibstartzeit (d.h. die Schreiblatenzzeit) entsprechend der Anzahl von Bits übertragener Daten, die von dem eine übertragene Anzahl einstellenden Mittel 102 geliefert wurde, und stellt das Transfermittel 101 auf diesen Wert ein. Wie in 4 gezeigt ist, wird z.B., falls die Burst-Länge "4" ist, die Schreiblatenzzeit auf "2" eingestellt.
  • Bei diesem Stand der Dinge wird angenommen, dass ein Schreibbefehl in das Schreibbefehl-Eingabemittel 103 eingegeben wird. Das Schreibbefehl-Eingabemittel 103 informiert dann das Transfermittel 101 und das Zeitsteuerungsmittel 104 darüber.
  • Das Zeitsteuerungsmittel 104 misst eine Zeit, die verstrichen ist, nachdem der Schreibbefehl eingegeben wurde, und informiert das Transfermittel 101 darüber.
  • Das Transfermittel 101 bezieht sich auf die Zeit, über die es vom Zeitsteuerungsmittel 104 informiert wird. Wenn eine Zeit, die verstrichen ist, nach dem der Schreibbefehl eingegeben wird, gleich der Zeit ist, über die das eine Schreibstartzeit einstellende Mittel 105 informiert, beginnt das Transfermittel 101, Daten an die Speichersektion 106 zu übertragen. Als Folge wird eine optimale Schreibstartzeit gemäß der Anzahl von Bits übertragener Daten eingestellt.
  • Wie oben festgestellt wurde, werden in der vorliegenden Erfindung, wenn ein Schreibbefehl eingegeben wird, Bits von Daten nach Abwarten einer vorbestimmten Zeit gemäß der Anzahl der Bits von zu übertragenen Daten an die Speichersektion 106 übertragen. Dies ermöglicht eine optimale Übertragung gemäß der Anzahl von Bits übertragener Daten.
  • Eine Ausführungsform der vorliegenden Erfindung wird nun beschrieben.
  • 6 ist eine Ansicht, die die Struktur einer Ausführungsform einer Informationsverarbeitungseinheit gemäß der vorliegenden Erfindung zeigt. Wie in 6 gezeigt ist, umfasst eine Informationsverarbeitungseinheit gemäß der vorliegenden Erfindung eine zentrale Verarbeitungseinheit (CPU) 110, eine Steuerungseinheit 120, eine Halbleiterspeichervorrichtung 130 und einen Bus 140.
  • Durch Ausführen verschiedener Programme etc., die in der Halbleiterspeichervorrichtung 130 gespeichert sind, steuert die CPU 110 jede Sektion der Einheit und führt verschiedene Operationen aus.
  • Die Steuerungseinheit 120 steuert eine Operation bezüglich eines Einstellens der Burst-Länge, Auffrischens etc. für die Halbleiterspeichervorrichtung 130.
  • Die Halbleiterspeichervorrichtung 130 speichert Daten, die von der CPU 110 geliefert werden, und versorgt die CPU 110 mit ihren gespeicherten Daten unter der Steuerung der Steuerungseinheit 120.
  • Der Bus 140 liefert Daten von der CPU 110 an die Halbleiterspeichervorrichtung 130 und liefert Daten von der Halbleiterspeichervorrichtung 130 an die CPU 110.
  • 7 ist eine Ansicht, die detaillierte Struktur der Halbleiterspeichervorrichtung 130 zeigt, die in 6 gezeigt ist.
  • Wie in 7 gezeigt ist, umfasst die Halbleiterspeichervorrichtung 130 eine Steuerungssektion 131, eine Zelle 132, einen Reihendecodierer 133, einen Spaltendecodierer 134, einen Leseverstärker (SA) 135 und eine Eingabe/Ausgabe-(I/O)-Schaltung 136.
  • Die Steuerungssektion 131 speist ein Takt-(CLK)-Signal, Befehls-(CMD)-Signal, Adress-(ADD)-Signal, Datenstrobe-(DS)-Signale und DATEN- oder DATA-Signal ein und liefert sie an jede Sektion der Vorrichtung. Außerdem liest die Steuerungssektion 131 Daten mit einer vorbestimmten Zeitsteuerung, falls geschrieben wird. Falls gelesen wird, liest überdies die Steuerungseinheit 131 Daten aus einer vorbestimmten Adresse und gibt sie aus.
  • Die Zelle 132 enthält eine Gruppe von Speicherelementen, die wie eine Matrix angeordnet sind, und speichert Eingabedaten.
  • Der Reihendecodierer 133 spezifiziert eine vorbestimmte Reihe in der Zelle 132 auf der Basis einer Reihenadresse.
  • Der Spaltendecodierer 134 spezifiziert eine vorbestimmte Spalte in der Zelle 132 auf der Basis einer Spaltenadresse.
  • Der SA 135 verstärkt ein von der Zelle 132 gelesenes Signal um eine vorbestimmte Verstärkung und wandelt es in ein digitales um.
  • Die I/O-Schaltung 136 steuert eine Operation bezüglich eines Eingehens und Ausgebens von Daten.
  • 8 ist eine Ansicht, die die detaillierte Struktur der in 7 dargestellten Steuerungssektion 131 zeigt.
  • Wie in 8 gezeigt ist, umfasst die Steuerungssektion 138 einen CLK-Eingangsanschluss 131a, einen CMD-Eingangsanschluss 131b, einen ADD-Eingangsanschluss 131c, einen DS-Eingangsanschluss 131d, einen DATA-Eingabe/Ausgabe-Anschluss 131e, eine CLK-Eingabeschaltung 131f, eine CMD-Eingabeschaltung 131g, eine ADD-Eingabeschaltung 131h, eine eine DS-Eingabeaktivierung beurteilende Schaltung 131e, einen CMD-Decodierer 131m und eine Burst-Längen beurteilende Schaltung 131n.
  • Der CLK-Eingangsanschluss 131a empfängt ein eingespeistes CLK-Signal. Der CMD-Eingangsanschluss 131b empfängt ein eingespeistes CMD-Signal. Der ADD-Eingangsanschluss 131c empfängt ein eingespeistes ADD-Signal. Der DS-Eingangsanschluss 131d empfängt ein eingespeistes DS-Signal. Der DATA-Eingabe/Ausgabe-Anschluss 131e empfängt ein eingespeistes DATA-Signal und gibt ein DATA-Signal ab.
  • Die CLK-Eingabeschaltung 131f enthält einen Puffer etc. und liefert das vom CLK-Eingangsanschluss 131a eingespeiste CLK-Signal an die CMD-Eingabeschaltung 131g, die ADD-Eingabeschaltung 131h und die eine DS-Eingabeaktivierung beurteilende Schaltung 131i.
  • Synchron mit dem CLK-Signal erhält die CMD-Eingabeschaltung 131g das vom CMD-Eingangsanschluss 131b eingespeiste CMD-Signal und liefert es an den CMD-Decodierer 131m.
  • Synchron mit dem CLK-Signal erhält die ADD-Eingabeschaltung 131h das vom ADD-Eingangsanschluss 131c eingespeiste ADD-Signal und liefert es an die Burst-Längen beurteilende Schaltung 131n.
  • Wenn ein WR-Signal von dem CMD-Decodierer 131m abgegeben wird, wartet die eine DS-Eingabeaktivierung beurteilende Schaltung 131i für eine vorbestimmte Schreiblatenzzeit gemäß der Burst-Länge (BL), die durch die Burst-Längen beurteilende Schaltung 131n beurteilt wurde, und setzt dann das Datenstrobe-Freigabesignal (DSE) aktiv.
  • Wenn das von der eine DS-Eingabeaktivierung beurteilenden Schaltung 131i gelieferte DSE-Signal aktiv wird, speist die DS-Eingabeschaltung 131j das DS-Signal vom DS-Eingangsanschluss 131d ein und liefert es an die DATA-Eingabeschaltung 131k.
  • Wenn das DS-Signal von der DS-Eingabeschaltung 131j geliefert wird, gibt die DATA-Eingabeschaltung 131k Daten von dem DATA-Eingabe-Ausgabeanschluss 131i ein und liefert sie an die in 7 gezeigte I/O-Schaltung 136.
  • Die CMD-Decodierer 131m decodiert das von der CMD-Eingabeschaltung 131m eingespeiste CMD-Signal. Falls es der Schreibbefehl (WR) ist, liefert dann der CMD-Decodierer 131m es an die eine DS-Eingabeaktivierung beurteilende Schaltung 131i. Falls es ein Befehl ist, um eine Burst-Länge einzustellen (Burst-Länge einstellender Befehl), liefert der CMD-Decodierer 131m es dann an die Burst-Längen beurteilende Schaltung 131n.
  • Wenn der eine Burst-Länge einstellende Befehl vom CMD-Decodierer 131m geliefert wird, beurteilt die Burst-Längen beurteilende Schaltung 131m die Burst-Länge, indem auf von der ADD-Eingabeschaltung 131h gelieferte Daten Bezug genommen wird, und liefert sie an die eine DS-Eingabeaktivierung beurteilende Schaltung 131i.
  • 9 ist eine Ansicht, die die detaillierte Struktur der in 8 gezeigten, eine DS-Eingabeaktivierung beurteilenden Schaltung 131i zeigt. Wie in 9 gezeigt ist, umfasst die eine DS-Eingabeaktivierung beurteilende Schaltung 131i Daten-Flipflops (DFF) 150 bis 156, NOR-Elemente 157 bis 163 und Inverter 164 bis 166.
  • Synchron mit der Rückflanke eines CLK-Signals gibt jeder der DFFs 150 bis 156 ein von einer Schaltung in der vorhergehenden Stufe abgegebenes Signal an eine Schaltung in der folgenden Stufe ab.
  • 10 ist eine Ansicht, die die Struktur der DFFs 150 bis 156 zeigt. Wie in 10 gezeigt ist, umfassen die DFFs 150 bis 156 Inverter 180 bis 184 und komplementäre Metalloxid-Halbleiter-(CMOS)-Schalter 185 und 186.
  • Wie in 10 gezeigt ist, invertiert der Inverter 180 ein CLK-Signal und liefert das Ergebnis an die CMOS-Schaltung 185 und 186.
  • Wenn das CLK-Signal in den "H"-Zustand wechselt, geht der CMOS-Schalter 185 in den AN-Zustand und liefert ein Eingangssignal an den Inverter 181. Wenn das CLK-Signal in den "L"-Zustand wechselt, geht der CMOS-Schalter 186 in den AN-Zustand und liefert eine Ausgabe vom Inverter 181 an den Inverter 183.
  • Der Inverter 181 invertiert eine Ausgabe von dem CMOS-Schalter 185 und liefert das Ergebnis an den CMOS-Schalter 186.
  • Der Inverter 182 invertiert eine Ausgabe von dem Inverter 181 und koppelt das Ergebnis zurück in den Eingang des Inverters 181.
  • Der Inverter 183 invertiert eine Ausgabe von dem CMOS-Schalter 186 und gibt das Ergebnis aus.
  • Der Inverter 184 invertiert eine Ausgabe von dem Inverter 183 und koppelt das Ergebnis zurück zum Eingang des Inverters 183.
  • Wieder in 9 liefert das NOR-Element 157 N7, das erhalten wird, indem die logische Summe von N2 (Ausgabe von dem DFF 151) und N8 (Ausgabe vom NOR-Element 158) invertiert wird, an das NOR-Element 162.
  • Das NOR-Element 158 liefert das Ergebnis, das erhalten wird, indem die logische Summe von N7 (Ausgabe von dem NOR-Element 157) und N6 (Ausgabe von dem DFF 155) invertiert wird, als N8 an das NOR-Element 157.
  • Das NOR-Element 159 gibt das Ergebnis, das erhalten wird, indem die logische Summe von N3 (Ausgabe des DFF 152) und N10 (Ausgabe vom NOR-Element 160) invertiert wird, als N9 aus.
  • Das NOR-Element 160 liefert das Ergebnis, das erhalten wird, indem die logische Summe von N9 (Ausgabe von dem NOR-Element 159) und N5 (Ausgabe von dem DFF 154) invertiert wird, als N10 an das NOR-Element 159.
  • Das NOR-Element 161 liefert das Ergebnis, das erhalten wird, indem die logische Summe von N9 (Ausgabe von dem NOR-Element 159) und Ausgabe vom Inverter 164 invertiert wird, als N11 an das NOR-Element 163.
  • Das NOR-Element 162 liefert das Ergebnis, das erhalten wird, indem die logische Summe von N7 (Ausgabe von dem NOR-Element 157) und die Ausgabe von dem Inverter 165 invertiert wird, als N12 an das NOR-Element 163.
  • Das NOR-Element 163 gibt das Ergebnis, das erhalten wird, indem die logische Summe von N11 (Ausgabe von dem NOR-Element 163) und N12 (Ausgabe von dem NOR-Element 162) invertiert wird, aus.
  • Der Inverter 166 liefert das Ergebnis, das erhalten wird, indem eine Ausgabe von dem NOR-Element 163 invertiert wird, als ein DSE-Signal an die DS-Eingabeschaltung 131j.
  • Nun wird eine Operation in der obigen Ausführungsform beschrieben. Wenn die in 6 gezeigte Informationsverarbeitungseinheit gestartet wird, liefert die Steuerungseinheit 120 einen eine Burst-Länge einstellenden Befehl an die Halbleiterspeichervorrichtung 130, um eine Burst-Länge einzustellen.
  • Falls eine Burst-Länge auf zum Beispiel "2" eingestellt wird, liefert die Steuerungseinheit 120 einen eine Burst-Länge einstellenden Befehl an den CMD-Eingangsanschluß 131b der Halbleiterspeichervorrichtung 130.
  • Der CMD-Decodierer 131m erhält den eine Burst-Länge einstellenden Befehl über die CMD-Eingabeschaltung 131g und detektiert, daß eine Aufforderung, die Burst-Länge einzustellen, ergeht.
  • Die Steuerungseinheit 120 liefert dann Daten, welche "2" repräsentieren, was ein Wert ist, auf den die Burst-Länge eingestellt wird, an den ADD-Eingangsanschluß 131c.
  • Die eine Burst-Länge beurteilende Schaltung 131n gibt diese Daten über die ADD-Eingabeschaltung 131h ein, beurteilt, daß die Burst-Länge "2" ist, und informiert die eine DS-Eingabe-Aktivierung beurteilende Schaltung 131i darüber, daß BL = 2 gilt. Überdies stellt der CMD-Decodierer 131m die I/O-Schaltung 136 so ein, daß die Burst-Länge "2" sein wird.
  • Nun wurde ein Einstellen einer Burst-Länge abgeschlossen.
  • Eine Operation zum Schreiben von Daten, falls eine Burst-Länge auf die obige Weise auf "2" eingestellt wurde, wird nun mit Verweis auf 11 beschrieben.
  • Wenn das Einspeisen eines in 11(A) gezeigten CLK-Signals begonnen und ein WR-Befehl (siehe 11(B)) von dem CMD-Eingangsanschluß 131b bei der in 11(A) gezeigten nullten Vorderflanke eingegeben wird, liefert die CMD-Eingabeschaltung 131g diesen WR-Befehl an den CMD-Decodierer 131m.
  • Durch Decodieren des von der CMD-Eingabeschaltung 131g gelieferten Befehls detektiert der CMD-Decodierer 131m, daß der WR-Befehl geliefert wurde, und liefert das WR-Signal an die eine DS-Eingabeaktivierung beurteilende Schaltung 131i (siehe 11(C)).
  • Wenn das WR-Signal geliefert wird, speichert jedes der DFFs 150 bis 156 in der eine DS-Eingabeaktivierung beurteilenden Schaltung 131i das WR-Signal synchron mit der Rückflanke des CLK-Signals zwischen und liefert eine Ausgabe der Reihe nach an eine Schaltung in der folgenden Stufe. Als Folge sind N1 bis N6, die jeweils eine Ausgabe von den DFFs 150 bis 156 sind, WR-Signale, die der Reihe nach jeweils um einen Taktzyklus verzögert sind (siehe 11(D) bis 11(I)).
  • Die Burst-Länge ist auf "2" eingestellt, so daß ein BL2-Signal und ein BL4-Signal, die in 9 gezeigt sind, in dem "H"- bzw. "L"-Zustand sind. Daher ist eine Ausgabe vom Inverter 164 "L", und eine Ausgabe vom Inverter 165 ist "N". Folglich wird nur eine Ausgabe von dem NOR-Element 161 an das NOR-Element 163 geliefert. Das heißt, falls die Burst-Länge auf "2" eingestellt wurde, werden die NOR-Elemente 159, 160 und 161 ausgewählt, und ein von ihnen erzeugtes Signal wird als ein DSE-Signal abgegeben.
  • Genauer gesagt geht N9 (Ausgabe von dem NOR-Element 159) in den "L"-Zustand, wenn N3 (Ausgabe von dem DFF 152) in den "H"-Zustand wechselt (siehe 11(J)). Als Folge gehen N10 (Ausgabe von dem NOR-Element 160) und N11 (Ausgabe von dem NOR-Element 161) in den "H"-Zustand (siehe 11(K) und 11(L)).
  • Wenn N11 (Ausgabe von dem NOR-Element 161) in den "H"-Zustand wechselt, geht eine Ausgabe von dem NOR-Element 163 in den "L"-Zustand. Als Folge geht ein DSE-Signal, das vom Inverter 166 abgegeben wird, in den "H"-Zustand (siehe 11(M)).
  • Wie in 11(N) gezeigt ist, speist, wenn das DSE-Signal in den "H"-Zustand wechselt, die DS-Eingabeschaltung 131j ein DS-Signal von dem DS-Eingangsanschluß 131d ein und liefert es an die DATA-Eingabeschaltung 131k.
  • Wie in 11(O) gezeigt ist, speist die DATA-Eingabeschaltung 131k Daten von dem DATA-Eingabe-Ausgabe-Anschluß 131e ein und liefert sie an die I/O-Schaltung 136. Die an die I/O-Schaltung 136 gelieferten Daten werden das nächste Mal, wenn ein WR-Signal geliefert wird, in die Zelle 132 geschrieben.
  • Wenn N5 (Ausgabe von dem DFF 154) in den "H"-Zustand wechselt (siehe 11(H)), geht N10 (Ausgabe von dem NOR-Element 160) in den "L"-Zustand (siehe 11(K)). Wenn N10 in den "L"-Zustand geht, wechselt N9 (Ausgabe von dem NOR-Element 159) in den "H"-Zustand (siehe 11(J)).
  • Wenn N9 in den "H"-Zustand wechselt, geht N11 (Ausgabe vom NOR-Element 161) in den "L"-Zustand (siehe 11(L)). Als Folge wechselt das DSE-Signal in den "L"-Zustand (siehe 11(M)).
  • Wenn das DSE-Signal in den "L"-Zustand wechselt, wird das Einspeisen des DS-Signals von der DS-Eingabeschaltung 131j abgeschlossen.
  • Als Folge wird in dem Fall, in dem eine Burst-Länge auf "2" eingestellt wurde, eine Schreiblatenzzeit auf "3" eingestellt, und eine Übertragungsoperation wird durchgeführt.
  • Mit Verweis auf 12 wird nun ein Fall beschrieben, in dem eine Burst-Länge auf "4" eingestellt wurde.
  • Wenn die in 6 gezeigte Informationsverarbeitungseinheit gestartet wird, liefert die Steuerungseinheit 120 einen Befehl, eine Burst-Länge auf "4" einzustellen, an den CMD-Eingangsanschluß 131b der Halbleiterspeichervorrichtung 130.
  • Der CMD-Decodierer 131m erhält den eine Burst-Länge einstellenden Befehl über die CMD-Eingabeschaltung 131g und detektiert, dass eine Aufforderung, eine Burst-Länge einzustellen, ergeht.
  • Die Steuerungseinheit 120 liefert dann Daten, die "4" repräsentieren, was ein Wert ist, auf dem die Burst-Länge eingestellt werden soll, an den ADD-Eingangsanschluß 131c.
  • Die eine Burst-Länge beurteilende Schaltung 131n gibt diese Daten über die ADD-Eingabeschaltung 131h ein, beurteilt, daß die Burst-Länge "4" ist, und informiert die eine DS-Eingabeaktivierung beurteilende Schaltung 131i darüber, daß BL = 4 gilt. Überdies stellt der CMD-Decodierer 131m die I/O-Schaltung 136 so ein, daß die Burst-Länge "4" sein wird.
  • Nun wurde die Einstellung einer Burst-Länge abgeschlossen.
  • Mit Verweis auf 12 wird nun eine Operation zum Schreiben von Daten, falls die Burst-Länge "4" ist, beschrieben.
  • Wenn das Einspeisen eines in 12(A) gezeigten CLK-Signals begonnen wird und ein WR-Befehl (siehe 12(B)) vom CMD-Eingangsanschluß 131b bei der in 12(A) gezeigten nullten Vorderflanke eingegeben wird, liefert die CMD-Eingabeschaltung 131g diesen WR-Befehl an den CMD-Decodierer 131m.
  • Durch Decodieren des von der CMD-Eingabeschaltung 131g gelieferten Befehls detektiert der CMD-Decodierer 131m, dass der WR-Befehl geliefert wurde, und liefert ein WR-Signal an die eine DS-Eingabeaktivierung beurteilende Schaltung 131i (siehe 12(C)).
  • Wenn das WR-Signal geliefert wird, speichert jedes der DFFs 150 bis 156 in der eine DS-Eingabeaktivierung beurteilenden Schaltung 131i das WR-Signal synchron mit der Rückflanke des CLK-Signals zwischen und liefert eine Ausgabe der Reihe nach an eine Schaltung in der folgenden Stufe. Als Folge sind N1 bis N6, die jeweils eine Ausgabe von den DFFs 150 bis 156 sind, WR-Signale, die jeweils der Reihe nach um einen Taktzyklus verzögert wurden (siehe 12(D) bis 12(I)).
  • Die Burst-Länge ist auf "4" eingestellt, so daß ein BL2-Signal und ein BL4-Signal, die in 9 gezeigt sind, im "L"- bzw. "H"-Zustand sind. Daher ist eine Ausgabe vom Inverter 164 "H", und eine Ausgabe vom Inverter 165 ist "L". Als Folge wird nun eine Ausgabe von dem NOR-Element 162 an das NOR-Element 163 geliefert. Das heißt, falls die Burst-Länge auf "4" eingestellt wurde, werden die NOR-Elemente 157, 158 und 162 ausgewählt, und ein von ihnen erzeugtes Signal wird als DSE-Signal abgegeben.
  • Genauer gesagt geht N7 (Ausgabe vom NOR-Element 157) in den "L"-Zustand, wenn N2 (Ausgabe von dem DFF 151) in den "H"-Zustand wechselt (siehe 12(J)). Als Folge gehen N8 (Ausgabe von dem NOR-Element 158) und N12 (Ausgabe von dem NOR-Element 162) in den "H"-Zustand (siehe 12(K) und 12(L)).
  • Wenn N12 (Ausgabe von dem NOR-Element 162) in den "H"-Zustand wechselt, geht eine Ausgabe von dem NOR-Element 163 in den "L"-Zustand. Als Folge geht ein DSE-Signal, das vom Inverter 166 abgegeben wird, in den "H"-Zustand (siehe 12(M)).
  • Wie in 12(N) gezeigt ist, speist, wenn das DSE-Signal in den "H"-Zustand wechselt, die DS-Eingabeschaltung 131j ein DS-Signal von dem DS-Eingangsanschluß 131d ein und liefert es an die DATA-Eingabeschaltung 131k.
  • Wie in 12(O) gezeigt ist, gibt die DATA-Eingabeschaltung 131k vier Bits Daten von dem DATA-Eingabe-Ausgabe-Anschluß 131e ein und liefert sie an die I/O-Schaltung 136. Die vier Bits von Daten, die an die I/O-Schaltung 136 geliefert werden, werden das nächste Mal in die Zelle 132 geschrieben, wenn ein WR-Signal geliefert wird.
  • Wenn N6 (Ausgabe von dem DFF 155) in den "H"-Zustand wechselt (siehe 12(H)), geht N8 (Ausgabe von dem NOR-Element 158) in den "L"-Zustand (siehe 12(K)). Wenn N8 in den "L"-Zustand geht, wechselt N7 (Ausgabe von dem NOR-Element 157) in den "H"-Zustand (siehe 12(J)).
  • Wenn N7 in den "H"-Zustand wechselt, geht N12 (Ausgabe von dem NOR-Element 162) in den "L"-Zustand (siehe 12(L)). Als Folge wechselt das DSE-Signal in den "L"-Zustand (siehe 12(M)).
  • Wenn das DSE-Signal in den "L"-Zustand wechselt, wird das Einspeisen des DS-Signals von der DS-Eingabeschaltung 131j abgeschlossen.
  • Als Folge wird, falls die Burst-Länge auf "4" eingestellt wurde, eine Schreiblatenzzeit auf "2" eingestellt, und eine Transferoperation wird durchgeführt.
  • Mit Verweis auf 13 wird nun eine Operation in dem Fall beschrieben, in dem eine Burst-Länge "2" ist und WR-Befehle nacheinander eingegeben werden.
  • Wenn ein erster WR-Befehl eingegeben wird, wird die gleiche Operation, die oben beschrieben wurde, ausgeführt, und D11 und D12 werden übertragen. Nachdem sie übertragen sind, geht N5 (Ausgabe von dem DFF 154) in den "L"-Zustand. N3 (Ausgabe von dem DFF 152) geht nahezu gleichzeitig damit in den "H"-Zustand, so daß ein DSE-Signal den "H"-Zustand hält. Als Folge werden nacheinander D21 und D22 eingespeist, ohne daß das DSE-Signal zurückgesetzt wird.
  • Falls WR-Befehle nacheinander eingegeben werden, werden daher Bits von Daten nacheinander eingegeben.
  • Mit Verweis auf 14 wird nun eine Operation in dem Fall beschrieben, in dem die Burst-Länge "4" ist und WR-Befehle nacheinander eingegeben werden.
  • Wenn ein erster WR-Befehl eingegeben wird, wird die gleiche Operation, die oben beschrieben wurde, ausgeführt, und D11 bis D14 werden übertragen. Nachdem sie übertragen sind, geht N6 (Ausgabe von dem DFF 155) in den "L"-Zustand. N2 (Ausgabe von dem DFF 151) geht nahezu gleichzeitig damit in den "H"-Zustand, so daß ein DSE-Signal den "H"-Zustand hält. Folglich werden D21 bis D24 nacheinander eingegeben, ohne daß das DSE-Signal zurückgesetzt wird.
  • Wie oben beschrieben wurde, wird in der Ausführungsform der vorliegenden Erfindung eine Schreiblatenzzeit gemäß einer Burst-Länge eingestellt. Daher können Daten effizient übertragen werden, indem eine optimale Latenzzeit gemäß einer Burst-Länge eingestellt wird.
  • In der obigen Ausführungsform wurden Fälle beschrieben, in denen die Burst-Längen "2" und "4" sind. Die vorliegende Erfindung ist jedoch natürlich auch auf andere Fälle anwendbar.
  • In der obigen Ausführungsform wird außerdem die Schreiblatenzzeit gemäß einer Burst-Länge eingestellt. Die Schreiblatenzzeit kann jedoch berechnet werden, indem zum Beispiel ein konstanter Wert, der von einer Burst-Länge unabhängig ist, und ein gemäß einer Burst-Länge bestimmter Wert addiert wer den. Das heißt, die Schreiblatenzzeit hängt nicht nur von einer Burst-Länge, sondern auch von einer Zugriffszeit zum Lesen ab. Daher kann die Schreiblatenzzeit berechnet werden, indem diese Zugriffszeit als konstant betrachtet und indem eine Zeit, die gemäß einer Burst-Länge variiert, zu dieser konstanten Zeit addiert wird. Dies wird ermöglichen, eine Schreiblatenzzeit einfach zu berechnen.
  • In der obigen Ausführungsform wird überdies eine Schreiblatenzzeit gemäß einer Burst-Länge durch die in 9 gezeigten Schaltungen erzeugt. Dieses Verfahren ist jedoch ein einfaches Beispiel. Die vorliegende Erfindung ist natürlich nicht nur auf solch einen Fall beschränkt. Zum Beispiel ist als eine andere Ausführungsform eine Vorbereitung einer Umwandlungstabelle, die eine Burst-Länge mit einer Schreiblatenzzeit assoziiert, und ein Auswählen einer Schreiblatenzzeit gemäß einer Burst-Länge mit dieser Umwandlungstabelle möglich.
  • (Zweite Ausführungsform)
  • 15 ist eine Ansicht zum Beschreiben der Operationsprinzipien der vorliegenden Erfindung. In 15 empfängt ein Befehlseingabemittel 300 einen von außen eingegebenen Befehl.
  • Ein Speicherbank-Auswahlmittel 301 wählt eine vorbestimmte Bank entsprechend dem Befehl unter einer Bankgruppe 304 aus.
  • Ein Burst-Transfermittel 302 führt eine Burst-Übertragung mit der durch das Bankauswahlmittel 301 ausgewählten Bank als Ziel aus.
  • Wenn das Burst-Transfermittel 302 eine Burst-Übertragung beginnt, verhindert das Befehlseingabe-Verhinderungsmittel 303, daß das Befehlseingabemittel 300 einen neuen eingegebenen Befehl empfängt.
  • Die Bankgruppe 304 ist eine Gruppe von Bänken, einschließlich einer Zelle, wo mehrere Speicherelemente wie eine Matrix angeordnet sind, eines Reihendecodierers, eines Spaltendecodierers und eines Leseverstärkers. Eine Burst-Übertragung wird mit der durch das Bankauswahlmittel 301 ausgewählten Bank als Ziel ausgeführt.
  • Nun wird eine Operation in 15 beschrieben.
  • Es wird angenommen, daß zum Beispiel ein RD-Befehl vom Befehlseingabemittel 300 eingegeben wird und eine Aufforderung, eine Burst-Übertragung mit einer vorbestimmten Bank als Ziel auszuführen, ergeht. Das Bankauswahlmittel 301 wählt dann die geeignete Bank aus der Bankgruppe 304 aus.
  • Das Burst-Transfermittel 302 führt eine Burst-Übertragung mit der durch Bankauswahlmittel 301 ausgewählten Bank als Ziel aus. Das heißt, das Burst-Transfermittel 302 liest mehrere Bits von Daten in einem Block aus der vorbestimmten Bank und gibt sie nach außen aus.
  • Wenn das Burst-Transfermittel 302 eine Burst-Übertragung beginnt, verhindert das Befehlseingabe-Verhinderungsmittel 303, daß das Befehlseingabemittel 300 einen Befehl eingibt. Als Folge gibt das Befehlseingabemittel 300 keinen neuen Befehl ein, bevor die Burst-Übertragung abgeschlossen ist. Dies macht es möglich, den Prozeß eines Decodierens eines Befehls zu sichern. Folglich kann ein Spielraum für eine Operation sichergestellt werden, und eine stabile Operation kann sogar zur Zeit einer Hochgeschwindigkeitsoperation realisiert werden.
  • Wie oben beschrieben wurde, wird bei einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung während einer Burst-Übertragung ein Eingeben eines Befehls verhindert. Dies ermöglicht, den Prozeß eines Decodierens eines Befehls zu sichern. Daher kann ein Spielraum für eine Operation sichergestellt werden, und eine stabile Operation kann sogar zur Zeit einer Hochgeschwindigkeitsoperation erwartet werden.
  • Nun wird eine Ausführungsform der vorliegenden Erfindung beschrieben.
  • 16 ist eine Ansicht, die die Struktur einer Ausführungsform der vorliegenden Erfindung zeigt. Wie in 16 gezeigt ist, umfaßt eine Halbleiterspeichervorrichtung eine Steuerungssektion 220, eine BankA 230 und BankB 240. Die BankA 230 enthält eine Zelle 231, einen Spaltendecodierer 232, einen Reihendecodierer 233, einen Leseverstärker (SA) 234 und eine Eingabe/Ausgabe(I/O)-Schaltung 235. Entsprechend enthält die BankB 240 eine Zelle 241, einen Spaltendecodierer 242, einen Reihendecodierer 243, einen SA 244 und eine I/O-Schaltung 245.
  • Die Steuerungssektion 220 speist ein CLK-Signal, ein CMD-Signal, ein ADD-Signal, DATA-Signal etc. ein und liefert sie an jede Sektion der Vorrichtung. Außerdem wählt im Fall einer Übertragung von Daten die Steuerungssek tion 220 eine vorbestimmte Bank aus und liest Daten aus ihr oder schreibt Daten in sie.
  • Die Zelle 231 in der BankA 230 enthält eine Gruppe von Speicherelementen, die wie eine Matrix angeordnet sind, und speichert eingegebene Daten. Der Reihendecodierer 233 spezifiziert eine vorbestimmte Reihe in der Zelle 231 auf der Basis einer Reihenadresse, falls Daten eingegeben oder ausgegeben werden.
  • Der Spaltendecodierer 232 spezifiziert eine vorbestimmte Spalte in der Zelle 231 auf der Basis einer Spaltenadresse, falls Daten eingegeben oder ausgegeben werden.
  • Der SA 234 verstärkt ein von der Zelle 231 gelesenes Signal um eine vorbestimmte Verstärkung und wandelt es in ein digitales um.
  • Die I/O-Schaltung 235 steuert eine Operation bezüglich einer Eingabe und Ausgabe von Daten.
  • Die Struktur der BankB 240 ist die gleiche wie die der BankA 230, so daß Beschreibungen der BankB 240 weggelassen werden.
  • 17 ist eine Ansicht, die die detaillierte Struktur der in 16 gezeigten Steuerungssektion 220 darstellt.
  • Ein CLK-Eingangsanschluß 201 empfängt ein von außen eingespeistes CLK-Signal. Ein CMD-Eingangsanschluß 202 empfängt ein von außen eingespeistes CMD-Signal. Ein ADD-Eingangsanschluß 203 empfängt von außen eingespeistes ADD-Signal.
  • Eine CLK-Eingabeschaltung 204 führt eine Wellenformung an den vom CLK-Eingangsanschluß 201 eingespeisten CLK-Signal aus und liefert es an eine CMD-Eingabeschaltung 205, eine ADD-Eingabeschaltung 206 und einen Burst-Länge-Zähler 209.
  • Die CMD-Eingabeschaltung 205 führt eine Wellenformung an dem vom CMD-Eingangsanschluß 202 eingespeisten CMD-Signal durch und liefert es an einen CMD-Decodierer 207.
  • Die ADD-Eingabeschaltung 206 führt eine Wellenformung an dem von dem ADD-Eingangsanschluß 203 eingespeisten ADD-Signal aus und liefert es an eine Burst-Längen beurteilende Schaltung 208.
  • Falls ein von dem Burst-Länge-Zähler 209 geliefertes Freigabesignal im "H"-Zustand ist, erhält der CMD-Decodierer 207 das CMD-Signal von der CMD-Eingabeschaltung 205, decodiert es, extrahiert einen RD-Befehl und einen WR-Befehl und liefert sie an den Burst-Länge-Zähler 209. Falls ein von dem Burst-Länge-Zähler 209 geliefertes Freigabesignal nicht im "H"-Zustand ist, erhält der CMD-Decodierer 207 nicht das CMD-Signal.
  • Falls ein Befehl, eine Burst-Länge einzustellen, beispielsweise zu der Zeit eingegeben wird, zu der die Vorrichtung gestartet wird, analysiert die Burst-Längen beurteilende Schaltung 208 den Befehl und beurteilt die eingestellte Burst-Länge.
  • Falls ein RD-Befehl oder ein WR-Befehl eingegeben wird und eine Burst-Übertragung begonnen wird, fordert der Burst-Länge-Zähler 209 auf, eine Burst-Adresse zurückzusetzen, zählt eine Burst-Länge synchron mit dem CLK-Signal und fordert eine Burst-Adressen erzeugende Schaltung 250 auf, eine Burst-Adresse hochzuzählen. Wenn eine Burst-Übertragung begonnen wird, ändert außerdem der Burst-Länge-Zähler 209 ein Freigabesignal in den "L"-Zustand und verhindert, daß ein neuer Befehl erhalten wird.
  • Eine Adressen importierende Schaltung 251 führt eine Wellenformung an einer von der Burst-Adressen erzeugenden Schaltung 250 erhaltenen Burst-Adresse BADD aus und gibt sie als eine interne Adresse IADD aus.
  • 18 ist eine Ansicht, die die Struktur der in 16 dargestellten I/O-Schaltung 235 zeigt. Wie in 18 gezeigt ist, enthält die I/O-Schaltung 235 Inverter 260 bis 265, ein NOR-Element 266, CMOS-Schalter 267 und 268, ODER-Elemente 270 bis 273, die ein NOR-Element und einen Inverter enthalten, UND-Elemente 274 bis 277, die ein NAND-Element und einen Inverter einschließen, und MOS-Schalter 280 bis 287 und 290 bis 297.
  • Der Inverter 260 invertiert ein BL4-Signal, das, falls die Burst-Länge "4" ist, in den "H"-Zustand geht, und liefert das Ergebnis an die UND-Elemente 274 und 275.
  • Das NOR-Element 266 invertiert die logische Summe des BL4-Signals und eines RD/WR-Signals und liefert das Ergebnis an den Inverter 261 und die CMOS-Schalter 267 und 268.
  • Der Inverter 261 invertiert eine Ausgabe von dem NOR-Element 266 und liefert das Ergebnis an die CMOS-Schalter 267 und 268.
  • Falls eine Ausgabe von dem NOR-Element 266"H" ist, geht der CMOS-Schalter 267 in den AN-Zustand.
  • Der Inverter 262 invertiert eine Ausgabe von dem CMOS-Schalter 267 und liefert das Ergebnis an den CMOS-Schalter 268. Der Inverter 263 invertiert die Ausgabe vom Inverter 262 und koppelt das Ergebnis zum Eingang des Inverters 262 zurück.
  • Falls die Ausgabe von dem NOR-Element 266 "L" ist, geht der CMOS-Schalter 268 in den AN-Zustand.
  • Der Inverter 264 invertiert eine Ausgabe von dem CMOS-Schalter 268 und liefert das Ergebnis an das ODER-Element 270 und UND-Element 274. Der Inverter 265 invertiert die Ausgabe von dem Inverter 264 und koppelt das Ergebnis zurück zum Eingang des Inverters 264.
  • Die Inverter 261 bis 265 und CMOS-Schalter 267 und 268 bilden eine Frequenzteilungsschaltung, und die Frequenz des eingespeisten RD/WR-Signals wird durch diese Schaltung durch zwei geteilt oder untersetzt. Das untersetzte Signal wird als Ausgangssignal N1 abgegeben. Der Inverter 264 invertiert das untersetzte Signal und gibt das Ergebnis als Ausgangssignal N2 ab.
  • Das ODER-Element 270 findet die logische Summe der Ausgabe von dem Inverter 264 und des BL4-Signals und gibt sie aus.
  • Das ODER-Element 271 findet die logische Summe des BL4-Signals und der Ausgabe von dem CMOS-Schalter 268 und gibt sie aus.
  • Das ODER-Element 272 findet die logische Summe eines A#-Signals, um ein Bit hoher oder niedriger Ordnung auszuwählen, und des BL4-Signals und gibt das Ergebnis aus.
  • Das ODER-Element 273 findet die logische Summe eines NA#-Signals ("N" bedeutet ein invertiertes Signal), um ein Bit hoher und niedriger Ordnung auszuwählen, und des BL4-Signals und gibt das Ergebnis aus.
  • Das UND-Element 274 findet das logische Produkt der Ausgabe von dem Inverter 260 und der Ausgabe von dem Inverter 264 und gibt es aus.
  • Das UND-Element 275 findet das logische Produkt der Ausgabe von dem CMOS-Schalter 268 und der Ausgabe von dem Inverter 260 und gibt es aus.
  • Das UND-Element 276 findet das logische Produkt der Ausgabe von dem ODER-Element 272 und eines NBA#-Signals, um eine Bank auszuwählen, und gibt es aus.
  • Das UND-Element 277 findet das logische Produkt einer Ausgabe von dem ODER-Element 273 und des NBA#-Signals, um eine Bank auszuwählen, und gibt es aus.
  • Wenn ein SW1a-Signal, das von dem ODER-Element 270 abgegeben wird, in den "H"-Zustand wechselt, gehen die MOS-Schalter 280 und 281 in den AN-Zustand und verbinden DB#1 und DB#2 mit einem Ausgang a bzw. b des Leseverstärkers 234.
  • Wenn ein SW1c-Signal, das von dem UND-Element 274 abgegeben wird, in den "H"-Zustand wechselt, gehen die MOS-Schalter 282 und 283 in den AN-Zustand und verbinden die DB#1 und DB#2 mit einem Ausgang c bzw. d des Leseverstärkers 234.
  • Wenn ein SW3a-Signal, das eine Ausgabe von dem UND-Element 275 ist, in den "H"-Zustand wechselt, gehen die MOS-Schalter 284 und 285 in den AN-Zustand und verbinden die DB#3 und DB#4 mit dem Ausgang a bzw. b des Leseverstärkers 234.
  • Wenn ein SW3c-Signal, das eine Ausgabe von dem ODER-Element 271 ist, in den "H"-Zustand wechselt, gehen die MOS-Schalter 276 und 287 in den AN-Zustand und verbinden die DB#3 und DB#4 mit dem Ausgang c bzw. d des Leseverstärkers 234.
  • Wenn eine Ausgabe von dem UND-Element 276 in den "H"-Zustand wechselt, gehen die MOS-Schalter 290 bis 293 in den AN-Zustand. Folglich verbindet der MOS-Schalter 290 den MOS-Schalter 280 mit dem Ausgang a des Leseverstärkers 234, verbindet der MOS-Schalter 291 den MOS-Schalter 284 mit dem Ausgang a des Leseverstärkers 234, verbindet der MOS-Schalter 292 den MOS-Schalter 281 mit dem Ausgang b des Leseverstärkers 234, und der MOS-Schalter 293 verbindet den MOS-Schalter 285 mit dem Ausgang b des Leseverstärkers 234.
  • Wenn eine Ausgabe von dem UND-Element 277 in den "H"-Zustand wechselt, gehen die MOS-Schalter 294 bis 297 in den AN-Zustand. Als Folge verbindet der MOS-Schalter 294 den MOS-Schalter 282 mit dem Ausgang c des Leseverstärkers 234, verbindet der MOS-Schalter 295 den MOS-Schalter 286 mit dem Ausgang c des Leseverstärkers 234, verbindet der MOS-Schalter 296 den MOS-Schalter 283 mit dem Ausgang d des Leseverstärkers 234, und der MOS-Schalter 297 verbindet den MOS-Schalter 287 mit dem Ausgang d des Leseverstärkers 234.
  • 19 ist eine Ansicht, die die detaillierte Struktur der in 16 dargestellten I/O-Schaltung 245 zeigt. Teile in 19, die denjenigen in 18 entsprechen, sind mit den gleichen Symbolen markiert, und deren Beschreibungen werden weggelassen.
  • Verglichen mit der I/O-Schaltung 235 wird ein in die UND-Elemente 276 und 277 eingespeistes NB#-Signal in ein BA#-Signal geändert.
  • Außerdem wird QA, das eine Ausgabe von dem Leseverstärker ist, angegeben im unteren rechten Teil von 18, in QB geändert.
  • Mit Ausnahme dieser Sachverhalte ist die Struktur der I/O-Schaltung 245 die gleiche wie diejenige der in 18 gezeigten I/O-Schaltung 235.
  • Nun wird eine Operation in der obigen Ausführungsform beschrieben.
  • Wenn die Halbleiterspeichervorrichtung gestartet wird und ein Modusregister-Einstellbefehl, um eine Burst-Länge einzustellen, von dem CMD-Eingangsanschluß 202 eingegeben wird, detektiert der CMD-Decodierer 207, daß eine Aufforderung, eine Burst-Länge einzustellen, ergangen ist, und informiert darüber die Burst-Längen beurteilende Schaltung 208.
  • Die Burst-Längen beurteilende Schaltung 208 erhält Daten zum Einstellen einer Burst-Länge, die von dem ADD-Eingangsanschluß 203 eingegeben wurden, und beurteilt die Burst-Länge. Falls zum Beispiel als Burst-Länge "2" eingegeben wird, erkennt die Burst-Längen beurteilende Schaltung 208 sie und informiert den Burst-Länge-Zähler 209 darüber.
  • Als Ergebnis wird eine Burst-Länge eingestellt.
  • Nun wird eine detaillierte Operation, falls die Burst-Länge in der obigen Weise auf "2" eingestellt wurde, beschrieben.
  • Wenn ein RDB-Befehl, um das Lesen von Daten aus der BankB 240, dargestellt in 20(B), anzufordern, bei der Vorderflanke des in 20(A) gezeigten nullten Taktes an den CMD-Eingangsanschluß 202 geliefert wird, importiert der CMD-Decodierer 207 diesen RDB-Befehl über die CMD-Eingabeschal tung 205 und decodiert ihn. Als Ergebnis erkennt der CMD-Decodierer 207, daß eine Aufforderung, Daten aus der BankB 240 zu lesen, ergangen ist, und informiert den Burst-Länge-Zähler 209 darüber.
  • Der Burst-Länge-Zähler 209 liefert ein RESET-Signal an die Burst-Adressen erzeugende Schaltung 250. Als Ergebnis erhält die Burst-Adressen erzeugende Schaltung 250 eine führende Adresse für eine Burst-Übertragung, die von der ADD-Eingabeschaltung 206 geliefert wird, und gibt sie als BADD aus. Überdies zählt die Burst-Adressen erzeugende Schaltung 250 eine Adresse hoch, die vorher synchron mit einem UP-Signal importiert wurde, das synchron mit dem CLK-Signal von dem Burst-Länge-Zähler 209 geliefert wurde, und gibt sie als BADD für das zweite Bit und die folgenden Bits niedrigerer Ordnung aus.
  • Die Adressen importierende Schaltung 251 führt eine Wellenformung an der von der Burst-Adressen erzeugenden Schaltung 250 gelieferten BADD aus und gibt sie als interne Adresse IADD aus.
  • Die von der Adressen importierenden Schaltung 251 ausgegebene interne Adresse IADD wird in der Stuerungssektion 220 zum Auswählen des DB#1 bis DB#4 genutzt.
  • Während einer Burst-Übertragung hält der Burst-Länge-Zähler 209 ein Freigabesignal, das er an den CMD-Decodierer 207 liefert, im "L"-Zustand. Wenn ein Freigabesignal im "L"-Zustand ist, reserviert der CMD-Decodierer 207 ein Erhalten eines neuen Befehls von der CMD-Eingabeschaltung 205. Falls eine Burst-Übertragung begonnen wird, wird daher das Eingeben eines Befehls verhindert.
  • Die Operation in diesem Beispiel entspricht einem Fall, in dem ein RDB-Befehl eingegeben wird und die BankB 240 als eine Bank spezifiziert wird, aus der Daten gelesen werden. Daher ist ein BA#-Signal im "H"-Zustand (siehe 22(N)), und ein NBA#-Signal ist im "L"-Zustand (siehe 21(N)). Als Folge geht eine Ausgabe von den UND-Elementen 276 und 277 in der in 18 gezeigten BankA 230 in den "L"-Zustand, gehen alle MOS-Schalter 290 bis 297 in den AUS-Zustand, und eine Ausgabe zu den DB#1 bis DB#4 wird abgeschaltet.
  • Auf der anderen Seite ist in der I/O-Schaltung 245 der in 19 gezeigten BankB 240 ein BL4-Signal "L", so daß eine Ausgabe von den ODER-Elementen 272 und 273 gemäß einem A#-Signal und einem NA#-Signal in den "N"- oder "L"-Zustand geht. Genauer gesagt ist, wenn das A#-Signal "N" ist, eine Ausgabe von dem ODER-Element 272 "N", und eine Ausgabe von dem ODER-Element 273 ist "L". Wenn das A#-Signal "L" ist, ist eine Ausgabe von dem ODER-Element 272 "L", und eine Ausgabe von dem ODER-Element 273 ist "N".
  • Wie oben bemerkt wurde, ist, falls die BankB 240 ausgewählt wird, das BA#-Signal im "H"-Zustand. Daher gehen ein AA#-Signal (siehe 22(I)), das eine Ausgabe von dem in 19 gezeigten UND-Element 276 ist, und ein NAA#-Signal (siehe 22(J)), das eine Ausgabe von dem in 19 gezeigten UND-Element 277 ist, gemäß der Ausgabe von den ODER-Elementen 272 und 273 in den "H"- oder "L"-Zustand.
  • In diesem Beispiel geht, wie in 22(J) gezeigt ist, das NAA#-Signal synchron mit dem BAA#-Signal in den "H"-Zustand. Wenn das NAA#-Signal in den "H"-Zustand geht, wechseln daher die MOS-Schalter 294 bis 297 in den AN-Zustand.
  • Wie in 22(G) gezeigt ist, werden das SW3a-Signal und SW3c-Signal, die in 19 dargestellt sind, aus einen N1-Signal (siehe 22D(D)) erzeugt und gehen synchron mit dem NAA-#-Signal in den "H"-Zustand. Daher werden der Ausgang c und d des Leseverstärkers 244 mit dem DB#3 bzw. DB#4 verbunden. Als Folge werden QB21 und QB22 an die DB#3 bzw. DB#4 gesendet (siehe 22K) und 22(L)).
  • Wenn ein RDA-Befehl, um das Lesen von Daten aus der BankA 230 anzufordern, dargestellt in 20(B), bei der Vorderflanke des in 20(A) gezeigten ersten Taktes an den CMD-Eingangsanschluss 202 geliefert wird, importiert der CMD-Decodierer 207 diesen RDA-Befehl über die CMD-Eingabeschaltung 205 und decodiert ihn. Als Folge erkennt der CMD-Decodierer 207, dass eine Aufforderung, Daten aus der BankA 230 zu lesen, ergangen ist, und informiert den Burst-Länge-Zähler 209 darüber.
  • Der Burst-Länge-Zähler 209 liefert ein RESET-Signal an die Burst-Adressen erzeugende Schaltung 250. Als Folge erhält die Burst-Adressen erzeugende Schaltung 250 eine führende Adresse für eine Burst-Übertragung, die von der ADD-Eingabeschaltung 206 geliefert wird, und gibt sie als BADD aus. Überdies zählt die Burst-Adressen erzeugende Schaltung 250 eine Adresse hoch, die sie vorher synchron mit einem UP-Signal importierte, das von dem Burst-Länge- Zähler 209 synchron mit dem CLK-Signal geliefert wurde, und gibt sie als BADD für das zweite Bit und Bits niedrigerer Ordnung aus.
  • Die Adressen importierende Schaltung 251 führt eine Wellenformung an der von der Burst-Adressen erzeugenden Schaltung 250 gelieferten BADD durch und gibt sie als eine interne Adresse IADD aus.
  • Die von der Adressen importierenden Schaltung 251 ausgegebene interne Adresse IADD wird in der Steuerungssektion 220 zum Auswählen der DB#1 bis DB#4 genutzt.
  • Während einer Burst-Übertragung hält der Burst-Länge-Zähler 209 ein Freigabesignal, das er an den CMD-Decodierer 207 liefert, in dem "L"-Zustand. Dies ist das gleiche wie der obige Fall. Wenn ein Freigabesignal in dem "L"-Zustand ist, reserviert der CMD-Decodierer 207 ein Erhalten eines neuen Befehls von der CMD-Eingabeschaltung 205. Falls eine Burst-Übertragung begonnen wird, wird daher ein Eingeben eines neuen Befehls verhindert.
  • Die Operation in diesem Beispiel entspricht einem Fall, in dem ein RDA-Befehl eingegeben wird, und die BankA 230 wird als eine Bank spezifiziert, aus der Daten gelesen werden. Daher ist ein NBA#-Signal in dem "H"-Zustand (siehe 21(N)), und ein BA#-Signal ist in dem "L"-Zustand (siehe 22(N)). Als Folge geht eine Ausgabe von den UND-Elementen 276 und 277 in der in 18 gezeigten BankB 240 in den "L"-Zustand, gehen alle MOS-Schalter 290 bis 291 in den AUS-Zustand, und eine Ausgabe an die DB#1 bis DB#4 wird abgeschaltet.
  • Auf der anderen Seite ist in der I/O-Schaltung 235 der BankA 230, die in 19 gezeigt ist, ein BL4-Signal "L", so dass ein Ausgabe von den ODER-Elementen 272 und 273 gemäß einem A#-Signal und einem NA#-Signal in den "N"- oder "L"-Zustand geht. Genauer gesagt ist, wenn das A#-Signal "N" ist, die Ausgabe von dem ODER-Element 272 "H", und die Ausgabe von dem ODER-Element 273 ist "L". Wenn das A#-Signal "L" ist, ist die Ausgabe von dem ODER-Element 272 "L", und die Ausgabe von dem ODER-Element 273 ist "N".
  • Wie oben bemerkt wurde, ist, falls die BankA 230 ausgewählt wird, das NBA#-Signal im "H"-Zustand. Daher gehen ein AA#-Signal (siehe 21(I)), das von dem UND-Element 276 abgegeben wird, und NAA#-Signal (siehe 21(J)), das von dem UND-Element 277 abgegeben wird, gemäß der Ausgabe von den ODER-Elementen 272 und 273 in den "N"- oder "L"-Zustand.
  • In diesem Beispiel geht, wie in 21(J) gezeigt ist, das AA#-Signal synchron mit dem NBA#-Signal in den "H"-Zustand. Wenn das AA#-Signal in den "H"-Zustand übergeht, wechseln daher die MOS-Schalter 294 bis 297 in den AN-Zustand.
  • Wie in 21(F) gezeigt ist, werden das SW1a-Signal und SW1c-Signal aus einem N2-Signal (siehe 21(E)) erzeugt und gehen synchron mit dem AA#-Signal in den "H"-Zustand. Daher werden der Ausgang a und b des Leseverstärkers 234 mit dem DB#1 bzw. DB#2 verbunden. Als Folge werden QA11 und QA12 an die DB#1 bzw. DB#2 gesendet (siehe 21(K) und 22(L)).
  • Kurz gesagt wird, falls, wie in 20 gezeigt ist, ein RDB- oder RDA-Befehl bei der Vorderflanke des CLK-Signal eingegeben wird (siehe 20(A)), eine den Befehl entsprechende Burst-Adresse durch die Burst-Adressen erzeugende Schaltung 250 erzeugt und an die BankA 230 und BankB 240 geliefert. Zu dieser Zeit zeigen das BA#-Signal und NBA#-Signal jede Bank, welche aus den Bänken ausgewählt wird. Eine vorbestimmte Ausgabe wird von den MOS-Schaltern 280 bis 287 und 290 bis 297 ausgewählt, und, wie in 20(C) bis 20(F) gezeigt ist, werden Daten an die DB#1 bis DB#4 ausgegeben.
  • In diesem Fall gibt es eine Verschiebung entsprechend einem Takt zwischen an die DB#1 und DB#2 ausgegebenen Daten und an die DB#3 und DB#4 ausgegebenen Daten. Überdies ist der Ausgabezyklus gleich zwei Takte. Selbst wenn die Arbeitsfrequenz erhöht wird, kann daher ein Spielraum für eine Operation sichergestellt werden.
  • Außerdem verhindert ein Freigabesignal von dem Burst-Länge-Zähler 209, dass der CMD-Decodierer 207 während der Burst-Übertragung einen neuen Befehl decodiert. Dies sichert den Prozess, der zum Decodieren notwendig ist, und ein Spielraum für eine Operation zur Zeit einer Hochgeschwindigkeitsoperation kann sichergestellt werden. Zusätzlich besteht kein Bedarf daran, dass der CMD-Decodierer 207 ein NOP, das angibt, dass eine Burst-Übertragung gerade durchgeführt wird, an den Burst-Länge-Zähler 209 liefert.
  • Falls eine Burst-Länge auf einen kleineren Wert als die maximale Burst-Länge (im obigen Beispiel ist die maximale Burst-Länge "4" und die Burst-Länge ist auf "2" eingestellt) eingestellt wird, wird ein Datenbus geteilt, und Daten werden übertragen, indem die geteilten Datenbusse abwechselnd genutzt werden. Als Ergebnis kann eine Zeit zum Übertragen jedes Bit von Daten verlängert werden, und ein Spielraum zur Zeit einer Hochgeschwindigkeitsoperation kann sichergestellt werden.
  • In der obigen Ausführungsform wurde als ein Beispiel ein Fall beschrieben, bei dem die BankA 230 die DB#1 und DB#2 belegt und die BankB 240 die DB#3 und DB#4 belegt. Es kann jedoch in Abhängigkeit von der Zeitsteuerung, mit der ein RD-Befehl eingegeben wird, einen Fall geben, bei dem die BankA 230 die DB#3 und DB#4 belegt und die BankB 240 die DB#1 und DB#2 belegt.
  • Nun wird eine Operation beschrieben, die in dem Fall durchgeführt wird, in dem die Burst-Länge auf "4" eingestellt wurde.
  • Wenn die Halbleiterspeichervorrichtung gestartet wird und ein Modusregister-Einstellbefehl, um eine Burst-Länge einzustellen, von dem CMD-Eingangsanschluss 202 eingegeben wird, detektiert der CMD-Decodierer 207, dass eine Aufforderung, eine Burst-Länge einzustellen, ergangen ist, und informiert darüber die Burst-Längen beurteilende Schaltung 208.
  • Die Burst-Längen beurteilende Schaltung 208 erhält Daten, die von dem ADD-Eingangsanschluss 203 eingegeben werden, und beurteilt die Burst-Länge. Falls z.B. die Burst-Länge auf "4" eingestellt ist, erkennt die Burst-Längen beurteilende Schaltung 208 dies und informiert darüber den Burst-Länge-Zähler 209.
  • Wenn ein RDA-Befehl bei der nullten Vorderflanke eines CLK-Signals, das in 23(A) dargestellt ist, eingegeben wird, nachdem eine Burst-Länge auf "4" eingestellt ist, detektiert der CMD-Decodierer 207 sie und informiert darüber den Burst-Länge-Zähler 209.
  • Der Burst-Länge-Zähler 209 liefert ein RESET-Signal an die Burst-Adressen erzeugende Schaltung 250. Als Folge erhält die Burst-Adressen erzeugende Schaltung 250 eine führende Adresse für eine Burst-Übertragung von der ADD-Eingabeschaltung 206, erzeugt eine BADD und liefert sie über die Adressen importierende Schaltung 251 an die BankA 230 und BankB 240.
  • Der Burst-Länge-Zähler 209 hält ein Freigabesignal, das er an den CMD-Dekoderier 207 liefert, im "L"-Zustand, so dass ein Decodieren eines neuen Befehls verhindert wird.
  • Die Operation in diesem Beispiel entspricht einem Fall, in dem ein RDA-Befehl eingegeben wird und die BankA 230 ausgewählt wird. Daher ist das in 18 gezeigte BA#-Signal im "H"-Zustand, und das in 19 gezeigte BA#-Signal ist im "L"-Zustand. Als Ergebnis gehen alle MOS-Schalter 290 bis 297 in der BankB 240, die in 19 gezeigt sind, in den AUS-Zustand, und eine Ausgabe von der BankB 250 wird gestoppt.
  • Auf der anderen Seite ist in der in 18 gezeigten BankA 230 die Ausgabe von dem Inverter 260 "L", so dass eine Ausgabe von den UND-Elementen 274 und 275 in den "L"-Zustand übergeht. Das BL4-Signal ist im "H"-Zustand, so dass eine Ausgabe von den ODER-Elementen 270 und 271 in den "H"-Zustand geht. Die MOS-Schaltung 280, 286 und 287 gehen daher in den AN-Zustand.
  • In diesem Beispiel wird das BL4-Signal an die ODER-Elemente 272 und 273 geliefert, so dass eine Ausgabe von ihnen im "H"-Zustand ist. Das NBA#-Signal ist im "H"-Zustand. Alle MOS-Schalter 290 bis 297 gehen daher in den AN-Zustand.
  • Als Ergebnis werden, wie in 23(C) bis 238(F) gezeigt ist, QA11 bis QA14 jeweils an die DB#1 bis DB#4 ausgegeben.
  • Wenn ein RDB-Befehl bei der zweiten Vorderflanke des CLK-Signals eingegeben wird, detektiert als nächstes der CMD-Decodierer 207 ihn und informiert den Burst-Länge-Zähler 209 darüber.
  • Der Burst-Länge-Zähler 209 liefert ein RESET-Signal an die Burst-Adressen erzeugende Schaltung 250. Als Ergebnis erhält die Burst-Adressen erzeugende Schaltung 250 eine führende Adresse für eine Burst-Übertragung von der ADD-Eingabeschaltung 206, erzeugt eine BADD und liefert sie über die Adressen importierende Schaltung 251 an die BankA 230 und BankB 240.
  • Die Operation in diesem Beispiel entspricht einem Fall, bei dem ein RDB-Befehl eingegeben und die BankB 240 ausgewählt wird. Daher ist das in 18 gezeigt NBA#-Signal in dem "L"-Zustand, und das in 19 gezeigte BA#-Signal ist im "H"-Zustand. Als Ergebnis gehen alle MOS-Schalter 290 bis 297 in der BankB 240, die in 18 gezeigt sind, in den AUS-Zustand, und mit der Ausgabe von der BankA 230 wird gestoppt.
  • Auf der anderen Seite ist in der in 19 gezeigten BankB 240 die Ausgabe von dem Inverter 260 "L", so dass eine Ausgabe von den UND-Elementen 274 und 275 in den "L"-Zustand übergeht. Das BL4-Signal ist in dem "H"-Zustand, so dass eine Ausgabe von den ODER-Elementen 270 und 271 in den "H"-Zustand übergeht. Die MOS-Schalter 280, 281, 286 und 287 gehen daher in den AN-Zustand über.
  • Zu dieser Zeit wird das BL4-Signal an die ODER-Elemente 272 und 273 geliefert, so dass eine Ausgabe von ihnen im "H"-Zustand ist. Das NBA#-Signal ist im "H"-Zustand. Alle MOS-Schalter 290 bis 297 gehen daher in den AN-Zustand.
  • Als Ergebnis werden, wie in 23(C) bis 23(F) gezeigt ist, QA11 bis QA14 jeweils an die DB#1 bis DB#4 ausgegeben.
  • Diese Operation wird in dem Fall durchgeführt, dass eine Burst-Länge auf "4" eingestellt wurde. Wie oben bemerkt wurde, wird, falls die Burst-Länge auf "4" eingestellt wurde, eine vorbestimmte Bank durch ein BA#-Signal oder NBA#-Signal ausgewählt, und eine Ausgabe a bis d wird jeweils an die DB#1 bis DB4 abgegeben. Daher kann die gleiche Operation, die in herkömmlichen Fällen durchgeführt wird, realisiert werden.
  • Beispielweise wurde in der obigen Ausführungsform ein Fall beschrieben, bei dem ein Eingeben eines neuen Befehls während einer Burst-Übertragung verhindert wird (ein Fall, in dem eine Unterbrechung gesperrt ist). Nun wird eine Operation beschrieben, die in dem Fall durchgeführt wird, in dem eine Unterbrechung ermöglicht oder freigegeben ist.
  • 24 ist eine Ansicht zum Beschreiben einer Operation, die in einer Halbleiterspeichervorrichtung mit einer maximalen Burst-Länge von "8" durchgeführt wird, falls eine Burst-Länge auf "4" eingestellt und eine Unterbrechung freigegeben ist.
  • In diesem Beispiel unterbricht ein RD2-Befehl einen RD1-Befehl. Wie in DB#5 bis DB#8 (siehe 24(G) bis 24(J)) gezeigt ist, umfasst der Operationszyklus ursprünglich vier Takte. Falls jedoch eine Unterbrechung auf diese Weise freigegeben ist, wird der Operationszyklus drei Takte betragen, wie in DB#1 bis DB#4 (siehe 24(C) bis 24(F)) gezeigt ist. Das heißt, der Spielraum für die Operation wird enger.
  • Daher sollten Spezifikationen, die eine Unterbrechung nicht ermöglichen, so übernommen werden, dass die Ausführungsform der vorliegenden Erfindung mehr Effekt liefern wird.
  • Die in der obigen Ausführungsform dargestellten Schaltungen sind einfache Beispiele. Die vorliegende Erfindung ist natürlich nicht auf diese Schaltungen beschränkt.
  • Außerdem wurde die obige Ausführungsform als ein Beispiel bei einem Fall beschrieben, bei dem die maximale Burst-Länge "4" ist. Es ist selbstverständlich, dass die vorliegende Erfindung auch auf andere Fälle anwendbar ist.
  • In der obigen Ausführungsform ist überdies das Mittel zum Verhindern einer Unterbrechung in der Halbleiterspeichervorrichtung angeordnet; es kann aber außerhalb der Halbleiterspeichervorrichtung angeordnet sein. In diesem Fall kann der gleiche Effekt, der oben beschrieben wurde, erhalten werden, indem ein Liefern des Befehls an den CMD-Eingangsanschluss 202 während einer Burst-Übertragung verhindert wird.
  • (Dritte Ausführungsform)
  • 25 ist eine Ansicht zum Beschreiben von Operationsprinzipien der vorliegenden Erfindung. Wie in 25 gezeigt ist, umfasst eine Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ein Adresseingabemittel 401, eine Dateneingabemittel 402, ein Burst-Transfermittel 403, ein Burst-Übertragungslängen spezifizierendes Mittel 404, ein eine Dateneingabe beschränkendes Mittel 405 und eine Zelle 406.
  • Das Adresseingabemittel 401 empfängt die Adresse eines Zieleingangs.
  • Das Dateneingabemittel 402 empfängt Eingabedaten, die übertragen werden sollen. In diesem Beispiel werden Daten#1 entsprechend einer Bitgruppe höherer Ordnung und Daten#2 entsprechend einer Bitgruppe niedriger Ordnung eingegeben.
  • Das Burst-Transfermittel 403 führt die Burst-Übertragung der Daten#1 und Daten#2, die über das Dateneingabemittel 402 eingegeben wurden, zu einem Bereich in der Zelle 406 entsprechend der über das Adresseingabemittel 401 eingegebenen Adresse durch.
  • Das Burst-Übertragungslängen spezifizierende Mittel 404 empfängt eine Übertragungslänge, die durch das Burst-Transfermittel 403 spezifiziert wurde. In diesem Beispiel werden eine Burst-Übertragungslänge#1 entsprechend den Daten #1 und Burst-Übertragungslänge #2 entsprechend den Daten#2 eingegeben.
  • Falls durch das Burst-Übertragungslängen spezifizierende Mittel 404 eine Burst-Übertragungslänge "0" spezifiziert wird, begrenzt das Dateneingabe-Begrenzungsmittel 405 die Dateneingabe vom Dateneingabemittel 402.
  • Nun wird eine Operation in 25 beschrieben.
  • Es wird angenommen, dass eine Adresse, die ein Ziel angibt, falls eine Burst-Übertragung durchgeführt wird, in das Adresseingabemittel 401 eingegeben wird und das "4 Bits" und "0 Bit" in das Burst-Übertragungslängen spezifizierende Mittel 404 als Burst-Übertragungslänge#1 bzw. Burst-Übertragungslänge#2 eingegeben werden.
  • Das Burst-Transfermittel 403 erhält die Adresse des Zieleingangs über das Adresseingabemittel 401 und die Burst-Übertragungslänge#1 und Burst-Übertragungslänge#2, die über das Burst-Übertragungslängen spezifizierende Mittel 404 eingegeben wurden, und stellt ihre internen Schaltungen ein.
  • Das Dateneingabe-Begrenzungsmittel 405 nimmt Bezug auf die Burst-Übertragungslänge#1 und Burst-Übertragungslänge#2, die von dem Burst-Übertragungslängen spezifizierenden Mittel 404 geliefert wurden. In diesem Fall wurde die Burst-Übertragungslänge #2 auf "0" eingestellt, so dass das Dateneingabe-Begrenzungsmittel 405 das Dateneingabemittel 402 auffordert, das Eingeben von Daten#2 zu begrenzen.
  • Wenn eine vorbestimmte Zeit (Zeit entsprechend der Latenzzeit) verstrichen ist, nachdem die Adresse etc. eingegeben ist, gibt das Dateneingabemittel 402 nur Daten#1 ein und liefert sie an das Burst-Transfermittel 403.
  • Das Burst-Transfermittel 403 führt die Burst-Transfers oder -Übertragungen allein der Daten #1, die von dem Dateneingabemittel 402 geliefert wurden, zu einem vorbestimmten Bereich in der Zelle 406 entsprechend der Adresse durch, die von dem Adresseingabemittel 401 geliefert wurde.
  • Als Ergebnis wurde nur die Bitgruppe hoher Ordnung von Daten zur Zelle 406 übertragen. In diesem Beispiel wurde ein Fall als Beispiel beschrieben, in dem nur eine Bitgruppe hoher Ordnung übertragen wird.
  • Wie oben beschrieben wurde, kann bei einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung nur eine Bitgruppe hoher Ordnung oder eine Bitgruppe niedriger Ordnung von Daten zu einer Zelle übertragen werden.
  • In dem obigen Beispiel werden Daten in eine Bitgruppe hoher Ordnung und Bitgruppe niedriger Ordnung geteilt. Ein anderes Verfahren zum Teilen von Daten kann natürlich übernommen werden.
  • Im obigen Beispiel wird außerdem eine Dateneingabe gemäß einer Burst-Übertragungslänge begrenzt. Eine Burst-Übertragung kann jedoch gemäß einer Burst-Übertragungslänge begrenzt werden.
  • Eine Ausführungsform der vorliegenden Erfindung wird nun beschrieben.
  • 26 ist eine Ansicht, die die Struktur einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt. Wie in 26 gezeigt ist, umfasst eine Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung eine Steuerungssektion 431, eine Zelle 432, einen Reihendecodierer 433, einen Spaltendecodierer 434, einen Lieferverstärker (SA) 435 und eine I/O-Eingabeschaltung 436.
  • Die Steuerungssektion 431 gibt ein Takt-(CLK)-Signal, Befehl-(CMD)-Signal, Adress-(ADD)-Signal, Datenstrobe-(DS)-Signal und DATA-Signal ein und liefert sie an jede Sektion der Vorrichtung. Außerdem liest die Steuerungssektion 431 Daten mit einer vorbestimmten Zeitsteuerung, falls geschrieben wird. Falls gelesen wird, liest überdies die Steuerungssektion 431 Daten aus einer vorbestimmten Adresse und gibt sie aus.
  • Die Zelle 432 enthält eine Gruppe von Speicherelementen, die wie eine Matrix angeordnet sind, und speichert Eingabendaten.
  • Der Reihendecodierer 433 spezifiziert auf der Basis einer Reihenadresse eine vorbestimmte Reihe in der Zelle 432.
  • Der Spaltendecodierer 424 spezifiziert auf der Basis der Spaltenadresse eine vorbestimmte Spalte in der Zelle 432.
  • Der SA 435 verstärkt ein von der Zelle 432 gelesenes Signal um eine vorbestimmte Verstärkung und wandelt es in ein digitales um.
  • Die I/O-Schaltung 436 steuert eine Operation bezüglich des Eingehens und Ausgebens von Daten.
  • 27 ist eine Ansicht, die die detaillierte Struktur der in 26 dargestellten Steuerungssektion 431 zeigt.
  • Wie in 27 gezeigt ist, umfaßt die Steuerungssektion 431 einen CLK-Eingangsanschluß 431a, einen CMD-Eingangsanschluß 431b, einen ADD-Eingangsanschluß 431c, einen DS-Eingangsanschluß 431d, einen DATA-Eingangsanschluß 431e, eine CLK-Eingabeschaltung 431f, eine CMD-Eingabeschaltung 431g, eine ADD-Eingabeschaltung 431h, eine eine DS-Eingabeaktivierung beurteilende Schaltung 431i, eine DS-Eingabeschaltung 431j, eine DATA-Eingabeschaltung 431k, einen CMD-Decodierer 431m und eine Burst-Längen beurteilende Schaltung 431n. Es ist gibt eine (nicht dargestellte) andere Sektion, die die gleiche wie die mit einer gestrichelten Linie in 27 offenbarte ist. Eine der beiden Sektionen ist für eine Bitgruppe hoher Ordnung vorgesehen, und die andere ist für eine Bitgruppe niedriger Ordnung vorgesehen.
  • Der CLK-Eingangsanschluß 531a empfängt ein eingespeistes CLK-Signal. Der CMD-Eingangsanschluß 431b empfängt ein eingespeistes CMD-Signal. Der ADD-Eingangsanschluß 431c empfängt ein eingespeistes ADD-Signal. Der DS-Eingangsanschluß 431d empfängt ein eingespeistes DS-Signal. Der DATA-Eingangsanschluß 431e empfängt ein eingespeistes DATA-Signal.
  • Die CLK-Eingabeschaltung 431f enthält einen Puffer etc. und liefert das vom CLK-Eingangsanschluß 431a eingespeiste CLK-Signal an die CMD-Eingabeschaltung 431g, ADD-Eingabeschaltung 431h und die eine DS-Eingabeaktivierung beurteilende Schaltung 431i.
  • Synchron mit dem CLK-Signal erhält die CMD-Eingabeschaltung 431g das vom CMD-Eingangsanschluß 431b eingespeiste CMD-Signal und liefert es an den CMD-Decodierer 431m.
  • Synchron mit dem CLK-Signal erhält die ADD-Eingabeschaltung 431h das vom ADD-Eingangsanschluß 431c eingespeiste ADD-Signal und liefert es an die Burst-Längen beurteilende Schaltung 431n.
  • Die eine DS-Eingabeaktivierung beurteilende Schaltung 431i setzt ein Datenstrobe-Freigabe-(DSE)-Signal gemäß einer Burst-Länge (VW) aktiv, die durch die Burst-Längen beurteilende Schaltung 431n beurteilt wurde.
  • Wenn ein von der eine DS-Eingabeaktivierung beurteilenden Schaltung 431i geliefertes DSE-Signal aktiv wird, speist die DS-Eingabeschaltung 431j das DS-Signal vom DS-Eingangsanschluß 431d ein und liefert es an die DATA-Eingabeschaltung 431k.
  • Wenn das DS-Signal von der DS-Eingabeschaltung 431j geliefert wird, gibt die DATA-Eingabeschaltung 431k Daten vom DATA-Eingangsanschluß 431e ein und liefert sie an die in 26 gezeigte I/O-Schaltung 436.
  • Der CMD-Decodierer 431m decodiert das von der CMD-Eingabeschaltung 431g eingespeiste CMD-Signal. Falls es ein Befehl ist, eine Burst-Länge einzustellen (Burst-Länge einstellender Befehl), liefert der CMD-Decodierer 431m ihn dann an die Burst-Längen beurteilende Schaltung 431n.
  • Wenn ein eine Burst-Länge einstellender Befehl von dem CMD-Decodierer 431m geliefert wird, beurteilt die Burst-Längen beurteilende Schaltung 431n die Burst-Länge, indem auf von der ADD-Eingabeschaltung 431h gelieferte Daten Bezug genommen wird, und liefert sie an die eine DS-Eingabeaktivierung beurteilende Schaltung 431i.
  • Nun wird eine Operation in der obigen Ausführungsform beschrieben. Eine Grundoperation in dieser Ausführungsform wird zunächst mit Verweis auf 28 kurz beschrieben; danach wird eine detaillierte Operation mit Verweis auf 29 beschrieben.
  • 28 ist eine Ansicht, die zeigt, wie Daten vom DATA-Eingangsanschluß (entsprechend der in 27 gezeigten DATA-Eingabeschaltung 431e) zu einer Zelle (entsprechend der in 26 gezeigten Zelle 432) übertragen werden.
  • Wie in 28 gezeigt ist, wird eine 8-Bit-Dateneingabe in die DATA-Eingangsanschlüsse T1 bis T8 in eine Bitgruppe hoher Ordnung und eine Bitgruppe niedriger Ordnung geteilt und als Bitgruppen hoher Ordnung und Bitgruppen niedriger Ordnung in aufeinanderfolgenden Adressen ADD1 und ADD2 gespeichert.
  • Die maximale Burst-Länge ist eine physikalische Burst-Länge und hängt von der Struktur einer Halbleiterspeichervorrichtung ab. Eine Burst-Länge (Modusregistereinstellung (MRS)) wird durch einen MRS-Befehl zum Initialisieren eingestellt, der beispielsweise zu der Zeit geliefert wird, zu der eine Vorrichtung gestartet wird. Eine Burst-Länge (VW) wird durch einen VW-Befehl zu der Zeit, zu der Daten geschrieben werden, spezifiziert und ist kürzer als die oder gleich der durch den obigen MRS-Befehl eingestellten Burst-Länge.
  • 28 zeigt einen Fall, in dem als ein Beispiel der Einfachheit halber 8-Bit-Daten eingegeben werden. In dieser Ausführungsform werden jedoch 16-Bit-Daten eingegeben und in 8 Bits hoher Ordnung und 8 Bits niedriger Ordnung geteilt.
  • Eine detaillierte Operation in dieser Ausführungsform wird nun beschrieben.
  • Wenn die in 26 gezeigte Halbleiterspeichervorrichtung gestartet wird, liefert eine (nicht dargestellte) Steuerungseinheit einen Befehl, um die Burst-Länge auf "4" einzustellen, an den CMD-Eingangsanschluß 431b.
  • Der CMD-Decodierer 431m erhält den eine Burst-Länge einstellenden Befehl über die CMD-Eingabeschaltung 431g und detektiert, daß eine Aufforderung, eine Burst-Länge einzustellen, ergangen ist.
  • Die Steuerungseinheit liefert dann Daten, die "4" repräsentieren, was ein Wert ist, auf den die Burst-Länge eingestellt werden soll, an den ADD-Eingangsanschluß 431c.
  • Die Burst-Längen beurteilende Schaltung 431n erhält diese Daten über die ADD-Eingabeschaltung 431h, beurteilt, daß die Burst-Länge "4" ist, und informiert die eine DS-Eingabeaktivierung beurteilende Schaltung 431i und DATA-Eingabeschaltung 431k, daß BL = 4 gilt. Überdies stellt der CMD-Decodierer 431m die I/O-Schaltung 436 so ein, daß die Burst-Länge "4" sein wird.
  • Nun wurde das Einstellen der Burst-Länge (Burst-Länge (MRS), dargestellt in 28) abgeschlossen.
  • Mit Verweis auf 29 wird nun eine Operation zum Schreiben von Daten in dem Fall beschrieben, in dem die Burst-Länge durch einen MRS-Befehl auf "4" eingestellt wurde.
  • Es wird angenommen, daß ein WR1-Befehl (siehe 29(B)) bei der nullten Vorderflanke eines in 29(A) dargestellten CLK-Signals in den CMD-Eingangsanschluß 431b eingegeben wird und dass VWU = 1 (siehe 29(D)) und VWL = 1 (siehe 29(I)) eingegeben werden. VWU (Variable Write Upper) ist ein Befehl, um die Burst-Länge von 8 Bits hoher Ordnung einzustellen, und VWL (Variable Write Lower) ist ein Befehl, um die Burst-Länge von 8 Bits niedriger Ordnung einzustellen.
  • Die CMD-Eingabeschaltung 431g liefert den vom CMD-Eingangsanschluß 431b eingegebenen Befehl an den CMD-Decodierer 431m.
  • Der CMD-Decodierer 431m decodiert den Befehl, detektiert, daß eine Aufforderung, Daten zu schreiben, ergangen ist, und informiert die Burst-Längen beurteilende Schaltung 431n darüber.
  • Wie oben bemerkt wurde, gibt es eine (nicht dargestellte) andere Sektion, die die gleiche wie die mit einer gestrichelten Linie in 27 umschlossene ist. Eine von diesen beiden Sektionen dient für eine Bitgruppe hoher Ordnung, und die andere dient für eine Bitgruppe niedriger Ordnung. Die Aufforderung zum Schreiben und VWU werden durch den CMD-Decodierer 431m an Schaltungen entsprechend 8 Bits hoher Ordnung (Schaltungen für Bits hoher Ordnung) geliefert. Die Aufforderung zum Schreiben und VWL werden durch den CMD-Decodierer 431m an Schaltungen entsprechend 8 Bits niedriger Ordnung (Schaltungen für Bits niedriger Ordnung) geliefert.
  • Die Schaltungen für Bits hoher Ordnung und Schaltungen für Bits niedriger Ordnung werden nun separat beschrieben.
  • (1) Operation der Schaltungen für Bits hoher Ordnung
  • Die Burst-Längen beurteilende Schaltung 431n in den Schaltungen für Bits hoher Ordnung erkennt durch die Aufforderung von dem CMD-Decodierer 431m, daß eine Aufforderung, Daten zu schreiben, ergangen ist, erkennt einen Wert (=1), auf den die Burst-Länge eingestellt werden soll, durch die VWU, die über die ADD-Eingabeschaltung 431h erhalten wurde, und informiert die eine DS-Eingabeaktivierung beurteilende Schaltung 431i und DATA-Eingabeschaltung 431k über diesen Wert.
  • Wenn eine vorbestimmte Zeit (Zeit entsprechend einer Schreiblatenzzeit) verstrichen ist, nachdem die Aufforderung zum Schreiben ergangen ist, ändert die eine DS-Eingabeaktivierung beurteilende Schaltung 431i ein Datenstrobe-Freigabe-(DSE)-Signal in den "H"-Zustand. Als Ergebnis akzeptiert die DS-Eingabeschaltung 431j ein vom DS-Eingangsanschluß 431d eingespeistes DS-Signal und liefert es an die DATA-Eingabeschaltung 431k.
  • Wenn das DS-Signal von der DS-Eingabeschaltung 431j geliefert wird, beginnt die DATA-Eingabeschaltung 431k, 8 Bits hoher Ordnung von Daten vom DATA-Eingangsanschluß 431e einzugeben, wie in 29(C) gezeigt ist.
  • Die VWU wurde auf "1" gesetzt, so das die DATA-Eingabeschaltung 431k nur die 8 Bits hoher Ordnung der Daten D11 unter den eingegebenen Daten D11 bis D14 über den internen Datenbus #U1 zur I/O-Schaltung 436 überträgt (siehe 29(E) bis 29(H)).
  • (2) Operation der Schaltungen für Bits niedriger Ordnung
  • Auf der anderen Seite erkennt die Burst-Längen beurteilende Schaltung 431n in den Schaltungen für Bits niedriger Ordnung durch die Aufforderung vom CMD-Decodierer 431m, daß eine Aufforderung, Daten zu schreiben, ergangen ist, erkennt einen Wert (=1), auf den die Burst-Länge eingestellt werden sollte, durch die über die ADD-Eingabeschaltung 431h erhaltene WVL und informiert die eine DS-Eingabeaktivierung beurteilende Schaltung 431i und DATA-Eingabeschaltung 431k über diesen Wert.
  • Wenn eine vorbestimmte Zeit (Zeit entsprechend einer Schreiblatenz) verstrichen ist, nachdem die Aufforderung zum Schreiben ergangen ist, ändert die eine DS-Eingabeaktivierung beurteilende Schaltung 431i ein DSE-Signal in den "H"-Zustand. Als Ergebnis akzeptiert die DS-Eingabeschaltung 431j ein vom DS-Eingangsanschluß 431d eingespeistes DS-Signal und liefert es an die DATA-Eingabeschaltung 431k.
  • Wenn das DS-Signal von der DS-Eingabeschaltung 431j geliefert wird, beginnt die DATA-Eingabeschaltung 431k damit, 8 Bits niedriger Ordnung von Daten von dem DATA-Eingangsanschluß 431e einzugeben, wie in 29(C) gezeigt ist.
  • Die VWL wurde auf "1" gesetzt, so daß die DATA-Eingabeschaltung 431k in den Schaltungen für Bits niedriger Ordnung nur die 8 Bits niedriger Ordnung der Daten D11 unter eingegebenen Daten D11 bis D14 über den internen Datenbus #L1 an die I/O-Schaltung 436 liefert (siehe 29(J) bis 29(M)).
  • Dies ist die Operation der Schaltungen für Bits hoher Ordnung und der Schaltungen für Bits niedriger Ordnung, falls der WR1-Befehl eingegeben wurde.
  • Wenn bei der zweiten Vorderflanke des in 29(A) gezeigten CLK-Signals ein WR2-Befehl eingegeben wird und VWU = 4 und VWL = 4 eingegeben werden, wird anschließend die gleiche Operation, die oben beschrieben wurde, durchgeführt, und Daten D21 bis D24 werden bei der dritten Vorderflanke des CLK-Signals gelesen.
  • Es gilt VWU = 4, so daß die DATA-Eingabeschaltung 431k in den Schaltungen für Bits hoher Ordnung die 8 Bits hoher Ordnung der Daten D21 bis D24 über interne Datenbusse #U1 bis #U4 jeweils an die I/O-Schaltung 436 überträgt (siehe 29(E) bis 29(H)).
  • Außerdem gilt VWL = 4, so daß die DATA-Eingabeschaltung 431k in den Schaltungen für Bits niedriger Ordnung die 8 Bits niedriger Ordnung der Daten D21 bis D24 über interne Datenbusse #L1 bis #L4 jeweils an die I/O-Schaltung 436 überträgt (siehe 29(J) bis 29(M)).
  • Wenn bei der dritten Vorderflanke des in 29(A) gezeigten CLK-Signals ein WR3-Befehl eingegeben wird und VWU = 2 und VWL = 0 eingegeben werden, wird anschließend die gleiche Operation, die oben beschrieben wurde, durchgeführt, und Daten D31 bis D34 werden bei der fünften Vorderflanke des CLK-Signals gelesen.
  • Es gilt VWU = 2, so daß die DATA-Eingabeschaltung 431k in den Schaltungen für Bits hoher Ordnung die 8 Bits hoher Ordnung der Daten D31 und D32 über die internen Datenbusse #U1 bzw. #U2 zu der I/O-Schaltung 436 überträgt (siehe 29(E) bis 29(H)).
  • Außerdem gilt VWL = 0, so daß die DATA-Eingabeschaltung 431k in den Schaltungen für Bits niedriger Ordnung Daten nicht zu der I/O-Schaltung 436 überträgt (siehe 29(J) bis 29(M)). Als Ergebnis werden die Bytes niedriger Ordnung nicht in die Zelle 432 geschrieben.
  • Wie oben bemerkt wurde, kann ein Schreiben eines Byte hoher oder niedriger Ordnung reserviert werden, indem VWU oder VWL auf "0" gesetzt wird.
  • Im obigen Beispiel ist ein Schreiben des Byte niedriger Ordnung der Daten reserviert. Ein Schreiben des Byte hoher Ordnung der Daten kann jedoch auch reserviert werden. In diesem Fall sollte VWU = 0 eingegeben werden. Die gleiche Operation, die oben beschrieben wurde, wird dann ausgeführt, und ein Schreiben des Byte hoher Ordnung von Daten wird reserviert.
  • Übrigens gibt es keine bestimmten Adressen zum Spezifizieren einer VWU oder VWL. Gewöhnlich werden freie Adressen verwendet. Beispielsweise wird angenommen, daß eine Reihenadresse und Spaltenadresse nacheinander importiert werden. Gewöhnlich ist die Anzahl von Bits, die für eine Spaltenadresse genutzt werden, kleiner als die von Bits, die für eine Reihenadresse genutzt werden, so daß einige Adreßanschlüsse, die für die Reihenadresse präpariert sind, zu der Zeit frei sein werden, zu der die Spaltenadresse importiert wird. Wie in 30 bis 33 gezeigt ist, können zum Beispiel diese freien Adressen einer VWU und VWL zugeordnet werden.
  • 30 ist eine Ansicht, die ein Beispiel zum Zuordnen einer VWU und VWL zu Spaltenadressen zeigt, falls eine Burst-Länge "2" ist (BL = 2). In diesem Beispiel wird eine VWU für ein Byte hoher Ordnung A0 und A1 zugeordnet, und eine VWL für ein Byte niedriger Ordnung wird A2 und A3 zugeordnet. Genauer gesagt wird dann, falls A0 und A1 "0" bzw. "0" sind, VWU = 0 zugeordnet; wird dann, falls A0 und A1 "1" bzw. "0" sind, VWU = 1 zugeordnet; wird dann, falls A0 und A1 "0" bzw. "1" sind, VWU = 2 zugeordnet. Dies ist das gleiche wie mit einer VWL für ein Byte mit niedriger Ordnung.
  • 31 ist eine Ansicht, die ein Beispiel zum Zuordnen einer VWU und VWL zu Spaltenadressen zeigt, falls eine Burst-Länge "4" ist (BL = 4). In diesem Beispiel wird eine VWU für ein Byte hoher Ordnung A0 und A1 zugeordnet, und eine VWL für ein Byte niedriger Ordnung wird A2 und A3 zugeordnet. Genauer gesagt wird, falls A0 und A1 "0" bzw. "0" sind, dann VWU = 0 zugeordnet; falls A0 und A1 "1" bzw. "0" sind, dann VWU = 1 zugeordnet; falls A0 und A1 "0" bzw. "1" sind, VWU = 2 zugeordnet; falls A0 und A1 "1" bzw. "1" sind, dann VWU = 4 zugeordnet. Dies ist das gleiche bei einer VWL für ein Byte niedriger Ordnung.
  • 32 ist eine Ansicht, die ein Beispiel zum Zuordnen einer VWU und VWL zu Spaltenadressen zeigt, falls eine Burst-Länge "8" ist (BL = 8). In diesem Beispiel wird eine VWU für ein Byte hoher Ordnung A0 bis A2 zugeordnet, und eine VWL für ein Byte niedriger Ordnung wird A3 bis A5 zugeordnet. Genauer gesagt wird, falls A0, A1 und A2 "0", "0" bzw. "0" sind, dann VWU = 0 zugeordnet; falls A0, A1 und A2 "1", "0" bzw. "0" sind, dann VWU = 1 zugeordnet; falls A0, A1 und A2 "0", "1" bzw. "0" sind, dann VWU = 2 zugeordnet; falls A0, A1 und A2 "1", "1" bzw. "0" sind, dann VWU = 4 zugeordnet; falls A0, A1 und A2 "0", "0" bzw. "1" sind, dann VWU = 8 zugeordnet. Dies ist das gleiche bei einer VWL für ein Byte niedriger Ordnung.
  • 33 ist eine Ansicht ein Beispiel zum Zuordnen einer VWU und WVL zu Spaltenadressen zeigt, falls die Burst-Länge "16" ist (BL = 16). In diesem Beispiel wird eine VWU für ein Byte hoher Ordnung A0 bis A2 zugeordnet, und eine VWL für ein Byte niedriger Ordnung wird A3 bis A5 zugeordnet. Genauer gesagt wird, falls A0, A1 und A2 "0", "0" bzw. "0" sind, dann VWU = 0 zugeordnet; falls A0, A1 und A2 "1", "0" bzw. "0" sind, dann VWU = 1 zugeordnet; falls A0, A1 und A2 "0", "1" bzw. "0" sind, dann VWU = 2 zugeordnet; falls A0, A1 und A2 "1", "1" bzw. "0" sind, dann VWU = 4 zugeordnet; falls A0, A1 und A2 "0", "0" bzw. "1" sind, dann VWU = 8 zugeordnet; falls A0, A1 und A2 "1", "0" bzw. "1" sind, wird dann VWU = 16 zugeordnet. Dies ist das gleiche bei einer VWL für ein Byte niedriger Ordnung.
  • Wie oben beschrieben wurde, kann in dieser Ausführungsform eine Burst-Länge durch eine VWU oder VWL auf "0" eingestellt werden, so daß eine Übertragung eines Byte hoher oder niedriger Ordnung reserviert werden kann. Daher kann entweder ein Byte hoher Ordnung oder ein Byte niedriger Ordnung in die Zelle 432 geschrieben werden.
  • Überdies kann in dieser Ausführungsform ein Schreiben sowohl eines Byte hoher als auch niedriger Ordnung durch eine VWU und eine VWL reserviert werden. Solch ein Übertragungsmodus wird zum Beispiel beim Durchführen eines Leistungstests an einer Halbleiterspeichervorrichtung mit einer Schreiblatenzzeit als effektiv betrachtet.
  • Das heißt, bei einer Halbleiterspeichervorrichtung mit einer Schreiblatenzzeit wird, falls ein Befehl, in eine Adresse zu schreiben, geliefert wird, nur der Prozeß zum Importieren von zu schreibenden Daten, die eingegeben werden, nachdem der Befehl eingegeben ist, in diesem Zyklus durchgeführt. Wenn ein nächster Schreibbefehl eingegeben wird, werden die Daten tatsächlich in die Zelle 432 geschrieben.
  • Wenn man einen Leistungstest auf solch einer Halbleiterspeichervorrichtung laufen lässt, wird daher ein Befehl, in eine Adresse zu schreiben, zuerst eingegeben, und dann muß ein Dummy-Schreibbefehl eingegeben werden, um das Schreiben vorher eingegebener Daten abzuschließen. In diesem Fall können die Blind- oder Dummy-Daten Einfluss auf die vorher eingegebenen Daten haben, so daß die Dummy-Daten mit einer VWU und VWL geschrieben werden sollten, die auf "0" gesetzt ist. Die Dummy-Daten werden dann nicht in die Zelle 432 übertragen, und ein derartiges Problem kann vermieden werden.
  • Falls eine VWU oder VWL "0" ist, ist in der obigen Ausführungsform die Übertragung von Daten in die Zelle 432 reserviert. Der gleiche Effekt, der oben beschrieben wurde, kann jedoch erhalten werden, indem das Importieren von Daten vom DATA-Eingangsanschluß 431e verhindert wird, was das gleiche wie das in 36 gezeigte ist.
  • In der obigen Ausführungsform werden außerdem Daten in eine Bitgruppe hoher Ordnung und eine Bitgruppe niedriger Ordnung geteilt, und für jede Bitgruppe wird eine VW vorgesehen. Natürlich kann jedoch ein anderes Verfahren zum Teilen von Daten übernommen werden.
  • Die in 26 und 27 dargestellten Strukturen sind einfache Beispiele. Es ist selbstverständlich, daß die vorliegende Erfindung nicht auf solche Fälle beschränkt ist.
  • Wie vorher beschrieben wurde, umfaßt eine Halbleiterspeichervorrichtung mit einem Burst-Modus, worin mehrere Bits von Daten nacheinander als Antwort auf einen externen Befehl übertragen werden, gemäß der vorliegenden Erfindung ein Transfermittel zum Übertragen von Daten im Burst-Modus, ein eine übertragene Anzahl einstellendes Mittel zum Einstellen der Anzahl der mehreren Bits von Daten, die im Burst-Modus übertragen werden, ein Schreibbefehl-Eingabemittel zum Empfangen eines eingegebenen Schreibbefehls, ein Zeitsteuerungsmittel zum Messen einer Zeit, die verstrichen ist, nachdem der Schreibbefehl eingegeben ist, und ein eine Schreibstartzeit einstellendes Mittel zum Einstellen einer Zeit, die verstreicht, bevor das Schreiben von Daten begonnen wird, gemäß der Anzahl von Bits von Daten, die durch das eine übertragene Anzahl einstellende Mittel eingestellt wurde. Dies ermöglicht, Daten effizient zu übertragen.
  • Überdies umfaßt eine Informationsverarbeitungseinheit eine Halbleiterspeichervorrichtung mit einem Burst-Modus, worin mehrere Bits von Daten nacheinander in einem Block als Antwort auf einen externen Befehl übertragen werden, einschließlich eines eine übertragene Anzahl einstellenden Mittels zum Einstellen der Anzahl der mehreren Bits von Daten, die im Burst-Modus übertragen werden, eines Schreibbefehl-Eingabemittels zum Empfangen eines eingegebenen Schreibbefehls, eines Zeitsteuerungsmittels zum Messen einer Zeit, die verstrichen ist, nachdem der Schreibbefehl eingegeben ist, und eines eine Schreibstartzeit einstellenden Mittels zum Einstellen einer Zeit, die verstreicht, bevor das Schreiben von Daten begonnen wird, gemäß der Anzahl von Bits von Daten, die durch das eine übertragene Anzahl einstellende Mittel eingestellt wurde, und eines eine übertragene Anzahl spezifizierenden Mittels, um einen vorbestimmten Befehl an das eine übertragene Anzahl einstellende Mittel zu liefern, um die Anzahl der mehreren Bits von Daten zu spezifizieren. Dies ermöglicht, die Verarbeitungsgeschwindigkeit einer Informationsverarbeitungseinheit zu verbessern.
  • Wie vorher beschrieben wurde, umfaßt eine Halbleiterspeichervorrichtung mit mehreren Bänken mit einem Burst-Übertragungsmodus, worin auf mehrere Bits von Daten in einer vorbestimmten Bank nacheinander zugegriffen wird, indem ein einzelner Befehl eingegeben wird, gemäß der vorliegenden Erfindung, ein Befehlseingabemittel zum Empfangen des eingegebenen Befehls, ein Bankauswahlmittel zum Auswählen einer vorbestimmten Bank entsprechend dem Befehl, ein Burst-Transfermittel zum Durchführen einer Burst-Übertragung mit einer durch das Bankauswahlmittel ausgewählten Bank als Ziel und ein Befehlseingabe-Verhinderungsmittel zum Verhindern, daß das Befehlseingabemittel eine neue Befehlseingabe empfängt, falls eine Burst-Übertragung durch das Burst-Transfermittel begonnen wird. Dies ermöglicht, eine stabile Operation sogar zur Zeit einer Hochgeschwindigkeitsoperation zu verwirklichen.
  • Überdies umfaßt eine Halbleiterspeicher mit mehreren Bänken einen Bus mit einer Breite von n Bits, um die mehreren Bänke miteinander zu verbinden, ein erstes Datenübertragungsmittel zum Übertragen von Daten zwischen dem ersten Datenübertragungsmittel und einer vorbestimmten Bank durch die Verwendung eines Teils des Busses mit einer Breite von n Bits und ein zweites Datenübertragungsmittel zum Übertragen von Daten zwischen dem zweiten Datenübertragungsmittel und einer anderen Bank unter Verwendung eines Teils oder aller Bits, die von der ersten Bank nicht genutzt werden. Dies ermöglicht eine stabile Operation sogar, falls die Burst-Länge auf einen kleineren Wert als die maximale Burst-Länge eingestellt ist.
  • Außerdem umfaßt ein Informationsverarbeitungssystem eine Halbleiterspeichervorrichtung mit mehreren Bänken mit einem Burst-Übertragungsmodus, worin auf mehrere Bits von Daten in einer vorbestimmten Bank nacheinander zugegriffen wird, indem ein einzelner Befehl eingegeben wird, einschließlich eines Befehlseingabemittels zum Empfangen der Befehlseingabe, eines Bankauswahlmittels zum Auswählen einer vorbestimmten Bank entsprechend dem Befehl und eines Burst-Transfermittels zum Durchführen einer Burst-Übertragung mit einer durch das Bankauswahlmittel ausgewählten Bank als Ziel und eines Befehlseingabe-Verhinderungsmittels, das außerhalb der Halbleiterspeichervorrichtung angeordnet ist, um zu verhindern, daß das Befehlseingabemittel einen neuen Befehl in dem Fall liefert, daß eine Burst-Übertragung durch das Burst-Transfermittel begonnen wird. Dies ermöglicht, ein Informationsverarbeitungssystem zu schaffen, das sogar zur Zeit einer Hochgeschwindigkeitsoperation stabil arbeitet.
  • Wie vorher beschrieben wurde, umfaßt eine Halbleiterspeichervorrichtung mit einem Burst-Übertragungsmodus, worin mehrere Bits von Daten durch Spezifizieren einer Adresse nacheinander übertragen werden, ein Adresseingabemittel zum Empfangen der eingegebenen Adresse, ein Dateneingabemittel zum Empfangen der mehreren Bits von Daten, die eingegeben wurden, ein Burst-Transfermittel zum Durchführen der Burst-Übertragung der mehreren Bits von Daten, die über das Dateneingabemittel eingegeben wurden, zu einem Zellenbereich entsprechend der Adresse, die über das Adresseingabemittel eingegeben wurde, ein Burst-Übertragungslängen spezifizierendes Mittel zum Empfangen einer Übertragungslänge, die durch das Burst-Transfermittel spezifiziert wurde, und ein Dateneingabe-Begrenzungsmittel zum Begrenzen einer Dateneingabe von dem Dateneingabemittel, falls eine Burst-Übertragungslänge "0" durch das Burst-Übertragungslängen spezifizierende Mittel spezifiziert wird. Dies ermöglicht, zu verhindern, daß Bits geschriebener Daten miteinander interferieren oder einander stören, falls ein Leistungstest an einer Halbleiterspeichervorrichtung abläuft.
  • Überdies umfaßt eine Halbleiterspeichervorrichtung mit einem Burst-Übertragungsmodus, worin mehrere Bits von Daten nacheinander übertragen werden, indem eine Adresse spezifiziert wird, gemäß der vorliegenden Erfindung, ein Adreßeingabemittel zum Empfangen der eingegebenen Adresse, ein Dateneingabemittel zum Empfangen der mehreren Bits von eingegebenen Daten, ein Burst-Transfermittel zum Durchführen der Burst-Übertragung mehrerer Bits von Daten, die über das Dateneingabemittel eingegeben wurden, in einen Zellenbereich, der durch die Adresse spezifiziert wurde, die über das Adresseingabemittel eingegeben wurde, ein Burst-Übertragungslängen spezifizierendes Mittel zum Empfangen einer Übertragungslänge, die durch das Burst-Transfermittel spezifiziert wurde, und ein Übertragungs-Begrenzungsmittel zum Begrenzen einer Übertragung durch das Burst-Transfermittel, falls eine Burst-Übertragungslänge "0" durch das Burst-Übertragungslängen spezifizierende Mittel spezifiziert wird. Dies ermöglicht, einen Teil von Daten zu schreiben.
  • Das Vorhergehende wird nur als die Grundlagen der vorliegenden Erfindung veranschaulichend angesehen. Da zahlreiche Modifikationen und Änderungen dem Fachmann ohne weiteres klar werden, soll es überdies nicht die Erfindung auf die exakte Konstruktion und Anwendungen beschränken, die dargestellt und beschrieben wurden, und demgemäß können alle geeigneten Modifikationen und Äquivalente als in den Umfang der Erfindung in den beiliegenden Ansprüchen und ihren Äquivalenten fallend betrachtet werden.

Claims (6)

  1. Halbleiterspeichervorrichtung mit einem Burst-Transfermodus, bei dem eine Vielzahl von Datenbits durch Spezifizieren einer Adresse konsekutiv übertragen werden, welche Vorrichtung umfaßt: eine Adresseneingangssektion zum Empfangen des Adresseneingangs; eine Dateneingangssektion zum Empfangen der Vielzahl von Datenbiteingängen; eine Burst-Transfersektion zum Durchführen eines Burst-Transfers einer Vielzahl von Datgenbiteingängen über die Dateneingangssektion zu einem Zellenbereich entsprechend dem Adresseneingang über die Adresseneingangsssektion; eine Bursttransferlängen-Spezifizierungssektion zum Empfangen einer Transferlänge, die durch die Bursttransfersektion spezifiziert wurde; und dadurch gekennzeichnet, daß die Vorrichtung ferner umfaßt: eine Dateneingangsbegrenzungssektion zum Begrenzen des Dateneingangs von der Dateneingangssektion falls die Bursttransferlängen-Spezifizierungssektion eine Bursttransferlänge "0" spezifiziert.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Bursttransferlängen-Spezifizierungssektion die Bursttransferlänge von Daten durch eine vorbestimmte Bitgruppe einstellen kann, und bei der ferner die Dateneingangsbegrenzungssektion die Dateneingängen durch die vorbestimmte Bitgruppe begrenzt.
  3. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Dateneingangssektion mit der Eingabe von Daten beginnt, wenn eine vorbestimmte Zeit verstrichen ist, nachdem die Burstlänge durch die Bursttransferlängen-Spezifizierungssektion spezifiziert wurde.
  4. Halbleiterspeichervorrichtung mit einem Bursttransfermodus, bei dem eine Vielzahl von Datenbits durch Spezifizieren einer Adresse übertragen werden, welche Vorrichtung umfaßt: eine Adresseneingangssektion zum Empfangen des Adresseneingangs; eine Dateneingangssektion zum Empfangen der Vielzahl von Datenbiteingängen; eine Burst-Transfersektion zum Durchführen eines Burst-Transfers einer Vielzahl von Datenbiteingängen über die Dateneingangssektion zu einem Zellenbereich spepzifiziert durch den Adresseneingang über die Adresseneingangsssektion; eine Bursttransferlängen-Spezifizierungssektion zum Empfangen einer Transferlänge, die durch die Bursttransfersektion spezifiziert wurde; und dadurch gekennzeichnet, daß die Vorrichtung ferner umfaßt: eine Transferbegrenzungssektion zum Begrenzen eines Transfers durch die Bursttransfersektion falls die Bursttransferlängen-Spezifizierungssektion eine Bursttransferlänge "0" spezifiziert.
  5. Halbleiterspeichervorrichtung nach Anspruch 4, bei der die Bursttransferlängen-Spezifizierungssektion die Bursttransferlänge von Daten durch eine vorbestimmte Bitgruppe einstellen kann, und bei der ferner die Transferbegrenzungssektion die Dateneingängen durch die vorbestimmte Bitgruppe begrenzt.
  6. Halbleiterspeichervorrichtung nach Anspruch 4, bei der die Dateneingangssektion mit der Eingabe von Daten beginnt, wenn eine vorbestimmte Zeit verstrichen ist, nachdem die Burstlänge durch die Bursttransferlängen-Spezifizierungssektion spezifiziert wurde.
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