JP4651206B2 - 半導体記憶装置および情報処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置および情報処理装置に関し、特に、１回のアドレス指定により複数のデータをまとめて連続的に転送するバーストモードを有する半導体記憶装置およびそのような半導体記憶装置を有する情報処理装置に関する。
【０００２】
【従来の技術】
書き込みデータと、読み出しデータとが同一のデータバスを経由するいわゆるＩ／Ｏ Ｃｏｍｍｏｎの半導体記憶装置では、書き込みコマンドが入力されてから書き込みデータを書き込むまでの遅延量である書き込みレイテンシを設定することにより、データバスを有効に利用することができる。
【０００３】
図１５および図１６は、書き込みレイテンシを設定しない場合と、設定した場合におけるデータの転送の様子を示すタイミングチャートである。
先ず、図１５は、バースト長が“２”であり、書き込みレイテンシが“０”である場合におけるＲＤ−ＷＲ−ＲＤ（Read Write Read）サイクルを示す図である。この図の例では、図１５（Ａ）に示す、第０番目のクロックの立ち上がりエッジに同期してＲＤコマンドが入力されている（図１５（Ｂ）参照）。一般に、半導体記憶装置では、ＲＤコマンドが入力されてからバス上にデータが送出されるまでには一定のアクセス時間を要する。この例では、図１５（Ｃ）に示すように、第３番目のクロックの立ち上がりエッジ、即ち、３クロックが経過してから、読み出されたデータＱ１，Ｑ２がデータバス上に送出されている。
【０００４】
読み出しデータの送出が完了すると、続いて、第５番目のクロックの立ち上がりエッジにおいて、ＷＲコマンドが入力されている。ここで、レイテンシは“０”であるので、コマンドの入力とほぼ同時に書き込みデータＤ１，Ｄ２がデータバスを介して入力される。
【０００５】
次のＲＤコマンドは、ＷＲコマンドの直後に入力されているが、これは、ＲＤコマンドが入力されてから実際にデータがデータバス上に送出されるまでにはアクセス時間分の遅延があるため、書き込みデータと読み出しデータが輻輳することがないからである。
【０００６】
このように、ライトレイテンシを“０”に設定した場合、ＲＤコマンドから次のＲＤコマンドまでを示すＲＤ−ＲＤサイクル時間は６クロックとなる。
図１６は、バースト長が２であり、書き込みレイテンシが“３”である場合におけるＲＤ−ＷＲ−ＲＤサイクルを示す図である。この図の例では、図１６（Ａ）に示す、第０番目のクロックの立ち上がりエッジに同期してＲＤコマンドが入力されている（図１６（Ｂ）参照）。前述のように、半導体記憶装置では、ＲＤコマンドが入力されてからバス上にデータが送出されるまでには一定のアクセス時間を要し、この例では、第３番目のクロックの立ち上がりエッジにおいて、読み出されたデータＱ１，Ｑ２がデータバス上に送出される（図１６（Ｃ）参照）。
【０００７】
ところで、ライトレイテンシを設定した場合には、ＷＲコマンドを入力してから書き込みデータを入力するまでにはディレイが存在するので、読み出しデータが送出される前に、ＷＲコマンドを先行して読み込むことが可能になる。この例では、第２番目のクロックの立ち上がりエッジにおいてＷＲコマンドが入力されている。
【０００８】
ＷＲコマンドが入力され、ライトレイテンシ分だけのクロック（いまの例では３クロック）が経過すると、書き込みデータが読み込まれる。この例では、第５番目のクロックの立ち上がりエッジにおいて書き込みデータＤ１，Ｄ２が読み込まれている。
【０００９】
次のＲＤコマンドは、ＷＲコマンドの直後に入力されているが、これは、前述のように、ＲＤコマンドが入力されてから実際にデータがデータバス上に送出されるまでにはアクセス時間分の遅延があるため、書き込みデータと読み出しデータが輻輳することがないからである。なお、このＲＤコマンドに対応する読み出しデータは、第６番目のクロックの立ち上がりエッジにおいて読み出されている。
【００１０】
このように、ライトレイテンシを“３”に設定した場合、ＲＤコマンドから次のＲＤコマンドまでを示すＲＤ−ＲＤサイクル時間は３クロックとなり、前述のようにライトレイテンシを“０”に設定した場合に比較して３クロック分だけ短くすることが可能になる。
【００１１】
【発明が解決しようとする課題】
ところで、以上の例では、バースト長が“２”である場合を例に挙げて説明したが、この値は自由に設定することが可能である場合が多い。
【００１２】
しかしながら、バースト長が変化すると、ライトレイテンシの最適値も変化することが考えられるが、従来においては、ライトレイテンシはバースト長に応じては変化しなかった。
【００１３】
その結果、バースト長が変化した場合には最適な書き込み動作が行えなくなる場合があるという問題点があった。
本発明は、このような状況に鑑みてなされたものであり、バースト長に応じて最適なライトレイテンシを設定することが可能な半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、１回のアドレス指定により複数のデータを連続的に転送するバーストモードを有する半導体記憶装置において、データを前記バーストモードで転送する転送手段１と、前記バーストモードで転送される前記複数のデータの個数を設定する転送個数設定手段２と、書き込みコマンドの入力を受ける書き込みコマンド入力手段３と、前記書き込みコマンドが入力されてから経過した時間を計時する計時手段４と、前記転送個数設定手段２によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する書き込み開始時間設定手段５と、を有することを特徴とする半導体記憶装置が提供される。
【００１５】
ここで、転送手段１は、データをバーストモードで転送する。転送個数設定手段２は、バーストモードで転送される複数のデータの個数を設定する。書き込みコマンド入力手段３は、書き込みコマンドの入力を受ける。計時手段４は、書き込みコマンドが入力されてから経過した時間を計時する。書き込み開始時間設定手段５は、転送個数設定手段２によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する。
【００１６】
また、１回のアドレス指定により複数のデータをまとめて連続的に転送するバーストモードを有する半導体記憶装置を有する情報処理装置において、前記半導体記憶装置は、前記バーストモードで転送される前記複数のデータの個数を設定する転送個数設定手段と、書き込みコマンドの入力を受ける書き込みコマンド入力手段と、前記書き込みコマンドが入力されてから経過した時間を計時する計時手段と、前記転送個数設定手段によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する書き込み開始時間設定手段と、を有し、前記転送個数設定手段に対して所定のコマンドを与え、前記複数のデータの個数を指定する転送個数指定手段を有することを特徴とする情報処理装置が提供される。
【００１７】
ここで、半導体記憶装置において、転送個数設定手段は、バーストモードで転送される複数のデータの個数を設定する。書き込みコマンド入力手段は、書き込みコマンドの入力を受ける。計時手段は、書き込みコマンドが入力されてから経過した時間を計時する。書き込み開始時間設定手段は、転送個数設定手段によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する。そして、転送個数指定手段は、転送個数設定手段に対して所定のコマンドを与え、複数のデータの個数を指定する。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の半導体記憶装置は、転送手段１、転送個数設定手段２、書き込みコマンド入力手段３、計時手段４、書き込み開始時間設定手段５、記憶部６によって構成されている。
【００１９】
ここで、転送手段１は、データをバーストモードで転送する。
転送個数設定手段２は、バーストモードで転送されるデータの個数を設定する。
【００２０】
書き込みコマンド入力手段３は、書き込みコマンドの入力を受ける。
計時手段４は、書き込みコマンドが入力されてから経過した時間を計時する。
書き込み開始時間設定手段５は、転送個数設定手段２によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する。
【００２１】
次に、以上の原理図の動作について説明する。なお、以下では、バースト長とライトレイテンシとの関係について簡単に説明した後、図１に示す原理図の動作について説明する。
（１）ライトレイテンシの最適値
図２は、バースト長が“２”であり、ライトレイテンシが“３”である場合における半導体記憶装置の動作を説明する図である。また、図３はバースト長が“２”であり、ライトレイテンシが“４”である場合における動作を説明する図である。
【００２２】
一般に、ライトレイテンシを有する半導体記憶装置では、書き込みコマンドが入力されても、データがすぐに入力されないので、書き込みコマンドの入力と同時に書き込み動作を開始することはできない。
【００２３】
そこで、あるバンクに対する書き込みコマンドが入力されると、所定のライトレイテンシ後に入力される書き込みデータを取り込む動作のみを行い、実際の書き込み動作は、次に同じバンクに対して書き込みコマンドが入力された時に実行されるように構成されている。
【００２４】
同一のバンクに対する書き込みコマンドが入力される最短の間隔は、半導体記憶装置のサイクル時間に対応する。従って、サイクル時間内には直前の書き込みコマンドに対応する全てのデータを受信している必要があるため、必要以上に書き込みデータのレイテンシを大きくすることはできない。
【００２５】
図２および図３は、サイクル時間が“４”である場合における書き込み動作を示している。図２に示すように、ライトレイテンシが“３”である場合には、（Ｃ）に示すようにサイクル時間内にデータの入力が終了しているので、（Ｂ）に示すようにサイクル時間終了直後に書き込みコマンドが入力された場合でも書き込みが可能である。
【００２６】
しかし、図３に示すように、ライトレイテンシが“４”である場合には、（Ｃ）に示すようにサイクル時間内に全てのデータの入力が終了していないので、（Ｂ）に示すようにサイクル時間終了直後に書き込みコマンドが入力された場合には書き込みを行うことができない。
【００２７】
以上より、この半導体記憶装置では、ライトレイテンシは“３”以上には設定できないことが分かる。
（２）バースト長とライトレイテンシとの関係
図４は、バースト長が“４”であり、ライトレイテンシが“２”である場合における半導体記憶装置の動作を説明する図である。また、図５はバースト長が“２”であり、ライトレイテンシが“２”である場合における動作を説明する図である。
【００２８】
図４に示すように、バースト長が“４”である場合には、サイクル時間内に全てのデータの入力を完了するためには、ライトレイテンシが“２”以下であることが条件となる。
【００２９】
一方、図５に示すように、バースト長が“２”である場合に、ライトレイテンシを“２”に設定した場合には、ＲＤ−ＲＤサイクル時間が“３”から“４”に延長されることになる。
【００３０】
従って、以上からライトレイテンシはバースト長に応じた最適値が存在することが分かる。
次に、以上の考察に基づいて、図１に示す原理図の動作について説明する。
【００３１】
転送個数設定手段２に対して外部から転送個数（即ち、バースト長）の設定がなされた場合には、設定された転送個数が書き込み開始時間設定手段５に供給される。
【００３２】
書き込み開始時間設定手段５は、転送個数設定手段２から供給された転送個数に対応する書き込み開始時間（即ち、ライトレイテンシ）を算出し、転送手段１に対して設定する。例えば、図４に示すように、バースト長が“４”である場合にはライトレイテンシは“２”に設定される。
【００３３】
以上のような状態において、書き込みコマンド入力手段３に対して書き込みコマンドが入力されると、転送手段１と計時手段４に対して通知される。
計時手段４は、書き込みコマンドが入力されてから経過した時間を計時し、転送手段１に対して通知する。
【００３４】
転送手段１は、計時手段４から通知される時間を参照し、書き込みコマンドが入力されてから経過した時間が、書き込み開始時間設定手段５から通知された時間と等しくなった場合には、記憶部６に対するデータの転送を開始する。その結果、転送個数に応じて最適な書き込み開始時間が設定されることになる。
【００３５】
以上に示したように、本発明によれば、書き込みコマンドが入力された場合には、転送個数に応じて所定の時間が経過するまで待機した後、データを記憶部６に転送するようにしたので、転送個数に応じた最適な転送を行うことが可能になる。
【００３６】
次に、本発明の実施の形態について説明する。
図６は、本発明の情報処理装置の実施の形態の構成例を示す図である。この図に示すように、本発明の情報処理装置は、ＣＰＵ（Central Processing Unit）１０、制御装置２０、半導体記憶装置３０、および、バス４０によって構成されている。
【００３７】
ここで、ＣＰＵ１０は、半導体記憶装置３０に記憶されている各種プログラム等を実行することにより、装置の各部を制御するとともに、各種演算を実行する。
【００３８】
制御装置２０は、半導体記憶装置３０のバースト長の設定や、リフレッシュ等に関する制御を行う。
半導体記憶装置３０は、制御装置２０の制御に応じて、ＣＰＵ１０から供給されたデータを記憶するとともに、記憶したデータを読み出してＣＰＵ１０に供給する。
【００３９】
バス４０は、ＣＰＵ１０からのデータを半導体記憶装置３０に供給するとともに、半導体記憶装置３０からのデータをＣＰＵ１０に供給する。
図７は、図６に示す半導体記憶装置３０の詳細な構成例を示す図である。
【００４０】
この図に示すように、半導体記憶装置３０は、制御部３１、セル３２、行デコーダ３３、列デコーダ３４、ＳＡ（Sense Amplifier）３５、および、Ｉ／Ｏ（Input Output）回路３６によって構成されている。
【００４１】
制御部３１は、ＣＬＫ（Clock）信号、ＣＭＤ（Command）信号、ＡＤＤ（Address）信号、ＤＳ（Data Strobe）信号、および、ＤＡＴＡ信号を入力し、装置の各部に供給するとともに、書き込みの際にはＤＡＴＡを所定のタイミングで読み込む。また、読み出しの際には、ＤＡＴＡを所定のアドレスから読み出して出力する。
【００４２】
セル３２は、マトリクス状に配置された記憶素子群から構成されており、入力されたデータを記憶する。
行デコーダ３３は、行アドレスに基づいてセル３２の所定の行を指定する。
【００４３】
列デコーダ３４は、列アドレスに基づいてセル３２の所定の列を指定する。
ＳＡ３５は、セル３２から読み出された信号を所定のゲインで増幅し、ディジタルレベルに変換する。
【００４４】
Ｉ／Ｏ回路３６は、データの入出力に関する制御を行う。
図８は、図７に示す制御部３１の詳細な構成例を示す図である。
この図に示すように、制御部３１は、ＣＬＫ入力端子３１ａ、ＣＭＤ入力端子３１ｂ、ＡＤＤ入力端子３１ｃ、ＤＳ入力端子３１ｄ、ＤＡＴＡ入出力端子３１ｅ、ＣＬＫ入力回路３１ｆ、ＣＭＤ入力回路３１ｇ、ＡＤＤ入力回路３１ｈ、ＤＳ入力活性化判定回路３１ｉ、ＤＳ入力回路３１ｊ、ＤＡＴＡ入力回路３１ｋ、ＣＭＤデコーダ３１ｍ、および、バースト長判定回路３１ｎによって構成されている。
【００４５】
ここで、ＣＬＫ入力端子３１ａは、ＣＬＫ信号の入力を受ける。ＣＭＤ入力端子３１ｂは、ＣＭＤ信号の入力を受ける。ＡＤＤ入力端子３１ｃは、ＡＤＤ信号の入力を受ける。ＤＳ入力端子３１ｄは、ＤＳ信号の入力を受ける。ＤＡＴＡ入出力端子３１ｅは、ＤＡＴＡ信号の入力を受けるとともに、ＤＡＴＡ信号を出力する。
【００４６】
ＣＬＫ入力回路３１ｆは、バッファ等によって構成されており、ＣＬＫ入力端子３１ａから入力されたＣＬＫ信号をＣＭＤ入力回路３１ｇ、ＡＤＤ入力回路３１ｈ、および、ＤＳ入力活性化判定回路３１ｉに供給する。
【００４７】
ＣＭＤ入力回路３１ｇは、ＣＬＫ信号に同期して、ＣＭＤ入力端子３１ｂから入力されたＣＭＤ信号を取得し、ＣＭＤデコーダ３１ｍに供給する。
ＡＤＤ入力回路３１ｈは、ＣＬＫ信号に同期して、ＡＤＤ入力端子３１ｃから入力されたＡＤＤ信号を取得し、バースト長判定回路３１ｎに供給する。
【００４８】
ＤＳ入力活性化判定回路３１ｉは、ＣＭＤデコーダ３１ｍからＷＲ信号が出力された場合には、バースト長判定回路３１ｎによって判定されたバースト長（ＢＬ:Burst Length）に応じた所定のライトレイテンシだけ待機した後、ＤＳＥ（Data Strobe Enable）信号をアクティブにする。
【００４９】
ＤＳ入力回路３１ｊは、ＤＳ入力活性化判定回路３１ｉから供給されるＤＳＥ信号がアクティブになった場合には、ＤＳ入力端子３１ｄからＤＳ信号を入力し、ＤＡＴＡ入力回路３１ｋに供給する。
【００５０】
ＤＡＴＡ入力回路３１ｋは、ＤＳ入力回路３１ｊからＤＳ信号が供給された場合には、ＤＡＴＡ入出力端子３１ｅからデータを入力し、図７に示すＩ／Ｏ回路３６に供給する。
【００５１】
ＣＭＤデコーダ３１ｍは、ＣＭＤ入力回路３１ｇから入力されたＣＭＤ信号をデコードし、ＷＲ（Write）コマンドである場合にはＤＳ入力活性化判定回路３１ｉに供給し、バースト長を設定するコマンド（以下、バースト長設定コマンドと称す）である場合にはバースト長判定回路３１ｎに供給する。
【００５２】
バースト長判定回路３１ｎは、バースト長設定コマンドがＣＭＤデコーダ３１ｍから供給された場合にはＡＤＤ入力回路３１ｈから供給されるデータを参照してバースト長を判定し、ＤＳ入力活性化判定回路３１ｉに供給する。
【００５３】
図９は、図８に示すＤＳ入力活性化判定回路３１ｉの詳細な構成例を示す図である。この図に示すように、ＤＳ入力活性化判定回路３１ｉは、ＤＦＦ（Data Flip Flop）５０〜５６、ＮＯＲ素子５７〜６３、および、インバータ６４〜６６によって構成されている。
【００５４】
ＤＦＦ５０〜５６は、ＣＬＫ信号の立ち下がりエッジに同期して前段の回路からの出力信号を後段の回路に出力する。
図１０は、ＤＦＦ５０〜５６の構成例を示す図である。この図に示すように、ＤＦＦ５０〜５６は、インバータ８０〜８４およびＣＭＯＳ（Complementary Metal-Oxide Semiconductor）スイッチ８５，８６によって構成されている。
【００５５】
この図に示すように、インバータ８０は、ＣＬＫ信号を反転してＣＭＯＳスイッチ８５，８６に供給する。
ＣＭＯＳスイッチ８５は、クロック信号が“Ｈ”の状態になった場合には、ＯＮの状態になり、入力信号をインバータ８１に供給する。
【００５６】
ＣＭＯＳスイッチ８６は、クロック信号が“Ｌ”の状態になった場合には、ＯＮの状態になり、インバータ８１の出力をインバータ８３に供給する。
インバータ８１は、ＣＭＯＳスイッチ８５の出力を反転してＣＭＯＳスイッチ８６に供給する。
【００５７】
インバータ８２は、インバータ８１の出力を反転してインバータ８１の入力にフィードバックする。
インバータ８３は、ＣＭＯＳスイッチ８６の出力を反転して出力する。
【００５８】
インバータ８４は、インバータ８３の出力を反転してインバータ８３の入力にフィードバックする。
図９に戻って、ＮＯＲ素子５７は、ＤＦＦ５１の出力であるＮ２と、ＮＯＲ素子５８の出力であるＮ８の論理和を反転した結果であるＮ７をＮＯＲ素子６２に供給する。
【００５９】
ＮＯＲ素子５８は、ＮＯＲ素子５７の出力であるＮ７と、ＤＦＦ５５の出力であるＮ６との論理和を反転した結果をＮ８としてＮＯＲ素子５７に供給する。
ＮＯＲ素子５９は、ＤＦＦ５２の出力であるＮ３と、ＮＯＲ素子６０の出力であるＮ１０の論理和を反転した結果をＮ９として出力する。
【００６０】
ＮＯＲ素子６０は、ＮＯＲ素子５９の出力であるＮ９と、ＤＦＦ５４の出力であるＮ５の論理和を反転した結果をＮ１０としてＮＯＲ素子５９に供給する。
ＮＯＲ素子６１は、ＮＯＲ素子５９の出力であるＮ９と、インバータ６４の出力の論理和を反転した結果をＮ１１としてＮＯＲ素子６３に供給する。
【００６１】
ＮＯＲ素子６２は、ＮＯＲ素子５７の出力であるＮ７と、インバータ６５の出力の論理和を反転した結果をＮ１２としてＮＯＲ素子６３に供給する。
ＮＯＲ素子６３は、ＮＯＲ素子６１の出力であるＮ１１と、ＮＯＲ素子６２の出力であるＮ１２の論理和を反転した結果を出力する。
【００６２】
インバータ６６は、ＮＯＲ素子６３の出力を反転した結果を、ＤＳＥ信号としてＤＳ入力回路３１ｊに供給する。
次に、以上の実施の形態の動作について説明する。
【００６３】
図６に示す情報処理装置が起動されると、制御装置２０は、半導体記憶装置３０に対してバースト長設定コマンドを供給し、バースト長の設定を行う。
例えば、バースト長を“２”に設定する場合には、制御装置２０は、半導体記憶装置３０のＣＭＤ入力端子３１ｂに対してバースト長設定コマンドを供給する。
【００６４】
ＣＭＤデコーダ３１ｍは、ＣＭＤ入力回路３１ｇを介してバースト長設定コマンドを取得し、バースト長の設定が要求されていることを検知する。
続いて、制御装置２０は、設定しようとするバースト長である“２”を示すデータを、ＡＤＤ入力端子３１ｃに供給する。
【００６５】
バースト長判定回路３１ｎは、このデータをＡＤＤ入力回路３１ｈを介して入力し、バースト長が“２”であることを判定し、ＢＬ＝２であることをＤＳ入力活性化判定回路３１ｉに通知する。また、ＣＭＤデコーダ３１ｍは、バースト長が“２”になるようにＩ／Ｏ回路３６を設定する。
【００６６】
以上の動作により、バースト長の設定が終了する。
次に、図１１を参照し、以上のようにしてバースト長が“２”に設定された場合におけるデータの書き込み動作について説明する。
【００６７】
図１１（Ａ）に示すＣＬＫ信号の入力が開始され、図に示す第０番目の立ち上がりエッジにおいて、ＷＲコマンド（図１１（Ｂ）参照）がＣＭＤ入力端子３１ｂから入力されると、ＣＭＤ入力回路３１ｇは、このＷＲコマンドをＣＭＤデコーダ３１ｍに供給する。
【００６８】
ＣＭＤデコーダ３１ｍは、供給されたコマンドをデコードすることにより、ＷＲコマンドが供給されたことを検知し、ＤＳ入力活性化判定回路３１ｉにＷＲ信号を供給する（図１１（Ｃ）参照）。
【００６９】
ＷＲ信号が供給されると、ＤＳ入力活性化判定回路３１ｉのＤＦＦ５０〜５６は、ＷＲ信号をＣＬＫ信号の立ち下がりエッジに同期してラッチし、後段の回路に順次出力する。その結果、ＤＦＦ５０〜５６の出力であるＮ１〜Ｎ６は、ＷＲ信号が１クロック周期ずつ順次遅延された信号となる（図１１（Ｄ）〜（Ｉ）参照）。
【００７０】
ところで、バースト長としては“２”が設定されているので、図９に示すＢＬ２信号は“Ｈ”の状態に、また、ＢＬ４信号は“Ｌ”の状態になっている。従って、インバータ６４の出力は“Ｌ”であり、インバータ６５の出力は“Ｈ”であるので、ＮＯＲ素子６１の出力のみがＮＯＲ素子６３に供給される。即ち、バースト長が“２”に設定されている場合には、ＮＯＲ素子５９，６０，６１が選択され、これらによって生成される信号がＤＳＥ信号として出力される。
【００７１】
詳細には、ＮＯＲ素子５９の出力であるＮ９は、ＤＦＦ５２の出力であるＮ３が“Ｈ”の状態になった場合に“Ｌ”の状態になり（図１１（Ｊ）参照）、その結果、ＮＯＲ素子６０の出力であるＮ１０およびＮＯＲ素子６１の出力であるＮ１１も“Ｈ”の状態になる（図１１（Ｋ），（Ｌ）参照）。
【００７２】
ＮＯＲ素子６１の出力であるＮ１１が“Ｈ”の状態になると、ＮＯＲ素子６３の出力は“Ｌ”の状態になり、その結果、インバータ６６の出力であるＤＳＥ信号は“Ｈ”の状態になる（図１１（Ｍ）参照）。
【００７３】
ＤＳＥ信号が“Ｈ”の状態になると、ＤＳ入力回路３１ｊは、図１１（Ｎ）に示すように、ＤＳ入力端子３１ｄからＤＳ信号を入力し、ＤＡＴＡ入力回路３１ｋに供給する。
【００７４】
ＤＡＴＡ入力回路３１ｋは、図１１（Ｏ）に示すようにＤＡＴＡ入出力端子３１ｅからＤＡＴＡを入力し、Ｉ／Ｏ回路３６に供給する。なお、Ｉ／Ｏ回路３６に供給されたＤＡＴＡは、次にＷＲ信号が供給された際に、セル３２に書き込まれることになる。
【００７５】
続いて、ＤＦＦ５４の出力であるＮ５が“Ｈ”の状態になると（図１１（Ｈ）参照）、ＮＯＲ素子６０の出力であるＮ１０が“Ｌ”の状態になる（図１１（Ｋ）参照）。Ｎ１０が“Ｌ”の状態になると、ＮＯＲ素子５９の出力であるＮ９は“Ｈ”の状態になる（図１１（Ｊ）参照）。
【００７６】
Ｎ９が“Ｈ”の状態になると、ＮＯＲ素子６１の出力であるＮ１１は“Ｌ”の状態になり（図１１（Ｌ））、その結果、ＤＳＥ信号は“Ｌ”の状態になる（図１１（Ｍ）参照）。
【００７７】
ＤＳＥ信号が“Ｌ”の状態になると、ＤＳ入力回路３１ｊからのＤＳ信号の入力が完了することになる。
以上の動作により、バースト長が“２”に設定された場合には、ライトレイテンシは“３”に設定され、転送動作が実行されることになる。
【００７８】
次に、図１２を参照して、バースト長が“４”に設定された場合について説明する。
図６に示す情報処理装置が起動されると、制御装置２０は、バースト長を“４”に設定するコマンドを半導体記憶装置３０のＣＭＤ入力端子３１ｂに対して供給する。
【００７９】
ＣＭＤデコーダ３１ｍは、ＣＭＤ入力回路３１ｇを介してバースト長設定コマンドを取得し、バースト長の設定が要求されていることを検知する。
続いて、制御装置２０は、設定しようとするバースト長である“４”を示すデータを、ＡＤＤ入力端子３１ｃに供給する。
【００８０】
バースト長判定回路３１ｎは、このデータをＡＤＤ入力回路３１ｈを介して入力し、バースト長が“４”であることを判定し、ＢＬ＝４であることをＤＳ入力活性化判定回路３１ｉに通知する。また、ＣＭＤデコーダ３１ｍは、バースト長が“４”になるようにＩ／Ｏ回路３６を設定する。
【００８１】
以上の動作により、バースト長の設定が終了する。
次に、図１２を参照して、バースト長が“４”である場合におけるデータの書き込み動作について説明する。
【００８２】
図１２（Ａ）に示すＣＬＫ信号の入力が開始され、図に示す第０番目の立ち上がりエッジにおいて、ＷＲコマンド（図１２（Ｂ）参照）がＣＭＤ入力端子３１ｂから入力されると、ＣＭＤ入力回路３１ｇは、このＷＲコマンドをＣＭＤデコーダ３１ｍに供給する。
【００８３】
ＣＭＤデコーダ３１ｍは、供給されたコマンドをデコードすることにより、ＷＲコマンドが供給されたことを検知し、ＤＳ入力活性化判定回路３１ｉにＷＲ信号を供給する（図１２（Ｃ）参照）。
【００８４】
ＷＲ信号が供給されると、ＤＳ入力活性化判定回路３１ｉのＤＦＦ５０〜５６は、ＷＲ信号をＣＬＫ信号の立ち下がりエッジに同期してラッチし、後段の回路に順次出力する。その結果、ＤＦＦ５０〜５６の出力であるＮ１〜Ｎ６は、ＷＲ信号が１クロック周期ずつ順次遅延された信号となる（図１２（Ｄ）〜（Ｉ）参照）。
【００８５】
ところで、バースト長としては“４”が設定されているので、図９に示すＢＬ２信号は“Ｌ”の状態に、また、ＢＬ４信号は“Ｈ”の状態になっている。従って、インバータ６４の出力は“Ｈ”であり、インバータ６５の出力は“Ｌ”であるので、ＮＯＲ素子６２の出力のみがＮＯＲ素子６３に供給される。即ち、バースト長が“４”に設定されている場合には、ＮＯＲ素子５７，５８，６２が選択され、これらによって生成される信号がＤＳＥ信号として出力される。
【００８６】
詳細には、ＮＯＲ素子５７の出力であるＮ７は、ＤＦＦ５１の出力であるＮ２が“Ｈ”の状態になった場合に“Ｌ”の状態になり（図１２（Ｊ）参照）、その結果、ＮＯＲ素子５８の出力であるＮ８およびＮＯＲ素子６２の出力であるＮ１２も“Ｈ”の状態になる（図１２（Ｋ），（Ｌ）参照）。
【００８７】
ＮＯＲ素子６２の出力であるＮ１２が“Ｈ”の状態になると、ＮＯＲ素子６３の出力は“Ｌ”の状態になり、その結果、インバータ６６の出力であるＤＳＥ信号は“Ｈ”の状態になる（図１２（Ｍ）参照）。
【００８８】
ＤＳＥ信号が“Ｈ”の状態になると、ＤＳ入力回路３１ｊは、図１２（Ｎ）に示すように、ＤＳ入力端子３１ｄからＤＳ信号を入力し、ＤＡＴＡ入力回路３１ｋに供給する。
【００８９】
ＤＡＴＡ入力回路３１ｋは、図１２（Ｏ）に示すようにＤＡＴＡ入出力端子３１ｅから４つのＤＡＴＡを入力し、Ｉ／Ｏ回路３６に供給する。なお、Ｉ／Ｏ回路３６に供給されたＤＡＴＡは、次にＷＲ信号が供給された際に、セル３２に書き込まれることになる。
【００９０】
続いて、ＤＦＦ５５の出力であるＮ６が“Ｈ”の状態になると（図１２（Ｈ）参照）、ＮＯＲ素子５８の出力であるＮ８が“Ｌ”の状態になる（図１２（Ｋ）参照）。Ｎ８が“Ｌ”の状態になると、ＮＯＲ素子５７の出力であるＮ７は“Ｈ”の状態になる（図１２（Ｊ）参照）。
【００９１】
Ｎ７が“Ｈ”の状態になると、ＮＯＲ素子６２の出力であるＮ１２は“Ｌ”の状態になり（図１２（Ｌ））、その結果、ＤＳＥ信号は“Ｌ”の状態になる（図１２（Ｍ）参照）。
【００９２】
ＤＳＥ信号が“Ｌ”の状態になると、ＤＳ入力回路３１ｊからのＤＳ信号の入力が完了することになる。
以上の動作により、バースト長が“４”に設定された場合には、ライトレイテンシは“２”に設定され、転送動作が実行されることになる。
【００９３】
次に、図１３を参照し、バースト長が“２”である場合に、ＷＲコマンドが連続して入力されたときの動作について説明する。
最初のＷＲコマンドが入力されると、前述の場合と同様の動作が実行され、Ｄ１１，Ｄ１２が転送される。
【００９４】
転送が終了すると、ＤＦＦ５４の出力であるＮ５が“Ｌ”の状態になるが、ＤＦＦ５２の出力であるＮ３がほぼ同時に“Ｈ”の状態になるため、ＤＳＥ信号は“Ｈ”の状態を保持する。その結果、ＤＳＥがリセットされることなく、Ｄ２１，Ｄ２２が連続して入力されることになる。
【００９５】
従って、ＷＲコマンドが連続して入力された場合には、データの入力が連続して実行されることになる。
次に、図１４を参照し、バースト長が“４”である場合に、ＷＲコマンドが連続して入力されたときの動作について説明する。
【００９６】
最初のＷＲコマンドが入力されると、前述の場合と同様の動作が実行され、Ｄ１１〜Ｄ１４が転送される。
転送が終了すると、ＤＦＦ５５の出力であるＮ６が“Ｌ”の状態になるが、ＤＦＦ５１の出力であるＮ２がほぼ同時に“Ｈ”の状態になるため、ＤＳＥ信号は“Ｈ”の状態を保持する。その結果、ＤＳＥがリセットされることなく、Ｄ２１〜Ｄ２４が連続して入力されることになる。
【００９７】
以上に説明したように、本発明の実施の形態によれば、バースト長に応じてライトレイテンシが設定されるようにしたので、バースト長に応じた最適なレイテンシにより、データを効率よく転送することが可能になる。
【００９８】
なお、以上の実施の形態では、バースト長が“２”の場合と“４”の場合について説明したが、これ以外の場合でも本発明を適用することが可能であることはいうまでもない。
【００９９】
また、以上の実施の形態では、バースト長に応じてライトレイテンシを設定するようにしたが、例えば、バースト長に拠らない一定の値と、バースト長に応じて決定される値とを加算してライトレイテンシを算出するようにしてもよい。即ち、ライトレイテンシは、バースト長のみならず、読み出しのアクセス時間にも依存するため、その部分を固定した時間とし、この固定時間に対してバースト長に応じて変化する時間を加算するようにしてもよい。そのような方法によれば、簡易にライトレイテンシを算出することが可能になる。
【０１００】
更に、以上の実施の形態では、図９に示す回路により、バースト長に応じたライトレイテンシを生成するようにしたが、このような方法は一例であり、本発明がこのような場合のみに限定されるものではないことはいうまでもない。例えば、他の実施の形態としては、バースト長とライトレイテンシとを対応付けた変換テーブルを準備し、この変換テーブルを用いてバースト長に応じたライトレイテンシを選択することも可能である。
【０１０１】
【発明の効果】
以上説明したように本発明では、１回のアドレス指定により複数のデータを連続的に転送するバーストモードを有する半導体記憶装置において、データをバーストモードで転送する転送手段と、バーストモードで転送される複数のデータの個数を設定する転送個数設定手段と、書き込みコマンドの入力を受ける書き込みコマンド入力手段と、書き込みコマンドが入力されてから経過した時間を計時する計時手段と、転送個数設定手段によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する書き込み開始時間設定手段と、を設けるようにしたので、データの転送を効率的に行うことが可能になる。
【０１０２】
また、１回のアドレス指定により複数のデータをまとめて連続的に転送するバーストモードを有する半導体記憶装置を有する情報処理装置において、半導体記憶装置は、バーストモードで転送される複数のデータの個数を設定する転送個数設定手段と、書き込みコマンドの入力を受ける書き込みコマンド入力手段と、書き込みコマンドが入力されてから経過した時間を計時する計時手段と、転送個数設定手段によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する書き込み開始時間設定手段と、を有し、転送個数設定手段に対して所定のコマンドを与え、複数のデータの個数を指定する転送個数指定手段を設けるようにしたので、情報処理装置の処理速度を向上させることが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】バースト長が“２”であり、ライトレイテンシが“３”である場合における書き込み動作を説明するタイミングチャートである。
【図３】バースト長が“２”であり、ライトレイテンシが“４”である場合における書き込み動作を説明するタイミングチャートである。
【図４】バースト長が“４”であり、ライトレイテンシが“２”である場合における書き込み動作を説明するタイミングチャートである。
【図５】バースト長が“２”であり、ライトレイテンシが“２”である場合における書き込み動作を説明するタイミングチャートである。
【図６】本発明の実施の形態の構成例を示す図である。
【図７】図６に示す半導体記憶装置の構成例を示す図である。
【図８】図７に示す制御部の構成例を示す図である。
【図９】図８に示すＤＳ入力活性化判定回路の構成例を示す図である。
【図１０】図９に示すＤＦＦの詳細な構成例を示す図である。
【図１１】バースト長が“２”である場合における図６に示す実施の形態の動作について説明するタイミングチャートである。
【図１２】バースト長が“４”である場合における図６に示す実施の形態の動作について説明するタイミングチャートである。
【図１３】バースト長が“２”である場合においてＷＲコマンドが連続して入力された場合における図６に示す実施の形態の動作について説明するタイミングチャートである。
【図１４】バースト長が“４”である場合においてＷＲコマンドが連続して入力された場合における図６に示す実施の形態の動作について説明するタイミングチャートである。
【図１５】従来における半導体記憶装置において、ライトレイテンシを設定しない場合における転送動作の一例を説明するタイミングチャートである。
【図１６】従来における半導体記憶装置において、ライトレイテンシを設定した場合における転送動作の一例を説明するタイミングチャートである。
【符号の説明】
１ 転送手段
２ 転送個数設定手段
３ 書き込みコマンド入力手段
４ 計時手段
５ 書き込み開始時間設定手段
６ 記憶部
１０ ＣＰＵ
２０ 制御装置
３０ 半導体記憶装置
３１ 制御部
３１ａ ＣＬＫ入力端子
３１ｂ ＣＭＤ入力端子
３１ｃ ＡＤＤ入力端子
３１ｄ ＤＳ入力端子
３１ｅ ＤＡＴＡ入出力端子
３１ｆ ＣＬＫ入力回路
３１ｇ ＣＭＤ入力回路
３１ｈ ＡＤＤ入力回路
３１ｉ ＤＳ入力活性化判定回路
３１ｊ ＤＳ入力回路
３１ｋ ＤＡＴＡ入力回路
３１ｍ ＣＭＤデコーダ
３１ｎ バースト長判定回路
３２ セル
３３ 行デコーダ
３４ 列デコーダ
３５ ＳＡ
３６ Ｉ／Ｏ回路
４０ バス
【発明の属する技術分野】
本発明は半導体記憶装置および情報処理装置に関し、特に、１回のアドレス指定により複数のデータをまとめて連続的に転送するバーストモードを有する半導体記憶装置およびそのような半導体記憶装置を有する情報処理装置に関する。
【０００２】
【従来の技術】
書き込みデータと、読み出しデータとが同一のデータバスを経由するいわゆるＩ／Ｏ Ｃｏｍｍｏｎの半導体記憶装置では、書き込みコマンドが入力されてから書き込みデータを書き込むまでの遅延量である書き込みレイテンシを設定することにより、データバスを有効に利用することができる。
【０００３】
図１５および図１６は、書き込みレイテンシを設定しない場合と、設定した場合におけるデータの転送の様子を示すタイミングチャートである。
先ず、図１５は、バースト長が“２”であり、書き込みレイテンシが“０”である場合におけるＲＤ−ＷＲ−ＲＤ（Read Write Read）サイクルを示す図である。この図の例では、図１５（Ａ）に示す、第０番目のクロックの立ち上がりエッジに同期してＲＤコマンドが入力されている（図１５（Ｂ）参照）。一般に、半導体記憶装置では、ＲＤコマンドが入力されてからバス上にデータが送出されるまでには一定のアクセス時間を要する。この例では、図１５（Ｃ）に示すように、第３番目のクロックの立ち上がりエッジ、即ち、３クロックが経過してから、読み出されたデータＱ１，Ｑ２がデータバス上に送出されている。
【０００４】
読み出しデータの送出が完了すると、続いて、第５番目のクロックの立ち上がりエッジにおいて、ＷＲコマンドが入力されている。ここで、レイテンシは“０”であるので、コマンドの入力とほぼ同時に書き込みデータＤ１，Ｄ２がデータバスを介して入力される。
【０００５】
次のＲＤコマンドは、ＷＲコマンドの直後に入力されているが、これは、ＲＤコマンドが入力されてから実際にデータがデータバス上に送出されるまでにはアクセス時間分の遅延があるため、書き込みデータと読み出しデータが輻輳することがないからである。
【０００６】
このように、ライトレイテンシを“０”に設定した場合、ＲＤコマンドから次のＲＤコマンドまでを示すＲＤ−ＲＤサイクル時間は６クロックとなる。
図１６は、バースト長が２であり、書き込みレイテンシが“３”である場合におけるＲＤ−ＷＲ−ＲＤサイクルを示す図である。この図の例では、図１６（Ａ）に示す、第０番目のクロックの立ち上がりエッジに同期してＲＤコマンドが入力されている（図１６（Ｂ）参照）。前述のように、半導体記憶装置では、ＲＤコマンドが入力されてからバス上にデータが送出されるまでには一定のアクセス時間を要し、この例では、第３番目のクロックの立ち上がりエッジにおいて、読み出されたデータＱ１，Ｑ２がデータバス上に送出される（図１６（Ｃ）参照）。
【０００７】
ところで、ライトレイテンシを設定した場合には、ＷＲコマンドを入力してから書き込みデータを入力するまでにはディレイが存在するので、読み出しデータが送出される前に、ＷＲコマンドを先行して読み込むことが可能になる。この例では、第２番目のクロックの立ち上がりエッジにおいてＷＲコマンドが入力されている。
【０００８】
ＷＲコマンドが入力され、ライトレイテンシ分だけのクロック（いまの例では３クロック）が経過すると、書き込みデータが読み込まれる。この例では、第５番目のクロックの立ち上がりエッジにおいて書き込みデータＤ１，Ｄ２が読み込まれている。
【０００９】
次のＲＤコマンドは、ＷＲコマンドの直後に入力されているが、これは、前述のように、ＲＤコマンドが入力されてから実際にデータがデータバス上に送出されるまでにはアクセス時間分の遅延があるため、書き込みデータと読み出しデータが輻輳することがないからである。なお、このＲＤコマンドに対応する読み出しデータは、第６番目のクロックの立ち上がりエッジにおいて読み出されている。
【００１０】
このように、ライトレイテンシを“３”に設定した場合、ＲＤコマンドから次のＲＤコマンドまでを示すＲＤ−ＲＤサイクル時間は３クロックとなり、前述のようにライトレイテンシを“０”に設定した場合に比較して３クロック分だけ短くすることが可能になる。
【００１１】
【発明が解決しようとする課題】
ところで、以上の例では、バースト長が“２”である場合を例に挙げて説明したが、この値は自由に設定することが可能である場合が多い。
【００１２】
しかしながら、バースト長が変化すると、ライトレイテンシの最適値も変化することが考えられるが、従来においては、ライトレイテンシはバースト長に応じては変化しなかった。
【００１３】
その結果、バースト長が変化した場合には最適な書き込み動作が行えなくなる場合があるという問題点があった。
本発明は、このような状況に鑑みてなされたものであり、バースト長に応じて最適なライトレイテンシを設定することが可能な半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、１回のアドレス指定により複数のデータを連続的に転送するバーストモードを有する半導体記憶装置において、データを前記バーストモードで転送する転送手段１と、前記バーストモードで転送される前記複数のデータの個数を設定する転送個数設定手段２と、書き込みコマンドの入力を受ける書き込みコマンド入力手段３と、前記書き込みコマンドが入力されてから経過した時間を計時する計時手段４と、前記転送個数設定手段２によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する書き込み開始時間設定手段５と、を有することを特徴とする半導体記憶装置が提供される。
【００１５】
ここで、転送手段１は、データをバーストモードで転送する。転送個数設定手段２は、バーストモードで転送される複数のデータの個数を設定する。書き込みコマンド入力手段３は、書き込みコマンドの入力を受ける。計時手段４は、書き込みコマンドが入力されてから経過した時間を計時する。書き込み開始時間設定手段５は、転送個数設定手段２によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する。
【００１６】
また、１回のアドレス指定により複数のデータをまとめて連続的に転送するバーストモードを有する半導体記憶装置を有する情報処理装置において、前記半導体記憶装置は、前記バーストモードで転送される前記複数のデータの個数を設定する転送個数設定手段と、書き込みコマンドの入力を受ける書き込みコマンド入力手段と、前記書き込みコマンドが入力されてから経過した時間を計時する計時手段と、前記転送個数設定手段によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する書き込み開始時間設定手段と、を有し、前記転送個数設定手段に対して所定のコマンドを与え、前記複数のデータの個数を指定する転送個数指定手段を有することを特徴とする情報処理装置が提供される。
【００１７】
ここで、半導体記憶装置において、転送個数設定手段は、バーストモードで転送される複数のデータの個数を設定する。書き込みコマンド入力手段は、書き込みコマンドの入力を受ける。計時手段は、書き込みコマンドが入力されてから経過した時間を計時する。書き込み開始時間設定手段は、転送個数設定手段によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する。そして、転送個数指定手段は、転送個数設定手段に対して所定のコマンドを与え、複数のデータの個数を指定する。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の半導体記憶装置は、転送手段１、転送個数設定手段２、書き込みコマンド入力手段３、計時手段４、書き込み開始時間設定手段５、記憶部６によって構成されている。
【００１９】
ここで、転送手段１は、データをバーストモードで転送する。
転送個数設定手段２は、バーストモードで転送されるデータの個数を設定する。
【００２０】
書き込みコマンド入力手段３は、書き込みコマンドの入力を受ける。
計時手段４は、書き込みコマンドが入力されてから経過した時間を計時する。
書き込み開始時間設定手段５は、転送個数設定手段２によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する。
【００２１】
次に、以上の原理図の動作について説明する。なお、以下では、バースト長とライトレイテンシとの関係について簡単に説明した後、図１に示す原理図の動作について説明する。
（１）ライトレイテンシの最適値
図２は、バースト長が“２”であり、ライトレイテンシが“３”である場合における半導体記憶装置の動作を説明する図である。また、図３はバースト長が“２”であり、ライトレイテンシが“４”である場合における動作を説明する図である。
【００２２】
一般に、ライトレイテンシを有する半導体記憶装置では、書き込みコマンドが入力されても、データがすぐに入力されないので、書き込みコマンドの入力と同時に書き込み動作を開始することはできない。
【００２３】
そこで、あるバンクに対する書き込みコマンドが入力されると、所定のライトレイテンシ後に入力される書き込みデータを取り込む動作のみを行い、実際の書き込み動作は、次に同じバンクに対して書き込みコマンドが入力された時に実行されるように構成されている。
【００２４】
同一のバンクに対する書き込みコマンドが入力される最短の間隔は、半導体記憶装置のサイクル時間に対応する。従って、サイクル時間内には直前の書き込みコマンドに対応する全てのデータを受信している必要があるため、必要以上に書き込みデータのレイテンシを大きくすることはできない。
【００２５】
図２および図３は、サイクル時間が“４”である場合における書き込み動作を示している。図２に示すように、ライトレイテンシが“３”である場合には、（Ｃ）に示すようにサイクル時間内にデータの入力が終了しているので、（Ｂ）に示すようにサイクル時間終了直後に書き込みコマンドが入力された場合でも書き込みが可能である。
【００２６】
しかし、図３に示すように、ライトレイテンシが“４”である場合には、（Ｃ）に示すようにサイクル時間内に全てのデータの入力が終了していないので、（Ｂ）に示すようにサイクル時間終了直後に書き込みコマンドが入力された場合には書き込みを行うことができない。
【００２７】
以上より、この半導体記憶装置では、ライトレイテンシは“３”以上には設定できないことが分かる。
（２）バースト長とライトレイテンシとの関係
図４は、バースト長が“４”であり、ライトレイテンシが“２”である場合における半導体記憶装置の動作を説明する図である。また、図５はバースト長が“２”であり、ライトレイテンシが“２”である場合における動作を説明する図である。
【００２８】
図４に示すように、バースト長が“４”である場合には、サイクル時間内に全てのデータの入力を完了するためには、ライトレイテンシが“２”以下であることが条件となる。
【００２９】
一方、図５に示すように、バースト長が“２”である場合に、ライトレイテンシを“２”に設定した場合には、ＲＤ−ＲＤサイクル時間が“３”から“４”に延長されることになる。
【００３０】
従って、以上からライトレイテンシはバースト長に応じた最適値が存在することが分かる。
次に、以上の考察に基づいて、図１に示す原理図の動作について説明する。
【００３１】
転送個数設定手段２に対して外部から転送個数（即ち、バースト長）の設定がなされた場合には、設定された転送個数が書き込み開始時間設定手段５に供給される。
【００３２】
書き込み開始時間設定手段５は、転送個数設定手段２から供給された転送個数に対応する書き込み開始時間（即ち、ライトレイテンシ）を算出し、転送手段１に対して設定する。例えば、図４に示すように、バースト長が“４”である場合にはライトレイテンシは“２”に設定される。
【００３３】
以上のような状態において、書き込みコマンド入力手段３に対して書き込みコマンドが入力されると、転送手段１と計時手段４に対して通知される。
計時手段４は、書き込みコマンドが入力されてから経過した時間を計時し、転送手段１に対して通知する。
【００３４】
転送手段１は、計時手段４から通知される時間を参照し、書き込みコマンドが入力されてから経過した時間が、書き込み開始時間設定手段５から通知された時間と等しくなった場合には、記憶部６に対するデータの転送を開始する。その結果、転送個数に応じて最適な書き込み開始時間が設定されることになる。
【００３５】
以上に示したように、本発明によれば、書き込みコマンドが入力された場合には、転送個数に応じて所定の時間が経過するまで待機した後、データを記憶部６に転送するようにしたので、転送個数に応じた最適な転送を行うことが可能になる。
【００３６】
次に、本発明の実施の形態について説明する。
図６は、本発明の情報処理装置の実施の形態の構成例を示す図である。この図に示すように、本発明の情報処理装置は、ＣＰＵ（Central Processing Unit）１０、制御装置２０、半導体記憶装置３０、および、バス４０によって構成されている。
【００３７】
ここで、ＣＰＵ１０は、半導体記憶装置３０に記憶されている各種プログラム等を実行することにより、装置の各部を制御するとともに、各種演算を実行する。
【００３８】
制御装置２０は、半導体記憶装置３０のバースト長の設定や、リフレッシュ等に関する制御を行う。
半導体記憶装置３０は、制御装置２０の制御に応じて、ＣＰＵ１０から供給されたデータを記憶するとともに、記憶したデータを読み出してＣＰＵ１０に供給する。
【００３９】
バス４０は、ＣＰＵ１０からのデータを半導体記憶装置３０に供給するとともに、半導体記憶装置３０からのデータをＣＰＵ１０に供給する。
図７は、図６に示す半導体記憶装置３０の詳細な構成例を示す図である。
【００４０】
この図に示すように、半導体記憶装置３０は、制御部３１、セル３２、行デコーダ３３、列デコーダ３４、ＳＡ（Sense Amplifier）３５、および、Ｉ／Ｏ（Input Output）回路３６によって構成されている。
【００４１】
制御部３１は、ＣＬＫ（Clock）信号、ＣＭＤ（Command）信号、ＡＤＤ（Address）信号、ＤＳ（Data Strobe）信号、および、ＤＡＴＡ信号を入力し、装置の各部に供給するとともに、書き込みの際にはＤＡＴＡを所定のタイミングで読み込む。また、読み出しの際には、ＤＡＴＡを所定のアドレスから読み出して出力する。
【００４２】
セル３２は、マトリクス状に配置された記憶素子群から構成されており、入力されたデータを記憶する。
行デコーダ３３は、行アドレスに基づいてセル３２の所定の行を指定する。
【００４３】
列デコーダ３４は、列アドレスに基づいてセル３２の所定の列を指定する。
ＳＡ３５は、セル３２から読み出された信号を所定のゲインで増幅し、ディジタルレベルに変換する。
【００４４】
Ｉ／Ｏ回路３６は、データの入出力に関する制御を行う。
図８は、図７に示す制御部３１の詳細な構成例を示す図である。
この図に示すように、制御部３１は、ＣＬＫ入力端子３１ａ、ＣＭＤ入力端子３１ｂ、ＡＤＤ入力端子３１ｃ、ＤＳ入力端子３１ｄ、ＤＡＴＡ入出力端子３１ｅ、ＣＬＫ入力回路３１ｆ、ＣＭＤ入力回路３１ｇ、ＡＤＤ入力回路３１ｈ、ＤＳ入力活性化判定回路３１ｉ、ＤＳ入力回路３１ｊ、ＤＡＴＡ入力回路３１ｋ、ＣＭＤデコーダ３１ｍ、および、バースト長判定回路３１ｎによって構成されている。
【００４５】
ここで、ＣＬＫ入力端子３１ａは、ＣＬＫ信号の入力を受ける。ＣＭＤ入力端子３１ｂは、ＣＭＤ信号の入力を受ける。ＡＤＤ入力端子３１ｃは、ＡＤＤ信号の入力を受ける。ＤＳ入力端子３１ｄは、ＤＳ信号の入力を受ける。ＤＡＴＡ入出力端子３１ｅは、ＤＡＴＡ信号の入力を受けるとともに、ＤＡＴＡ信号を出力する。
【００４６】
ＣＬＫ入力回路３１ｆは、バッファ等によって構成されており、ＣＬＫ入力端子３１ａから入力されたＣＬＫ信号をＣＭＤ入力回路３１ｇ、ＡＤＤ入力回路３１ｈ、および、ＤＳ入力活性化判定回路３１ｉに供給する。
【００４７】
ＣＭＤ入力回路３１ｇは、ＣＬＫ信号に同期して、ＣＭＤ入力端子３１ｂから入力されたＣＭＤ信号を取得し、ＣＭＤデコーダ３１ｍに供給する。
ＡＤＤ入力回路３１ｈは、ＣＬＫ信号に同期して、ＡＤＤ入力端子３１ｃから入力されたＡＤＤ信号を取得し、バースト長判定回路３１ｎに供給する。
【００４８】
ＤＳ入力活性化判定回路３１ｉは、ＣＭＤデコーダ３１ｍからＷＲ信号が出力された場合には、バースト長判定回路３１ｎによって判定されたバースト長（ＢＬ:Burst Length）に応じた所定のライトレイテンシだけ待機した後、ＤＳＥ（Data Strobe Enable）信号をアクティブにする。
【００４９】
ＤＳ入力回路３１ｊは、ＤＳ入力活性化判定回路３１ｉから供給されるＤＳＥ信号がアクティブになった場合には、ＤＳ入力端子３１ｄからＤＳ信号を入力し、ＤＡＴＡ入力回路３１ｋに供給する。
【００５０】
ＤＡＴＡ入力回路３１ｋは、ＤＳ入力回路３１ｊからＤＳ信号が供給された場合には、ＤＡＴＡ入出力端子３１ｅからデータを入力し、図７に示すＩ／Ｏ回路３６に供給する。
【００５１】
ＣＭＤデコーダ３１ｍは、ＣＭＤ入力回路３１ｇから入力されたＣＭＤ信号をデコードし、ＷＲ（Write）コマンドである場合にはＤＳ入力活性化判定回路３１ｉに供給し、バースト長を設定するコマンド（以下、バースト長設定コマンドと称す）である場合にはバースト長判定回路３１ｎに供給する。
【００５２】
バースト長判定回路３１ｎは、バースト長設定コマンドがＣＭＤデコーダ３１ｍから供給された場合にはＡＤＤ入力回路３１ｈから供給されるデータを参照してバースト長を判定し、ＤＳ入力活性化判定回路３１ｉに供給する。
【００５３】
図９は、図８に示すＤＳ入力活性化判定回路３１ｉの詳細な構成例を示す図である。この図に示すように、ＤＳ入力活性化判定回路３１ｉは、ＤＦＦ（Data Flip Flop）５０〜５６、ＮＯＲ素子５７〜６３、および、インバータ６４〜６６によって構成されている。
【００５４】
ＤＦＦ５０〜５６は、ＣＬＫ信号の立ち下がりエッジに同期して前段の回路からの出力信号を後段の回路に出力する。
図１０は、ＤＦＦ５０〜５６の構成例を示す図である。この図に示すように、ＤＦＦ５０〜５６は、インバータ８０〜８４およびＣＭＯＳ（Complementary Metal-Oxide Semiconductor）スイッチ８５，８６によって構成されている。
【００５５】
この図に示すように、インバータ８０は、ＣＬＫ信号を反転してＣＭＯＳスイッチ８５，８６に供給する。
ＣＭＯＳスイッチ８５は、クロック信号が“Ｈ”の状態になった場合には、ＯＮの状態になり、入力信号をインバータ８１に供給する。
【００５６】
ＣＭＯＳスイッチ８６は、クロック信号が“Ｌ”の状態になった場合には、ＯＮの状態になり、インバータ８１の出力をインバータ８３に供給する。
インバータ８１は、ＣＭＯＳスイッチ８５の出力を反転してＣＭＯＳスイッチ８６に供給する。
【００５７】
インバータ８２は、インバータ８１の出力を反転してインバータ８１の入力にフィードバックする。
インバータ８３は、ＣＭＯＳスイッチ８６の出力を反転して出力する。
【００５８】
インバータ８４は、インバータ８３の出力を反転してインバータ８３の入力にフィードバックする。
図９に戻って、ＮＯＲ素子５７は、ＤＦＦ５１の出力であるＮ２と、ＮＯＲ素子５８の出力であるＮ８の論理和を反転した結果であるＮ７をＮＯＲ素子６２に供給する。
【００５９】
ＮＯＲ素子５８は、ＮＯＲ素子５７の出力であるＮ７と、ＤＦＦ５５の出力であるＮ６との論理和を反転した結果をＮ８としてＮＯＲ素子５７に供給する。
ＮＯＲ素子５９は、ＤＦＦ５２の出力であるＮ３と、ＮＯＲ素子６０の出力であるＮ１０の論理和を反転した結果をＮ９として出力する。
【００６０】
ＮＯＲ素子６０は、ＮＯＲ素子５９の出力であるＮ９と、ＤＦＦ５４の出力であるＮ５の論理和を反転した結果をＮ１０としてＮＯＲ素子５９に供給する。
ＮＯＲ素子６１は、ＮＯＲ素子５９の出力であるＮ９と、インバータ６４の出力の論理和を反転した結果をＮ１１としてＮＯＲ素子６３に供給する。
【００６１】
ＮＯＲ素子６２は、ＮＯＲ素子５７の出力であるＮ７と、インバータ６５の出力の論理和を反転した結果をＮ１２としてＮＯＲ素子６３に供給する。
ＮＯＲ素子６３は、ＮＯＲ素子６１の出力であるＮ１１と、ＮＯＲ素子６２の出力であるＮ１２の論理和を反転した結果を出力する。
【００６２】
インバータ６６は、ＮＯＲ素子６３の出力を反転した結果を、ＤＳＥ信号としてＤＳ入力回路３１ｊに供給する。
次に、以上の実施の形態の動作について説明する。
【００６３】
図６に示す情報処理装置が起動されると、制御装置２０は、半導体記憶装置３０に対してバースト長設定コマンドを供給し、バースト長の設定を行う。
例えば、バースト長を“２”に設定する場合には、制御装置２０は、半導体記憶装置３０のＣＭＤ入力端子３１ｂに対してバースト長設定コマンドを供給する。
【００６４】
ＣＭＤデコーダ３１ｍは、ＣＭＤ入力回路３１ｇを介してバースト長設定コマンドを取得し、バースト長の設定が要求されていることを検知する。
続いて、制御装置２０は、設定しようとするバースト長である“２”を示すデータを、ＡＤＤ入力端子３１ｃに供給する。
【００６５】
バースト長判定回路３１ｎは、このデータをＡＤＤ入力回路３１ｈを介して入力し、バースト長が“２”であることを判定し、ＢＬ＝２であることをＤＳ入力活性化判定回路３１ｉに通知する。また、ＣＭＤデコーダ３１ｍは、バースト長が“２”になるようにＩ／Ｏ回路３６を設定する。
【００６６】
以上の動作により、バースト長の設定が終了する。
次に、図１１を参照し、以上のようにしてバースト長が“２”に設定された場合におけるデータの書き込み動作について説明する。
【００６７】
図１１（Ａ）に示すＣＬＫ信号の入力が開始され、図に示す第０番目の立ち上がりエッジにおいて、ＷＲコマンド（図１１（Ｂ）参照）がＣＭＤ入力端子３１ｂから入力されると、ＣＭＤ入力回路３１ｇは、このＷＲコマンドをＣＭＤデコーダ３１ｍに供給する。
【００６８】
ＣＭＤデコーダ３１ｍは、供給されたコマンドをデコードすることにより、ＷＲコマンドが供給されたことを検知し、ＤＳ入力活性化判定回路３１ｉにＷＲ信号を供給する（図１１（Ｃ）参照）。
【００６９】
ＷＲ信号が供給されると、ＤＳ入力活性化判定回路３１ｉのＤＦＦ５０〜５６は、ＷＲ信号をＣＬＫ信号の立ち下がりエッジに同期してラッチし、後段の回路に順次出力する。その結果、ＤＦＦ５０〜５６の出力であるＮ１〜Ｎ６は、ＷＲ信号が１クロック周期ずつ順次遅延された信号となる（図１１（Ｄ）〜（Ｉ）参照）。
【００７０】
ところで、バースト長としては“２”が設定されているので、図９に示すＢＬ２信号は“Ｈ”の状態に、また、ＢＬ４信号は“Ｌ”の状態になっている。従って、インバータ６４の出力は“Ｌ”であり、インバータ６５の出力は“Ｈ”であるので、ＮＯＲ素子６１の出力のみがＮＯＲ素子６３に供給される。即ち、バースト長が“２”に設定されている場合には、ＮＯＲ素子５９，６０，６１が選択され、これらによって生成される信号がＤＳＥ信号として出力される。
【００７１】
詳細には、ＮＯＲ素子５９の出力であるＮ９は、ＤＦＦ５２の出力であるＮ３が“Ｈ”の状態になった場合に“Ｌ”の状態になり（図１１（Ｊ）参照）、その結果、ＮＯＲ素子６０の出力であるＮ１０およびＮＯＲ素子６１の出力であるＮ１１も“Ｈ”の状態になる（図１１（Ｋ），（Ｌ）参照）。
【００７２】
ＮＯＲ素子６１の出力であるＮ１１が“Ｈ”の状態になると、ＮＯＲ素子６３の出力は“Ｌ”の状態になり、その結果、インバータ６６の出力であるＤＳＥ信号は“Ｈ”の状態になる（図１１（Ｍ）参照）。
【００７３】
ＤＳＥ信号が“Ｈ”の状態になると、ＤＳ入力回路３１ｊは、図１１（Ｎ）に示すように、ＤＳ入力端子３１ｄからＤＳ信号を入力し、ＤＡＴＡ入力回路３１ｋに供給する。
【００７４】
ＤＡＴＡ入力回路３１ｋは、図１１（Ｏ）に示すようにＤＡＴＡ入出力端子３１ｅからＤＡＴＡを入力し、Ｉ／Ｏ回路３６に供給する。なお、Ｉ／Ｏ回路３６に供給されたＤＡＴＡは、次にＷＲ信号が供給された際に、セル３２に書き込まれることになる。
【００７５】
続いて、ＤＦＦ５４の出力であるＮ５が“Ｈ”の状態になると（図１１（Ｈ）参照）、ＮＯＲ素子６０の出力であるＮ１０が“Ｌ”の状態になる（図１１（Ｋ）参照）。Ｎ１０が“Ｌ”の状態になると、ＮＯＲ素子５９の出力であるＮ９は“Ｈ”の状態になる（図１１（Ｊ）参照）。
【００７６】
Ｎ９が“Ｈ”の状態になると、ＮＯＲ素子６１の出力であるＮ１１は“Ｌ”の状態になり（図１１（Ｌ））、その結果、ＤＳＥ信号は“Ｌ”の状態になる（図１１（Ｍ）参照）。
【００７７】
ＤＳＥ信号が“Ｌ”の状態になると、ＤＳ入力回路３１ｊからのＤＳ信号の入力が完了することになる。
以上の動作により、バースト長が“２”に設定された場合には、ライトレイテンシは“３”に設定され、転送動作が実行されることになる。
【００７８】
次に、図１２を参照して、バースト長が“４”に設定された場合について説明する。
図６に示す情報処理装置が起動されると、制御装置２０は、バースト長を“４”に設定するコマンドを半導体記憶装置３０のＣＭＤ入力端子３１ｂに対して供給する。
【００７９】
ＣＭＤデコーダ３１ｍは、ＣＭＤ入力回路３１ｇを介してバースト長設定コマンドを取得し、バースト長の設定が要求されていることを検知する。
続いて、制御装置２０は、設定しようとするバースト長である“４”を示すデータを、ＡＤＤ入力端子３１ｃに供給する。
【００８０】
バースト長判定回路３１ｎは、このデータをＡＤＤ入力回路３１ｈを介して入力し、バースト長が“４”であることを判定し、ＢＬ＝４であることをＤＳ入力活性化判定回路３１ｉに通知する。また、ＣＭＤデコーダ３１ｍは、バースト長が“４”になるようにＩ／Ｏ回路３６を設定する。
【００８１】
以上の動作により、バースト長の設定が終了する。
次に、図１２を参照して、バースト長が“４”である場合におけるデータの書き込み動作について説明する。
【００８２】
図１２（Ａ）に示すＣＬＫ信号の入力が開始され、図に示す第０番目の立ち上がりエッジにおいて、ＷＲコマンド（図１２（Ｂ）参照）がＣＭＤ入力端子３１ｂから入力されると、ＣＭＤ入力回路３１ｇは、このＷＲコマンドをＣＭＤデコーダ３１ｍに供給する。
【００８３】
ＣＭＤデコーダ３１ｍは、供給されたコマンドをデコードすることにより、ＷＲコマンドが供給されたことを検知し、ＤＳ入力活性化判定回路３１ｉにＷＲ信号を供給する（図１２（Ｃ）参照）。
【００８４】
ＷＲ信号が供給されると、ＤＳ入力活性化判定回路３１ｉのＤＦＦ５０〜５６は、ＷＲ信号をＣＬＫ信号の立ち下がりエッジに同期してラッチし、後段の回路に順次出力する。その結果、ＤＦＦ５０〜５６の出力であるＮ１〜Ｎ６は、ＷＲ信号が１クロック周期ずつ順次遅延された信号となる（図１２（Ｄ）〜（Ｉ）参照）。
【００８５】
ところで、バースト長としては“４”が設定されているので、図９に示すＢＬ２信号は“Ｌ”の状態に、また、ＢＬ４信号は“Ｈ”の状態になっている。従って、インバータ６４の出力は“Ｈ”であり、インバータ６５の出力は“Ｌ”であるので、ＮＯＲ素子６２の出力のみがＮＯＲ素子６３に供給される。即ち、バースト長が“４”に設定されている場合には、ＮＯＲ素子５７，５８，６２が選択され、これらによって生成される信号がＤＳＥ信号として出力される。
【００８６】
詳細には、ＮＯＲ素子５７の出力であるＮ７は、ＤＦＦ５１の出力であるＮ２が“Ｈ”の状態になった場合に“Ｌ”の状態になり（図１２（Ｊ）参照）、その結果、ＮＯＲ素子５８の出力であるＮ８およびＮＯＲ素子６２の出力であるＮ１２も“Ｈ”の状態になる（図１２（Ｋ），（Ｌ）参照）。
【００８７】
ＮＯＲ素子６２の出力であるＮ１２が“Ｈ”の状態になると、ＮＯＲ素子６３の出力は“Ｌ”の状態になり、その結果、インバータ６６の出力であるＤＳＥ信号は“Ｈ”の状態になる（図１２（Ｍ）参照）。
【００８８】
ＤＳＥ信号が“Ｈ”の状態になると、ＤＳ入力回路３１ｊは、図１２（Ｎ）に示すように、ＤＳ入力端子３１ｄからＤＳ信号を入力し、ＤＡＴＡ入力回路３１ｋに供給する。
【００８９】
ＤＡＴＡ入力回路３１ｋは、図１２（Ｏ）に示すようにＤＡＴＡ入出力端子３１ｅから４つのＤＡＴＡを入力し、Ｉ／Ｏ回路３６に供給する。なお、Ｉ／Ｏ回路３６に供給されたＤＡＴＡは、次にＷＲ信号が供給された際に、セル３２に書き込まれることになる。
【００９０】
続いて、ＤＦＦ５５の出力であるＮ６が“Ｈ”の状態になると（図１２（Ｈ）参照）、ＮＯＲ素子５８の出力であるＮ８が“Ｌ”の状態になる（図１２（Ｋ）参照）。Ｎ８が“Ｌ”の状態になると、ＮＯＲ素子５７の出力であるＮ７は“Ｈ”の状態になる（図１２（Ｊ）参照）。
【００９１】
Ｎ７が“Ｈ”の状態になると、ＮＯＲ素子６２の出力であるＮ１２は“Ｌ”の状態になり（図１２（Ｌ））、その結果、ＤＳＥ信号は“Ｌ”の状態になる（図１２（Ｍ）参照）。
【００９２】
ＤＳＥ信号が“Ｌ”の状態になると、ＤＳ入力回路３１ｊからのＤＳ信号の入力が完了することになる。
以上の動作により、バースト長が“４”に設定された場合には、ライトレイテンシは“２”に設定され、転送動作が実行されることになる。
【００９３】
次に、図１３を参照し、バースト長が“２”である場合に、ＷＲコマンドが連続して入力されたときの動作について説明する。
最初のＷＲコマンドが入力されると、前述の場合と同様の動作が実行され、Ｄ１１，Ｄ１２が転送される。
【００９４】
転送が終了すると、ＤＦＦ５４の出力であるＮ５が“Ｌ”の状態になるが、ＤＦＦ５２の出力であるＮ３がほぼ同時に“Ｈ”の状態になるため、ＤＳＥ信号は“Ｈ”の状態を保持する。その結果、ＤＳＥがリセットされることなく、Ｄ２１，Ｄ２２が連続して入力されることになる。
【００９５】
従って、ＷＲコマンドが連続して入力された場合には、データの入力が連続して実行されることになる。
次に、図１４を参照し、バースト長が“４”である場合に、ＷＲコマンドが連続して入力されたときの動作について説明する。
【００９６】
最初のＷＲコマンドが入力されると、前述の場合と同様の動作が実行され、Ｄ１１〜Ｄ１４が転送される。
転送が終了すると、ＤＦＦ５５の出力であるＮ６が“Ｌ”の状態になるが、ＤＦＦ５１の出力であるＮ２がほぼ同時に“Ｈ”の状態になるため、ＤＳＥ信号は“Ｈ”の状態を保持する。その結果、ＤＳＥがリセットされることなく、Ｄ２１〜Ｄ２４が連続して入力されることになる。
【００９７】
以上に説明したように、本発明の実施の形態によれば、バースト長に応じてライトレイテンシが設定されるようにしたので、バースト長に応じた最適なレイテンシにより、データを効率よく転送することが可能になる。
【００９８】
なお、以上の実施の形態では、バースト長が“２”の場合と“４”の場合について説明したが、これ以外の場合でも本発明を適用することが可能であることはいうまでもない。
【００９９】
また、以上の実施の形態では、バースト長に応じてライトレイテンシを設定するようにしたが、例えば、バースト長に拠らない一定の値と、バースト長に応じて決定される値とを加算してライトレイテンシを算出するようにしてもよい。即ち、ライトレイテンシは、バースト長のみならず、読み出しのアクセス時間にも依存するため、その部分を固定した時間とし、この固定時間に対してバースト長に応じて変化する時間を加算するようにしてもよい。そのような方法によれば、簡易にライトレイテンシを算出することが可能になる。
【０１００】
更に、以上の実施の形態では、図９に示す回路により、バースト長に応じたライトレイテンシを生成するようにしたが、このような方法は一例であり、本発明がこのような場合のみに限定されるものではないことはいうまでもない。例えば、他の実施の形態としては、バースト長とライトレイテンシとを対応付けた変換テーブルを準備し、この変換テーブルを用いてバースト長に応じたライトレイテンシを選択することも可能である。
【０１０１】
【発明の効果】
以上説明したように本発明では、１回のアドレス指定により複数のデータを連続的に転送するバーストモードを有する半導体記憶装置において、データをバーストモードで転送する転送手段と、バーストモードで転送される複数のデータの個数を設定する転送個数設定手段と、書き込みコマンドの入力を受ける書き込みコマンド入力手段と、書き込みコマンドが入力されてから経過した時間を計時する計時手段と、転送個数設定手段によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する書き込み開始時間設定手段と、を設けるようにしたので、データの転送を効率的に行うことが可能になる。
【０１０２】
また、１回のアドレス指定により複数のデータをまとめて連続的に転送するバーストモードを有する半導体記憶装置を有する情報処理装置において、半導体記憶装置は、バーストモードで転送される複数のデータの個数を設定する転送個数設定手段と、書き込みコマンドの入力を受ける書き込みコマンド入力手段と、書き込みコマンドが入力されてから経過した時間を計時する計時手段と、転送個数設定手段によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する書き込み開始時間設定手段と、を有し、転送個数設定手段に対して所定のコマンドを与え、複数のデータの個数を指定する転送個数指定手段を設けるようにしたので、情報処理装置の処理速度を向上させることが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】バースト長が“２”であり、ライトレイテンシが“３”である場合における書き込み動作を説明するタイミングチャートである。
【図３】バースト長が“２”であり、ライトレイテンシが“４”である場合における書き込み動作を説明するタイミングチャートである。
【図４】バースト長が“４”であり、ライトレイテンシが“２”である場合における書き込み動作を説明するタイミングチャートである。
【図５】バースト長が“２”であり、ライトレイテンシが“２”である場合における書き込み動作を説明するタイミングチャートである。
【図６】本発明の実施の形態の構成例を示す図である。
【図７】図６に示す半導体記憶装置の構成例を示す図である。
【図８】図７に示す制御部の構成例を示す図である。
【図９】図８に示すＤＳ入力活性化判定回路の構成例を示す図である。
【図１０】図９に示すＤＦＦの詳細な構成例を示す図である。
【図１１】バースト長が“２”である場合における図６に示す実施の形態の動作について説明するタイミングチャートである。
【図１２】バースト長が“４”である場合における図６に示す実施の形態の動作について説明するタイミングチャートである。
【図１３】バースト長が“２”である場合においてＷＲコマンドが連続して入力された場合における図６に示す実施の形態の動作について説明するタイミングチャートである。
【図１４】バースト長が“４”である場合においてＷＲコマンドが連続して入力された場合における図６に示す実施の形態の動作について説明するタイミングチャートである。
【図１５】従来における半導体記憶装置において、ライトレイテンシを設定しない場合における転送動作の一例を説明するタイミングチャートである。
【図１６】従来における半導体記憶装置において、ライトレイテンシを設定した場合における転送動作の一例を説明するタイミングチャートである。
【符号の説明】
１ 転送手段
２ 転送個数設定手段
３ 書き込みコマンド入力手段
４ 計時手段
５ 書き込み開始時間設定手段
６ 記憶部
１０ ＣＰＵ
２０ 制御装置
３０ 半導体記憶装置
３１ 制御部
３１ａ ＣＬＫ入力端子
３１ｂ ＣＭＤ入力端子
３１ｃ ＡＤＤ入力端子
３１ｄ ＤＳ入力端子
３１ｅ ＤＡＴＡ入出力端子
３１ｆ ＣＬＫ入力回路
３１ｇ ＣＭＤ入力回路
３１ｈ ＡＤＤ入力回路
３１ｉ ＤＳ入力活性化判定回路
３１ｊ ＤＳ入力回路
３１ｋ ＤＡＴＡ入力回路
３１ｍ ＣＭＤデコーダ
３１ｎ バースト長判定回路
３２ セル
３３ 行デコーダ
３４ 列デコーダ
３５ ＳＡ
３６ Ｉ／Ｏ回路
４０ バス
Claims (6)
- １回のアドレス指定により複数のデータを連続的に転送するバーストモードを有する半導体記憶装置において、
データを前記バーストモードで転送する転送手段と、
前記バーストモードで転送される前記複数のデータの個数を設定する転送個数設定手段と、
書き込みコマンドの入力を受ける書き込みコマンド入力手段と、
前記書き込みコマンドが入力されてから経過した時間を計時する計時手段と、
前記転送個数設定手段によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する書き込み開始時間設定手段と、
を有することを特徴とする半導体記憶装置。 - 書き込みの対象となるデータが入力されるデータ入力端子は、読み出されたデータが出力されるデータ出力端子と共用されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記書き込み開始時間設定時間は、データの個数とは無関係に定められた所定の時間と、データの個数に応じて決まる時間とに応じて書き込み開始時間を決定することを特徴とする請求項１記載の半導体記憶装置。
- 前記転送個数設定手段は、外部から与えられたコマンドに応じて転送個数を設定することを特徴とする請求項１記載の半導体記憶装置。
- 前記計時手段は、外部から与えられたクロック信号に応じて時間を計時することを特徴とする請求項１記載の半導体記憶装置。
- １回のアドレス指定により複数のデータをまとめて連続的に転送するバーストモードを有する半導体記憶装置を有する情報処理装置において、
前記半導体記憶装置は、
前記バーストモードで転送される前記複数のデータの個数を設定する転送個数設定手段と、
書き込みコマンドの入力を受ける書き込みコマンド入力手段と、
前記書き込みコマンドが入力されてから経過した時間を計時する計時手段と、
前記転送個数設定手段によって設定されたデータの個数に応じてデータの書き込みを開始するまでの時間を設定する書き込み開始時間設定手段と、を有し、
前記転送個数設定手段に対して所定のコマンドを与え、前記複数のデータの個数を指定する転送個数指定手段を有することを特徴とする情報処理装置。
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