JP4827399B2 - 半導体記憶装置 - Google Patents
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Description
・クロック周波数133MHzのSDR(単一データレート)、
・バースト長(連続出力されるデータのワード長)は8、16ビット(1ワード)パラレル、
・CASレイテンシ(リードコマンドが入力されてから最初の有効データが出力されるまでのクロック数)は3、
・8ワードバースト転送に必要な時間は120ns、
とされる。
・クロック周波数133MHzのSDR(単一データレート)、
・バースト長は8、16ビット(1ワード)パラレル、
・リードレイテンシ(RL)は7、
・8ワードバースト転送に必要な時間は112.5ns、
とされる。なお、このMSRAMにおいて、チップセレクト信号/CS(ロウアクティブ)がハイレベルからロウレベルへ遷移する瞬間、内部リフレッシュとぶつかったときに、WAIT信号を活性状態として出力する。なお、MSRAMにおいて、プリチャージは自動で行われる。
本発明に係る半導体記憶装置は、セルアレイのリード又はライトのアクセスコマンドを入力し、前記アクセスコマンドに対応するデータ信号の出力又は入力が行われるまでの間に、さらに少なくとも1つのアクセスコマンドを受け付け、複数のアクセスコマンドをパイプライン処理する構成とされる。
本発明のさらに他のアスペクトに係る半導体記憶装置は、リード要求とリードアドレスを受け付けたサイクルの次のサイクルで、前記リード要求に対応する読み出しデータ信号をデータ端子より出力するように制御する回路を備えている。本発明において、ライト要求とライトアドレスを受け付けたサイクルの次のサイクルで前記ライト要求に対応する書き込みデータ信号を受け付ける構成としてもよい。本発明に係る半導体記憶装置は、リード/ライトアクセスのパイプライン機能を備えた半導体記憶装置であって、先に受け付けたリード要求に対応する読み出しデータ信号がデータ端子より出力されるサイクルと重なるように、ライト要求とライトアドレスを受け付け、前記ライト要求に対応する書き込みデータは、前記読み出しデータが前記データ端子より出力された後に、前記データ端子より受け付けるように制御する回路を備えている。
本発明に係る半導体記憶装置は、ライト要求とライトアドレスを受け付けたサイクルの次のサイクルで前記ライト要求に対応する書き込みデータ信号を受け付け、前記書き込みデータ信号が前記データ端子より入力されるサイクルと重なるように、リード要求とリードアドレスを受け付け、前記リード要求に対応する読み出しデータは、前記書き込みデータが、前記データ端子より入力された後に、前記データ端子より出力するように制御する回路を備えた構成としてもよい。
さらに本発明によれば、データの入力と出力を共有する入出力端子を備えた半導体記憶装置において、リード/ライトの交互のパイプライン動作を可能としており、高速データ転送等に対応可能としている。
さらにまた、本発明によれば、リード要求を受けたサイクルの次のサイクルで読み出しデータを出力する構成としたことにより、みかけ上のレイテンシを特段に短縮している。
101 レジスタ
102 リード/ライトタイミング制御回路
103 マルチプレクサ
104 レジスタ
105 トライステートバッファ
106 シリアルパラレル変換回路
107 レジスタ
108 パラレルシリアル変換回路
109 レジスタ
110 データレジスタ
111 データバス
112 ローカルデータバス
113 アドレス線
114 データ線
115 A/D切替え信号
116 R/W切替え信号
117 内部アドレス信号
118 コア制御信号
120 アドレスラッチ回路
121、122 ライトラッチ回路(ライトアドレスラッチ回路)
123 スイッチ
124 リードラッチ回路(リードアドレスラッチ回路)
126、127、137 切替スイッチ
128 アドレスバッファ
129 R/Wコントロール・タイミングコントロール回路
130 データラッチ回路
131、132 入力ラッチ回路
133 スイッチ
134 出力ラッチ回路
135、136 スイッチ
137 切替スイッチ
138 インバータ
139 入力バッファ
140 出力バッファ
141 制御信号生成回路(SRラッチ)
201 リフレッシュアドレス発生回路
202、203、204、205 レジスタ
206 マルチプレクサ
301、302、305、306 スイッチ
303、304、307、308、309、310 インバータ
Claims (2)
- アドレス信号を入力するアドレス端子、
データ信号の入力及び出力を行うデータ入出力端子と、
複数のメモリセルを有し、前記アドレス端子からのアドレス信号で選択されたメモリセルからのデータ信号の読み出しと、選択されたメモリセルへのデータ信号の書き込みと、が行われるセルアレイと、
前記データ入出力端子からの書き込みデータを保持する入力ラッチ回路と、
前記セルアレイからの読み出しデータを保持する出力ラッチ回路と、
ライトアドレスを保持するアドレスラッチ回路と、
を備え、
前記データ入出力端子より読み出しデータが出力されるサイクルの1つ前のサイクルでリードアドレスを取り込み、前記セルアレイからの読み出しデータが、前記出力ラッチ回路に取り込まれ、前記出力ラッチ回路に保持された前記読み出しデータが、前記サイクルで、前記データ入出力端子より出力されるときに、ライトアドレス及びライトコマンドが入力された場合に、前記ライトアドレスは、前記アドレスラッチ回路にラッチされ、
前記サイクルの次のサイクルで、前記データ入出力端子には、前記ライトコマンドに対応する書き込みデータが供給されて、前記入力レジスタに保持され、
さらに、次のライトコマンドの入力を受けて、前記入力レジスタに保持された書き込みデータが、前記セルアレイに書き込まれ、
チップ選択信号と書き込みイネーブル信号とがともに活性化されたとき、活性状態の信号を生成し、前記書き込みイネーブル信号が非活性状態のとき、前記チップ選択信号の非活性化を受けて非活性状態の制御信号を生成する回路を備え、
前記データ入出力端子に入力が接続された入力バッファと、
前記データ入出力端子に出力が接続されたトライステート出力バッファと、
最初のライトイネーブル信号の活性化を受けて初段に書き込まれ、次のライトイネーブル信号の活性化を受けて次の段のラッチ回路の書き込みデータをラッチする2段構成のデータ入力ラッチ回路と、
データ出力ラッチ回路と、
第1及び第2のスイッチと、
切替スイッチと、
を少なくとも備え、
前記第1のスイッチは、前記入力バッファの出力と前記データ入力ラッチ回路の入力間に接続され、前記制御信号が活性状態、非活性状態のときそれぞれオフ、オンし、
前記第2のスイッチは、前記出力バッファの入力と前記データ出力ラッチ回路の出力間に接続され、前記制御信号が活性状態、非活性状態のときそれぞれオン、オフし、
前記切替スイッチは、前記制御信号が活性状態、非活性状態のとき、それぞれ、前記データ入力ラッチ回路の出力と、前記データ出力ラッチ回路の入力を、入出力バスに接続する、ことを特徴とする半導体記憶装置。 - ライトアドレスをラッチする2段構成のライトラッチ回路と、
リードアドレスをラッチするリードラッチ回路と、
を含むアドレスラッチ回路と、
第2、第3の切替スイッチと、
前記第2の切替スイッチは、アドレスバッファの出力と前記アドレスラッチ回路の入力端間に接続され、前記制御信号が活性状態、非活性状態のとき、前記アドレスバッファの出力を、前記ライトラッチ回路、前記リードラッチ回路にそれぞれ接続し、
前記第3の切替スイッチは、前記制御信号が活性状態、非活性状態のとき、それぞれ、前記ライトラッチ回路、前記リードラッチ回路の出力を、内部アドレスとして、アドレスデコーダに出力する、ことを特徴とする請求項1記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004312281A JP4827399B2 (ja) | 2004-05-26 | 2004-10-27 | 半導体記憶装置 |
US11/136,484 US7447109B2 (en) | 2004-05-26 | 2005-05-25 | Semiconductor storage device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004156470 | 2004-05-26 | ||
JP2004156470 | 2004-05-26 | ||
JP2004312281A JP4827399B2 (ja) | 2004-05-26 | 2004-10-27 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006012374A JP2006012374A (ja) | 2006-01-12 |
JP4827399B2 true JP4827399B2 (ja) | 2011-11-30 |
Family
ID=35425015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004312281A Expired - Fee Related JP4827399B2 (ja) | 2004-05-26 | 2004-10-27 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7447109B2 (ja) |
JP (1) | JP4827399B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4234126B2 (ja) | 2005-09-28 | 2009-03-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | メモリ、メモリ・アクセス制御方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2004
- 2004-10-27 JP JP2004312281A patent/JP4827399B2/ja not_active Expired - Fee Related
-
2005
- 2005-05-25 US US11/136,484 patent/US7447109B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20050265086A1 (en) | 2005-12-01 |
JP2006012374A (ja) | 2006-01-12 |
US7447109B2 (en) | 2008-11-04 |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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