JP2003157676A

JP2003157676A - 半導体記憶装置

Info

Publication number: JP2003157676A
Application number: JP2001357936A
Authority: JP
Inventors: Masahiko Nishiyama; 雅彦西山; Kinya Mitsumoto; 欽哉光本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-22
Filing date: 2001-11-22
Publication date: 2003-05-30

Abstract

(57)【要約】【課題】読出しアドレスのうちメモリセルアレイのウ
ェイを選択する下位ビットが遅れて入力されるレイトセ
レクト方式を採用した半導体記憶装置において、アクセ
ス速度のさらなる向上を図ることにある。【解決手段】複数のウェイから読出された複数の読出
しデータと、レイトセレクト方式のためにＷＤレジスタ
４１に保持されている書込みデータとの何れかをそれぞ
れ選択する複数のデータセレクタ３１，３２と、これら
データセレクタ３１，３２の複数の出力のうちリードサ
イクル時に入力されたウェイ選択信号ＳＡＳにより指定
されるウェイのデータを選択して出力側に通過させるウ
ェイセレクタ３５とを設け、リードサイクル時に入力さ
れた読出しアドレスＳＡとＷＡレジスタ１３に保持され
ている書込みアドレスの対応ビットとが一致する場合
に、ＷＡレジスタ１３の書込みアドレスＳＡにより指定
されるウェイ側のデータセレクタに、保持されていた書
込みデータ側を選択させる信号を生成する論理回路３０
とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
の高速化技術に関し、例えばレイトライト方式のシンク
ロナスＳＲＡＭに適用して特に有用な技術に関する。

【０００２】

【従来の技術】メモリセルアレイを、互いに独立したデ
ータの入出力が可能な２個や４個のウェイに分割し、デ
ータ読出し時に全てのウェイにおいてアドレスの上位数
ビットに該当するメモリセルを選択するとともに、アド
レス信号の残りの下位ビットをウェイ選択信号として１
つのウェイを選択することで、データの読出しを高速に
行なえるようにしたマルチウェイ方式の半導体メモリが
公知である。

【０００３】本発明者らは、このようなマルチウェイ方
式を採用したシンクロナスＳＲＡＭにおいて、ウェイ選
択信号にあたる読出しアドレスの下位ビットの入力を、
読出しアドレスの上位ビットの入力よりも１サイクル遅
らせてデータの読出しを行なうレイトセレクト方式につ
いて検討した。

【０００４】このようなレイトセレクト方式によれば、
データ読出し時にアドレスの上位ビットが先に決定さ
れ、下位１ビットが遅れて決定されるような特殊なシス
テムに組み込んだ場合に、より高速にデータの読出しが
可能になるという利点がある。

【０００５】図３は、本発明者らが発明前に検討したレ
イトセレクト方式のシンクロナスＳＲＡＭの内部構成を
示す回路図、図４はこのシンクロナスＳＲＡＭの動作を
説明するタイムチャートである。図３において、ＳＡは
メモリセルを選択する上位１８ビットのアドレス信号、
ＳＡＳはアドレス信号の下位１ビットを表わすウェイ選
択信号、ＳＷＥは読出し又は書込みを示すＲ／Ｗ制御信
号、ＣＬＫはクロック信号、ＤＱは３６ビットの入出力
データ、２０は２ウェイ方式のメモリセルアレイ、１１
は読出しアドレスや書込みアドレスアを取り込むアドレ
ス入力回路、１２はＲ／Ｗ制御信号ＳＷＥを取り込むコ
マンド入力回路である。また、６７と６８は０番ウェイ
と１番ウェイの各読出しデータをそれぞれクロックＣＬ
Ｋに同期させて出力する出力レジスタ、６９は１サイク
ル遅れて入力されるウェイ選択信号ＳＡＳに応じて何れ
かのウェイの読出しデータを選択するセレクタである。

【０００６】このようなＳＲＡＭによれば、図４の第３
と第４サイクルに示されるように、データ読出しの場合
には、先ず、上位１８ビットのアドレスＳＡが入力さ
れ、それによりメモリセルアレイ２０の２つのウェイで
１個ずつメモリセルが選択されて各読出しデータが読み
出され、出力レジスタ６７，６８においてクロックＣＬ
Ｋに同期して出力される。そして、次のサイクルに入力
されたウェイ選択信号ＳＡＳによりウェイセレクタ６９
においてウェイの選択が行なわれて指定アドレスの読出
しデータが出力されるようになっている。

【０００７】また、図３において、４１は書込みデータ
を一時的にラッチするＷＤレジスタ、１３は書込みアド
レスを一時的にラッチするＷＡレジスタ、６１，６２は
データ読出しの場合に読出しアドレスとＷＡレジスタに
ラッチされている書込みアドレスとの比較を行なう比較
器、６５は比較器６２の結果信号を１クロック遅らせて
出力するマッチレジスタ、７０はウェイ選択信号ＳＡＳ
を合わせた全ビットのアドレス比較の結果によりメモリ
セルアレイ２０の読出しデータかＷＤレジスタ４１にラ
ッチされた書込みデータの何れかを選択して出力バッフ
ァ７１に出力するデータセレクタである。

【０００８】レイトセレクト方式のＳＲＡＭにおいて
は、ウェイ選択信号ＳＡＳの遅れに伴い読出しデータの
出力も遅れるため、書込みデータを早いタイミングに入
力するとデータの入出力ピンにおいて書込みデータと読
出しデータとが衝突する恐れがある。そこで、図４の第
１と第２サイクルの示されるように、書込みアドレス
「Ａ１，“０”」、「Ａ２，“１”」よりも書込みデー
タ「Ｄ１」、「Ｄ２」の入力を遅らせるとともに、書込
みアドレスおよび書込みデータを上記ＷＡレジスタ１３
とＷＤレジスタ４１にラッチして、次のライトサイクル
の始めにメモリセルアレイ２０への書き込みを行なうと
云ったタイミング制御を行う必要がある。このような書
込み方式のことをレイトライト方式と呼ぶ。

【０００９】また、レイトライト方式を採用した場合、
ライトサイクルの最後に入力された書込みデータはＷＤ
レジスタ４１にラッチされ、メモリセルアレイ２０へは
未だ書き込まれていないので、この状態で当該アドレス
への読出し要求があった場合には、メモリセルアレイ２
０の読出しデータではなくＷＤレジスタ４１にラッチさ
れているデータを出力する必要がある。そのため、比較
器６１，６２で読出しアドレスとＷＡレジスタ１３にラ
ッチされている書込みアドレスとの比較を行ない、例え
ば図４の第５サイクルに示されるように、両者が一致し
ている場合には、メモリセルアレイ２０から読み出した
データ「ＱＭ２０，ＱＭ２１」ではなく、ＷＤレジスタ
４１にラッチされているデータ「ＱＤ２」が出力される
ように、データセレクタ７０において選択処理がなされ
る。

【００１０】

【発明が解決しようとする課題】図３のＳＲＡＭにおい
ては、データ読出しの際に最大の遅延を及ぼすクリティ
カルパスは、図中の点線矢印で示されるパスとなる。す
なわち、クロックＣＬＫに同期してウェイ選択信号ＳＡ
Ｓを取り込んでから、ウェイ選択信号ＳＡＳが比較器６
１とＡＮＤ回路６３を通過してセレクタ７０に入力さ
れ、選択されたデータがセレクタ７０と出力バッファ７
１を経て出力されるパスである。近年、半導体モジュー
ルの動作スピードは著しく高速になっており、それに伴
ってＳＲＡＭ等においてもアクセス速度のさらなる向上
が望まれている。

【００１１】この発明の目的は、レイトセレクトおよび
レイトライト方式を採用した半導体記憶装置においてア
クセス速度のさらなる向上を図ることにある。この発明
の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述および添附図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、レイトセレクトおよびレイトラ
イト方式が採用された半導体記憶装置において、複数の
ウェイから読出された複数の読出しデータと、レイトラ
イト方式のために保持されていた書込みデータとの何れ
かをそれぞれ選択する複数のデータセレクタと、当該複
数のデータセレクタの複数の出力のうちリードサイクル
時に入力されるウェイ選択ビットにより指定されたウェ
イに対応するデータを選択して出力側に通過させるウェ
イセレクタとを設け、リードサイクル時に入力される読
出しアドレスのアドレスビットとレイトライト方式のた
め保持されていた書込みアドレスの対応ビットとが一致
する場合に、レイトライト方式のため保持されていた書
込みアドレスにより指定されるウェイ側の上記データセ
レクタに、保持されていた書込みデータを選択させる信
号を生成する論理回路とを備えた構成である。上記した
手段によれば、データ読出しにかかる遅延時間が短縮さ
れるようになる。

【００１３】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明の半導体記憶装
置の実施例であるシンクロナスＳＲＡＭの構成を示す回
路図である。この図において、ＳＡは読出しアドレスや
書込みアドレスのうち全ウェイ共通にメモリセルを選択
する上位１８ビット（アドレスビット）、ＳＡＳは２つ
のウェイの何れかを選択する下位１ビット（ウェイ選択
ビット）であるウェイ選択信号、ＳＷＥは読出し動作と
書込み動作との切換えを行なうＲ／Ｗ制御信号（ロウレ
ベルで書込み動作、ハイレベルで読出し動作）、ＤＱは
例えば３６ビットの入出力データ、１１は読出しアドレ
スや書込みアドレスをクロックＣＬＫに同期させて入力
するアドレス入力回路、１２はＲ／Ｗ制御信号ＳＷＥを
クロックＣＬＫに同期させて入力するコマンド入力回
路、１４ａと１４ｂはライトサイクル時のクロック（ラ
イトクロック）ＣＫＷを生成する論理ゲートである。

【００１４】また、２０は２ウェイ方式のメモリセルア
レイであり、周辺には書込み回路や読出し回路として、
各ウェイ毎に設けられたセンスアンプ２１ａ，２２ｂや
ライトアンプ２２ａ，２２ｂ、並びに、両方のウェイに
共通のアドレスデコーダ２３、Ｒ／Ｗ制御信号ＳＷＥに
基づきアドレスデコーダ２３に供給されるアドレスを２
入力のうち１方に切り換えるマルチプレクサ２４などが
備わっている。３６はデータ出力制御信号ＤＯＣにより
読出しデータの出力や書込みデータの遮断を行なう出力
バッファである。

【００１５】また、１３はライトサイクル時に入力され
た書込みアドレスをライトクロックＣＫＷに基づき次の
ライトサイクルまでラッチするＷＡレジスタ（ライトア
ドレスラッチ）、４１はライトサイクル時に入力された
書込みデータをライトクロックＣＫＷに基づき次のライ
トサイクルまでラッチするＷＤレジスタ（ライトデータ
ラッチ）である。

【００１６】また、３１，３２は２つのウェイにそれぞ
れ対応して設けられ、各ウェイから出力された読出しデ
ータ、或いは、ＷＤレジスタ４１に保持されている書込
みデータの何れかを選択的に通過させるデータセレク
タ、３３，３４はこれらセレクタ３１，３２の出力をク
ロック信号ＣＬＫに同期させる出力レジスタ、３５はリ
ードサイクル時に入力されたウェイ選択信号ＳＡＳに基
づき指定のウェイに対応するデータを出力バッファ３６
側に通過させるウェイセレクタである。

【００１７】また、１５はＷＡレジスタ１３にラッチさ
れている上位１８ビットの書込みアドレスＳＡと、入力
された上位１８ビットの読出しアドレスＳＡとを比較す
るアドレス比較器、３０はアドレス比較器１５の結果信
号とＷＡレジスタ１３にラッチされているウェイ選択信
号ＳＡＳに基づきデータセレクタ３１，３２の選択信号
ＭＡＴＣＨ０，ＭＡＴＣＨ１を生成する論理回路であ
る。

【００１８】図２には、図１のシンクロナスＳＲＡＭの
動作を説明するタイムチャートを示す。この実施例のシ
ンクロナスＳＲＡＭは、パイプライン動作によりリード
サイクルやライトサイクルは１クロックＣＬＫ毎に連続
して実行することが可能に設定されたものである。ま
た、ライトサイクルからリードサイクルへの切り換えも
ブランク期間を挟まずに１クロックで切り換えることが
出来るように設定されている。

【００１９】また、このシンクロナスＳＲＡＭでは、レ
イトセレクト方式が採用され、図２の「アドレスＳＡ」
と「ウェイ選択信号ＳＡＳ」のチャートに示されるよう
に、上位１８ビットアドレスＳＡと下位１ビットのウェ
イ選択信号ＳＡＳとが、リードサイクル時に１クロック
ＣＬＫずれて入力されるようになっている。一方、ライ
トサイクル時には同時に入力される。従って、図２の場
合では、第１サイクルの書込みアドレスは同一タイミン
グに入力された「Ａ１，“０”」となり、第３サイクル
の読出しアドレスは下位１ビットが１クロック遅れて入
力されて「Ａ３，“０”」となる。

【００２０】また、このシンクロナスＳＲＡＭでは、レ
イトライト方式が採用され、図２の「入出力データＤ
Ｑ」のチャートに示されるように、書込みデータ（例え
ば「Ｄ１」）は書込みアドレスＳＡの入力から１クロッ
ク遅れて入力されるように設定されている。これは、読
出しデータ（例えば「ＱＭ３０」）が、上位１８ビット
アドレスＳＡの入力から２クロック後と遅れて出力され
るため、書込みデータの入力もそれに合わせて遅らせな
いと、入出力端子で書込みデータと読出しデータとが衝
突してしまうからである。リードサイクルからライトサ
イクルへの移行時にブランク期間を設けることで衝突は
避けられるが、このブランク期間もシステム高速化の妨
げとなるので短くする必要がある。上記書込みデータの
入力には、ライトクロックＣＫＷがタイミング信号とし
て用いられるが、ライトクロックＣＫＷは論理ゲート１
４ａ，１４ｂによりライトサイクルの始まりからマスタ
クロックＣＬＫで１クロック後に１パルス生成されるよ
うに設定されている。

【００２１】また、上記のレイトライト方式では、書込
みデータが遅れて入力されるためこの書込みデータをメ
モリセルアレイ２０に書き込むタイミングも遅くなる。
しかしながら、データ読出し時には読出しアドレスＳＡ
の入力後すぐにメモリセルアレイ２０における読出し動
作が開始されるので、ライトサイクルの後にリードサイ
クルが続く場合には、メモリセルアレイ２０での読出し
動作と書込み動作がかち合わないようにする必要があ
る。そのため、この実施例のシンクロナスＳＲＡＭで
は、図２の「ＷＡレジスタＯＵＴ」と「ＷＤレジスタＯ
ＵＴ」の信号に示されるように、ライトサイクル後にリ
ードサイクルが続く場合には、書込みアドレスと書込み
データをレジスタ１３，４１に一旦保持するとともに、
リードサイクル時に読出し動作を先に行なってしまい、
リードサイクルが終わって次にライトサイクルになった
ときに、レジスタ１３，４１に保持した書込みアドレス
と書込みデータを用いてメモリセルアレイ２０へデータ
書込みを行なうようになっている。

【００２２】すなわち、この実施例のシンクロナスＳＲ
ＡＭにおいては、アドレスＳＡの入力から読出しデータ
ＤＱが出力されるまでを表わすリードサイクルは２クロ
ックＣＬＫで完了されるが、アドレスＳＡの入力から書
込みデータがメモリセルに書き込まれるまでを表わすラ
イトサイクルは、ライトサイクルが連続する場合には２
クロックＣＬＫで完了するが、ライトサイクルが続かな
い場合には途中のリードサイクルをまたいで次のライト
サイクルの１クロックＣＬＫ目で完了とされる。

【００２３】また、上記のようなレイトライト方式で
は、ライトサイクルからリードサイクルへと移行された
場合に、最後のライトサイクルの書込みデータは、メモ
リセルアレイ２０には未だ書き込まれてなく、その書込
み先アドレスや書込みデータはＷＡレジスタ１３やＷＤ
レジスタ４１に保持された状態にある。従って、このア
ドレスのデータ読出しが要求された場合には、メモリセ
ルアレイ２０から読み出すのではなく、ＷＤレジスタ４
１のデータを出力する必要がある。

【００２４】そこで、この実施例のシンクロナスＳＲＡ
Ｍでは、リードサイクルのときに、先ずアドレス比較器
１５で、入力された上位１８ビットの読出しアドレスＳ
ＡとＷＡレジスタ１３の出力とが比較され、この比較結
果の信号が論理回路３０に供給される。論理回路３０
は、比較結果の信号が不一致の場合には、データセレク
タ３１，３２においてメモリセルアレイ２０側の出力が
選択されるように、共にロウレベルの選択信号ＭＡＴＣ
Ｈ０，ＭＡＴＣＨ１を出力する。一方、比較結果の信号
が一致を示す場合には、ＷＡレジスタ１３に保持されて
いる下位１ビットのアドレス（ウェイ選択信号ＳＡＳ）
と論理演算をして、このウェイ選択信号ＳＡＳに対応す
るウェイ側のデータセレクタ３１或いは３２に、ＷＤレ
ジスタ４１側の出力が選択されるようにハイレベルの選
択信号を出力する。

【００２５】図２の例では、第４サイクルにおいて上
位１８ビットのアドレスが一致となり、そのときにＷＡ
レジスタ１３に保持されているウェイ選択信号ＳＡＳは
「“１”」なので、１番ウェイ側のデータセレクタ３２
に出力される選択信号ＭＡＴＣＨ１がＷＤレジスタ４１
側を選択させる信号（「ＷＤデータ選択」）にされてい
る。上記データセレクタ３１，３２をそれぞれ通過した
各ウェイに対応するデータは、その後、出力レジスタ３
３，３４でクロックＣＬＫに同期されてウェイセレクタ
３５に送られる。また、ほぼ同時に、リードサイクルの
開始から１クロックＣＬＫ遅れて入力されたウェイ選択
信号ＳＡＳが、ウェイセレクタ３５に入力され、それに
より選択されたウェイ側のデータがウェイセレクタ３５
を通過して出力バッファ３６を経て出力される。

【００２６】図２の例に示すように、データセレクタ３
２でＷＤレジスタ４１側が選択された場合には、１番ウ
ェイ側の出力レジスタ３４にＷＤレジスタ４１に保持さ
れていた書込みデータ「ＱＤ２」が入力され、０番ウェ
イ側の出力レジスタ３３にはメモリセルアレイ２０から
の読出しデータ「ＱＭ２０」が入力される。そして、こ
れらのデータがウェイセレクタ３５に出力され、読出し
アドレスのウェイ選択信号ＳＡＳにより何れかが選択出
力される。図２の例では、ウェイ選択信号ＳＡＳは１番
ウェイ側を示しているので、ＷＤレジスタ４１に保持さ
れていた書込みデータ「ＱＤ２」が出力されている。

【００２７】すなわち、上記のウェイセレクタ３５の選
択により、読出しアドレスのウェイ選択信号ＳＡＳと、
ＷＡレジスタ１３に保持されているウェイ選択信号ＳＡ
Ｓとの比較を行うことなく、これらが一致している場合
のみＷＤレジスタ４１のデータ「ＱＤ２」を出力させる
ことが可能になっている。

【００２８】以上説明してきたシンクロナスＳＲＡＭに
おいて、リードアクセスの際に最大の遅延を及ぼすクリ
ティカルパスは、図１中の点線矢印で示されるパスとな
る。すなわち、クロックＣＬＫに同期してウェイ選択信
号ＳＡＳが入力されてから、ウェイ選択信号ＳＡＳがセ
レクタ７０に入力され、選択されたデータがセレクタ７
０と出力バッファ７１を経て出力されるパスである。

【００２９】本発明前に検討した図３のＳＲＡＭと比較
した場合、最大遅延を及ぼす信号パスに比較器６１やＡ
ＮＤ回路６３がない分、本実施例のＳＲＡＭのほうがデ
ータ読出しにかかる遅延時間が短縮されているのが判
る。従って、本実施例のシンクロナスＳＲＡＭによれ
ば、図３のＳＲＡＭと比較してより高速な動作に対応す
ることが出来るという効果が得られる。

【００３０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、２ウェイ方式のメモリセルアレイの場合
を説明したが、４ウェイ方式のメモリセルアレイの場合
であっても、ウェイ選択信号を２ビットにするととも
に、データセレクタや出力レジスタを各ウェイに対応さ
せて４つずつ設けることで、本発明を同様に適用するこ
とが出来る。

【００３１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＳＲＡＭについて説明したがこの発明はそれに限
定されるものでなく、レイトセレクトおよびレイトライ
ト方式が採用された半導体記憶装置に広く利用すること
ができる。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、レイトセ
レクトおよびレイトライト方式が採用された半導体記憶
装置において、データ読出しにかかる遅延時間を短縮
し、半導体記憶装置をより高速な動作に対応させること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の実施例であるシンク
ロナスＳＲＡＭの構成を示す回路図である。

【図２】図１のシンクロナスＳＲＡＭの動作を説明する
タイムチャートである。

【図３】本発明者らが発明前に検討したレイトセレクト
方式のシンクロナスＳＲＡＭの構成を示す回路図であ
る。

【図４】図３のシンクロナスＳＲＡＭの動作を説明する
タイムチャートである。

【符号の説明】

１１アドレス入力回路１２コマンド入力回路１３書込みアドレスレジスタ１４ａ，１４ｂライトクロック生成用の論理ゲート１５アドレス比較器２０メモリセルアレイ２１ａ，２１ｂセンスアンプ２２ａ，２２ｂライトアンプ３１，３２データセレクタ３３，３４出力レジスタ３５ウェイセレクタ３６出力バッファ４１ＷＤレジスタＣＬＫクロックＣＫＷライトクロックＤＱ入出力データＳＡＳ上位１８ビットのアドレスＳＡウェイ選択信号ＳＷＥＲ／Ｗ制御信号

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B015 HH01 HH03 JJ21 KB09 KB43 KB52 KB84 KB89 MM10 NN03 5B060 CA12 CB08

Claims

【特許請求の範囲】

【請求項１】複数のウェイを有し、アドレス指定が複
数のウェイで共通になされ読出しデータが各ウェイから
それぞれ出力されるように構成された複数ウェイ方式の
メモリセルアレイと、任意のライトサイクルで入力された書込みアドレスと書
込みデータを、次のライトサイクルまで保持するライト
アドレスラッチおよびライトデータラッチと、上記次のライトサイクルにおいて上記ライトデータラッ
チに保持された書込みデータを上記ライトアドレスラッ
チに保持された書込みアドレスのメモリセルに書き込む
書込み回路と、読出しアドレスのうち上記複数のウェイのメモリセルを
共通に指定するアドレスビットに基づき複数のウェイか
ら指定アドレスの読出しデータをそれぞれ読み出す読出
し回路と、任意のリードサイクルで入力された読出しアドレスのう
ち複数のウェイの何れかを指定するウェイ選択ビットに
基づき上記複数のウェイからそれぞれ読み出された読出
しデータのうち指定されたウェイの読出しデータを選択
して通過させるウェイセレクタと、上記複数のウェイにそれぞれ対応して設けられ、対応す
る１つのウェイから読み出された読出しデータに代えて
上記ライトデータラッチに保持されている書込みデータ
を上記ウェイセレクタ側に通過させることが可能な複数
のデータセレクタと、上記アドレスビットと、上記ライトアドレスラッチに保
持されている書込みアドレスの対応ビットとを比較する
アドレス比較器と、該アドレス比較器による比較結果が一致の場合、上記複
数のデータセレクタのうち上記ライトアドレスラッチに
保持されている書込みアドレスにより指定されるウェイ
に対応したデータセレクタに、上記保持されている書込
みデータの方を選択させる選択信号を出力する論理回路
と、を備えていることを特徴とする半導体記憶装置。
【請求項２】複数のウェイを有し、アドレス指定が複
数のウェイで共通になされ読出しデータが各ウェイから
それぞれ出力されるように構成された複数ウェイ方式の
メモリセルアレイと、データ入出力端子から入力される書込みデータを一時的
に保持するライトデータラッチと、メモリセルアレイの各ウェイに対応して設けられ、対応
するウェイから読み出された読出しデータと上記ライト
データラッチに保持されている書込みデータとの何れか
を選択して出力する複数のデータセレクタと、上記複数のデータセレクタの出力データをそれぞれ受け
るとともにアドレス端子から入力される読出しアドレス
のうち上記複数のウェイの何れかを指定するウェイ選択
ビットに基づき指定されたウェイに対応するデータセレ
クタの出力データを選択して通過させるウェイセレクタ
と、アドレス端子から入力される書込みアドレスを一時的に
保持するライトアドレスラッチと、アドレス端子から入力された読出しアドレスのうち上記
複数のウェイのメモリセルを共通に指定するアドレスビ
ットと上記ライトアドレスラッチに保持された書込みア
ドレスの対応ビットとを比較するアドレス比較器と、上記アドレス比較器の比較結果を示す信号と、上記ライ
トアドレスラッチに保持された書込みアドレスのうちウ
ェイを選択するウェイ選択ビットに基づき、上記比較結
果が一致の場合に上記ウェイ選択ビットの指定ウェイに
対応する上記データセレクタを上記保持された書込みデ
ータを通過させる側に切り換えさせる選択信号を出力す
る論理回路と、を備えていることを特徴とする半導体記憶装置。
【請求項３】上記読出しアドレスのウェイ選択ビット
はアドレスビットより１クロック遅れて入力されるよう
に構成されていることを特徴とする請求項１又は２に記
載の半導体記憶装置。
【請求項４】上記複数のデータセレクタと上記ウェイ
セレクタの間にそれぞれ設けられ、データセレクタから
ウェイセレクタ側に送られるデータをクロックに同期さ
せる複数の出力バッファが設けられていることを特徴と
する請求項１〜３の何れかに記載の半導体記憶装置。
【請求項５】上記ライトアドレスラッチとライトデー
タラッチには、外部入力され書込み動作を指示するライ
ト制御信号に基づきライトサイクル毎に生成されるライ
トクロックがデータ取込みタイミング信号として入力さ
れるように構成されていることを特徴とする請求項１〜
４の何れかに記載の半導体記憶装置。