KR20010048248A - 디디알 동기식 메모리 장치의 데이타 출력 장치 - Google Patents

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Abstract

본 발명은 반도체메모리 장치에 있어서 DDR(Double Data Rate) 동기식 메모리의 데이타(Data) 출력 장치에 관한 것으로, 이를 위한 본 발명의 데이타 출력 제어장치는 다수의 뱅크(Bank)가 각각 우수(Even)와 기수(Odd)로 나누어지고, 우수 뱅크의 데이타를 저장하기 위한 다수의 우수 레지스터와 기수 뱅크의 데이타를 저장하기 위한 다수의 기수 레지스터를 구비하고 클록의 상승 에지(Rising Edge)에 연관되어 데이타를 출력하는 제 1 레지스터(rdo Register)와 클록의 하강 에지(Falling Edge)에 연관되어 데이타를 출력하는 제 2 레지스터(fdo Register)를 구비하며 컬럼 어드레스(Column Address)의 하위 비트에 제어되어, 우수 레지스터 및 기수 레지스터를 제 1 레지스터와 제 2 레지스터에 연결하는 다수의 스위치를 포함하여 이루어진다.

Description

디디알 동기식 메모리 장치의 데이타 출력 장치{Data Output Device of DDR SDRAM}
본 발명은 DDR(Double Data Rate) 동기식 메모리 장치의 데이타 출력 장치에 관한 것으로, 특히 클록(Clock)의 양쪽(상승과하강) 에지(Edge)에 맞추어 데이타를 출력하는 방법에 관한 것이다.
일반적으로 DDR(Double Data Rate) 동기식 메모리장치라 함은 종래의 SDR(Single Data Rate) 동기식 메모리 장치가 클록(Clock)의 상승 에지(Edge)에서만 데이타를 출력하는 것에 반하여 클록의 상승 에지와 하강 에지에서 테이타를 출력하는 방식을 사용한 메모리 장치를 말한다.
도1은 종래 기술의 동기식 메모리의 데이타 출력 경로에 관한 블록 구성도로, 다수의 레지스터(Register)를 사용하는 웨이브 파이프 라인(Wave Pipeline) 방식을 적용하여 데이타의 출력을 고속화한 것이다. 이와 같은 다수의 레지스터(Register)를 사용하는 웨이브 파이프 라인(Wave Pipeline) 방식은 메모리 제품의 데이타 출력 경로에 다양하게 적용되어 왔으며, 데이타의 대역폭(Bandwidth)를 더욱 높이기 위한 DDR 동기식 메모리에도 마찬가지로 데이타의 출력 경로에 적용된다. 도1에서는 먼저 메모리에 입력된 명령어(Command)들은 버퍼(Buffer)(110)를 거쳐서 명령 디코더(Command Decoder)(120)로 입력된다.명령 디코더(Command Decoder)(120)는 입력된 명령어(Command)들을 디코딩(Decoding)하여 그에 적합한 신호를 생성한다. 예를 들면 동기식 메모리에서 리드 명령(Read Command)으로써 /CS는 로직 로우(low), /RAS는 로직 하이(High), /CAS는 로직 로우(Low), /WE는 로직 로우(Low)가 입력되면 메모리 내부에서 리드(Read)동작을 시작하라는 신호(read)와 버스트랭쓰(Burst length)정보를 가지고 있는 신호(bst_en)를 만들어낸다. 이 신호들은 모드 레지스터(Mode Register)(130)에 프로그래밍(Programming)된 CAS latency신호와 클록 버퍼(Clock Buffer)(110)에서 만들어진 내부 클록신호인 iclk(Internal Clock)신호와 함께 테이타 출력 제어부(170)로 입력되어 다수의 레지스터의 입력과 출력을 제어하는 신호인 파이프 입력 신호(pin)와 파이프 출력 신호(pout)를 생성한다. 또한, (N+1)개의 컬럼 어드레스(Column Address)신호는 (N+1)개의 컬럼 어드레스버퍼(140)를 통하여 내부 컬럼 어드레스 신호(ca<0:n>)를 만들어낸다. 내부 컬럼 어드레스 신호(ca<0:n>)는 버스트 리드(Burst Read)동작때에 연속적인 내부 컬럼 어드레스(Column Address)를 생성하는 버스트 컬럼 어드레스 카운터(Burst Column Address Counter)(160)에 시작 어드레스로 입력된다. 버스트 컬럼 어드레스 카운터(160)은 내부 클록(iclk)에 의해 동기되어 컬럼 어드레스 디코더(150)에 컬럼 어드레스를 전달하며, 컬럼 어드레스 디코더(150)의 출력 신호(Yi)에 의해 비트 라인 감지 증폭기(Bit Line Sense Amplifier)(210)가 선택된다. 뱅크 활성화 명령(Bank Active Command)에 의해 워드 라인(Word Line)이 선택되면 셀(Cell)에 저장되어 있는 데이타는 비트 라인(Bit Line)에 실리게 되고 비트 라인 감지 증폭기(210)에 의해 감지 증폭된다. 비트 라인 감지 증폭기(210)에 의해 증폭된 데이타는 로컬 입출력 라인(Local IO)에 실리게 된다. 로컬 입출력 라인(Local IO)에 전달된 데이타는 로컬 입출력 라인 감지 증폭기(IO Sense Amplifier)(220)를 통하여 다시 감지,증폭되어 글로발 입출력 라인(Global IO)에 실리게 된다. 데이타 출력 제어부(170)에서 출력된 파이프 입력 신호(pin<0:2>)는 레지스터의 입력 스위치(180)를 제어하여 글로발 입출력 라인에 연속적으로 실린 데이타를 순서대로 레지스터(190)에 저장하는 역할을 한다. 그러므로 n개의 레지스터가 있으면 n개의 파이프 입력 신호(pin)가 존재한다. 또한, 데이타 출력 제어부(170)에서 나온 파이프 출력 신호(pout<0:2>)신호는 각 레지스터의 출력 스위치를 제어하여 레지스터에 저장되어 있던 데이타를 순서대로 출력 드라이버(200)로 보내 데이터(DQ)를 출력하는 역할을 하는 신호이다. 마찬가지로 n개의 레지스터가 있으면 n개의 파이프 출력 신호(pout)가 존재한다.
도2는 종래 기술의 동기식 메모리의 데이타 출력에 관한 신호 흐름도로써, 카쓰 레이턴시(CAS Latency)는 3이고 버스트렝쓰(Burst Length)는 4일 경우이다. 외부의 클록이 메모리에 입력되어 내부 클록(iclk)이 만들어진다. 리드 명령(Read Command)이 입력되면 리드(Read)명령이 들어온 클록(Clock)으로부터 CL(Cas Latency)-1개의 클록이 지난 후에 첫번째 파이프 출력 신호(pout)가 인에이블(enable)되고 이후의 클록에 따라서 버스트렝쓰(Burst Length)만큼 순차적으로 파이프 출력 신호(pout)가 인에이블된다. (CL-1)개가 지난 클록으로부터 각각의 파이프 출력 신호(pout)에 의해 클록 억세스 타임(Clock Access Time, tAC)만큼의 시간이 지난 후에 테이타가 출력되고 이 데이타는 출력 홀드 타임(Output Hold Time, tOH)시간만큼 유지된다.
이상에서 설명한 바와 같이 웨이브 파이프 라인 방식을 적용하면 데이터를 고속으로 출력할 수 있는바, DDR SDRAM에서도 상기 웨이브 파이프 라인 방식을 적용하면 더욱 더 데이터를 고속으로 출력할 수 있다. 그런데, DDR SDRAM은 클록의 양쪽 에지를 사용하여 데이터를 출력시키므로 통상 2 비트 프리페치 방식(2 Bit Prefetch)을 적용하고 있다. 그러므로 DDR SDRAM에서는 2 비트 프리페치 방식과 웨이브 파이프 라인 방식을 모두 적용하기 위해서는 새로운 데이터 출력 경로의 설계가 필요시 된다.
본 발명의 목적은 2 비트 프리페치 방식과 웨이브 파이프 라인 방식을 모두 적용하여 고속의 데이터 출력을 구현하는 DDR SDRAM을 제공하는데 그 목적이 있다.
도1은 종래 기술의 동기식 메모리의 데이타 출력 경로에 관한 블록 구성도
도2는 종래 기술의 동기식 메모리의 데이타 출력에 관한 신호 흐름도
도3a, 도3b는 본 발명의 DDR 동기식 메모리의 데이타 출력 경로에 관한 블록 구성도
도4는 본 발명에 사용되는 다중화기(Multiplexer)의 구성도
도5는 rpout 신호 발생기의 회로 블록 구성도
도6은 본 발명의 DDR 동기식 메모리의 데이타 출력 신호 흐름도
상기 목적을 달성하기 위하여 본 발명은, 뱅크가 우수와 기수로 나뉘어진 DDR 동기식 메모리소자의 데이터출력장치에 있어서, 우수 뱅크의 제1데이터를 저장하는 우수레지스터부; 기수 뱅크의 제2데이터를 저장하는 기수레지스터부; 우선순위제어신호에 응답하여 상기 제1데이터와 상기 제2데이터를 순서적으로 출력하는 선택부; 파이프출력신호에 응답하여 상기 선택부로부터 먼저 출력된 제1 또는 제2 데이터를 래치한 후 클럭의 라이징 에지에 동기시켜 출력하는 제1레지스터; 상기 선택부로 부터 나중에 출력된 제1 또는 제2 데이터를 래치한 후 클럭의 폴링 에지에 동기시켜 출력하는 제2레지스터; 및 상기 제1 및 제2 레지스터로부터 전달된 데이터를 버퍼링하여 칩외부로 출력하기 위한 출력드라이버를 포함하여 이루어짐을 특징으로 한다.
DDR 동기식 메모리는 2 비트 프리페치(2 bit prefetch) 방식을 사용하고 있다. 2 비트 프리페치 방식이란 한번의 컬럼 어드레스에서 2배의 데이타를 리드(Read) 또는 라이트(Write)하는 것을 말한다. 따라서 2 비트 프리페치 방식이 적용된 메모리에서는 각각의 뱅크를 우수 뱅크(Even Bank)와 기수 뱅크(Odd Bank)로 구분하고 리드(Read) 또는 라이트(Write) 동작을 동시에 진행한다. 리드(Read) 동작의 경우에는 우수뱅크의 데이타와 기수뱅크의 데이타가 동시에 전달된다. 동시에 전달된 2개의 데이타를 카쓰 레이턴시(CAS Lantency)와 스타트 어드레스(Start Address)에 맞추어 순서적으로 출력해야 하는데 본 발명은 이러한 데이터출력장치에 대한 것이다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도3a 및 도3b는 본 발명의 데이터출력장치를 적용한 DDR SDRAM을 개략적으로 나타낸 구성도이다.
도3a 및 도3b를 참조하여 본 발명의 데이터출력장치(300)을 상세히 설명한다.
통상적으로 2 비트 프리페치 방식을 적용하기 위해서는 뱅크(bank)가 우수(Even)와 기수(Odd)로 나누어져 있다. 이러한 구조에서 웨이프 파이프라인 방식을 적용하기 위하여 본 발명의 데이터출력장치(300)는 우수 뱅크의 데이터를 저장하는 우수레지스터부(310)와, 기수 뱅크의 데이터를 저장하는 기수레지스터부(320)와, 우선순위제어신호(sose<0:2>)에 응답하여 상기 우수레지스터부(310)로부터 출력된 데이터와 상기 기수레지스터부(320)로부터 출력된 데이터를 순서적으로 출력하는 선택부(330)와, 상기 선택부(330)로부터 먼저 출력된 데이터를 래치한 후 클럭의 상승에지에 동기시켜 출력하는 제1레지스터(rdo 레지스터)(340)와, 상기 선택부(330)로 부터 나중에 출력된 데이터를 래치한 후 클럭의 하강에지에 동기시켜 출력하는 제2레지스터(fdo 레지스터)(350), 및 상기 제1 및 제2 레지스터(340, 350)로부터 전달된 데이터를 버퍼링하여 칩외부로 출력하기 위한 출력드라이버(360)를 포함하여 구성된다.
구체적으로, 우수레지스터부(310) 및 기수레지스터부(320)은 각각 3개의 파이프입력제어신호(pin<0:2>)에 제어받는 3개의 스위칭소자를 통해 3개의 데이터를 전달받아 이들을 각각 저장하기 위해서 3개의 레지스터로 구성되어 있다.
또한, 선택부(330) 역시 3개의 우선순위제어신호(sose<0:2>)에 제어받아 우수레지스터 및 기수레지스터로부터 출력된 데이터쌍을 동시에 3개(3개의 쌍) 처리하기 위한 3개의 멀티플렉서(MUX)로 구성되어 있다.
그리고, 제1레지스터(340) 및 제2레지스터(350) 역시 각각 3개의 파이프출력제어신호(rpout<0:2>, fpout<0:2>)에 제어받는 3개의 스위칭소자를 통해 3개의 데이터를 순서적으로 래치한 후, 제어신호(rclk_do, fclk_do)에 의해 제어되는 스위칭소자에 의해 각 데이터들을 순서적으로 출력드라이버(360)에 전달한다.
도4는 선택부(330)의 멀티플렉서(MUX 0) 구성을 나타낸 도면으로서, 우선순위제어신호(sose, /sose)에 제어받는 4개의 스위칭소자로 구성된다. 상기 우선순위제어신호(sose, /sose)는 걸럼어드레스의 최하위 비트 신호(ca<0>)에 의해 결정되는 신호이다.
도5는 파이프출력제어신호(rpout<0:2>, fpout<0:2>)를 생성하기 위한 파이프출력제어신호 생성부(370)를 도시한 것으로, 파이프출력제어신호 생성부(370)는 지연고정루프회로(372)를 통해 클럭의 에지에서 펄스가 발생되는 신호(rclk, fclk)를 입력으로받고, 데이터출력제어기(374)를 통해 카스레이턴시(CAS latency)와 버스트랭쓰(bust length) 정보를 갖는 신호(rpoout_en)를 입력받는 낸드게이트(376)와, 낸드게이트(376)의 출력을 반전시키는 인버터(378), 및 인버터(378)의 출력과 상기 신호(rpoout_en)에 응답하여 상기 파이프출력제어신호를 출력하는 쉬프트레지스터(371)를 포함하여 이루어진다.
구체적으로 설명되지 않은 각 제어신호 및 그 밖의 구성에 대해서는 후술되는 동작 설명에서 상세히 언급될 것이다.
도6은 본 발명에 적용되는 각 제어신호 및 데이터신호에 대한 타이밍도로서, 이를 통해 본 발명의 동작을 구체적으로 살펴본다.
먼저, 도3을 참조하면 도1에서 설명한 종래의 동기식 메모리장치와 마찬가지로 명령디코더(Command Decoder)에서 읽기신호 read와 버스트랭쓰신호 bst_end가 생성되고, 모드레지스터에서 카스레이턴시신호 CAS latency가 생성되어 지며, 클록버퍼에 의해 내부클록 iclk가 생성된다.
어드레스버퍼에서 출력된 내부컬럼어드레스 ca<0:n>중에서 최하위비트신호 ca<0>는 데이타 출력때의 시작 번지가 우수인지 또는 기수인지를 결정한다. 신호 ca<0>가 로직 로우(Low)일때는 우수(Even), 로직 하이(High)일때는 기수(Odd)를 나타낸다.
그 이외의 컬럼어드레스인 ca<1:n> 신호는 내부클록 iclk에 동기되어 우수 뱅크쪽의 컬럼선택신호 Yi와 기수 뱅크쪽의 컬럼선택신호 Yi를 동시에 인에이블(Enable)시킨다. 동시에 인에이블된 Yi신호는 각각의 비트라인감지증폭기(303)에서 증폭된 데이타신호를 각각의 로컬입출력라인(Local I/O Line)에 실어주고, I/O 감지증폭기에 의해 다시 감지 증폭되어 우수글로벌입출력라인(Even Global I/O Line)과 기수글로벌입출력라인(Odd Global I/O Line)에 전달된다.
지연고정루프회로(DLL)(372)에서는 내부클록(iclk) 신호를 입력으로 받아 클록억세스타임(tAC)을 만족시키기 위해 클록으로부터 데이타가 나오는 시간만큼 앞서는 시간에 펄스를 갖는 신호 rclk 및 fclk이 생성된다.
신호 rclk와 fclk은 데이타출력제어기(374)에 카스레이턴시신호 CAS latency 및 버스트랭쓰신호 bst_en와 함께 입력되어 제어신호 rclk_do 및 fclk_do를 생성한다. 제어신호 rclk_do와 fclk_do신호는 제1레지스터(340)와 제2레지스터(350)에 저장된 데이타를 출력드라이버(Output Driver)(360)로 전달하는 스위칭소자를 제어한다.
글로벌입출력라인에 실린 데이타를 다수의 우수 및 기수 레지스터에 입력할 수 있도록 스위칭소자를 제어하는 파이프입력제어신호 pin<0:2>는 종래방식과 같은 방법으로 생성된다.
DDR 동기식 메모리에서는 동시에 전달된 두 개의 데이타(Even Data, Odd data)를 출력할 때에 어느 데이타를 먼저 출력해야 하는지를 결정하여야 한다. 이 정보를 가지고 있는 신호가 우선순위제어신호 sose<0:2>이다. 이 신호는 n개의 레지스터가 있을 경우 n개의 신호가 필요하다. 우선순위제어신호 발생기에서는 리드신호 read와 카스레이턴시신호 CAS latency, 스타트어드레스신호 ca<0> 및 클록신호 rclk 및 fclk를 입력받아 우선순위제어신호 sose<0:2>를 생성하는 바, 이에 대한 구체적인 기술은 지난 1998년 7월 30일 출원번호 98-30958로서 본 출원인에 의해 제안된 바 있다.
우선순위제어신호 sose<0:2>는 우수 및 기수 레지스터(310, 320)의 데이타를 제1 및 제2 레지스터(340, 350)로 연결해 주는 것을 결정해주는 역할을 한다.
예를 들면, 카스 레이턴시(CAS latency)가 2이고, 컬럼 어드레스(ca<0>)가 로직 로우이면 우수 레지스터(310)에 저장된 데이터를 제1레지스터(rdo register)(340)에 전달하고, 기수 레지스터(320)에 저장된 데이타는 제2레지스터(fdo register)(350)에 전달한다. 만약 컬럼 어드레스(ca<0>)이 로직 하이이면 기수 레지스터(310)에 저장된 데이타를 제1레지스터(rdo register)(340)에 전달하고, 우수 레지스터(310)에 저장된 데이타는 제2레지스터(fdo register)(350)에 전달한다. 카스 레이턴시가 2.5인 경우에는 컬럼어드레스(ca<0>)가 로직 로우이면 우수 레지스터(310)에 저장된 데이타를 제2레지스터(fdo register)(350)에 전달하고 기수 레지스터(320)에 저장된 데이타는 제1레지스터(rdo register)(340)에 전달한다. 만약 컬럼어드레스(ca<0>)이 로직 하이이면 기수 레지스터(320)에 저장된 데이타를 제2레지스터(fdo register)(350)에 전달하고, 우수 레지스터(310)에 저장된 데이타는 제1레지스터(rdo register)(340)에 전달한다.
파이프출력제어신호(rpout<0:2>, fpout<0:2>)는 기존의 웨이브 파이프라인(Wave pipeline)을 사용하는 동기식 메모리에서와 마찬가지로 다수의 레지스터에 저장된 데이타를 순차적으로 출력하기 위한 신호이다. n개의 우수 및 기수 레지스터가 있을 경우 n개의 파이프출력제어신호(rpout, fpout)가 필요하다. 파이프출력제어신호(rpout, fpout)는 각각 상기 제어신호(rpout_en, fpout_en) 및 지연고정루프 회로의 출력신호(fclk,rclk)을 입력으로 파이프출력제어신호(rpout, fpout) 발생기(370)에서 만들어진다. 상기 제어신호(rpout_en, fpout_en)는 데이타 출력 제어기(374)에서 만들어지며 카스 레이턴시(CAS latency)와 버스트랭쓰(Burst length)정보를 담고 있는 신호이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 DDR(Double Data Rate) 동기식 메모리의 데이타(Data) 출력 장치에 관한 것으로 200MHz 이상에서 동작하는 DDR 동기식 메모리를 구현하는데 적용될 수 있고 단순한 회로 구성을 가지므로 연속적인 데이타의 출력시에 동작하는데 따르는 전력 소모를 줄일 수 있다.

Claims (7)

  1. 뱅크가 우수와 기수로 나뉘어진 DDR 동기식 메모리소자의 데이터출력장치에 있어서,
    우수 뱅크의 제1데이터를 저장하는 우수레지스터부;
    기수 뱅크의 제2데이터를 저장하는 기수레지스터부;
    우선순위제어신호에 응답하여 상기 제1데이터와 상기 제2데이터를 순서적으로 출력하는 선택부;
    상기 선택부로부터 먼저 출력된 제1 또는 제2 데이터를 래치한 후 클럭의 라이징 에지에 동기시켜 출력하는 제1레지스터부;
    상기 선택부로 부터 나중에 출력된 제1 또는 제2 데이터를 래치한 후 클럭의 폴링 에지에 동기시켜 출력하는 제2레지스터부; 및
    상기 제1 및 제2 레지스터부로부터 전달된 데이터를 버퍼링하여 칩외부로 출력하기 위한 출력드라이버
    를 포함하여 이루어진 DDR 동기식 메모리소자의 데이터출력장치.
  2. 제1항에 있어서,
    상기 우수레지스터부 및 상기 기수레지스터부는 각각,
    다수의 파이프입력제어신호에 제어받는 다수의 제1스위칭수단을 통해 다수의 데이터를 전달받아, 상기 다수의 데이터를 각기 저장하기 위한 다수의 레지스터로 이루어짐을 특징으로 하는 DDR 동기식 메모리소자의 데이터출력장치.
  3. 제2항에 있어서,
    상기 선택부는 다수의 상기 우선순위제어신호에 제어받아 상기 제1 및 제2 데이터쌍을 동시에 다수개 처리하기 위한 다수의 멀티플렉서를 포함하는 것을 특징으로 하는 DDR 동기식 메모리소자의 데이터출력장치.
  4. 제3항에 있어서,
    상기 제1레지스터 및 상기 제2레지스터는 각각,
    다수의 파이프출력제어신호에 제어받는 다수의 제2스위칭수단을 통해 다수의 데이터를 순서적으로 래치한 후 출력하는 것을 특징으로 하는 DDR 동기식 메모리소자의 데이터출력장치.
  5. 제1항에 있어서,
    상기 제1레지스터의 출력을 클럭의 상승에지에 동기시켜 상기 출력드라이버에 입력하기 위한 제1스위칭부를 더 포함하여 이루어짐을 특징으로 하는 DDR 동기식 메모리소자의 데이터출력장치.
  6. 제5항에 있어서,
    상기 제2레지스터의 출력을 클럭의 하강에지에 동기시켜 상기 출력드라이버에 입력하기 위한 제2스위칭부를 더 포함하여 이루어짐을 특징으로 하는 DDR 동기식 메모리소자의 데이터출력장치.
  7. 제4항에 있어서,
    상기 파이프출력제어신호를 생성하기 위한 파이프출력제어신호 생성부를 더 포함하며,
    상기 파이프출력제어신호 생성부는,
    지연고정루프회로를 통해 클럭의 하강에지에서 펄스가 발생되는 제1신호를 입력으로받고, 데이터출력제어기를 통해 카스레이턴시와 버스트랭쓰 정보를 갖는 제2신호를 입력받는 낸드게이트;
    상기 앤드게이트의 출력을 반전시키는 인버터; 및
    상기 인버터의 출력과 상기 제2신호에 응답하여 상기 파이프출력제어신호를 출력하는 쉬프트레지스터를 포함하여 이루어짐을 특징으로 하는 DDR 동기식 메모리소자의 데이터출력장치.
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