KR100757925B1 - 반도체 메모리의 데이터 출력 장치 및 제어방법 - Google Patents

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Abstract

본 발명은 적어도 두 종류 이상의 단위 데이터 출력모드에 대해 단독 또는 겸용으로 사용되는 패드(Pad)들이 정해진 복수개의 패드, 메모리 뱅크의 데이터를 상기 메모리 뱅크 외부로 전송하기 위한 복수개의 데이터 라인, 및 상기 복수개의 데이터 라인 중에서 적어도 하나의 제어신호에 해당하는 데이터 라인의 데이터를 상기 복수개의 패드 중에서 현재 설정된 단위 데이터 출력모드에 사용되는 패드에 대응되는 신호라인으로 출력하는 데이터 출력 제어수단을 포함한다.
단위 데이터 출력모드, 패드, 로우 어드레스, 컬럼 어드레스

Description

반도체 메모리의 데이터 출력 장치 및 제어방법{Apparatus for Data Output of Semiconductor Memory and Control Method of the Same}
도 1은 종래의 기술에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도,
도 2는 본 발명에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도,
도 3은 도 2의 데이터 출력 제어부의 내부 구성을 나타낸 블록도,
도 4는 도 3의 제 1 제어신호 생성부의 구성을 나타낸 회로도,
도 5는 도 3의 제 1 선택부의 내부 구성을 나타낸 회로도,
도 6은 도 3의 제 2 선택부의 내부 구성을 나타낸 회로도,
도 7은 도 3의 제 3 선택부의 내부 구성을 나타낸 회로도,
도 8은 반도체 메모리의 어드레스 규격을 나타낸 도표이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 메모리 뱅크 110: 메모리 셀
120: 센스앰프 어레이 300: 데이터 출력 제어부
310: 제 1 제어신호 생성부 320: 데이터 선택부
321: 제 1 선택부 322: 제 2 선택부
322-1, 323-1: 제 1 모드 선택부
322-2, 323-2: 제 2 모드 선택부
323: 제 3 선택부 323-3: 제 3 모드 선택부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 데이터 출력 장치 및 제어방법에 관한 것이다.
종래의 기술에 따른 반도체 메모리 특히, 한번의 리드 명령에 따라 출력되는 데이터의 비트수가 각각 32, 16, 8인 제 1 내지 제 3 단위 데이터 출력모드(이하, X32 모드, X16 모드, X8 모드) 겸용으로 사용되는 반도체 메모리는 도 1과 같이 구성된다.
즉, 메모리 셀(11)과 복수개의 데이터 버스 센스앰프(이하, 센스앰프)로 이루어진 센스앰프 어레이(12)를 포함하는 메모리 뱅크(Memory Bank)(10), 로우 어드레스 및 컬럼 어드레스에 해당하는 상기 메모리 뱅크(10) 내부의 셀 데이터를 메모리 뱅크(10) 외부로 출력하도록 상기 센스앰프 어레이(12)의 각 센스앰프에 일대일 대응되는 데이터 라인(GIO<0> ~ GIO<31>), 상기 데이터 라인(GIO<0> ~ GIO<31>)의 데이터를 반도체 메모리 외부로 출력 가능하도록 저장 및 드라이빙 하는 데이터 출력부(20), 및 상기 데이터 출력부(20)에서 드라이빙 된 데이터를 반도체 메모리 외부로 출력하는 32개의 패드(Pad)를 갖는 패드부(30)를 포함한다.
상기 데이터 라인(GIO<0> ~ GIO<31>) 각각이 데이터 출력부(20)를 통해 패드부(30)의 0번에서 31번까지 32개의 패드에 일대일 대응되도록 구성된다.
또한 상기 32개의 패드는 상기 반도체 메모리가 X32 모드로 동작할 경우 모든 패드가 사용되고, X16 모드로 동작할 경우 32개의 패드 중에서 16개가 사용되며, X8 모드로 동작할 경우 32개의 패드 중에서 8개가 사용된다. 따라서 32개의 패드는 X32 모드에서만 사용되는 것, X32 모드와 X16 모드에서 공통으로 사용되는 것, 그리고 X32 모드와 X16 모드 및 X8 모드에서 공통으로 사용되는 것으로 구분되며, 이는 설계시 미리 정해진다.
상기 센스앰프 어레이(12)의 센스앰프는 도 1과 같이, DBSA_X8, DBSA_X32, DBSA_X16, DBSA_X32 순으로 반복하여 배열된다.
상기 DBSA_X8은 X32 모드, X16 모드, X8 모드에서 동작하고, DBSA_X32는 X32 모드에서만 동작하며, DBSA_X16은 X32 모드, X16 모드에서 동작한다.
상기 반도체 메모리가 X32 모드로 동작할 경우, 상기 센스앰프 어레이(12)의 모든 센스앰프가 동작하여 데이터 라인(GIO<0> ~ GIO<31>)을 통해 데이터가 출력된다.
상기 반도체 메모리가 X16 모드로 동작할 경우, 상기 센스앰프 어레이(12)의 DBSA_X8, DBSA_X16이 모두 동작하여 그에 해당하는 데이터 라인(GIO<0>, GIO<2>, ..., GIO<28> ~ GIO<30>)을 통해 데이터가 출력된다.
상기 반도체 메모리가 X8 모드로 동작할 경우, 상기 센스앰프 어레이(12)의 DBSA_X8이 모두 동작하여 그에 해당하는 데이터 라인(GIO<0>, GIO<4>, ..., GIO<28>)을 통해 데이터가 출력된다.
그러나 로우 어드레스와 컬럼 어드레스에 해당하는 셀의 데이터를 감지 및 증폭하는 센스앰프가 X32 모드, X16 모드, X8 모드 각각에 대응되는 센스앰프와 모두 일치하는 것은 아니다.
예를 들어, 반도체 메모리가 X8 모드로 동작할 경우 8비트의 데이터 중에서 첫번째 데이터는 GIO<0>를 통해 출력되어야 한다.
그러나 로우 어드레스와 컬럼 어드레스에 해당하는 셀의 데이터를 감지 및 증폭하는 센스앰프 중의 하나가 메모리 뱅크 내부의 데이터 버스(Lio<1>, Liob<1>)와 연결된 DBSA_X32일 경우 정상적인 데이터 출력이 불가능하다.
이러한 이유로 종래에는 도 1과 같이, X32 모드, X16 모드, X8 모드 각각에서 사용되어야 할 GIO라인들에 연결된 센스앰프로 데이터를 전달하기 위한 로컬 데이터 버스 라인(ldb_X16<1>, ldb_X16<3>, ldb_X8<1:3>)들이 연결된다.
따라서 반도체 메모리가 X8 모드로 동작할 경우 로우 어드레스와 컬럼 어드레스에 해당하는 셀의 데이터를 감지 및 증폭하는 센스앰프가 DBSA_X8, DBSA_X32, DBSA_X16, DBSA_X32 중에서 어느 것이라도 해당 데이터를 DBSA_X8로 전달하여 정상적인 데이터 출력이 가능해진다.
동일한 원리로 반도체 메모리가 X16 모드로 동작하더라도 ldb_X16<1>, ldb_X16<3>에 의해 DBSA_X8, DBSA_X16에 의해 정상적인 데이터 출력이 가능해진다.
그러나 종래의 기술에 따른 X32 모드, X16 모드, X8 모드 겸용 반도체 메모리는 다음과 같은 문제점이 있다.
첫째, X32 모드, X16 모드, X8 모드 각각에 대해 사용되는 센스앰프들 간에 데이터를 전달하기 위한 로컬 데이터 버스라인이 연결되므로 레이아웃 면적을 증가시키고 회로 설계를 어렵게 하며, 메모리 저장용량이 커질수록 이 문제는 더욱 심화될 수 있다.
둘째, 센스앰프들 간에 연결된 로컬 데이터 버스라인을 통해 데이터를 전달하는 시간이 소요되므로 데이터 출력시간을 증가시킨다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 레이아웃 면적을 감소시키고 회로설계를 간소화시킬 수 있도록 한 반도체 메모리의 데이터 출력 장치 및 제어방법을 제공함에 그 목적이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 데이터 출력시간을 감소시킬 수 있도록 한 반도체 메모리의 데이터 출력 장치 및 제어방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 데이터 출력장치는 적어도 두 종류 이상의 단위 데이터 출력모드에 대해 단독 또는 겸용으로 사용되는 패드(Pad)들이 정해진 복수개의 패드; 메모리 뱅크의 데이터를 상기 메모리 뱅크 외부로 전송하기 위한 복수개의 데이터 라인; 및 상기 복수개의 데이터 라인 중에서 적어도 하나의 제어신호에 해당하는 데이터 라인의 데이터를 상기 복수개의 패드 중에서 현재 설정된 단위 데이터 출력모드에 사용되는 패드에 대응되는 신호라인으로 출력하는 데이터 출력 제어수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 데이터 출력장치는 한번의 리드 명령에 따라 출력되는 데이터의 비트수가 각각 32, 16, 8인 제 1 내지 제 3 단위 데이터 출력모드(X32 모드, X16 모드, X8 모드) 겸용으로 사용되는 반도체 메모리에 있어서, 상기 제 1 내지 제 3 단위 데이터 출력모드 중에서 하나 또는 둘 이상에 대해 사용되는 패드(Pad)들이 정해진 복수개의 패드; 메모리 뱅크의 데이터를 상기 메모리 뱅크 외부로 전송하기 위한 복수개의 데이터 라인; 및 상기 복수개의 데이터 라인 중에서 제 1 제어신호와 제 2 제어신호 중 적어도 하나에 상응하는 데이터 라인의 데이터를 상기 복수개의 패드 중에서 현재 설정된 단위 데이터 출력모드에 사용되는 패드에 대응되는 신호라인으로 출력하는 데이터 출력 제어수단을 포함함을 또 다른 특징으로 한다.
본 발명에 따른 반도체 메모리의 데이터 출력 제어방법은 적어도 두 종류 이상의 단위 데이터 출력모드에 대해 단독 또는 겸용으로 사용되는 패드(Pad)들이 정해진 복수개의 패드와, 메모리 뱅크의 데이터를 상기 메모리 뱅크 외부로 전송하기 위한 복수개의 데이터 라인을 갖는 반도체 메모리의 데이터 출력 제어방법에 있어서, 리드 명령에 해당하는 메모리 뱅크에서 데이터를 출력시키기 위한 적어도 하나의 제어신호를 획득하는 단계; 상기 획득된 적어도 하나의 제어신호에 상응하는 데이터 라인을 선택하는 단계; 및 상기 선택된 데이터 라인의 데이터를 상기 복수개의 패드 중에서 현재 설정된 단위 데이터 출력모드에 사용되는 패드에 대응되는 신호라인으로 출력하는 단계를 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 데이터 출력 제어방법은 적어도 두 종류 이상의 단위 데이터 출력모드에 대해 단독 또는 겸용으로 사용되는 패드(Pad)들이 정해진 복수개의 패드와, 메모리 뱅크의 데이터를 상기 메모리 뱅크 외부로 전송하기 위한 복수개의 데이터 라인을 갖는 반도체 메모리의 데이터 출력 제어방법에 있어서, 리드 명령이 입력된 메모리 뱅크에 해당하는 로우 어드레스를 검출하는 단계; 상기 복수개의 데이터 라인 중에서 상기 로우 어드레스 및 컬럼 어드레스 중 적어도 하나에 상응하는 데이터 라인을 선택하는 단계; 및 상기 선택된 데이터 라인의 데이터를 상기 복수개의 패드 중에서 현재 설정된 단위 데이터 출력모드에 사용되는 패드에 대응되는 신호라인으로 출력하는 단계를 포함함을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 데이터 출력장치 및 제어방법의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도, 도 3은 도 2의 데이터 출력 제어부의 내부 구성을 나타낸 블록도, 도 4는 도 3의 제 1 제어신호 생성부의 구성을 나타낸 회로도, 도 5는 도 3의 제 1 선택부의 내부 구성을 나타낸 회로도, 도 6은 도 3의 제 2 선택부의 내부 구성을 나타낸 회로도, 도 7은 도 3의 제 3 선택부의 내부 구성을 나타낸 회로도, 도 8은 반도체 메모리의 어드레스 규격을 나타낸 도표이다.
본 발명에 따른 반도체 메모리의 데이터 출력장치는 도 2에 도시된 바와 같이, 메모리 셀(110)과 복수개의 데이터 버스 센스앰프(이하, 센스앰프)로 이루어진 센스앰프 어레이(120)를 포함하는 메모리 뱅크(Memory Bank)(100), 로우 어드레스 및 컬럼 어드레스에 해당하는 상기 메모리 뱅크(100) 내부의 셀 데이터를 메모리 뱅크(100) 외부로 출력하도록 상기 센스앰프 어레이(12)의 각 센스앰프에 일대일 대응되는 복수개의 데이터 라인(GIO<0> ~ GIO<31>), 제 1 내지 제 3 단위 데이터 출력모드(X32 모드, X16 모드, X8 모드) 중에서 하나 또는 둘 이상에 대해 사용되는 패드(Pad)들이 정해진 복수개의 패드를 포함하는 패드부(500), 상기 복수개의 데이터 라인(GIO<0> ~ GIO<31>) 중에서 제 1 제어신호와 제 2 제어신호 중 적어도 하나에 상응하는 데이터 라인의 데이터를 상기 복수개의 패드 중에서 현재 설정된 단위 데이터 출력모드에 사용되는 패드에 대응되는 신호라인으로 출력하는 데이터 출력 제어부(300), 상기 데이터 출력 제어부(300)에서 출력된 데이터를 반도체 메모리 외부로 출력 가능하도록 저장 및 드라이빙 하는 데이터 출력부(400), 및 상기 데이터 출력부(400)에서 드라이빙 된 데이터를 상기 패드부(500)로 출력하는 데이터 출력부(400)를 포함한다.
상기 복수개의 데이터 라인(GIO<0> ~ GIO<31>)은 모든 메모리 뱅크에 대해 공통으로 사용되며, 적어도 4개의 데이터 라인을 포함하는 복수개의 그룹으로 구분되고 각 그룹에서 상기 X32 모드, X16 모드, X8 모드 각각에 대해 사용되는 데이터 라인의 수가 정해진다. 예를 들어, 도 2의 전체 데이터 라인 중에서 첫번째 그룹인 GIO<0:3>을 살펴보면, X32 모드의 경우 GIO<0:3> 모두가 사용되고, X16 모드의 경우 GIO<0>와 GIO<1> 중에서 하나 그리고 GIO<2>와 GIO<3> 중에서 하나가 사용되며, X8 모드의 경우 GIO<0:3> 중에서 임의의 하나가 자유롭게 사용된다. 물론 다른 그 룹에서도 동일한 방식이 적용된다.
상기 제 1 제어신호는 리드 명령에 해당되는 메모리 뱅크의 로우 어드레스(이하, GAX_rd)이고, 제 2 제어신호는 컬럼 어드레스(이하, GAY_rd)이다.
상기 데이터 출력 제어부(300)는 도 3에 도시된 바와 같이, 메모리 뱅크별로 저장된 로우 어드레스(이하, BAX<0:3>), 및 메모리 뱅크별로 리드 명령이 입력되는 경우에만 인에이블되는 명령 인식신호(이하, cast12<0:3>)를 이용하여 상기 GAX_rd를 생성하는 제 1 제어신호 생성부(310), 및 상기 GAX_rd와 GAY_rd 중에서 적어도 하나에 상응하는 데이터 라인의 데이터를 선택하여 상기 복수개의 패드 중에서 현재 선택된 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 데이터 선택부(320)를 포함한다.
상기 데이터 선택부(320)는 리드(Read)/라이트(Write) 구분신호(이하, wtrbt)가 리드를 정의하는 레벨이고, X32 모드를 선택하기 위한 제 1 단위 데이터 출력모드 신호(이하, X32)가 인에이블되면 자신과 연결된 데이터 라인의 데이터를 상기 X32 모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 1 선택부(320), 상기 wtrbt가 리드를 정의하는 레벨이고, 상기 X32와, X16 모드를 선택하기 위한 제 2 단위 데이터 출력모드 신호(이하, X16) 중에서 하나가 인에이블되면 자신과 연결된 데이터 라인 중에서 상기 GAX_rd에 상응하는 데이터 라인의 데이터를 상기 X32 모드와 X16 모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 2 선택부(322), 상기 wtrbt가 리드를 정의하는 레벨이고, 상기 X32, X16, X8 모드를 선택하기 위한 제 3 단위 데이터 출력모드 신호(이하, X8) 중에서 하나가 인에이블되면 자신과 연결된 데이터 라인 중에서 상기 GAX_rd와 GAY_rd에 상응하는 데이터 라인의 데이터를 상기 X32 모드, X16 모드, X8 모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 3 선택부(323)를 포함한다.
상기 제 1 제어신호 생성부(310)는 도 4에 도시된 바와 같이, BAX<0:3>와 cast12<0:3> 중에서 동일한 메모리 뱅크 순번에 따른 신호쌍 하나씩을 입력받는 복수개의 제 1 낸드 게이트(ND11 ~ ND14), 및 상기 복수개의 제 1 낸드 게이트(ND11 ~ ND14)의 출력을 입력받아 상기 GAX_rd를 출력하는 제 2 낸드 게이트(ND15)를 포함한다.
상기 제 1 선택부(321)는 도 5에 도시된 바와 같이, wtrbt를 입력받는 제 1 인버터(IV21), 상기 제 1 인버터(IV21)의 출력과 상기 X32를 입력받는 낸드 게이트(ND21), 상기 낸드 게이트(ND21)의 출력을 입력받는 제 2 인버터(IV22), 및 상기 낸드 게이트(ND21)의 출력과 상기 제 2 인버터(IV22)의 출력에 따라 자신과 연결된 데이터 라인(GIO_X32)의 데이터를 출력하는 트리 스테이트 인버터(Tri State Inverter)(TIV21)를 포함한다.
상기 제 2 선택부(322)는 도 6에 도시된 바와 같이, 상기 wtrbt가 리드를 정의하는 레벨이고 상기 X32가 인에이블되면 자신과 연결된 데이터 라인(GIO_X32)의 데이터를 상기 X32 모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 1 모드 선택부(322-1), 및 상기 wtrbt가 리드를 정의하는 레벨이고 X16이 인에이블되면 자신과 연결된 복수개의 데이터 라인(GIO_X16<0>, GIO_X16<1>) 중에서 상기 GAX_rd에 상응하는 데이터 라인의 데이터를 상기 X16 모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 2 모드 선택부(322-2)를 포함한다.
상기 제 1 모드 선택부(322-1)는 도 6에 도시된 바와 같이, wtrbt를 입력받는 제 1 인버터(IV31), 상기 제 1 인버터(IV31)의 출력과 상기 X32를 입력받는 낸드 게이트(ND31), 상기 낸드 게이트(ND31)의 출력을 입력받는 제 2 인버터(IV32), 및 상기 낸드 게이트(ND31)의 출력과 상기 제 2 인버터(IV32)의 출력에 따라 GIO_X32의 데이터를 출력하는 트리 스테이트 인버터(Tri State Inverter)(TIV31)를 포함한다.
상기 제 2 모드 선택부(322-2)는 도 6에 도시된 바와 같이, 상기 GAX_rd를 입력받는 제 3 인버터(IV33), 상기 제 3 인버터(IV33)의 출력과 상기 wtrbt 및 X16을 입력받는 제 2 낸드 게이트(ND32), 상기 제 2 낸드 게이트(ND32)의 출력을 입력받는 제 4 인버터(IV34), 상기 제 2 낸드 게이트(ND32)의 출력과 상기 제 4 인버터(IV34)의 출력에 따라 GIO_X16<0>의 데이터를 출력하는 제 2 트리 스테이트 인버터(TIV32), 상기 GAX_rd를 입력받는 제 5 인버터(IV35), 상기 제 5 인버터(IV35)의 출력을 입력받는 제 6 인버터(IV36), 상기 제 6 인버터(IV36)의 출력과 상기 wtrbt 및 X16을 입력받는 제 3 낸드 게이트(ND33), 상기 제 3 낸드 게이트(ND33)의 출력을 입력받는 제 7 인버터(IV37), 상기 제 3 낸드 게이트(ND33)의 출력과 상기 제 7 인버터(IV37)의 출력에 따라 GIO_X16<1>의 데이터를 출력하는 제 3 트리 스테이트 인버터(TIV33)를 포함한다.
상기 제 3 선택부(323)는 도 7에 도시된 바와 같이, 상기 wtrbt가 리드를 정의하는 레벨이고 상기 X32가 인에이블되면 GIO_X32의 데이터를 상기 X32 모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 1 모드 선택부(323-1), 및 상 기 wtrbt가 리드를 정의하는 레벨이고 X16이 인에이블되면 자신과 연결된 GIO_X16<0>와 GIO_X16<1> 중에서 상기 GAX_rd에 상응하는 데이터 라인의 데이터를 상기 X16 모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 2 모드 선택부(323-2), 및 wtrbt가 리드를 정의하는 레벨이고 X8이 인에이블되면 자신과 연결된 복수개의 데이터 라인(GIO_X8<0:3>) 중에서 상기 GAX_rd와 GAY_rd에 상응하는 데이터 라인의 데이터를 상기 X8 모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 3 모드 선택부(323-3)를 포함한다.
상기 제 1 모드 선택부(323-1)는 도 7에 도시된 바와 같이, wtrbt를 입력받는 제 1 인버터(IV41), 상기 제 1 인버터(IV41)의 출력과 상기 X32를 입력받는 낸드 게이트(ND41), 상기 낸드 게이트(ND41)의 출력을 입력받는 제 2 인버터(IV42), 및 상기 낸드 게이트(ND41)의 출력과 상기 제 2 인버터(IV42)의 출력에 따라 GIO_X32의 데이터를 출력하는 트리 스테이트 인버터(TIV41)를 포함한다.
상기 제 2 모드 선택부(323-2)는 도 7에 도시된 바와 같이, 상기 GAX_rd를 입력받는 제 3 인버터(IV43), 상기 제 3 인버터(IV43)의 출력과 상기 wtrbt 및 X16을 입력받는 제 2 낸드 게이트(ND42), 상기 제 2 낸드 게이트(ND42)의 출력을 입력받는 제 4 인버터(IV44), 상기 제 2 낸드 게이트(ND42)의 출력과 상기 제 4 인버터(IV44)의 출력에 따라 GIO_X16<0>의 데이터를 출력하는 제 2 트리 스테이트 인버터(TIV42), 상기 GAX_rd를 입력받는 제 5 인버터(IV45), 상기 제 5 인버터(IV45)의 출력을 입력받는 제 6 인버터(IV46), 상기 제 6 인버터(IV46)의 출력과 상기 wtrbt 및 X16을 입력받는 제 3 낸드 게이트(ND43), 상기 제 3 낸드 게이트(ND43)의 출력 을 입력받는 제 7 인버터(IV47), 상기 제 3 낸드 게이트(ND43)의 출력과 상기 제 7 인버터(IV47)의 출력에 따라 GIO_X16<1>의 데이터를 출력하는 제 3 트리 스테이트 인버터(TIV43)를 포함한다.
상기 제 3 모드 선택부(323-3)는 도 7에 도시된 바와 같이, GAX_rd와 GAY_rd를 입력받는 제 4 낸드 게이트(ND44), 상기 제 4 낸드 게이트(ND44)의 출력을 입력받는 제 8 인버터(IV48), 상기 제 8 인버터(IV48)의 출력과 wtrbt 및 X8을 입력받는 제 5 낸드 게이트(ND45), 상기 제 5 낸드 게이트(ND45)의 출력을 입력받는 제 9 인버터(IV49), 상기 제 5 낸드 게이트(ND45)의 출력과 상기 제 9 인버터(IV49)의 출력에 따라 자신과 연결된 GIO_X8<3>의 데이터를 출력하는 제 4 트리 스테이트 인버터(TIV44), GAX_rd를 입력받는 제 10 인버터(IV50), 상기 제 10 인버터(IV50)의 출력과 GAY_rd를 입력받는 제 6 낸드 게이트(ND46), 상기 제 6 낸드 게이트(ND46)의 출력을 입력받는 제 11 인버터(IV51), 상기 제 11 인버터(IV51)의 출력과 wtrbt 및 X8을 입력받는 제 7 낸드 게이트(ND47), 상기 제 7 낸드 게이트(ND47)의 출력을 입력받는 제 12 인버터(IV52), 상기 제 7 낸드 게이트(ND47)의 출력과 상기 제 12 인버터(IV52)의 출력에 따라 자신과 연결된 GIO_X8<2>의 데이터를 출력하는 제 5 트리 스테이트 인버터(TIV45), GAY_rd를 입력받는 제 13 인버터(IV53), GAX_rd와 상기 제 13 인버터(IV53)의 출력을 입력받는 제 8 낸드 게이트(ND48), 상기 제 8 낸드 게이트(ND48)의 출력을 입력받는 제 14 인버터(IV54), 상기 제 14 인버터(IV54)의 출력과 wtrbt 및 X8을 입력받는 제 9 낸드 게이트(ND49), 상기 제 9 낸드 게이트(ND49)의 출력을 입력받는 제 15 인버터(IV55), 상기 제 9 낸드 게이 트(ND49)의 출력과 상기 제 15 인버터(IV55)의 출력에 따라 자신과 연결된 GIO_X8<1>의 데이터를 출력하는 제 6 트리 스테이트 인버터(TIV46), GAX_rd를 입력받는 제 16 인버터(IV56), GAY_rd를 입력받는 제 17 인버터(IV57), 상기 제 16 인버터(IV56)와 상기 제 17 인버터(IV57)의 출력을 입력받는 제 10 낸드 게이트(ND50), 상기 제 10 낸드 게이트(ND50)의 출력을 입력받는 제 18 인버터(IV58), 상기 제 18 인버터(IV58)의 출력과 wtrbt 및 X8을 입력받는 제 11 낸드 게이트(ND51), 상기 제 11 낸드 게이트(ND51)의 출력을 입력받는 제 19 인버터(IV59), 상기 제 11 낸드 게이트(ND51)의 출력과 상기 제 19 인버터(IV59)의 출력에 따라 자신과 연결된 GIO_X8<0>의 데이터를 출력하는 제 7 트리 스테이트 인버터(TIV47)를 포함한다.
상술한 구성을 갖는 본 발명에서 X32 모드, X16 모드 및 X8 모드 각각에 대해 사용되는 패드는 자유롭게 정할 수 있지만, 설명의 편의를 위해 도 2의 패드부(500)의 32개의 패드 중에서 0 ~ 7 번까지의 패드가 X8 모드에서 사용되고, 0 ~ 15 번까지의 패드가 X16 모드에서 사용되며, 0 ~ 31 번까지의 패드가 X32에서 사용되는 것으로 정의되었다고 가정한다.
상기 X32 모드에서만 사용되는 16 ~ 31번 패드에 대응되는 각 신호라인에는 도 5의 제 1 선택부(321)가 연결되고, X32 모드와 X16 모드에서 사용되는 8 ~ 15번 패드에 대응되는 각 신호라인에는 도 6의 제 2 선택부(322)가 연결되며, X32 모드, X16 모드 및 X8 모드에서 모두 사용되는 0 ~ 7번 패드에 대응되는 각 신호라인에는 도 7의 제 3 선택부(323)가 연결된다.
따라서 상기 16 ~ 31번 패드에 해당하는 16개의 제 1 선택부(321)에 연결되는 GIO_X32는 GIO<16> ~ GIO<31>이다.
또한 상기 8 ~ 15번 패드에 해당하는 8개의 제 2 선택부(322)에 연결되는 GIO_X32는 GIO<8> ~ GIO<15>이고, GIO_X16<0>은 GIO<16>, GIO<18>, GIO<20>, ..., GIO<30> 또는 GIO<17>, GIO<19>, GIO<21>, ..., GIO<31>이며, GIO_X16<1>은 그 반대인 GIO<17>, GIO<19>, GIO<21>, ..., GIO<31> 또는 GIO<16>, GIO<18>, GIO<20>, ..., GIO<30>이다.
또한 상기 0 ~ 7번 패드에 해당하는 8개의 제 3 선택부(323)에 연결되는 GIO_X32는 GIO<0> ~ GIO<7>이고, GIO_X16<0>은 GIO<0>, GIO<2>, GIO<4>, ..., GIO<14> 또는 GIO<1>, GIO<3>, GIO<5>, ..., GIO<15>이고, GIO_X16<1>은 그 반대인 GIO<1>, GIO<3>, GIO<5>, ..., GIO<15> 또는 GIO<0>, GIO<2>, GIO<4>, ..., GIO<14>이며, GIO_X8<0:3>은 GIO<0:3>, GIO<4:7>, GIO<8:11>, ..., GIO<28:31>이다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 데이터 출력장치의 동작을 설명하면 다음과 같다.
도 8에 도시된 메모리 규격과 같이, 메모리 용량과 단위 데이터 출력모드(X8, X16, X32) 별로 사용되는 로우 어드레스와 컬럼 어드레스가 규정되어 있다. 상기 규격을 살펴보면, 256Mb 메모리와 1Gb 메모리는 X16 모드와 X8 모드의 경우 X32 모드에 비해 각각 로우 어드레스 한 비트(A12, A13)를 추가하여 해당 모드에서 데이터 라인을 선택하기 위한 제어신호로 사용한다.
따라서 본 발명은 도 6 및 도 7에 도시된 바와 같이, X16 모드의 경우 상기 A12에 해당하는 GAX_rd에 따라 데이터 라인을 선택하고, X8 모드의 경우 GAX_rd와 컬럼 어드레스인 GAY_rd에 따라 데이터 라인을 선택하도록 구성하였다.
이하, X32, X16, X8 모드 각각에 따른 본 발명의 동작을 설명하면 다음과 같다.
- X32 모드 -
리드 명령이 입력되고 X32 모드가 선택되면, wtrbt는 리드를 정의하는 레벨(로우)이 되고, X32 신호가 하이로 인에이블되며, X16 및 X8 신호는 로우로 디스에이블된다.
상기 X32가 하이이고, wtrbt가 로우이므로, 도 5의 제 1 선택부(321)와 도 6의 제 2 선택부(322)의 제 1 모드 선택부(322-1) 및 도 7의 제 3 선택부(323)의 제 1 모드 선택부(323-1)의 트리 스테이트 인버터(TIV21, TIV31, TIV41) 들이 턴온 된다.
따라서 도 5의 제 1 선택부(321), 도 6의 제 2 선택부(322)의 제 1 모드 선택부(322-1), 및 도 7의 제 3 선택부(323)의 제 1 모드 선택부(323-1)에서 GIO_X32에 해당하는 GIO<0:31>의 32 비트의 데이터가 출력되고 데이터 출력부(400)를 거쳐 패드부(500)를 통해 반도체 메모리 외부로 출력된다.
- X16 모드 -
리드 명령이 입력되고 X16 모드가 선택되면, wtrbt는 리드를 정의하는 레벨 (로우)이 되고, X16 신호가 하이로 인에이블되며, X32 및 X8 신호는 로우로 디스에이블된다.
상기 X16이 하이이고, wtrbt가 로우이므로, GAX_rd에 따라 도 6의 제 2 선택부(322)의 제 2 모드 선택부(322-2)의 제 2 및 제 3 트리 스테이트 인버터(TIV32, TIV33) 중에서 하나가 턴온되고, 도 7의 제 3 선택부(323)의 제 2 모드 선택부(323-2)의 제 2 및 제 3 트리 스테이트 인버터(TIV42, TIV43) 중에서 하나가 턴온 된다. 예를 들어, GAX_rd가 하이일 경우, TIV33, TIV43이 턴온되고, GAX_rd가 로우일 경우, TIV32, TIV42가 턴온된다.
따라서 GAX_rd가 하이일 경우 도 6의 제 2 선택부(322)의 제 2 모드 선택부(322-2), 및 도 7의 제 3 선택부(323)의 제 2 모드 선택부(323-2)를 통해 GIO_X16<1>가 선택되고 그에 해당하는 16 비트의 데이터가 데이터 출력부(400)를 거쳐 패드부(500)를 통해 반도체 메모리 외부로 출력된다.
한편, GAX_rd가 로우일 경우, 도 6의 제 2 선택부(322)의 제 2 모드 선택부(322-2), 및 도 7의 제 3 선택부(323)의 제 2 모드 선택부(323-2)를 통해 GIO_X16<0>이 선택되고 그에 해당하는 16 비트의 데이터가 데이터 출력부(400)를 거쳐 패드부(500)를 통해 반도체 메모리 외부로 출력된다.
이때 GIO_X16<0>은 GIO<1>, GIO<3>, GIO<5>, ..., GIO<31> 또는 GIO<0>, GIO<2>, GIO<4>, ..., GIO<30>이고, GIO_X16<1>은 그 반대인 GIO<0>, GIO<2>, GIO<4>, ..., GIO<30> 또는 GIO<1>, GIO<3>, GIO<5>, ..., GIO<31>이다.
- X8 모드 -
리드 명령이 입력되고 X8 모드가 선택되면, wtrbt는 리드를 정의하는 레벨(로우)이 되고, X8 신호가 하이로 인에이블되며, X32 및 X16 신호는 로우로 디스에이블된다.
상기 X8이 하이이고, wtrbt가 로우이므로, GAX_rd 및 GAY_rd의 모든 경우의 수(00, 01, 10, 11)의 논리곱 결과에 따라 도 7의 제 3 선택부(323)의 제 3 모드 선택부(323-3)의 제 4 내지 제 7 트리 스테이트 인버터(TIV44 ~ TIV47) 중에서 하나가 턴온 된다.
예를 들어, 상기 GAY_rd와 GAX_rd가 로우일 경우(00), 상기 제 7 트리 스테이트 인버터(TIV47)가 턴온된다. 상기 GAY_rd가 로우이고 GAX_rd가 하이일 경우(01), 상기 제 6 트리 스테이트 인버터(TIV46)가 턴온된다. 상기 GAY_rd가 하이이고 GAX_rd가 로우일 경우(10), 상기 제 5 트리 스테이트 인버터(TIV45)가 턴온된다. 상기 GAY_rd와 GAX_rd가 하이일 경우(11), 상기 제 4 트리 스테이트 인버터(TIV44)가 턴온된다.
상기 GAY_rd와 GAX_rd가 로우일 경우(00), 도 7의 제 3 선택부(323)의 제 3 모드 선택부(323-3)를 통해 GIO_X8<0>에 해당하는 8 비트 데이터가 데이터 출력부(400)를 거쳐 패드부(500)를 통해 반도체 메모리 외부로 출력된다.
상기 GAY_rd가 로우이고 GAX_rd가 하이일 경우(01), 도 7의 제 3 선택부(323)의 제 3 모드 선택부(323-3)를 통해 GIO_X8<1>에 해당하는 8 비트 데이터가 데이터 출력부(400)를 거쳐 패드부(500)를 통해 반도체 메모리 외부로 출력된다.
상기 GAY_rd가 하이이고 GAX_rd가 로우일 경우(10), 도 7의 제 3 선택부(323)의 제 3 모드 선택부(323-3)를 통해 GIO_X8<2>에 해당하는 8 비트 데이터가 데이터 출력부(400)를 거쳐 패드부(500)를 통해 반도체 메모리 외부로 출력된다.
상기 GAY_rd와 GAX_rd가 하이일 경우(11), 도 7의 제 3 선택부(323)의 제 3 모드 선택부(323-3)를 통해 GIO_X8<3>에 해당하는 8 비트 데이터가 데이터 출력부(400)를 거쳐 패드부(500)를 통해 반도체 메모리 외부로 출력된다.
이때 GIO_X8<0:3>은 GIO<0>, GIO<4>, GIO<8>, ..., GIO<28> 또는 GIO<1>, GIO<5>, GIO<9>, ..., GIO<29> 또는 GIO<2>, GIO<6>, GIO<10>, ..., GIO<30> 또는 GIO<3>, GIO<7>, GIO<11>, ..., GIO<31> 중에서 하나가 될 수 있다.
상술한 본 발명은 반도체 메모리의 주변회로에 저장된 로우 어드레스 또는 뱅크에 저장된 로우 어드레스를 사용하지 않고 도 4의 제 1 제어신호 생성부(310)를 이용하여 상기 GAX_rd를 생성하고 이를 X16 모드와 X8 모드에서 데이터 라인 선택을 위해 사용하였으며 그 이유는 다음과 같다.
예를 들어, 메모리 뱅크 0와 메모리 뱅크 1을 차례로 활성화시키고 순차적인 리드 동작을 수행하려고 할 때, 상기 도 8의 A12에 해당하는 로우 어드레스가 메모리 뱅크 0는 로우이고, 메모리 뱅크 1은 하이라 가정하면, 상기 메모리 뱅크 1을 활성화시킨 후 반도체 메모리의 주변회로에 저장된 로우 어드레스는 하이를 유지하고 있다.
상기 주변회로에 저장된 로우 어드레스를 이용하여 메모리 뱅크 0의 데이터를 리드할 경우, 로우 어드레스가 바뀌게 되어 잘못된 워드라인의 데이터를 읽어내 는 오류가 발생하게 된다.
따라서 본 발명은 도 4와 같이, 메모리 뱅크별로 실제 리드 명령이 입력된 경우에만 인에이블되는 명령 인식신호 즉, cast12<0:3> 신호를 이용하여 각 메모리 뱅크별로 저장된 로우 어드레스(BAX<0:3>) 중에서 실제 리드 명령에 해당하는 메모리 뱅크의 로우 어드레스인 GAX_rd를 판별하고, 이를 이용하여 데이터 라인을 선택하므로 신뢰성 있는 데이터 출력 제어가 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 데이터 출력장치 및 제어방법은 다음과 같은 효과가 있다.
첫째, 메모리 뱅크 내부의 센스앰프 간에 데이터를 전달하기 위한 로컬 데이터 버스 라인이 필요 없으므로 레이아웃 면적을 감소시키고 회로설계를 간소화시킬 수 있다.
둘째, 센스앰프간에 데이터 전달이 필요없이 메모리 뱅크 외부의 데이터 라 인을 통해 직접 데이터 출력이 이루어지므로 데이터 출력시간이 감소되어 반도체 메모리의 동작속도를 향상시킬 수 있다.
셋째, 리드 명령에 해당하는 메모리 뱅크의 어드레스를 정확히 검출하여 데이터 출력 제어동작을 수행하므로 반도체 메모리의 신뢰성을 향상시킬 수 있다.

Claims (42)

  1. 적어도 두 종류 이상의 단위 데이터 출력모드에 대해 단독 또는 겸용으로 사용되는 패드(Pad)들이 정해진 복수개의 패드;
    메모리 뱅크의 데이터를 상기 메모리 뱅크 외부로 전송하기 위한 복수개의 데이터 라인; 및
    상기 복수개의 데이터 라인 중에서 상기 단위 데이터 출력모드를 활성화시키기 위한 단위 데이터 출력모드 신호와, 어드레스를 이용하여 생성한 제어신호의 선택적 조합을 이용하여 선택한 데이터 라인의 데이터를 상기 복수개의 패드에 대응되는 신호라인으로 출력하는 데이터 출력 제어수단을 포함하는 반도체 메모리의 데이터 출력장치.
  2. 제 1 항에 있어서,
    상기 복수개의 데이터 라인은
    소정 수의 데이터 라인을 포함하는 복수개의 그룹으로 구분되고 각 그룹에서 상기 적어도 두 종류 이상의 단위 데이터 출력모드 각각에 대해 사용되는 데이터 라인의 수가 정해진 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  3. 제 1 항에 있어서,
    상기 데이터 출력 제어수단은
    로우 어드레스(Row Address), 및 리드 명령이 입력되면 인에이블되는 명령 인식신호에 따라 제 1 제어신호를 생성하는 제 1 제어신호 생성부, 및
    상기 제 1 제어신호 또는 제 2 제어신호에 상응하는 데이터 라인의 데이터를 선택하여 상기 복수개의 패드 중에서 현재 선택된 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 데이터 선택부를 포함하는 반도체 메모리의 데이터 출력장치.
  4. 제 3 항에 있어서,
    상기 제 1 제어신호는 복수개의 메모리 뱅크 중에서 리드 명령에 따라 활성화된 메모리 뱅크에 저장된 로우 어드레스인 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  5. 제 3 항에 있어서,
    상기 제 2 제어신호는 컬럼 어드레스인 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  6. 제 3 항에 있어서,
    상기 제 1 제어신호 생성부는
    각 뱅크별 로우 어드레스와 해당 뱅크에 관련된 명령 인식신호를 입력받는 복수개의 제 1 낸드 게이트, 및
    상기 복수개의 제 1 낸드 게이트의 출력을 입력받아 상기 제 1 제어신호를 출력하는 제 2 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  7. 제 3 항에 있어서,
    상기 데이터 선택부는
    자신에 해당하는 단위 데이터 출력모드가 선택되면, 자신과 연결된 적어도 하나의 데이터 라인의 데이터를 리드(Read)/라이트(Write) 구분신호, 제 1 제어신호 및 제 2 제어신호 중에서 적어도 하나에 따라 선택하여 해당 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 복수개의 선택부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  8. 제 3 항에 있어서,
    상기 데이터 선택부는
    제 1 단위 데이터 출력모드의 선택여부에 따라 자신과 연결된 데이터 라인의 데이터를 상기 제 1 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 1 선택부,
    상기 제 1 단위 데이터 출력모드와 제 2 단위 데이터 출력모드 중에서 하나의 선택여부에 따라 자신과 연결된 데이터 라인 중에서 상기 제 1 제어신호에 상응하는 데이터 라인의 데이터를 상기 제 1 및 제 2 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 2 선택부, 및
    상기 제 1 단위 데이터 출력모드, 제 2 단위 데이터 출력모드 및 제 3 단위 데이터 출력모드 중에서 하나의 선택여부에 따라 자신과 연결된 데이터 라인 중에서 상기 제 1 제어신호 및 제 2 제어신호에 상응하는 데이터 라인의 데이터를 상기 제 1 내지 제 3 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 3 선택부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  9. 제 8 항에 있어서,
    상기 제 1 선택부는
    리드(Read)/라이트(Write) 구분신호가 리드를 정의하는 레벨이고 제 1 단위 데이터 출력모드 신호가 인에이블되면 자신과 연결된 데이터 라인의 데이터를 상기 제 1 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하도록 구성됨을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  10. 제 8 항에 있어서,
    상기 제 1 선택부는
    반전된 리드/라이트 구분신호와 상기 제 1 단위 데이터 출력모드 신호를 입력받는 낸드 게이트, 및
    상기 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  11. 제 8 항에 있어서,
    상기 제 2 선택부는
    상기 리드/라이트 구분신호가 리드를 정의하는 레벨이고 상기 제 1 단위 데이터 출력모드 신호가 인에이블되면 자신과 연결된 데이터 라인의 데이터를 상기 제 1 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 1 모드 선택부, 및
    상기 리드/라이트 구분신호가 리드를 정의하는 레벨이고 제 2 단위 데이터 출력모드 신호가 인에이블되면 상기 자신과 연결된 복수개의 데이터 라인 중에서 상기 제 1 제어신호에 상응하는 데이터 라인의 데이터를 상기 제 2 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 2 모드 선택부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  12. 제 11 항에 있어서,
    상기 제 1 모드 선택부는
    반전된 리드/라이트 구분신호와 상기 제 1 단위 데이터 출력모드 신호를 입력받는 낸드 게이트, 및
    상기 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  13. 제 11 항에 있어서,
    상기 제 2 모드 선택부는
    반전된 제 1 제어신호, 상기 리드/라이트 구분신호 및 상기 제 2 단위 데이터 출력모드 신호를 입력받는 제 1 낸드 게이트,
    상기 제 1 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 1 스위치,
    상기 제 1 제어신호, 상기 리드/라이트 구분신호 및 상기 제 2 단위 데이터 출력모드 신호를 입력받는 제 2 낸드 게이트, 및
    상기 제 2 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 2 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  14. 제 8 항에 있어서,
    상기 제 3 선택부는
    상기 리드/라이트 구분신호가 리드를 정의하는 레벨이고 상기 제 1 단위 데이터 출력모드 신호가 인에이블되면 자신과 연결된 데이터 라인의 데이터를 상기 제 1 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 1 모드 선택부,
    상기 리드/라이트 구분신호가 리드를 정의하는 레벨이고 상기 제 2 단위 데이터 출력모드 신호가 인에이블되면 상기 자신과 연결된 복수개의 데이터 라인 중 에서 상기 제 1 제어신호에 상응하는 데이터 라인의 데이터를 상기 제 2 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 2 모드 선택부, 및
    상기 리드/라이트 구분신호가 리드를 정의하는 레벨이고 제 3 단위 데이터 출력모드 신호가 인에이블되면 상기 자신과 연결된 복수개의 데이터 라인 중에서 상기 제 1 제어신호 및 상기 제 2 제어신호에 상응하는 데이터 라인의 데이터를 상기 제 3 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 3 모드 선택부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  15. 제 14 항에 있어서,
    상기 제 1 모드 선택부는
    반전된 리드/라이트 구분신호와 상기 제 1 단위 데이터 출력모드 신호를 입력받는 낸드 게이트, 및
    상기 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  16. 제 14 항에 있어서,
    상기 제 2 모드 선택부는
    반전된 제 1 제어신호, 상기 리드/라이트 구분신호 및 상기 제 2 단위 데이 터 출력모드 신호를 입력받는 제 1 낸드 게이트,
    상기 제 1 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 1 스위치,
    상기 제 1 제어신호, 상기 리드/라이트 구분신호 및 상기 제 2 단위 데이터 출력모드 신호를 입력받는 제 2 낸드 게이트, 및
    상기 제 2 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 2 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  17. 제 14 항에 있어서,
    상기 제 3 모드 선택부는
    상기 제 1 제어신호와 상기 제 2 제어신호의 논리값 경우의 수 각각에 대해 상기 리드/라이트 구분신호 및 상기 제 3 단위 데이터 출력모드 신호를 공통으로 입력받는 복수개의 낸드 게이트, 및
    상기 복수개의 낸드 게이트 각각의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 복수개의 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  18. 제 14 항에 있어서,
    상기 제 3 모드 선택부는
    상기 제 1 제어신호와 상기 제 2 제어신호의 논리곱 결과, 상기 리드/라이트 구분신호 및 상기 제 3 단위 데이터 출력모드 신호를 입력받는 제 1 낸드 게이트,
    상기 제 1 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 1 스위치,
    반전된 제 1 제어신호와 상기 제 2 제어신호의 논리곱 결과, 상기 리드/라이트 구분신호 및 상기 제 3 단위 데이터 출력모드 신호를 입력받는 제 2 낸드 게이트,
    상기 제 2 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 2 스위치,
    상기 제 1 제어신호와 반전된 제 2 제어신호의 논리곱 결과, 상기 리드/라이트 구분신호 및 상기 제 3 단위 데이터 출력모드 신호를 입력받는 제 3 낸드 게이트,
    상기 제 3 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 3 스위치,
    반전된 제 1 제어신호와 반전된 제 2 제어신호의 논리곱 결과, 상기 리드/라이트 구분신호 및 상기 제 3 단위 데이터 출력모드 신호를 입력받는 제 4 낸드 게이트, 및
    상기 제 4 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 4 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  19. 한번의 리드 명령에 따라 출력되는 데이터의 비트수가 각각 32, 16, 8인 제 1 내지 제 3 단위 데이터 출력모드 겸용으로 사용되는 반도체 메모리에 있어서,
    상기 제 1 내지 제 3 단위 데이터 출력모드 중에서 하나 또는 둘 이상에 대해 사용되는 패드(Pad)들이 정해진 복수개의 패드;
    메모리 뱅크의 데이터를 상기 메모리 뱅크 외부로 전송하기 위한 복수개의 데이터 라인; 및
    상기 복수개의 데이터 라인 중에서 상기 단위 데이터 출력모드를 활성화시키기 위한 단위 데이터 출력모드 신호, 로우 어드레스를 이용하여 생성한 제 1 제어신호와 제 2 제어신호의 선택적 조합을 이용하여 선택한 데이터 라인의 데이터를 상기 복수개의 패드에 대응되는 신호라인으로 출력하는 데이터 출력 제어수단을 포함하는 반도체 메모리의 데이터 출력장치.
  20. 제 19 항에 있어서,
    상기 복수개의 데이터 라인은
    적어도 4개의 데이터 라인을 포함하는 복수개의 그룹으로 구분되고 각 그룹에서 상기 제 1 내지 제 3 단위 데이터 출력모드 각각에 대해 사용되는 데이터 라인의 수가 정해진 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  21. 제 19 항에 있어서,
    상기 데이터 출력 제어수단은
    로우 어드레스, 및 리드 명령에 따라 메모리 뱅크별로 발생된 명령 인식신호를 이용하여 상기 제 1 제어신호를 생성하는 제 1 제어신호 생성부, 및
    상기 제 1 제어신호와 제 2 제어신호 중에서 적어도 하나에 상응하는 데이터 라인의 데이터를 선택하여 상기 복수개의 패드 중에서 현재 선택된 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 데이터 선택부를 포함하는 반도체 메모리의 데이터 출력장치.
  22. 제 19 항에 있어서,
    상기 제 1 제어신호는 리드 명령에 따라 활성화된 메모리 뱅크에 저장된 로우 어드레스인 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  23. 제 19 항에 있어서,
    상기 제 2 제어신호는 리드 명령에 따라 활성화된 메모리 뱅크에 해당하는 컬럼 어드레스인 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  24. 제 21 항에 있어서,
    상기 제 1 제어신호 생성부는
    각 뱅크별 로우 어드레스와 해당 뱅크에 관련된 명령 인식신호를 입력받는 복수개의 제 1 낸드 게이트, 및
    상기 복수개의 제 1 낸드 게이트의 출력을 입력받아 상기 제 1 제어신호를 출력하는 제 2 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  25. 제 21 항에 있어서,
    상기 데이터 선택부는
    제 1 단위 데이터 출력모드 신호가 인에이블되면 자신과 연결된 데이터 라인의 데이터를 상기 제 1 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 1 선택부,
    상기 제 1 단위 데이터 출력모드와 제 2 단위 데이터 출력모드 중에서 하나가 인에이블되면 자신과 연결된 데이터 라인 중에서 상기 제 1 제어신호에 상응하는 데이터 라인의 데이터를 상기 제 1 및 제 2 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 2 선택부, 및
    상기 제 1 단위 데이터 출력모드, 제 2 단위 데이터 출력모드 및 제 3 단위 데이터 출력모드 중에서 하나가 인에이블되면 자신과 연결된 데이터 라인 중에서 상기 제 1 제어신호 및 제 2 제어신호에 상응하는 데이터 라인의 데이터를 상기 제 1 내지 제 3 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 3 선택부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  26. 제 25 항에 있어서,
    상기 제 1 선택부는
    반전된 리드/라이트 구분신호와 상기 제 1 단위 데이터 출력모드 신호를 입력받는 낸드 게이트, 및
    상기 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  27. 제 25 항에 있어서,
    상기 제 2 선택부는
    상기 리드/라이트 구분신호가 리드를 정의하는 레벨이고 상기 제 1 단위 데이터 출력모드 신호가 인에이블되면 자신과 연결된 데이터 라인의 데이터를 상기 제 1 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 1 모드 선택부, 및
    상기 리드/라이트 구분신호가 리드를 정의하는 레벨이고 제 2 단위 데이터 출력모드 신호가 인에이블되면 자신과 연결된 복수개의 데이터 라인 중에서 상기 제 1 제어신호에 상응하는 데이터 라인의 데이터를 상기 제 2 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 2 모드 선택부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  28. 제 27 항에 있어서,
    상기 제 1 모드 선택부는
    반전된 리드/라이트 구분신호와 상기 제 1 단위 데이터 출력모드 신호를 입력받는 낸드 게이트,
    상기 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  29. 제 27 항에 있어서,
    상기 제 2 모드 선택부는
    반전된 제 1 제어신호, 상기 리드/라이트 구분신호 및 상기 제 2 단위 데이터 출력모드 신호를 입력받는 제 1 낸드 게이트,
    상기 제 1 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 1 스위치,
    상기 제 1 제어신호, 상기 리드/라이트 구분신호 및 상기 제 2 단위 데이터 출력모드 신호를 입력받는 제 2 낸드 게이트, 및
    상기 제 2 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 2 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  30. 제 27 항에 있어서,
    상기 제 3 선택부는
    상기 리드/라이트 구분신호가 리드를 정의하는 레벨이고 상기 제 1 단위 데 이터 출력모드 신호가 인에이블되면 자신과 연결된 데이터 라인의 데이터를 상기 제 1 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 1 모드 선택부,
    상기 리드/라이트 구분신호가 리드를 정의하는 레벨이고 상기 제 2 단위 데이터 출력모드 신호가 인에이블되면 자신과 연결된 복수개의 데이터 라인 중에서 상기 제 1 제어신호에 상응하는 데이터 라인의 데이터를 상기 제 2 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 2 모드 선택부, 및
    상기 리드/라이트 구분신호가 리드를 정의하는 레벨이고 제 3 단위 데이터 출력모드 신호가 인에이블되면 자신과 연결된 복수개의 데이터 라인 중에서 상기 제 1 제어신호 및 상기 제 2 제어신호에 상응하는 데이터 라인의 데이터를 상기 제 3 단위 데이터 출력모드에서 사용되는 패드에 대응되는 신호라인으로 출력하는 제 3 모드 선택부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  31. 제 30 항에 있어서,
    상기 제 1 모드 선택부는
    반전된 리드/라이트 구분신호와 상기 제 1 단위 데이터 출력모드 신호를 입력받는 낸드 게이트, 및
    상기 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  32. 제 30 항에 있어서,
    상기 제 2 모드 선택부는
    반전된 제 1 제어신호, 상기 리드/라이트 구분신호 및 상기 제 2 단위 데이터 출력모드 신호를 입력받는 제 1 낸드 게이트,
    상기 제 1 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 1 스위치,
    상기 제 1 제어신호, 상기 리드/라이트 구분신호 및 상기 제 2 단위 데이터 출력모드 신호를 입력받는 제 2 낸드 게이트, 및
    상기 제 2 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 2 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  33. 제 30 항에 있어서,
    상기 제 3 모드 선택부는
    상기 제 1 제어신호와 상기 제 2 제어신호의 논리곱 결과, 상기 리드/라이트 구분신호 및 상기 제 3 단위 데이터 출력모드 신호를 입력받는 제 1 낸드 게이트,
    상기 제 1 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 1 스위치,
    반전된 제 1 제어신호와 상기 제 2 제어신호의 논리곱 결과, 상기 리드/라이 트 구분신호 및 상기 제 3 단위 데이터 출력모드 신호를 입력받는 제 2 낸드 게이트,
    상기 제 2 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 2 스위치,
    상기 제 1 제어신호와 반전된 제 2 제어신호의 논리곱 결과, 상기 리드/라이트 구분신호 및 상기 제 3 단위 데이터 출력모드 신호를 입력받는 제 3 낸드 게이트,
    상기 제 3 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 3 스위치,
    반전된 제 1 제어신호와 반전된 제 2 제어신호의 논리곱 결과, 상기 리드/라이트 구분신호 및 상기 제 3 단위 데이터 출력모드 신호를 입력받는 제 4 낸드 게이트, 및
    상기 제 4 낸드 게이트의 출력에 따라 자신과 연결된 데이터 라인의 데이터를 출력하는 제 4 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  34. 적어도 두 종류 이상의 단위 데이터 출력모드에 대해 단독 또는 겸용으로 사용되는 패드(Pad)들이 정해진 복수개의 패드와, 메모리 뱅크의 데이터를 상기 메모리 뱅크 외부로 전송하기 위한 복수개의 데이터 라인을 갖는 반도체 메모리의 데이터 출력 제어방법으로서,
    리드 명령에 해당하는 메모리 뱅크에서 로우 어드레스를 이용하여 적어도 하나의 제어신호를 획득하는 단계;
    상기 복수개의 데이터 라인 중에서 상기 단위 데이터 출력모드를 활성화시키기 위한 단위 데이터 출력모드 신호와 상기 획득된 적어도 하나의 제어신호의 선택적 조합에 따른 데이터 라인을 선택하는 단계; 및
    상기 선택된 데이터 라인의 데이터를 상기 복수개의 패드에 대응되는 신호라인으로 출력하는 단계를 포함하는 반도체 메모리의 데이터 출력 제어방법.
  35. 제 34 항에 있어서,
    상기 복수개의 데이터 라인은 소정 수의 데이터 라인을 포함하는 복수개의 그룹으로 구분되고 각 그룹에서 상기 적어도 두 종류 이상의 단위 데이터 출력모드 각각에 대해 사용되는 데이터 라인의 수가 정해진 것을 특징으로 하는 반도체 메모리의 데이터 출력 제어방법.
  36. 제 34 항에 있어서,
    상기 적어도 하나의 제어신호는 복수개의 메모리 뱅크 중에서 리드 명령에 따라 활성화된 메모리 뱅크에 저장된 로우 어드레스 및 컬럼 어드레스를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력 제어방법.
  37. 제 34 항에 있어서,
    상기 리드 명령에 해당하는 메모리 뱅크에서 데이터를 출력시키기 위한 적어도 하나의 제어신호를 획득하는 단계는
    메모리 뱅크별 로우 어드레스와 메모리 뱅크별로 리드 명령이 입력되면 인에이블되는 명령 인식신호로 이루어진 신호쌍 중에서 상기 명령 인식신호가 인에이블된 신호쌍의 로우 어드레스를 선택하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력 제어방법.
  38. 제 34 항에 있어서,
    상기 복수개의 데이터 라인 중에서 현재 설정된 단위 데이터 출력모드에 해당하며 복수개의 데이터 라인 중에서 상기 획득된 적어도 하나의 제어신호에 상응하는 데이터 라인을 선택하는 단계는
    상기 적어도 하나의 제어신호의 경우의 수를 조합한 결과 각각에 대해 연결된 적어도 하나 이상의 서로 다른 데이터 라인 중에서 상기 획득된 적어도 하나의 제어신호에 상응하는 데이터 라인을 선택하는 단계인 것을 특징으로 하는 반도체 메모리의 데이터 출력 제어방법.
  39. 적어도 두 종류 이상의 단위 데이터 출력모드에 대해 단독 또는 겸용으로 사용되는 패드(Pad)들이 정해진 복수개의 패드와, 메모리 뱅크의 데이터를 상기 메모리 뱅크 외부로 전송하기 위한 복수개의 데이터 라인을 갖는 반도체 메모리의 데이터 출력 제어방법으로서,
    리드 명령이 입력된 메모리 뱅크에 저장된 로우 어드레스를 검출하는 단계;
    상기 복수개의 데이터 라인 중에서 상기 단위 데이터 출력모드를 활성화시키기 위한 단위 데이터 출력모드 신호, 상기 로우 어드레스 및 컬럼 어드레스의 선택적 조합에 따른 데이터 라인을 선택하는 단계; 및
    상기 선택된 데이터 라인의 데이터를 상기 복수개의 패드에 대응되는 신호라인으로 출력하는 단계를 포함하는 반도체 메모리의 데이터 출력 제어방법.
  40. 제 39 항에 있어서,
    상기 복수개의 데이터 라인은 소정 수의 데이터 라인을 포함하는 복수개의 그룹으로 구분되고 각 그룹에서 상기 적어도 두 종류 이상의 단위 데이터 출력모드 각각에 대해 사용되는 데이터 라인의 수가 정해진 것을 특징으로 하는 반도체 메모리의 데이터 출력 제어방법.
  41. 제 39 항에 있어서,
    상기 리드 명령이 입력된 메모리 뱅크에 해당하는 로우 어드레스를 검출하는 단계는
    메모리 뱅크별 로우 어드레스와 메모리 뱅크별로 리드 명령이 입력되면 인에이블되는 명령 인식신호로 이루어진 신호쌍 중에서 상기 명령 인식신호가 인에이블된 신호쌍의 로우 어드레스를 검출하는 단계인 것을 특징으로 하는 반도체 메모리 의 데이터 출력 제어방법.
  42. 제 39 항에 있어서,
    상기 복수개의 데이터 라인 중에서 상기 로우 어드레스 및 컬럼 어드레스 중 적어도 하나에 상응하는 데이터 라인을 선택하는 단계는
    상기 로우 어드레스 및 컬럼 어드레스의 경우의 수를 조합한 결과 각각에 대해 연결된 복수개의 서로 다른 데이터 라인 중에서 상기 로우 어드레스 및 컬럼 어드레스에 상응하는 데이터 라인을 선택하는 단계인 것을 특징으로 하는 반도체 메모리의 데이터 출력 제어방법.
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US11/646,351 US7505351B2 (en) 2006-04-05 2006-12-28 Data output circuit of semiconductor memory apparatus and method of controlling the same
TW096110231A TWI357081B (en) 2006-04-05 2007-03-23 Data output circuit of semiconductor memory appara
CN2007100873900A CN101051524B (zh) 2006-04-05 2007-04-03 半导体存储器装置的数据输出电路及其控制方法
JP2007098891A JP5165915B2 (ja) 2006-04-05 2007-04-04 半導体記憶装置のデータ出力回路およびデータ出力制御方法
US12/400,956 US7715254B2 (en) 2006-04-05 2009-03-10 Data output circuit of semiconductor memory apparatus and method of controlling the same

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800160B1 (ko) * 2006-09-07 2008-02-01 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR100871706B1 (ko) * 2007-03-13 2008-12-08 삼성전자주식회사 클럭 미러링 스킴을 구현하는 메모리 장치 및 이를장착하는 메모리 시스템
KR100956783B1 (ko) * 2008-10-14 2010-05-12 주식회사 하이닉스반도체 반도체 메모리 장치
JP5599560B2 (ja) * 2008-11-27 2014-10-01 富士通セミコンダクター株式会社 半導体メモリ
KR20120086952A (ko) * 2011-01-27 2012-08-06 에스케이하이닉스 주식회사 반도체 메모리칩 및 이를 이용한 멀티칩 패키지
WO2012140783A1 (ja) * 2011-04-15 2012-10-18 富士通株式会社 半導体集積回路の対向ポートの自律初期化方法および半導体集積回路
KR20140025012A (ko) * 2012-08-20 2014-03-04 에스케이하이닉스 주식회사 반도체메모리장치
KR20180079811A (ko) * 2017-01-02 2018-07-11 삼성전자주식회사 메모리 소자의 dq 패드를 재구성하는 방법 및 dq 패드 재구성이 가능한 메모리 장치
CN108021402B (zh) * 2017-12-21 2020-06-23 威创集团股份有限公司 开机控制方法及处理设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020032022A (ko) * 2000-10-25 2002-05-03 윤종용 입출력데이타의 전파경로 및 전파경로들 간의 차이를최소화하는 회로를 구비하는 반도체 메모리장치
KR20040015589A (ko) * 2002-08-13 2004-02-19 삼성전자주식회사 향상된 테스트 신뢰성을 갖는 반도체 메모리 장치
KR20040096071A (ko) * 2003-05-07 2004-11-16 삼성전자주식회사 하나의 패드를 통하여 데이터를 동시에 입출력하기 위한장치 및 방법
KR20050003529A (ko) * 2003-06-27 2005-01-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법
KR20060015983A (ko) * 2004-08-16 2006-02-21 삼성전자주식회사 ｔＡＡ개선을 위한 반도체 메모리 장치의 데이터 입/출력방법 및 이를 이용한 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0492776B1 (en) * 1990-12-25 1998-05-13 Mitsubishi Denki Kabushiki Kaisha A semiconductor memory device with a large storage capacity memory and a fast speed memory
JPH08195079A (ja) * 1995-01-11 1996-07-30 Mitsubishi Electric Corp 半導体記憶装置
KR0145888B1 (ko) * 1995-04-13 1998-11-02 김광호 반도체 메모리장치의 동작 모드 전환회로
KR0161404B1 (ko) * 1995-04-24 1999-02-01 김광호 확장 데이타 출력모드를 가진 반도체 메모리 장치
KR0164807B1 (ko) * 1995-12-22 1999-02-01 김광호 반도체 메모리 장치의 데이타 출력버퍼 제어회로
US6072729A (en) * 1998-08-24 2000-06-06 Micron Technology, Inc. Data-output driver circuit and method
KR100362193B1 (ko) * 1999-11-26 2002-11-23 주식회사 하이닉스반도체 디디알 동기식 메모리 장치의 데이터 출력 장치
JP2003338175A (ja) * 2002-05-20 2003-11-28 Mitsubishi Electric Corp 半導体回路装置
KR100582411B1 (ko) * 2003-10-31 2006-05-22 주식회사 하이닉스반도체 출력되는 데이터의 스큐 및 타이밍 에러를 방지할 수 있는반도체 메모리 장치
KR100558050B1 (ko) 2004-11-19 2006-03-07 주식회사 하이닉스반도체 데이터 출력 모드를 변경할 수 있는 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020032022A (ko) * 2000-10-25 2002-05-03 윤종용 입출력데이타의 전파경로 및 전파경로들 간의 차이를최소화하는 회로를 구비하는 반도체 메모리장치
KR20040015589A (ko) * 2002-08-13 2004-02-19 삼성전자주식회사 향상된 테스트 신뢰성을 갖는 반도체 메모리 장치
KR20040096071A (ko) * 2003-05-07 2004-11-16 삼성전자주식회사 하나의 패드를 통하여 데이터를 동시에 입출력하기 위한장치 및 방법
KR20050003529A (ko) * 2003-06-27 2005-01-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법
KR20060015983A (ko) * 2004-08-16 2006-02-21 삼성전자주식회사 ｔＡＡ개선을 위한 반도체 메모리 장치의 데이터 입/출력방법 및 이를 이용한 장치

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