KR20040096071A - 하나의 패드를 통하여 데이터를 동시에 입출력하기 위한장치 및 방법 - Google Patents

하나의 패드를 통하여 데이터를 동시에 입출력하기 위한장치 및 방법 Download PDF

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Abstract

하나의 동시 양방향 패드에 접속된 서로 분리된 데이터 출력라인과 데이터 입력라인을 구비하고, 상기 데이터 출력라인을 통하여 제1메모리 뱅크로부터 독출 데이터를 독출하는 동시에 상기 데이터 입력라인을 통하여 제2메모리 뱅크로 데이터를 기입하는 장치가 개시된다. 상기 반도체 장치는 출력버퍼 및 입력버퍼를 구비하는 양방향 입출력 패드; 상기 출력버퍼에 접속되는 데이터 출력라인; 상기 입력버퍼에 접속되는 데이터 입력라인; 비트 라인 쌍; 제1포트들 및 제2포트들을 구비하고, 상기 제1포트들은 상기 비트 라인쌍에 접속되는 비트라인 감지 증폭기; 제1컬럼 선택신호에 응답하여 상기 제2포트들의 어느 하나와 상기 데이터 출력라인을 접속하는 제1스위칭 회로; 및 제2컬럼 선택신호에 응답하여 상기 제2포트들의 다른 하나와 상기 데이터 입력라인을 접속하는 제2스위칭 회로를 구비한다.

Description

하나의 패드를 통하여 데이터를 동시에 입출력하기 위한 장치 및 방법{Apparatus and method for inputting/outputting data simultaneously through a single pad}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 하나의 양방향 입출력 패드를 통하여 데이터를 동시에 양방향으로 입출력하기 위한 장치 및 방법에 관한 것이다.
도 1은 종래의 반도체 장치의 데이터 입출력에 관련된 블락도를 나타낸다. 도 1을 참조하면, 반도체 장치(100)는 메모리 뱅크(10), 입력버퍼(50), 출력버퍼( 50) 및 데이터 입출력 핀(일반적으로 DQ라 한다.; 70)을 구비한다.
도 1을 참조하여 데이터 기입 동작을 간단히 설명하면 다음과 같다. 입력신호가 데이터 입출력 핀(70)을 통하여 입력버퍼(50)로 입력되면, 입력버퍼(50)는 기입 인에이블 신호(W_EN)에 응답하여 입력신호를 버퍼링하고, 버퍼링된 차동 신호들을 입출력 라인들(IO, IOB) 및 트랜지스터들(30, 40)을 통하여 비트라인 감지 증폭기(20)로 전송한다.
데이터 기입 동작시 트랜지스터들(30, 40)은 활성화된 컬럼 선택신호(CSL)에 응답하여 턴-온 된다. 비트라인 감지 증폭기(20)는 버퍼링된 차동 신호들을 수신하고 증폭하여 증폭된 신호들을 대응되는 메모리 셀(MC1, MC2)로 기입한다.
데이터 독출 동작을 간단히 설명하면 다음과 같다. 데이터 독출 동작시 비트라인 감지 증폭기(20)는 비트 라인 쌍(BL. BLB)사이의 전압차이를 증폭하고 그 증폭결과를 트랜지스터들(30, 40)을 통하여 입출력 라인쌍(IO, IOB)으로 전송한다. 데이터 독출 동작시 트랜지스터들(30, 40)은 활성화된 컬럼 선택신호(CSL)에 응답하여 턴-온 된다.
출력버퍼(60)는 독출 인에이블 신호(R_EN)에 응답하여 입출력 라인쌍(IO, IOB)의 신호를 수신하고 버퍼링하고, 그 결과를 패드(70)를 통하여 반도체 장치의외부로 전송한다.
따라서 종래의 반도체 장치(100)는 데이터 입출력을 위하여 동일한 입출력 라인들(IO, IOB)을 사용하므로, 데이터 기입 동작 및 데이터 독출 동작이 하나의 데이터 입출력 핀(70)을 통하여 동시에 수행될 수 없다.
따라서 반도체 장치(100)는 데이터 독출 동작이 종료된 후 데이터 기입 동작을 수행하거나 또는 데이터 기입 동작이 종료된 후 데이터 기입 동작을 수행해야만 한다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 하나의 양방향 입출력 패드를 통하여 데이터를 동시에 입출력하기 위한 장치 및 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 반도체 장치의 데이터 입출력에 관련된 블락도를 나타낸다.
도 2는 일반적인 양방향 입출력 패드의 동작을 설명하기 위한 블락도이다.
도 3은 도 2에 도시된 양방향 입출력 패드의 입출력 파형을 나타낸다.
도 4는 본 발명의 실시예에 따른 양방향 입출력 패드를 구비하는 반도체 장치의 데이터 입출력에 관련된 블락도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 블락도이다.
도 6은 도 5에 도시된 반도체 장치의 상세도를 나타낸다.
도 7은 도 5에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 출력버퍼 및 입력버퍼를 구비하는 양방향 입출력 패드; 상기 출력버퍼에 접속되는 데이터 출력라인; 상기 입력버퍼에 접속되는 데이터 입력라인; 비트 라인 쌍; 제1포트들 및 제2포트들을 구비하고, 상기 제1포트들은 상기 비트 라인쌍에 접속되는 비트라인 감지 증폭기; 제1컬럼 선택신호에 응답하여 상기 제2포트들의 어느 하나와 상기 데이터 출력라인을 접속하는 제1스위칭 회로; 및 제2컬럼 선택신호에 응답하여 상기 제2포트들의 다른 하나와 상기 데이터 입력라인을 접속하는 제2스위칭 회로를 구비한다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 다수개의 메모리 셀들; 출력버퍼 및 입력버퍼를 양방향 입출력 패드; 제1컬럼 선택 신호에 응답하여 상기 다수개의 메모리 셀들 중에서 대응되는 제1메모리 셀과 상기 양방향 입출력 패드의 상기 출력버퍼사이에 형성되는 데이터 출력패스; 및 제2컬럼 선택신호에 응답하여 상기 다수개의 메모리 셀들 중에서 대응되는 제2메모리 셀과 상기 양방향 입출력 패드의 상기 입력버퍼사이에 형성되는 데이터 입력패스를 구비한다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 비트라인 쌍; 상기 비트라인 쌍에 접속되는 비트라인 감지 증폭기; 데이터 입력라인; 및 상기 데이터 입력라인과 완전히 분리된 데이터 출력라인을 구비하며, 데이터 독출 동작시 상기 감지 증폭기는 상기 비트라인쌍사이의 전압차이를 증폭하여 그 증폭결과를 상기 데이터 출력라인으로 전송하고, 데이터 기입 동작시 상기 감지증폭기는 상기 데이터 입력라인상의 데이터를 증폭하고 그 증폭결과를 상기 비트라인쌍으로 전송한다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 다수개의 메모리 뱅크들; 및 데이터 입출력을 위한 양방향 입출력 패드를 구비하며, 다수개의 메모리 뱅크들 각각은 다수개의 메모리 셀들; 데이터 독출 동작시, 상기 다수개의 메모리 셀들 중에서 대응되는 메모리 셀로부터 독출된 독출 데이터를 상기 양방향 입출력 패드로 전송하기 위한 데이터 출력라인; 및 데이터 기입 동작시, 상기 양방향 입출력 패드를 통하여 입력된 기입 데이터를 상기 다수개의 메모리 셀들 중에서 대응되는 메모리 셀로 전송하기 위한 데이터 입력라인을 구비하며, 상기 다수개의 메모리 뱅크들 중에서 어느 하나의 메모리 뱅크에서 상기 데이터 독출 동작이 수행되는 경우 상기 독출 데이터는 상기 데이터 출력라인을 통하여 상기 패드로 전송되는 동시에, 상기 다수개의 메모리 뱅크들 중에서 다른 하나의 메모리 뱅크에서 상기 데이터 기입 동작이 수행되는 경우 상기 기입 데이터는 상기 패드로부터 상기 데이터 입력라인으로 전송된다.
상기 기술적 과제를 달성하기 위한 데이터 출력라인과 데이터 입력라인이 접속된 하나의 양방향 데이터 패드를 통하여 데이터를 동시에 양방향으로 입출력하는 방법은 상기 패드는 제1메모리 뱅크의 제1메모리 셀로부터 독출된 독출 데이터를 상기 데이터 출력라인을 통하여 상기 패드의 외부로 전송하는 동시에 상기 패드의 외부로부터 입력되고 제2메모리 뱅크의 제2메모리 셀로 기입될 기입 데이터를 상기 데이터 입력라인을 통하여 상기 제2메모리 셀로 전송하는 데이터를 동시에 입출력한다.
상기 기술적 과제를 달성하기 위한 데이터 입출력 방법은 양방향 입출력 패드와 접속된 데이터 출력라인을 제1메모리 뱅크의 제1메모리 셀과 접속하는 단계; 및 상기 패드와 접속되고, 상기 데이터 출력라인과 서로 분리된 데이터 입력 라인을 제2메모리 뱅크의 제2메모리 셀과 접속하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 데이터 입출력 방법은 제1컬럼 선택신호 및 제2컬럼 선택신호를 발생하는 단계; 및 상기 제1컬럼 선택신호에 응답하여 양방향 입출력 패드와 접속된 데이터 출력라인을 제1메모리 뱅크의 제1메모리 셀과 접속하는 동시에 상기 패드와 접속되고 상기 데이터 출력라인과 분리된 데이터 입력 라인을 제2메모리 뱅크의 제2메모리 셀과 접속하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 데이터 입출력 방법은 제1컬럼 선택신호 및 제2컬럼 선택신호를 발생하는 단계; 및 상기 제1컬럼 선택신호에 응답하여 제1메모리 뱅크의 제1메모리 셀로부터 독출된 독출 데이터를 양방향 입출력 패드를 통하여 상기 패드의 외부로 전송하는 동시에 상기 패드의 외부로부터 입력되고 제2메모리 뱅크의 제2메모리 셀로 기입될 기입 데이터를 상기 제2메모리 셀로 전송한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 일반적인 양방향 입출력 패드의 동작을 설명하기 위한 블락도이다. 도 2를 참조하면, 제1반도체 장치(210), 제2반도체 장치(240), 버스(또는 채널이라고도 한다.; 220) 및 기준전압 발생회로(230)를 구비한다.
제1반도체 장치(210)는 동시 양방향 입출력 패드(212)를 구비하며, 동시 양방향 입출력 패드(212)는 출력버퍼(214) 및 입력버퍼(216)를 구비한다. 제2반도체 장치(240)는 동시 양방향 입출력 패드(242)를 구비하며, 동시 양방향 입출력 패드 (242)는 출력버퍼(244) 및 입력 버퍼(246)를 구비한다.
버스(220)는 동시 양방향 입출력 패드(212)와 동시 양방향 입출력 패드(242)사이에 접속되고, 기준전압 발생회로(230)는 제1기준전압(VrefH) 및 제2기준전압 (VrefL)을 입력버퍼들(216, 246)로 공급한다.
도 3은 도 2에 도시된 양방향 입출력 패드의 입출력 파형을 나타낸다. 도 2및 도 3을 참조하여 각 양방향 입출력 패드(212, 242)의 동작을 설명하면 다음과 같다.
우선 T1구간에서 제1출력신호(DOUT1)의 레벨이 하이(H)이고 제2출력신호 (DOUT2)의 레벨이 하이(H)인 경우, 버스(220)의 신호 레벨(VBL)은 하이(Vh)이다.
입력버퍼(216)는 하이(H)레벨을 갖는 제1출력신호(DOUT1)에 응답하여 제1기준전압(VrefH)과 버스(220)의 신호레벨(VBL=Vh)을 비교하고, 그 비교결과로서 하이 (H)레벨을 갖는 제1입력신호(DIN1)를 출력한다. 여기서 제1기준전압(VrefH)은 제1출력신호(DOUT1)의 레벨의 75%로 설정된다.
입력버퍼(246)는 하이(H)레벨을 갖는 제2출력신호(DOUT2)에 응답하여 제1기준전압(VrefH)과 버스(220)의 신호레벨(VBL=Vh)을 비교하고, 그 비교결과로서 하이 (H)레벨을 갖는 제2입력신호(DIN2)를 출력한다.
T2구간에서 제1출력신호(DOUT1)의 레벨이 하이(H)이고 제2출력신호(DOUT2)의 레벨이 로우(H)인 경우, 버스(220)의 신호레벨(VBL)은 중간레벨(Vmid)을 갖는다. 중간레벨(Vmid)은 하이(Vh)레벨의 50%인 것이 바람직하다.
입력버퍼(216)는 하이(H)레벨을 갖는 제1출력신호(DOUT1)에 응답하여 제1기준전압(VrefH)과 버스(220)의 신호레벨(VBL=Vmid)을 비교하고, 그 비교결과로서 로우(L)레벨을 갖는 제1입력신호(DIN1)를 출력한다.
입력버퍼(246)는 로우(L)레벨을 갖는 제2출력신호(DOUT2)에 응답하여 제2기준전압(VrefL)과 버스(220)의 신호 레벨(VBL=Vmid)을 비교하고, 그 비교결과로서 하이(H)레벨을 갖는 제2입력신호(DIN2)를 출력한다.
T4구간에서 제1출력신호(DOUT1)의 레벨이 로우(L)이고 제2출력신호(DOUT2)의 레벨이 로우(H)인 경우, 버스(220)의 신호 레벨(VBL)은 로우(Vl)이다.
입력버퍼(216)는 로우(L)레벨을 갖는 제1출력신호(DOUT1)에 응답하여 제2기준전압(VrefL)과 버스(220)의 신호 레벨(VBL=Vl)을 비교하고, 그 비교결과로서 로우 (L)레벨을 갖는 제1입력신호(DIN1)를 출력한다.
입력버퍼(246)는 로우(L)레벨을 갖는 제2출력신호(DOUT2)에 응답하여 제2기준전압(VrefL)과 버스(220)의 신호 레벨(VBL=Vl)을 비교하고, 그 비교결과로서 로우 (L)레벨을 갖는 제2입력신호(DIN2)를 출력한다. 당업자는 설명되지 않은 T3구간 및 T5구간에서의 각 동시 양방향 입출력 패드(212, 242)의 동작을 용이하게 이해 할 수 있을 것이다.
도 4는 본 발명의 실시예에 따른 양방향 입출력 패드를 구비하는 반도체 장치의 데이터 입출력에 관련된 블락도이다.
도 4를 참조하면, 반도체 장치(400)는 메모리 뱅크(410) 및 양방향 입출력 패드(407)를 구비한다. 메모리 뱅크(410)는 다수개의 메모리 셀들(MC1, MC2), 비트 라인 감지 증폭기(401), 제1스위칭 회로(403), 제2스위칭 회로(405), 데이터 출력라인(404) 및 데이터 입력라인(406)을 구비한다.
본 발명에 따른 반도체 장치(400)는 서로 완전히 분리된 데이터 출력라인(404) 및 데이터 입력라인(406)을 구비한다.
일반적으로 다수개의 메모리 셀들(MC1, MC2)은 다수개의 비트라인들(BL, BLB) 및 다수개의 워드라인들(WLi, WLj)의 교점에 존재한다.
비트 라인 감지 증폭기(401)는 제1포트들과 제2포트들을 구비하며, 상기 제1포트들 각각은 대응되는 비트 라인(BL, BLB)에 접속되고, 상기 제2포트들 각각은 대응되는 스위칭 회로(403, 405)의 제1단에 접속된다.
제1스위칭 회로(403)는 NMOS 트랜지스터로 구현될 수 있으며, 제1컬럼 선택신호(R_CSLi)에 응답하여 상기 제2포트의 어느 하나와 데이터 출력라인(404)을 접속한다.
제2스위칭 회로(405)는 NMOS 트랜지스터로 구현될 수 있으며, 제2컬럼 선택신호(W_CSLj)에 응답하여 상기 제2포트의 다른 하나와 데이터 입력라인(406)을 접속한다.
도 4에서는 설명의 편의를 위하여 하나의 데이터 출력라인(404) 및 하나의 데이터 입력라인(406)만을 도시한다. 그러나 본 발명은 데이터 출력라인(404), 데이터 입력라인(406) 및 양방향 입출력 패드(407)의 수에 한정되는 것이 아니다.
제1컬럼 선택신호(R_CSLi)와 제2컬럼 선택신호(W_CSLj)는 서로 독립적으로 활성화된다. 그러나 동일한 메모리 뱅크(410)에서 제1컬럼 선택신호(R_CSLi)와 제2컬럼 선택신호(W_CSLj)는 동시에 활성화되지 않는 것이 바람직하다. 데이터 독출 동작시 제1컬럼 선택신호(R_CSLi)는 컬럼 선택선(column select line)을 활성화시키기 위한 신호이고, 데이터 기입 동작시 제2컬럼 선택신호(W_CSLj)는 컬럼 선택선을 활성화시키기 위한 신호이다.
데이터 독출 동작시 독출된 데이터는 데이터 출력라인(404)을 통하여 출력버퍼(409)로 전송되고, 데이터 기입 동작시 기입될 데이터는 입력버퍼(411)를 통하여 데이터 입력라인(406)으로 전송된다.
양방향 입출력 패드(407)는 출력버퍼(409), 입력버퍼(411) 및 패드(413)를 구비한다. 양방향 입출력 패드(407)의 동작은 도 2 및 도 3에 도시된 각 패드(212, 242)의 동작과 동일하다.
출력버퍼(409)는 독출 인에이블 신호(R_EN)에 응답하여 데이터 출력라인 (404)상의 신호를 버퍼링하고, 버퍼링 결과를 패드(413)로 출력한다.
입력버퍼(411)는 기입 인에이블 신호(W_EN)에 응답하여 패드(413)를 통하여 입력되는 신호(예컨대 도 3에 도시된 버스(220)의 전압(VBL))를 수신하고, 데이터 출력라인(404)상의 신호의 레벨(예컨대 하이 또는 로우)에 응답하여 패드(413)를 통하여 입력된 신호와 기준전압(VrefH 또는 VrefL)을 비교하고, 그 비교결과에 따라 검출된 신호를 버퍼링하고, 버퍼링된 신호를 데이터 입력라인(406)으로 전송한다.
제1스위칭 회로(403)가 활성화된 제1컬럼 선택 신호(R_CSLi)에 응답하여 스위칭되는 경우, 제1메모리 셀(MC1 또는 MC2)과 양방향 입출력 패드(407)의 출력버퍼(409)사이에 데이터 출력패스가 형성된다. 따라서 제1메모리 셀(MC1 또는 MC2)로부터 출력된 신호(또는 데이터)는 상기 데이터 출력패스를 통하여 패드(413)로 출력된다.
또는, 제2스위칭 회로(405)가 제2컬럼 선택신호(W_CSLj)에 응답하여 스위칭되는 경우, 양방향 입출력 패드(407)의 입력 버퍼(411)와 제1메모리 셀(MC1 또는 MC2)사이에 데이터 입력패스가 형성된다. 따라서 패드(413)를 통하여 입력되는 신호는 상기 데이터 입력패스를 통하여 제1메모리 셀(MC1 또는 MC2)로 전송된다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 블락도이다. 도 5를 참조하면, 반도체 장치(500)는 뱅크 컨트롤러(510), 다수개의 메모리 뱅크들(521_1 내지 521_8), 출력 파이프라인(523), 입력파이프라인(525), 및 양방향 입출력 패드(527)를 구비한다.
뱅크 컨트롤러(510)는 제1명령신호와 제1어드레스(COM1/ADD1) 및 제2명령신호와 제2어드레스(COM2/ADD2)에 응답하여 기입 인에이블 신호(W_EN), 독출 인에이블 신호(R_EN), 제1컬럼 선택신호(R_CSLi) 및/또는 제2컬럼 선택신호(W_CSLj)를 출력한다.
여기서 <i>와 <j>는 각각 1 내지 8이고 , <i>≠<j>이다. 즉, 동일한 메모리 뱅크에서 데이터 기입 동작 및 데이터 독출 동작이 동시에 수행될 수 없다. 또한, 서로 다른 두 개의 메모리 뱅크들 각각에서 데이터 독출 동작이 동시에 수행될 수 없고 서로 다른 두 개의 메모리 뱅크들 각각에서 데이터 기입 동작이 동시에 수행될 수 없다.
다수개의 메모리 뱅크들(521_1 내지 521_8)각각은 도 4에 도시된 메모리 뱅크(410)를 구비하며, 제1컬럼 선택신호(R_CSLi)에 응답하여 데이터 독출 동작을 수행하거나 또는 제2컬럼 선택신호(W_CSLj)에 응답하여 데이터 기입 동작을 수행한다.
출력 파이프라인(523)은 다수개의 메모리 뱅크들(521_1 내지 521_8)각각으로부터 출력되는 독출 데이터를 일시적으로 래치하기 위한 소정의 래치(미도시)를 구비하며, 상기 래치에 래치된 데이터를 양방향 입출력 패드(527)의 출력버퍼(409)로 출력한다. 출력 버퍼(409)는 독출 인에이블 신호(R_EN)에 응답하여 출력 파이프라인(523)으로부터 출력되는 신호를 패드(413)로 출력한다.
양방향 입출력 패드(527)의 입력버퍼(411)는 기입 인에이블 신호(W_EN)에 응답하여 패드(413)를 통하여 입력되는 신호를 수신하고, 출력 파이프라인(523)으로부터 출력되는 신호의 상태(예컨대 하이 또는 로우)에 따라 선택되는 기준전압 (VrefH 또는 VrefL)과 수신된 신호를 비교하고, 그 비교결과에 따라 검출된 신호를 입력 파이프라인(525)으로 출력한다.
입력 파이프라인(525)은 다수개의 메모리 뱅크들(521_1 내지 521_8)각각으로 입력될 신호를 일시적으로 래치하기 위한 소정의 래치(미도시)를 구비하며, 상기 래치에 래치된 신호는 대응되는 메모리 뱅크로 입력된다.
도 6은 도 5에 도시된 반도체 장치의 상세도를 나타낸다. 도 4, 도 5 및 도 6을 참조하여 제3메모리 뱅크(521_3)에서 데이터 기입 동작이 수행되고 제4메모리 뱅크(521_4)에서 데이터 독출 동작이 동시에 수행되는 경우를 설명하면 다음과 같다.
제1컬럼 선택신호(R_CSLi)는 i번째 메모리 뱅크의 제1스위칭 회로(403)를 스위칭하기 위한 신호이고, 제2컬럼 선택신호(W_CSLj)는 j번째 메모리 뱅크의 제2스위칭 회로(405)를 스위칭하기 위한 신호이다.
뱅크 컨트롤러(510)는 제1명령신호 및 제1어드레스(COM1/ADD1)에 응답하여 활성화된 제2컬럼 선택신호(W_CSL3) 및 활성화된 기입 인에이블 신호(W_EN)를 발생한다.
이와 동시에 뱅크 컨트롤러(510)는 제2명령신호 및 제2어드레스(COM2/ADD2)에 응답하여 활성화된 제1컬럼 선택신호(R_CSL3) 및 활성화된 독출 인에이블 신호 (W_EN)를 발생한다.
따라서 제3메모리 뱅크(521_3)의 NMOS 트랜지스터(605)는 활성화된 제2컬럼 선택신호(W_CSL3)에 응답하여 턴-온되고, 제4메모리 뱅크(521_4)의 NMOS 트랜지스터(613)는 활성화된 제1컬럼 선택신호(R_CSL4)에 응답하여 턴-온된다.
데이터 독출 동작시 제4메모리 뱅크(521_4)의 메모리 셀(MC4_1 또는 MC4_2)로부터 독출된 데이터는 비트라인쌍(BL4, BLB4), 비트 라인 감지 증폭기(611), 제1스위칭 회로(613), 데이터 출력라인(617), 출력버퍼(409) 및 패드(413)를 통하여 반도체 장치(500)의 외부로 전송된다. 즉 데이터 출력 패스가 형성된다. 데이터 출력라인들(607, 617)은 동일한 금속 또는 서로 다른 금속으로 연결될 수 있다.
이와 동시에 데이터 기입 동작시 제3메모리 뱅크(521_3)의 메모리 셀(MC3_1 또는 MC3_2)로 기입될 데이터는 패드(413), 입력버퍼(411), 데이터 입력라인(619), 제2스위칭 회로(605), 비트 라인 감지 증폭기(601), 및 비트라인쌍(BL3, BLB3)을 통하여 대응되는 메모리 셀(MC3_1, MC3_2)로 전송된다. 즉 데이터 입력패스가 형성된다. 데이터 입력라인들(609, 619)은 동일한 금속 또는 서로 다른 금속으로 연결될 수 있다.
따라서 제3메모리 뱅크(521_3)로 기입될 데이터와 제4메모리 뱅크(521_4)로부터 출력된 데이터는 패드(413)를 통하여 동시에 입출력될 수 있다. 따라서 양방향 입출력 패드(407)를 사용하는 반도체 장치(500)의 대역폭은 도 1에 도시된 종래의 반도체 장치(100)의 대역폭보다 2배 증가한다.
도 7은 도 5에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다. 도 7의 타이밍도는 서로 다른 뱅크들사이에서 적용되는 타이밍도로서, 독출 레이턴시(Read Latency; RL)는 8클락사이클이고, 기입 레이턴시(Write Latency; WL)는 1클락사이클이고, 버스트 렝스(Burst Length: BL)는 4이다.
도 4, 도 5 및 도 7을 참조하면, 제5메모리 뱅크(521_5)로부터 데이터를 독출하기 위한 명령(RD5)이 입력된 후 7클락사이클 후에 제1메모리 뱅크(521_1)로 데이터를 기입하기 위한 명령(WR1)이 입력되면, 독출 레이턴시(RL=8) 및 기입 레이턴시(WL=1)경과 후, 제5메모리 뱅크(521_5)로부터 독출된 데이터(D1)는 데이터 출력패스 및 패드(DQ; 413)를 통하여 출력되는 동시에 제1메모리 뱅크(521_1)로 기입될 데이터(Q5)는 패드(DQ; 413) 및 데이터 입력패스를 통하여 입력된다.
독출 명령(RDE1)은 제1메모리 뱅크(521_1)를 제외한 나머지 뱅크들중의 어느 하나의 메모리 뱅크에서 데이터 독출 동작을 수행할 수 있도록 하는 명령이다. 또한 독출 명령(RDE2)은 제2메모리 뱅크(521_2)를 제외한 나머지 뱅크들중의 어느 하나의 메모리 뱅크에서 데이터 독출 동작을 수행하도록 하는 명령이다.
따라서 기입 명령(WR1)에 의하여 제1메모리 뱅크(521_1)에서 데이터 독출 동작이 수행되는 경우, 제1메모리 뱅크(521_1)에서는 데이터 기입 동작이 수행될 수 없다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 하나의 양방향 입출력 패드를 통하여 데이터를 동시에 양방향으로 입출력하는 방법 및 장치는 본 발명에 따른 반도체 장치들 사이에 사용되는 버스의 폭을 절반으로 감소시킬 수 있는 효과가 있다.

Claims (13)

  1. 반도체 장치에 있어서,
    출력버퍼 및 입력버퍼를 구비하는 양방향 입출력 패드;
    상기 출력버퍼에 접속되는 데이터 출력라인;
    상기 입력버퍼에 접속되는 데이터 입력라인;
    비트 라인 쌍;
    제1포트들 및 제2포트들을 구비하고, 상기 제1포트들은 상기 비트 라인쌍에접속되는 비트라인 감지 증폭기;
    제1컬럼 선택신호에 응답하여 상기 제2포트들의 어느 하나와 상기 데이터 출력라인을 접속하는 제1스위칭 회로; 및
    제2컬럼 선택신호에 응답하여 상기 제2포트들의 다른 하나와 상기 데이터 입력라인을 접속하는 제2스위칭 회로를 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 입력버퍼는 상기 출력버퍼로 입력되는 신호의 논리 상태에 응답하여 상기 양방향 입출력 패드로 입력되는 신호와 소정의 기준전압을 비교하고, 그 비교결과에 상응하는 신호를 검출하는 반도체 장치.
  3. 반도체 장치에 있어서,
    다수개의 메모리 셀들;
    출력버퍼 및 입력버퍼를 양방향 입출력 패드;
    제1컬럼 선택 신호에 응답하여 상기 다수개의 메모리 셀들 중에서 대응되는 제1메모리 셀과 상기 양방향 입출력 패드의 상기 출력버퍼사이에 형성되는 데이터 출력패스; 및
    제2컬럼 선택신호에 응답하여 상기 다수개의 메모리 셀들 중에서 대응되는 제2메모리 셀과 상기 양방향 입출력 패드의 상기 입력버퍼사이에 형성되는 데이터 입력패스를 구비하는 반도체 장치.
  4. 제3항에 있어서, 상기 입력버퍼는 상기 출력버퍼로 입력되는 신호의 논리 상태에 응답하여 상기 양방향 입출력 패드로 입력되는 신호와 소정의 기준전압을 비교하고, 그 비교결과에 상응하는 신호를 검출하는 반도체 장치.
  5. 반도체 장치에 있어서,
    다수개의 메모리 뱅크들; 및
    데이터 입출력을 위한 양방향 입출력 패드를 구비하며,
    다수개의 메모리 뱅크들 각각은,
    다수개의 메모리 셀들;
    데이터 독출 동작시, 상기 다수개의 메모리 셀들 중에서 대응되는 메모리 셀로부터 독출된 독출 데이터를 상기 양방향 입출력 패드로 전송하기 위한 데이터 출력라인; 및
    데이터 기입 동작시, 상기 양방향 입출력 패드를 통하여 입력된 기입 데이터를 상기 다수개의 메모리 셀들 중에서 대응되는 메모리 셀로 전송하기 위한 데이터 입력라인을 구비하며,
    상기 다수개의 메모리 뱅크들 중에서 어느 하나의 메모리 뱅크에서 상기 데이터 독출 동작이 수행되는 경우 상기 독출 데이터는 상기 데이터 출력라인을 통하여 상기 패드로 전송되는 동시에, 상기 다수개의 메모리 뱅크들 중에서 다른 하나의 메모리 뱅크에서 상기 데이터 기입 동작이 수행되는 경우 상기 기입 데이터는 상기 패드로부터 상기 데이터 입력라인으로 전송되는 반도체 장치.
  6. 반도체 장치에 있어서,
    다수개의 메모리 뱅크들; 및
    데이터 입출력을 위한 양방향 입출력 패드를 구비하며,
    상기 다수개의 메모리 뱅크들 각각은,
    다수개의 메모리 셀들;
    제1컬럼 선택 신호에 응답하여 상기 다수개의 메모리 셀들 중에서 대응되는 제1메모리 셀과 상기 양방향 입출력 패드사이에 형성되는 데이터 출력패스; 및
    제2컬럼 선택신호에 응답하여 상기 다수개의 메모리 셀들 중에서 대응되는 제2메모리 셀과 상기 양방향 입출력 패드사이에 형성되는 데이터 입력패스를 구비하며,
    상기 다수개의 메모리 뱅크들 중에서 어느 하나의 메모리 뱅크에 대한 상기 제1컬럼 선택신호 및 상기 다수개의 메모리 뱅크들 중에서 다른 하나의 메모리 뱅크에 대한 상기 제2컬럼 선택신호는 동시에 활성화되는 반도체 장치.
  7. 제6항에 있어서, 상기 양방향 입출력 패드가 출력버퍼 및 입력버퍼를 구비하는 경우,
    상기 데이터 출력패스는 상기 제1메모리 셀과 상기 출력버퍼사이에 형성되고, 상기 데이터 입력 패스는 상기 입력버퍼와 상기 제2메모리 셀 사이에 형성되는 메모리 장치.
  8. 데이터 출력라인과 데이터 입력라인이 접속된 하나의 양방향 데이터 패드를 통하여 데이터를 동시에 양방향으로 입출력하는 방법에 있어서,
    상기 패드는 제1메모리 뱅크의 제1메모리 셀로부터 독출된 독출 데이터를 상기 데이터 출력라인을 통하여 상기 패드의 외부로 전송하는 동시에 상기 패드의 외부로부터 입력되고 제2메모리 뱅크의 제2메모리 셀로 기입될 기입 데이터를 상기 데이터 입력라인을 통하여 상기 제2메모리 셀로 전송하는 데이터를 동시에 입출력하는 방법.
  9. 데이터 입출력 방법에 있어서,
    양방향 입출력 패드와 접속된 데이터 출력라인을 제1메모리 뱅크의 제1메모리 셀과 접속하는 단계; 및
    상기 패드와 접속되고, 상기 데이터 출력라인과 서로 분리된 데이터 입력 라인을 제2메모리 뱅크의 제2메모리 셀과 접속하는 단계를 구비하는 데이터 입출력 방법.
  10. 제9항에 있어서,
    상기 데이터 출력라인을 상기 제1메모리 셀과 접속하는 단계 및 상기 데이터 입력라인을 상기 제2메모리 셀과 접속하는 단계는 동시에 이루어지는 데이터 입출력 방법.
  11. 데이터 입출력 방법에 있어서,
    제1컬럼 선택신호 및 제2컬럼 선택신호를 발생하는 단계; 및
    상기 제1컬럼 선택신호에 응답하여 양방향 입출력 패드와 접속된 데이터 출력라인을 제1메모리 뱅크의 제1메모리 셀과 접속하는 동시에 상기 패드와 접속되고 상기 데이터 출력라인과 분리된 데이터 입력 라인을 제2메모리 뱅크의 제2메모리 셀과 접속하는 단계를 구비하는 데이터 입출력 방법.
  12. 제11항에 있어서, 상기 패드는 상기 제1메모리 셀로부터 독출된 독출 데이터를 상기 패드의 외부로 전송하는 동시에 상기 패드의 외부로부터 입력되고 상기 제2메모리 셀로 기입될 기입 데이터를 상기 제2메모리 셀로 전송하는 데이터 입출력 방법.
  13. 데이터 입출력 방법에 있어서,
    제1컬럼 선택신호 및 제2컬럼 선택신호를 발생하는 단계; 및
    상기 제1컬럼 선택신호에 응답하여 제1메모리 뱅크의 제1메모리 셀로부터 독출된 독출 데이터를 양방향 입출력 패드를 통하여 상기 패드의 외부로 전송하는 동시에 상기 패드의 외부로부터 입력되고 제2메모리 뱅크의 제2메모리 셀로 기입될 기입 데이터를 상기 제2메모리 셀로 전송하는 단계를 구비하는 데이터 입출력 방법.
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