KR100352162B1 - 반도체 기억장치와 그 제조방법 - Google Patents

반도체 기억장치와 그 제조방법 Download PDF

Info

Publication number
KR100352162B1
KR100352162B1 KR1020000027956A KR20000027956A KR100352162B1 KR 100352162 B1 KR100352162 B1 KR 100352162B1 KR 1020000027956 A KR1020000027956 A KR 1020000027956A KR 20000027956 A KR20000027956 A KR 20000027956A KR 100352162 B1 KR100352162 B1 KR 100352162B1
Authority
KR
South Korea
Prior art keywords
write
data
read
semiconductor memory
address
Prior art date
Application number
KR1020000027956A
Other languages
English (en)
Other versions
KR20010020891A (ko
Inventor
나리타케이사오
Original Assignee
닛뽄덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛뽄덴끼 가부시끼가이샤 filed Critical 닛뽄덴끼 가부시끼가이샤
Publication of KR20010020891A publication Critical patent/KR20010020891A/ko
Application granted granted Critical
Publication of KR100352162B1 publication Critical patent/KR100352162B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Microcomputers (AREA)
  • Memory System (AREA)

Abstract

본 발명은 다이나막형 반도체 기억장치를 제공함을 목적으로 하는 것으로서, 로우 어드레스에 의해 선택된 워드선과 컬럼 어드레스에 의해 선택된 비트선에 의하여 정해지는 기록/판독수단을 통하여 메모리 셀에 대한 데이터의 기록 또는 판독을 행하고, 상기 기록/판독수단에 접속된 데이터선상에 구성된 데이터 래치에 의해 버스트적인 기록 또는 판독 데이터를 일시적으로 홀드하도록 한 다이나믹형 반도체 기억장치에 있어서, 어드레스의 변화를 검출하여 동작시작 지시신호에 따라 기록 또는 판독 사이클을 개시하는 어드레스 변화검출수단과, 기록 모드에서 판독 모드로 변화된 것을 검출하여 기록 후 판독 지시신호를 발생시키는 기록 후 판독수단을 포함하며, 기록 후 판독 지시신호가 발생되는 경우에, 상기 기록/판독수단에 의해 홀드되어 있는 데이터가 상기 데이터 래치에 전송되고, 데이터가 데이터 래치에 의해 홀드되고 동일 로우 어드레스에 대한 판독 동작이 행해지는 경우에, 데이터 래치에 의해 홀드된 데이터가 판독 및 출력되는 것을 특징으로 하고 있다. 반도체 기억장치의 제조방법이 또한 개시되어 있다.

Description

반도체 기억장치와 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 기억장치와 그 제조방법에 관한 것으로서, 특히, 마이크로 프로세서의 2차 캐시 메모리용으로서 매우 적합한 다이나믹형 반도체 기억장치와 그 제조방법에 관한 것이다.
종래에, 마이크로 프로세서의 2차 캐시 메모리는 일반적으로 오프-칩(off-chip)의 싱크로너스 SRAM(Static Random Access Memory)를 사용하여 구성되어 있다. 그 때문에, 마이크로 프로세서의 2차 캐시 인터페이스는 보통 오프-칩의 싱크로너스 SRAM을 상정하고 설계되어 있다.
미세가공기술의 진보에 의해, 2차 캐시 메모리를 마이크로 프로세서와 1칩상에 혼재하여 일체화하는 것이 요청되게 되었다.
2차 캐시 메모리를 온-칩화하여 형성하는 경우에, 메모리 사이즈가 작은 DRAM(Dynamic Random Access memory)을 쓰는 것이 메모리의 대용량화를 위해 나아가서는 2차 캐시 메모리를 포함하는 마이크로 프로세서 칩의 토탈적인 퍼포먼스를 향상시키기 위해서 필요 불가결하다.
DRAM과 그 밖의 로직회로를 동시에 제조하는 DRAM/로직 혼재 프로세스는 이미 실용화가 진척되고 있다. 따라서, 종래의 마이크로 프로세서의 레이아웃 데이터를 그대로 마크로로서 사용하여 마이크로 프로세서의 2차 캐시 인터페이스에 맞춘 DRAM의 마크로를 혼재함으로서, 2차 캐시 메모리의 온-칩화를 행할 때의 설계 코스트를 대폭 저감하는 것이 기대된다.
그렇지만, 종래의 오프-칩의 싱크로너스 SRAM을 2차 캐시로서 쓰는 마이크로 프로세서에서는 그 2차 캐시 인터페이스의 각종 제어신호중에는 DRAM을 제어하는 데 알맞는 판독 또는 기록 사이클의 시작을 지시하는 스트로브신호는 존재하지 않는다. 그 때문에, 마이크로 프로세서의 2차 캐시 메모리로서 사용하는 다이나믹형 반도체 기억장치로서는 앞 사이클에 입력된 어드레스와 지금 사이클에 입력된 어드레스를 비교하여 어드레스가 변화되고 있을 때에 워드선을 활성화하여 판독 또는 기록 사이클을 시작할 수가 있도록 하기 위해 어드레스 변화를 검출하는 수단이 필요해 진다.
또한, 마이크로 프로세서의 2차 캐시 인터페이스를 통한 데이터의 교환의 실행은 그 비트 폭이 클 수록 퍼포먼스가 향상한다. 그러나, 비트 폭이 지나치게 커지면 입출력 핀의 수가 증가하여 패키지가 커진다는 문제점이 발생한다. 그래서, 현존하는 마이크로 프로세서의 2차 캐시로는 일반적으로 2차캐시의 다비트(multi-bit) 폭을 몇개로 분할함과 동시에 기록 또는 판독 데이터를 일시적으로 래치하는 데이터 래치를 배치하여 버스트 모드로서 시리얼로 데이터를 전송함으로써 입출력 핀 수의 증가를 억제하고 있다.
따라서, 마이크로 프로세서의 2차 캐시 메모리로서 사용하는 다이나믹형 반도체 기억장치는 상기와 같은 데이터 래치를 갖추고 2비트 이상의 버스트 데이터 전송이 가능하도록 하는 것이 필요하다.
또한, 마이크로 프로세서의 2차 캐시 메모리로서 사용하는 다이나믹형 반도체 기억장치에서는 기록 사이클의 종료 직후에 같은 로우 어드레스의 판독 사이클을 실행할 수 있도록 하는 것이 필요한데, 종래의 DRAM에서는 기록 사이클의 종료를 미리 검지하는 수단이 없기 때문에 버스트 데이터 전송동작에 의해 소망의 데이터가 이미 데이터 래치에 전송되어 있음에도 불구하고 그 판독을 실행할 수가 없었다.
상기와 같은 이유로, 예컨대 로우 어드레스를 변화시켜 더미의 판독 사이클을 실행하고 그 후, 로우 어드레스를 되돌려서 판독 사이클을 시작함으로써 정상적인 동작을 실행할 수가 있지만, 상기 경우는 더미의 판독 사이클(2클록 사이클 필요)이 삽입되기 때문에 실효적인 데이터 전송 속도가 악화된다는 문제점이 있다.
본 발명은 종래의 기술에서의 전술한 사정을 고려하여 이루어진 것으로서, 본 발명의 제1의 목적은 2비트 이상의 버스트 데이터 전송을 행하는 것이 가능하게 하는 데이터 래치를 구비하며, 상기 다이나믹형 반도체 기억장치는 어드레스 변화를 검출함으로써 워드선을 활성화하여 판독 또는 기록 사이클을 시작할 수가 있고, 또한 기록 사이클에서 판독 사이클에의 변화를 검지함으로써 기록 사이클의 종료 직후에 같은 로우 어드레스의 판독 사이클을 실행하는 것이 가능한 반도체 기억장치를 제공함에 있다.
또한, 본 발명의 제2의 목적은 마이크로 프로세서와 그 2차 캐시 메모리의 온-칩화를 행할 때의 설계 코스트를 저감하는 것이 가능한 반도체 기억장치의 제조방법을 제공함에 있다.
상기 제1의 목적을 해결하기 위해서 본 발명의 제1 특징에 따르면, 로우 어드레스에 의해 선택된 워드선과 컬럼 어드레스에 의해 선택된 비트선에 의하여 정해지는 기록/판독수단을 통하여 메모리 셀에 대한 데이터의 기록 또는 판독을 행하고, 상기 기록/판독수단에 접속된 데이터선상에 구성된 데이터 래치에 의해 버스트적인 기록 또는 판독 데이터를 일시적으로 홀드하도록 한 다이나믹형 반도체 기억장치에 있어서, 어드레스의 변화를 검출하여 동작시작 지시신호에 따라 기록 또는 판독 사이클을 개시하는 어드레스 변화검출수단과, 기록 모드에서 판독 모드로 변화된 것을 검출하여 기록 후 판독 지시신호를 발생시키는 기록 후 판독수단을 포함하며, 기록 후 판독 지시신호가 발생되는 경우에, 상기 기록/판독수단에 의해 홀드되어 있는 데이터가 상기 데이터 래치에 전송되고, 데이터가 데이터 래치에 의해 홀드되고 동일 로우 어드레스에 대한 판독 동작이 행해지는 경우에, 데이터 래치에 의해 홀드된 데이터가 판독 및 출력되는 것을 특징으로 하고 있다.
본 발명은 제1의 특징 이외에도 다음과 같은 제2의 특징을 구비하고 있다. 즉, 상기 어드레스 검출수단은, 복수의 외부 로우 어드레스신호를 각각 홀드하는 복수의 어드레스 레지스터와, 상기 복수의 어드레스 레지스터에서의 전회의 기록 또는 판독 사이클의 로우 어드레스와 금회의 기록 또는 판독 사이클의 로우 어드레스를 비교하여, 비교의 결과 로우 어드레스가 변화하는 경우에, 상기 동작시작 지시신호를 발생하는 동작시작 지시신호 발생회로를 포함하고 있다.
상기 기록 후 판독수단은, 외부 기록 모드신호를 홀드하는 기록 모드 레지스터와, 상기 기록 모드 레지스터의 출력신호를 1클록주기 늦춘 신호가 기록 모드에서 판독 모드로 변화되었을 때 상기 기록 후 판독 지시신호를 출력하는 기록 후 판독 지시신호 발생회로를 포함하고 있다.
본 발명의 반도체 기억장치는 마이크로 프로세서에 결합된 2차 캐시 메모리이다.
상기 반도체 기억장치는 상기 마이크로 프로세서와 동일 칩상에 배치되어 있거나, 상기 마이크로 프로세서의 칩 외부에 배치되어 있는 것을 특징으로 하고 있다.
본 발명의 제2의 목적을 달성하기 위하여, 본 발명의 제2의 주된 특징에 따르면, 마이크로 프로세서의 레이아웃 마크로와 마이크로 프로세서의 2차 캐시 인터페이스에 맞춘 반도체 기억장치의 레이아웃 마크로를 DRAM/로직 혼재 프로세스를 사용하여 1칩상에 배치하는 반도체 기억장치의 제조방법이 제공되어 있다.
전술한 특징으로 부터 자명하듯이, 본 발명의 구성에서, 기록/판독수단에 접속된 데이터선에 데이터 래치를 갖추고 버스트적으로 기록 또는 판독을 행하는 반도체 기억장치에 있어서, 어드레스의 변화를 검출하여 동작시작 지시신호를 발생하고, 당해 동작개시 지시신호에 따라서 기록 또는 판독 사이클을 시작하기 때문에, 2차 캐시 인터페이스의 각종 제어신호중에 DRAM을 제어하는데 알맞는 판독 또는 기록 사이클의 시작을 지시하는 스트로브신호가 존재하지 않는 마이크로 프로세서의 2차 캐시로서 사용할 때에, 워드선을 활성화하여 판독 또는 기록 사이클을 시작할 수가 있으며 동시에 기록 모드에서 판독 모드로 변화한 것을 검출하여 기록 후 판독 지시신호를 발생하고 기록 후 판독 지시신호에 따라서 기록/판독수단에 홀드되어 있던 데이터를 데이터 래치에 전송하여 홀드하며 동일 로우 어드레스의 판독 동작을 할 때에 당해 홀드된 데이터를 판독하여 출력하기 때문에, 기록 사이클의 종료 직후에 동일한 로우 어드레스의 판독 사이클을 실행하는 것이 가능해진다.
본 발명의 반도체 기억장치의 제조방법에 따르면, 마이크로 프로세서의 레이아웃 마크로와 마이크로 프로세서의 2차 캐시 인터페이스에 맞춘 본 발명의 반도체 기억장치의 레이아웃 마크로를 써서 DRAM/로직 혼재 프로세스에 의해 1칩상에 혼재하기 때문에 2차 캐시 메모리의 온-칩화를 할 때의 설계 코스트를 저감할 수가 있다.
본 발명에 의한 전술한 목적 및 다른 목적, 특징, 장점은 본 발명의 원리를 실시하는 양호한 실시예가 예시로서 도시된 이하의 상세한 설명 및 첨부 도면을 참조하는 경우 본 분야의 기술자에게는 자명해 질 것이다.
도 1은 본 발명의 제1의 실시예에 따른 다이나믹형 반도체 기억장치의 어레이 구성을 도시하는 회로도.
도 2는 도 1에 도시된 실시예에 있어서의 센스 앰프의 구성예를 도시하는 회로도.
도 3은 도 1에 도시된 실시예에 있어서의 데이터 앰프, 데이터 래치 및 기록 실렉터의 구성예를 도시하는 회로도.
도 4는 도 1에 도시된 실시예에 있어서의 어드레스 천이 검출회로의 구성예를 도시하는 도면.
도 5는 도 1에 도시된 실시예에 있어서의 기록 후 판독회로의 구성예를 도시하는 도면.
도 6은 도 1에 도시된 실시예의 다이나믹형 반도체 기억장치의 판독 사이클의 동작을 설명하는 도면.
도 7은 도 1에 도시된 실시예의 다이나믹형 반도체 기억장치의 기록 사이클의 동작을 설명하는 도면.
도 8은 도 1에 도시된 실시예의 다이나믹형 반도체 기억장치에 있어서의 기록 종료시의 동작을 설명하는 도면.
<도면의 주요부분에 대한 간단한 설명>
1, 35 : 메모리 셀 2 : 비트선
3, 30 : 센스 앰프(기록/판독수단) 41, 42 : 데이터선
14 : 데이터 래치 19 : 워드선
50 : 어드레스 천이 검출회로(어드레스 천이 검출수단)
51 : 어드레스 레지스터
52 : ATD회로(동작시작 지시신호 발생회로)
60 : 기록 후 판독회로(기록 후 판독수단)
61 : 기록 모드 레지스터
62 : RAW 회로(기록 후 판독 지시신호 발생회로)
이하, 도면을 참조하여 본 발명의 양호한 실시예가 첨부 도면을 참조하여 기술될 것이다.
도 1은 본 발명의 일 실시예인 다이나믹형 반도체 기억장치의 어레이 구성을 도시하는 블록도이다. 도 2는 본 실시예에 있어서의 센스 앰프의 구성예를 도시하는 회로도이다. 도 3은 본 실시예에 있어서의 데이터 앰프, 데이터 래치 및 기록 실렉터의 구성예를 도시하는 도면이다. 도 4는 본 실시예에 있어서의 어드레스 천이 검출회로의 구성예를 도시하는 도면이다. 도 5는 본 실시예에 있어서의 기록 후 판독회로의 구성예를 도시하는 도면이다. 도 6은 본 실시예의 다이나믹형 반도체 기억장치의 판독 사이클의 동작을 설명하기 위한 도면이다. 도 7은 본 실시예의 다이나믹형 반도체 기억장치의 기록 사이클의 동작을 설명하기 위한 도면이다. 도 8은 본 실시예의 다이나믹형 반도체 기억장치에 있어서의 기록 종료시의 동작을 설명하기 위한 도면이다.
도 1에 도시하는 바와 같이, 본 발명의 반도체 기억장치는 메모리 셀(1)과, 비트선(2)과, 센스 앰프(SA3)와, 데이터선(DLn41, /DLn42)과, 기록 컬럼 스위치신호선(WCSn5)과, 데이터 앰프(DA6)와, 기록 데이터선(WDLn71, /WDLn72)과, 기록 실렉터(WSEL8)와, 기록 버스(WBUS91, /WBUS92)와, 기록 버퍼(WBUF10)와, IO버스(IOB11)와, IO 버퍼(IOBUF12)와, 판독 데이터선(RDLn13)과, 데이터 래치(DLAT14)와, 판독 버스(RBUS15)와, 판독 버퍼(RBUF16)와, 컬럼 스위치신호선(CSn17)과, 컬럼 디코더(DEC18)와, 워드선(WL19)과, 메모리 셀 어레이(20)로 개략 구성되어 있다.
상기 실시예의 반도체 기억장치에서, 복수의 메모리 셀(1)이 접속된 1쌍의 비트선(2)에 대하여 1개의 센스 앰프(SA3)가 배치되어 있다. 복수의 센스 앰프(SA)에 대하여 1쌍의 데이터선(DLn41, /DLn42)이 비트선(2)과 평행히 제1의 배선층(도시하지 않음)을 사용함에 의해 배선되어 있다. 1쌍의 데이터선(DLn, /DLn)에 대하여 1개의 기록 컬럼 스위치신호선(WCSn5)이 데이터선(DLn, /DLn)과 평행히 제1의 배선층(별도의 배선층(도시하지 않음))을 사용함에 의해 배선되어 있다. 1쌍의 데이터선(DLn, /DLn)은 하나의 컬럼 어드레스에 대응하고 하나의 데이터 앰프(DA6)에 접속된다. 데이터 앰프(DA)는 1쌍의 기록 데이터선(WDLn71, /WDLn72)을 통하여 기록 실렉터(WSEL8)에 접속된다. n개의 기록 실렉터(WSEL)에 공통으로 1쌍의 기록 버스(WBUS91, /WBUS92)가 배치되고, 기록 버스(WBUS91, /WBUS92)는 기록 버퍼(WBUF10)에 접속되어 있다. 기록 버퍼(WBUF10)는 IO 버스(IOB11)를 통하여 IO 버퍼(IOBUF12)에 접속된다. IO 버퍼(IOBUF)는 외부회로와 데이터를 교환한다.
각각의 데이터 앰프(DA6)는 판독 데이터선(RDLn13)을 통하여 데이터 래치(DLAT14)에 접속된다. n개의 데이터 래치(DLAT)에 공통으로 1개의 판독 버스(RBUS15)가 배치되고, 판독 버스(RBUS15)는 판독 버퍼(RBUF16)에 접속되어 있다. 판독 버퍼(RBUF16)는 IO 버스(IOB11)를 통하여 IO 버퍼(IOBUF12)에 접속된다.
각각의 기록 컬럼 스위치 신호선(WCS5)과 컬럼 스위치 신호선(CSnl7)은 대응하는 컬럼 디코더(YDEC18)에 접속되어 있다.
또한, 도1에 도시된 메모리 셀 어레이(20)의 구성은 하나의 IO(입/출력)에 대응하고 있다. 글나, 실제로 IO의 수에 대응하는 수의 어레이가 배치되어 있다.
이하, 도 1을 참조하여 상기 실시예의 다이나믹형 반도체 기억장치의 동작이 설명될 것이다.
기록시에는, 컬럼 디코더(YDEC18)는 기록 컬럼 스위치신호(WCSn)를 출력하여 기록 실렉터(WSEL)와 데이터 앰프(DA)와 센스 앰프(SA)를 활성화하고, 판독시에는, 컬럼 스위치신호(CSn)를 출력하여 데이터 래치(DLAT)를 활성화한다.
기록 사이클시에는, 기록 실렉터(WSEL)는 컬럼 디코더(YDEC)의 출력인 기록 컬럼 스위치신호(WCSn)에 의해 활성화된다. n개의 기록 컬럼 스위치신호(WCS1 내지 WCSn)중 1개만이 외부에서 입력되는 Y어드레스에 의해 선택되고, 1개의 기록 실렉터(WSEL)가 활성화되어 기록 버퍼(WBUF)의 데이터가 대응하는 기록 버스(WBUS, /WBUS)를 통하여 기록 데이터(WDLn, /WDLn)로서 데이터 앰프(DA)에 전송된다.
판독 사이클시에는, 데이터 래치(DLAT)는 컬럼 디코더(YDEC)의 출력인 컬럼 스위치신호(CSn)에 의해 활성화된다. n개의 컬럼 스위치신호(CS1 내지 CSn)중 1개만이 외부에서 입력되는 Y어드레스에 의해 선택되고 1개의 데이터 래치(DLAT)가 활성화되어 활성화된 데이터 래치의 데이터가 판독 버스(RBUS)를 통하여 판독 버퍼(RBUF)에 전송된다.
각각의 워드선(WL)에는 4n개의 메모리 셀이 접속되어 있고 판독 동작이 시작되어 워드선(WL)이 활성화되면 4n개의 메모리 셀의 데이터가 4n개의 센스 앰프(SA)에 전송되어 증폭된다. 4n개의 센스 앰프출력 중 n개의 데이터가 데이터선(DLn, /DLn)을 통하여 데이터 앰프(DA)에 전송된다. 데이터 앰프(DA)에 전송된 데이터는 판독 데이터선(RDLn)을 통하여 데이터 래치(DLAT)에 홀드된다. 그 후, 컬럼 스위치신호(CSn)에 의해 선택된 데이터 래치(DLAT)에 홀드된 데이터가 순차적으로 판독 버퍼(RBUF)에 전송되어 IO 버퍼(IOBUF)를 지나서 외부에 판독된다.
다음에, 도 2를 참조하여 상기 예의 센스 앰프(SA)의 구성이 기술될 거시이다.
도 2에 도시된 바와 같이, 상기 예의 센스 앰프(SA30)는 프리차지회로(31)와, 증폭회로(32)와, 판독회로(33)와, 기록회로(34)로 개략 구성되어 있다.
프리차지회로(31)는 트랜지스터(Ml, M2 및 M3)를 구비하고 있고, 기록/판독 사이클의 시작시에 비트선(BLOn, /BLOn)의 전위를 소정 전위에 프리차지한다. 증폭회로(32)는 트랜지스터(M4, M5, M6 및 M7)을 구비하고 있고, 판독시에 메모리 셀(35)로부터 비트선(BLOn, /BLOn)에 판독된 미소 전압을 증폭한다. 판독회로(33)는 트랜지스터(M8, M9, M10 및 M11)를 구비하고 있고, 판독 스위치신호(RSO)에 따라 활성화되어 비트선(BLOn, /BLOn)의 판독 데이터를 데이터선(DLn, /DLn)에 전송한다. 기록회로(34)는 트랜지스터(M12, M13, M14 및 M15)를 구비하고 있고, 기록 컬럼 스위치신호(WCSn)에 따라서 활성화되어 데이터선(DLn, /DLn)의 기록 데이터를 비트선(BLOn, /BLOn)을 통하여 메모리 셀(35)에 기록한다.
이하, 도 2를 참조하여 상기 실시예에 따른 센스 앰프(SA)의 동작이 기술될것이다. 스탠바이시에, 비트선 프리차지신호(PBL)은 H(하이)레벨에 있다. 비트선 프리차지신호(PBL)가 하이레벨인 때에는 트랜지스터(Ml, M2 및 M3)는 전부 온 상태에 있고, 비트선(BLOn, /BLOn)에는 1/2Vcc(Vcc는 전원전압)레벨의 전압이 공급된다.
비트선 프리차지신호(PBL)가 L(로우)레벨이 되어 워드선(WL)이 활성화되면, 메모리 셀(35)에 홀드된 데이터가 1쌍의 비트선(BLOn, /BLOn) 상에 미소 전위차로서 판독된다. 그 후, 1/2Vcc 레벨이던 센스 앰프 전원선(SAP, SAN)은 Vcc레벨과 GND(그라운드)레벨로 활성화되고 증폭회로(32)중의 트랜지스터(M4 내지 M7)가 판독 데이터에 대응하여 각각 온 또는 오프로 되어 비트선상의 미소 전위차가 증폭된다.
만일, 비트선상의 데이터가 증폭되는 동안 예컨대, 판독 스위치신호(RSO)를 하이레벨로 활성화하면, 비트선(BLOn, /BLOn)상의 데이터가 데이터선(DLn, /DLn)에 전송된다. 즉, 비트선(BLOn)이 하이레벨이고 비트선(/BLOn)이 L레벨인 때에 판독 스위치신호(RSO)가 활성화되면, 트랜지스터(M8, M10)가 온으로 되어 1/2Vcc에 프리차지된 데이터선(/DLn)의 전위가 하강한다. 한편, 트랜지스터(M9)는 온으로 되지만, 트랜지스터(M11)는 온으로 되지 않기 때문에 데이터선(DLn)은 1/2Vcc레벨 그대로가 유지된다.
기록 사이클시에, 선택된 데이터선(DLn, /DLn)의 데이터는 데이터 앰프(DA)에 의해 Vcc레벨 또는 GND레벨로 증폭되고 마찬가지로 선택된 기록 컬럼 스위치신호(WCSn)는 하이레벨로 활성화된다. 이 때에, 예컨대 기록 스위치신호(WSO)가 활성화되면 트랜지스터(M12 내지 M15)가 온 으로 되고 데이터선(DLn, /DLn)의 데이터가 비트선(BLOn, /BLOn)에 전송되어 메모리 셀(35)에 대한 기록이 이루어진다.
다음에, 도 3을 참조하여 상기예의 데이터 앰프(DA), 데이터 래치(DLAT) 및 기록 실렉터(WSEL)의 구성예가 기술될 것이다.
상기 실시예의 데이터 앰프(DA41)는 판독용 회로(411)와 기록용 회로(412)를 구비하고 있다. 판독용 회로(411)는 트랜지스터(M21, M22, M23, M24 및 M25)을 구비하고 있고, 데이터 앰프 활성화신호(DAE)에 따라서 활성화되어 데이터선(DLn, /DLn)상의 판독 데이터를 증폭하여 판독 데이터선(RDLn)에 출력한다. 기록용 회로(412)는 트랜지스터(M26, M27, M28, M29, M30 및 M31)을 구비하고 있고, 기록 컬럼 스위치신호(WCSn)에 따라서 활성화되어 기록 데이터선(WDLn, /WDLn)상의 기록 데이터를 데이터선(DLn, /DLn)에 출력한다.
데이터 래치(DLAT42)는 스위치(S1 및 S2)와, 래치(421)를 구비하고 있다. 데이터 래치제어신호(DLE, /DLE)에 따라서 스위치(S1)가 온이 되었을 때에, 판독 데이터 RDLn를 래치(421)에 홀드하고 컬럼 스위치신호(CSn, /Csn)에 따라서 스위치(S2)가 온이 되었을 때에 홀드한 데이터(QDLn)를 판독 버스(RBUS)에 출력한다.
기록 실렉터(WSEL43)는 NAND회로(431, 432)를 구비하고 있고, 기록 컬럼 스위치신호(WCSn)에 따라서 NAND회로(431, 432)가 온이 되었을 때에 기록 버스(WBUS, /WBUS)상의 기록 데이터를 기록 데이터선(WDLn, /WDLn)에 출력한다.
다음에, 도 3을 참조하여 데이터 앰프(DA), 데이터 래치(DLAT) 및 기록 실렉터(WSEL)의 동작이 기술될 것이다.
데이터 앰프 활성화신호(DAE)가 하이레벨로 상승하면 데이터선(DLn, /DLn)상의 판독 데이터는 판독용 회로(411)에 의해 증폭되어 판독 데이터선(RDLn)에 전송된다. 또한, 데이터 래치제어신호(DLE)가 하이레벨로 활성화됨에 의하여 스위치(S1)가 온으로 되어 판독 데이터선(RDLn)의 데이터가 데이터 래치(DLAT) 내의 래치(421)에 격납된다. 그 후, Y어드레스에 의해 선택되는 컬럼 스위치신호(CSn, /Csn)가 각각 하이레벨 및 L레벨로 활성화되면, 스위치(S2)가 온으로 되어 래치(421)에 격납되어 있던 데이터(QDLn)가 판독 버스(RBUS)에 전송된다.
기록 사이클시에, 기록 데이터는 도 1에 도시된 기록 버퍼(WBUF10)를 경유하여 상보(complementary))의 기록 버스(WBUS, /WBUS)에 전송된다. 여기서, Y어드레스에 의해 선택되는 기록 컬럼 스위치신호(WCSn)가 활성화되면 기록 실렉터(WSEL)가 활성화되어 그 상보의 출력인 기록 데이터선(WDLn, /WDLn) 중의 한 쪽이 하이레벨로부터 L레벨로 하강하게 된다. 동시에, 기록 컬럼 스위치신호(WCSn)에 의해 데이터 앰프(DA) 내의 기록용 회로(412)가 활성화되어 기록 데이터에 따라서 상보의 데이터선(DLn, /DLn)이 Vcc레벨 및 GND레벨로 활성화된다.
기록 컬럼 스위치신호(WCSn)에 의해 선택되지 않는 데이터 앰프(DA)는 그 입력이 되는 기록 컬럼 스위치신호(WCSn)가 L레벨 이며, 기록 데이터선(WDLn, /WDLn)이 함께 하이레벨로 되어 있기 때문에 데이터 앰프(DA) 내의 기록용 회로(412)는 활성화되지 않고 데이터선(DLn, /DLn)은 프리차지 된 채로 1/2Vcc레벨에 유지된다.
데이터 앰프 활성화신호(DAE)와 데이터 래치제어신호(DLE, /DLE)는 n개의 컬럼에 공통의 신호이고 데이터선(DLn, /DLn)과는 직교하는 방향에 배선되어 있다.
다음에, 도 4를 참조하여 본 실시예에의 어드레스 천이 검출회로(50)의 구성예와 그 동작이 기술될 것이다. 상기 실시예의 어드레스 천이 검출회로(50)는 도 4에 도시된 바와 같이 복수의 외부 로우 어드레스신호(XO 내지 Xm-1)를 어드레스 레지스터(XREG51)를 통하여 ATD(Adress Transition Detector)회로(52)에 접속한 구성으로 되어 있다. 외부 로우 어드레스신호(XO 내지 Xm-1)는 각각 대응하는 어드레스 레지스터(XREG)에 의해 수신된다. 어드레스 레지스터(XREG)에는 클록신호(CLK)가 입력되고, 어드레스 레지스터(XREG)는 클록신호(CLK)의 상승 타이밍에서 외부 로우 어드레스신호(XO 내지 Xm-1)를 격납한다. 어드레스 레지스터(XREG)의 출력인 내부 어드레스신호는 ATD회로(51)에 입력된다. ATD회로(51)는 전회의 사이클의 내부 로우 어드레스신호와 현재의 사이클의 내부 로우 어드레스신호를 비교하여, 변화되어 있으면 로우 액티브의 원-숏신호인 ATD신호(동작시작 지시신호)(ATDB)를 출력한다. 상기 실시예의 다이나믹형 반도체 기억장치는 상기 ATD신호(ATDB)가 출력되었을 때에 동작을 시작한다.
다음에, 도 5를 참조하여, 본 실시예의 기록 후 판독회로의 구성예와 그 동작이 기술될 것이다.
상기 실시예의 기록 후 판독회로(60)는 도 5에 도시하는 바와 같이 외부 기록 모드신호(DWR)를 기록 모드 레지스터(WREG61)를 통하여 RAW(Read After write)회로(62)에 접속된 구성으로 되어 있다.
외부 기록 모드신호(DWR)는 클록신호(CLK)의 상승 타이밍에서 기록 모드 레지스터(WREG)에 의해 수신되어, 내부 기록 모드신호(IWR)로 출력된다. 외부 기록 모드신호(DWR) 및 내부 기록 모드신호(IWR)는 어느것이나 로우 액티브의 신호로서 이들의 신호가 L레벨인 때에 상기 실시예의 다이나믹형 반도체 기억장치는 기록 모드가 되고 역으로 하이레벨인 때는 판독 모드가 된다.
내부 기록 모드신호(IWR)는 클록신호(CLK)의 상승 타이밍에서 RAW 회로(62) 내의 레지스터(REG63)에 의해 수신된다. 따라서, RAW 회로(62) 내의 레지스터(REG)의 출력(IWRR)은 내부 기록 모드신호(IWR)의 타이밍을 1클록 늦춘 신호가 된다. 신호(IWRR)는 RAW 회로(62) 내의 원-숏회로(64)에 입력되고, 원-숏회로(64)는 RAW 회로(62)의 출력신호인 원-숏신호(기록 후 판독 지시신호)(RAW)를 출력한다. 원-숏신호(RAW)는 신호(IWRR)가 L레벨(기록 모드)에 하이레벨(판독 모드)로 상승할 때에 출력된다.
다음에, 도 6 내지 도 8을 참조하여, 도 1 내지 도 5에 도시된 회로의 동작이 기술될 것이다.
본 발명의 다이나믹형 반도체 기억장치는 온-칩 또는 오프-칩의 마이크로 프로세서의 2차 캐시 메모리로서 쓰이는 것을 전제로 하여 설계되어 있다. 마이크로 프로세서의 2차 캐시는 종래에는 오프-칩의 싱크로너스 SRAM을 써서 구성되어 있기 때문에, 마이크로 프로세서의 2차 캐시 인터페이스의 각종 제어신호중에는 DRAM을 제어하는데 알맞는 판독 또는 기록 사이클의 시작을 지시하는 스트로브신호는 존재하지 않는다. 그 때문에, 본 발명의 다이나믹형 반도체 기억장치로서는 앞 사이클에 입력된 어드레스와 지금 사이클에 입력된 어드레스를 비교하여 어드레스가 변화되고 있을 때에 판독 또는 기록 사이클을 시작할 수가 있도록 어드레스 변화를 검출하기 위한 어드레스 천이 검출회로를 내장하고 있다.
마이크로 프로세서의 2차 캐시 인터페이스를 통한 데이터의 교환은 그 비트 폭이 클 수록 퍼포먼스가 향상한다. 그러나, 비트 폭이 지나치게 커지면 입출력 핀의 수가 증가하여 패키지가 커진다고 하는 문제가 생긴다. 그래서, 현존하는 마이크로 프로세서의 2차 캐시에서는 일반적으로, 이들의 다 비트 폭을 몇개로 분할하여 버스트 모드로서 시리얼로 데이터를 전송함에 의하여 입출력 핀 수의 증가를 억제하고 있다. 본 발명의 다이나믹형 반도체 기억장치도 2비트 이상의 버스트 데이터 전송을 전제로 하여 설계되어 있다.
먼저, 도 6을 참조하여, 본 발명의 다이나믹형 반도체 기억장치에서의 판독 사이클의 동작이 기술될 것이다.
시각(t1)의 클록신호(CLK)의 상승에서 앞 사이클과 다른 로우 어드레스(AX0)가 입력되면, 도 4에 도시된 어드레스 천이 검출회로가 이를 검출하여 시각(t2)에 원-숏신호(ATDB)를 출력한다. 동작 사이클의 시작을 가리키는 원-숏신호(ATDB)가 출력됨에 의해 반도체 기억장치 내부의 회로(도시되지 않음)가 동작을 시작하고 시각(t3)에서는 입력된 로우 어드레스(AX0)에 대응하는 워드선(WL)이 상승한다. 그러면, 워드선(WL)에 접속된 메모리 셀의 데이터가 비트선(BLjn, /BLjn)에 미소 전위로서 판독되고, 시각(t4)에 센스 앰프전원선(SAP, SAN)이 활성화됨에 의해 이들 비트선상의 데이터가 Vcc레벨과 GND레벨로서 증폭된다.
시각(t5)에서, 판독 스위치신호(RSO)가 활성화됨에 의해 비트선상의 데이터가 데이터선(DLn, /DLn)에 전송된다. 전송된 데이터선상의 데이터는 데이터 앰프(DA)에서 증폭되고 데이터 래치제어신호(DLE)가 활성화됨에 의해 데이터 래치(DLAT)에 전송되고 래치(421)의 출력신호(QDLn)가 금회에 판독된 데이터로 고쳐 기록된다. 이 시점에서 n개의 모든 컬럼의 판독 데이터는 동시에 n개의 데이터 래치(DLAT)에 전송된다.
한편, 시각(t1)에 클록신호(CLK)에 의해 내부에 받아들인 컬럼 어드레스(AY00)는 컬럼 어드레스 레지스터(도시되지 않음)에 일시적으로 홀드되어 시각(t6)의 클록신호의 상승 타이밍에서 컬럼 디코더(YDEC)에 전송된다. 그리고, 컬럼 어드레스(AY00)에 대응하는 컬럼 스위치신호(CSn)이 상승하고 이에 의해 선택된 데이터 래치(DLAT)의 데이터(QDLn)가 판독 버스(RBUS)에 출력되어 판독 버퍼(RBUF)를 지나서 IO 버스(IOB)에 출력되고, 또한 IO 버퍼(IOBUF)를 지나서 판독 데이터(DQ)로서 외부에 출력된다.
시각(t6)에 입력된 다음 컬럼 어드레스(AY01)는 시각(t7)의 클록신호(CLK)의 상승 타이밍에서 컬럼 디코더(YDEC)에 입력되어 대응하는 컬럼 스위치신호(CSn)이 상승됨에 의해 대응하는 판독 데이터가 데이터 래치(DLAT)에서 판독된다.
본 발명의 다이나믹형 반도체 기억장치는 2비트 이상의 버스트 판독 및 기록 동작을 전제로 하고있기 때문에, 시각(t1)에서 입력하는 로우 어드레스를 AX0로 변화시키면, 다음 클록의 상승인 시각(t6)에서는 로우 어드레스를 변화시키면 안된다. 시각(t7)에서는, 도 6에 도시하는 바와 같이 별도의 로우 어드레스(AX1)로 변화시켜도 좋다.
다음에, 도 7을 참조하여 본 발명의 다이나믹형 반도체 기억장치의 기록 사이클 동작이 기술될 것이다.
시각(t1)의 클록신호(CLK)의 상승에서 로우 어드레스(AX0)가 입력되고 동시에 외부 기록 모드신호(DWR)가 하이레벨에서 L레벨로 하강하면, 어드레스 천이 검출회로가 어드레스 변화를 검출하여 시각(t2)에 원-숏신호(ATDB)를 출력함과 동시에 기록 후 판독회로에서 내부 기록 모드신호(IWR)가 L레벨로 하강한다. 사이클의 시작을 가리키는 원-숏신호(ATDB)가 출력됨에 의해 도시하지 않은 내부의 회로가 동작을 시작하고 시각(t3)에서는 입력된 로우 어드레스(AX0)에 대응하는 워드선(WL)이 상승한다. 그러면, 워드선(WL)에 접속된 메모리 셀의 데이터가 비트선(BLjn, /BLjn)에 미소 전위차로서 판독되고, 시각(t4)에서 센스 앰프 전원선(SAP, SAN)이 활성화됨에 의해 증폭회로(32)를 통하여 이들 비트선상의 데이터가 Vcc레벨과 GND레벨로 증폭된다.
한편, 시각(t1)에서 클록신호(CLK)에 의해 내부에 받아들인 컬럼 어드레스(AY00)는 도시되지 않은 컬럼 어드레스 레지스터에 일시적으로 홀드되고 시각(t5)의 클록신호의 상승 타이밍에서 컬럼 디코더(YDEC)에 전송된다. 그리고, 이번에는 기록 사이클이기 때문에 컬럼 디코더(YDEC)에서 컬럼 어드레스(AY00)에 대응하는 하나의 기록 컬럼 스위치신호(WCSn)가 상승한다. 이와 동시에, 시각(t5)의 클록신호의 상승 타이밍에서 받아들인 컬럼 어드레스(AY00)에 대응하는 컬럼에 기록한 기록 데이터는 IO 버퍼(IOBUF)를 지나서 IO 버스(IOB)에 출력되고 또한 기록 버퍼(WBUF)를 지나서 기록 버스(WBUS, /WBUS)에 전송된다.
그 후, 컬럼 어드레스(AY00)에 대응하는 기록 컬럼 스위치신호(WCSn)에 의해 선택된 기록 실렉터(WSEL)가 활성화됨에 의해 기록 데이터(WDLn, /WDLn)를 대응하는 컬럼의 데이터 앰프(DA)에 전송한다. 또한, 이 데이터 앰프(DA)도 기록 컬럼 스위치신호(WCSn)에 의해 활성화되므로 기록 데이터(WDLn, /WDLn)에 의해 대응하는 컬럼의 데이터선(DLn, /DLn)의 데이터를 Vcc레벨과 GND레벨로 증폭한다. 다음에, 시각(t6)에 있어서 기록 스위치신호(WSO)가 활성화됨에 의해 데이터선(DLn, /DLn)의 데이터가 센스 앰프(SA)를 통하여 대응하는 비트선에 전송된다.
시각(t5)에서 클록신호(CLK)에 의해 내부에 받아들인 다음 컬럼 어드레스(AY01)에 대응하는 컬럼에 기록되는 데이터는 시각(t7)의 클록신호의 상승 타이밍에서 내부에 수신된다. 그리고, 컬럼 어드레스(AY01)에 대응하는 기록 컬럼 스위치신호(WCSn)가 활성화되고 마찬가지로 대응하는 비트선까지 기록 데이터가 전송된다.
이와 같이, 본 발명의 다이나믹형 반도체 기억장치에 상정하고 있는 2차 캐시 인터페이스에서 기록 데이터는 대응하는 컬럼 어드레스보다 1클록 늦게 입력된다.
기록 사이클도 판독 사이클과 같이 2비트 이상의 버스트 기록 동작을 전제로 하고 있기 때문에, 시각(t1)에서 입력하는 로우 어드레스를 AX0로 변화시키면 다음 클록의 상승인 시각(t5)에서는 로우 어드레스를 변화시켜서는 안된다. 또한 다음 클록의 상승인 시각(t7)에서는 도 7에 도시하는 바와 같이, 별도의 로우어드레스(AX1)로 변화시켜도 좋지만, 기록 사이클을 연속시킬 때에는 외부 기록 모드신호(DWR)는 도 7에 도시하는 바와 같이 L레벨을 유지하고 있어야 한다.
다음에, 도 8을 참조하여 본 발명의 다이나믹형 반도체 기억장치의 기록 사이클 종료시의 동작이 기술될 것이다.
기록 사이클의 종료는 최후의 기록 데이터를 입력함과 동시에 외부 기록 모드신호(DWR)를 하이레벨로 함으로서 이루어 진다. 도 8에 도시하는 시각(t1)의 클록신호(CLK)의 상승 타이밍에서 최후의 컬럼 어드레스(AY13)에 대응하는 기록 데이터를 받아들이는 동시에 외부 기록 모드신호(DWR)가 하이레벨로 변화한 것도 내부에 수신된다.
컬럼 어드레스(AY13)에 대응하는 기록 데이터가 전술한 것과 같은 경로로 시각(t2)에 비트선에 전송되면 시각(t3)에서 기록 스위치신호(WSO)가 L레벨로 하강하고 계속해서 시각(t4)에서 워드선(WL)이 하강하고 데이터선(DLn, /DLn)이 함께 1/2Vcc 레벨로 프리차지된다. 시각(t5)의 클록신호의 상승 타이밍에서 기록 후 판독회로 내의 IWRR 신호가 상승하여 RAW 신호로서 원-숏신호가 출력된다.
이 후, 계속하여 판독 스위치신호(RSO)가 활성화되고 이 때에 센스 앰프 및 비트선이 홀드하고 있는 로우 어드레스(AX1)에 대응하는 데이터가 데이터선(DLn, /DLn)에 전송되고 데이터 앰프(DA)에서 증폭된다. 계속해서, 데이터 래치제어신호(DLE)가 활성화되면 상기 데이터가 데이터 래치(DLAT)에 전송되어 래치(421)의 출력신호(QDLn)가 변화된다. 따라서, 시각(t5)에서 받아들인 컬럼 어드레스(AY14)에 대응하는 데이터는 시각(t6)에서 외부출력 데이터(DQ)로서 외부에 판독할 수가 있다.
상기와 같이, 본 실시예의 반도체 기억장치에서는 기록 후 판독회로를 부가함으로서 기록 사이클의 종료 직후에 같은 로우 어드레스의 판독 사이클을 실행할 때에 로우 어드레스가 앞 사이클로 변화하지 않고 있기 때문에, 어드레스 천이 검출회로가 동작하지 않고 따라서 워드선이 활성화되어 있지 않지만 소망의 데이터는 이미 데이터 래치에 전송되어 있기 때문에 컬럼 어드레스를 변화만 시키므로 판독을 실행하는 것이 가능하게 된다. 만일 기록 후 판독회로가 없는 경우에는 예컨대 로우 어드레스를 변화시켜 더미의 판독 사이클을 실행하고 그 후 로우 어드레스를 되돌려 판독 사이클을 시작함으로써 정상적인 동작을 실행할 수가 있지만, 이 경우에는 더미의 판독 사이클(2클록 사이클)이 삽입되기 때문에 실효적인 데이터 전송 속도가 악화된다.
이상, 본 발명의 실시예를 도면에 의해 전술하여 왔지만, 구체적인 구성은 이 실시예에 한정된 것이 아니라 본 발명의 요지를 일탈하지 않는 범위의 설계의 변경등이 있더라도 본 발명에 포함된다. 예컨대, 실시예에서는 버스트 전송하는 데이터가 2비트의 경우에 관해서 기재했지만 이에 한하는 것이 아니고 2비트를 넘는 경우에 관해서도 적용하는 것이 가능하다. 또한, 본 발명의 반도체 기억장치의 제조방법으로서 마이크로 프로세서의 레이아웃 마크로와 마이크로 프로세서의 2차 캐시 인터페이스에 맞춘 본 발명의 반도체 기억장치의 레이아웃 마크로를 써서 DRAM/로직 혼재 프로세스에 의해 1칩상에 혼재할 수가 있고 이에 의해 칩의 설계 코스트를 대폭 저감할 수가 있다.
이상 설명한 바와 같이 본 발명의 반도체 기억장치에 의하면, 센스 앰프에 접속된 데이터선에 데이터 래치를 구비하고 있고 버스트적으로 기록 또는 판독을 행하는 반도체 기억장치에 있어서, 어드레스의 변화를 검출하여 발생한 동작시작 지시신호에 따라서 기록 또는 판독 사이클을 시작하기 때문에 2차 캐시 인터페이스의 각종 제어신호 중에 DRAM을 제어하는 데 알맞는 판독 또는 기록 사이클의 시작을 지시하는 스트로브신호가 존재하지 않는 마이크로 프로세서의 2차 캐시로서 사용할 때에 워드선을 활성화하여 판독 또는 기록 사이클을 시작할 수가 있음과 더불어, 기록 모드에서 판독 모드에의 변화를 검출하여 발생한 기록 후 판독 지시신호에 따라서 센스 앰프에 홀드되어 있던 데이터를 데이터 래치에 전송하여 홀드하고, 동일 로우 어드레스의 판독 동작을 할 때에 상기 홀드된 데이터를 판독하여 출력하기 때문에 기록 사이클의 종료 직후에 같은 로우 어드레스의 판독 사이클을 실행하는 것이 가능해진다. 또한 본 발명의 반도체 기억장치의 제조방법에 의하면, 마이크로 프로세서의 레이아웃 마크로와 마이크로 프로세서의 2차 캐시 인터페이스에 맞추어 본 발명의 반도체 기억장치의 레이아웃 마크로를 써서 DRAM/로직 혼재 프로세스에 의해 1칩상에 혼재하기 때문에 2차 캐시 메모리의 온-칩화를 할 때의 설계 코스트를 대폭 저감할 수가 있다.

Claims (13)

  1. 로우 어드레스에 의해 선택된 워드선과 컬럼 어드레스에 의해 선택된 비트선에 의하여 정해지는 기록/판독수단을 통하여 메모리 셀에 대한 데이터의 기록 또는 판독을 행하고, 상기 기록/판독수단에 접속된 데이터선상에 구성된 데이터 래치에 의해 버스트(burst)적인 기록 또는 판독 데이터를 일시적으로 홀드하도록 한 다이나믹형 반도체 기억장치에 있어서,
    어드레스의 변화를 검출하여 동작시작 지시신호에 따라 기록 또는 판독 사이클을 개시하는 어드레스 변화검출수단과,
    기록 모드에서 판독 모드로 변화된 것을 검출하여 기록 후 판독 지시신호를 발생시키는 기록 후 판독수단을 포함하며,
    기록 후 판독 지시신호가 발생되는 경우에, 상기 기록/판독수단에 의해 홀드되어 있는 데이터가 상기 데이터 래치에 전송되고, 데이터가 데이터 래치에 의해 홀드되고 동일 로우 어드레스에 대한 판독 동작이 행해지는 경우에, 데이터 래치에 의해 홀드된 데이터가 판독 및 출력되는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    상기 어드레스 검출수단은,
    복수의 외부 로우 어드레스신호를 각각 홀드하는 복수의 어드레스 레지스터와,
    상기 복수의 어드레스 레지스터에서의 전회의 기록 또는 판독 사이클의 로우 어드레스와 금회의 기록 또는 판독 사이클의 로우 어드레스를 비교하여, 비교의 결과 로우 어드레스가 변화하는 경우에, 상기 동작시작 지시신호를 발생하는 동작시작 지시신호 발생회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1항에 있어서,
    상기 기록 후 판독수단은,
    외부 기록 모드신호를 홀드하는 기록 모드 레지스터와,
    상기 기록 모드 레지스터의 출력신호를 1클록주기 늦춘 신호가 기록 모드에서 판독 모드로 변화되었을 때 상기 기록 후 판독 지시신호를 출력하는 기록 후 판독 지시신호 발생회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 제 1항에 있어서,
    상기 반도체 기억장치는 마이크로 프로세서에 결합된 2차 캐시 메모리인 것을 특징으로 하는 반도체 기억장치.
  5. 제 2항에 있어서,
    상기 반도체 기억장치는 마이크로 프로세서에 결합된 2차 캐시 메모리인 것을 특징으로 하는 반도체 기억장치.
  6. 제 3항에 있어서,
    상기 반도체 기억장치는 마이크로 프로세서에 결합된 2차 캐시 메모리인 것을 특징으로 하는 반도체 기억장치.
  7. 제 4항에 있어서,
    상기 반도체 기억장치는 상기 마이크로 프로세서와 동일 칩상에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  8. 제 5항에 있어서,
    상기 반도체 기억장치는 상기 마이크로 프로세서와 동일 칩상에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제 6항에 있어서,
    상기 반도체 기억장치는 상기 마이크로 프로세서와 동일 칩상에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  10. 제 4항에 있어서,
    상기 반도체 기억장치는 상기 마이크로 프로세서의 칩 외부에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  11. 제 5항에 있어서,
    상기 반도체 기억장치는 상기 마이크로 프로세서의 칩 외부에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  12. 제 6항에 있어서,
    상기 반도체 기억장치는 상기 마이크로 프로세서의 칩 외부에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  13. 반도체 기억장치의 제조방법에 있어서,
    마이크로 프로세서의 레이아웃 마크로와 마이크로 프로세서의 2차 캐시 인터페이스에 맞춘 반도체 기억장치의 레이아웃 마크로를 DRAM/로직 혼재 프로세스를 사용하여 1칩상에 배치하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
KR1020000027956A 1999-05-25 2000-05-24 반도체 기억장치와 그 제조방법 KR100352162B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-1999-00144618 1999-05-25
JP??11?????1446 1999-05-25
JP11144618A JP2000330967A (ja) 1999-05-25 1999-05-25 半導体記憶装置とその製造方法

Publications (2)

Publication Number Publication Date
KR20010020891A KR20010020891A (ko) 2001-03-15
KR100352162B1 true KR100352162B1 (ko) 2002-09-12

Family

ID=15366235

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000027956A KR100352162B1 (ko) 1999-05-25 2000-05-24 반도체 기억장치와 그 제조방법

Country Status (3)

Country Link
US (1) US6339560B1 (ko)
JP (1) JP2000330967A (ko)
KR (1) KR100352162B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000113676A (ja) * 1998-10-07 2000-04-21 Mitsubishi Electric Corp 半導体記憶装置
JP2001035158A (ja) * 1999-07-22 2001-02-09 Nec Corp メモリアクセス方法及びメモリアクセス方式
JP2004062966A (ja) * 2002-07-26 2004-02-26 Hitachi Ltd 半導体記憶装置
JP4139734B2 (ja) 2003-05-16 2008-08-27 セイコーエプソン株式会社 擬似スタティックメモリ装置および電子機器
JP4615896B2 (ja) * 2004-05-25 2011-01-19 富士通セミコンダクター株式会社 半導体記憶装置および該半導体記憶装置の制御方法
KR100798795B1 (ko) * 2005-09-29 2008-01-29 주식회사 하이닉스반도체 내부 어드레스 생성장치 및 그의 구동방법
US7558146B2 (en) 2005-09-29 2009-07-07 Hynix Semiconductor, Inc. Internal address generator for use in semiconductor memory device
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
KR101013459B1 (ko) * 2009-11-30 2011-02-14 주식회사 하이닉스반도체 어드레스를 비교하는 반도체 집적 회로
JP2017182759A (ja) * 2016-03-29 2017-10-05 正仁 櫨田 コンピューターのｃｐｕの動作速度の倍速化法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471591A (en) * 1990-06-29 1995-11-28 Digital Equipment Corporation Combined write-operand queue and read-after-write dependency scoreboard
JPH04184791A (ja) 1990-11-20 1992-07-01 Nec Corp 半導体メモリ
JPH0934827A (ja) 1995-07-14 1997-02-07 Canon Inc メモリ制御装置
JP3277108B2 (ja) 1995-10-31 2002-04-22 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｄｒａｍアレイ
US5917839A (en) * 1996-06-07 1999-06-29 Texas Instruments Incoporated Apparatus and method for a read-modify-write operation in a dynamic random access memory
KR100253564B1 (ko) 1997-04-25 2000-05-01 김영환 고속 동작용 싱크로노스 디램
JP3907785B2 (ja) 1997-06-04 2007-04-18 富士通株式会社 半導体記憶装置

Also Published As

Publication number Publication date
KR20010020891A (ko) 2001-03-15
JP2000330967A (ja) 2000-11-30
US6339560B1 (en) 2002-01-15

Similar Documents

Publication Publication Date Title
JP4632114B2 (ja) 半導体集積回路装置
US6426915B2 (en) Fast cycle RAM and data readout method therefor
KR100253564B1 (ko) 고속 동작용 싱크로노스 디램
US6256240B1 (en) Semiconductor memory circuit
KR100352162B1 (ko) 반도체 기억장치와 그 제조방법
US20060034132A1 (en) Synchronous SRAM capable of faster read-modify-write operation
US6636443B2 (en) Semiconductor memory device having row buffers
US7002858B2 (en) Semiconductor memory device which selectively controls a local input/output line sense amplifier
US6073219A (en) Semiconductor memory device with high speed read-modify-write function
US7558932B2 (en) Semiconductor memory device and method for operating the same
US5970021A (en) Synchronous semiconductor memory device having function of inhibiting output of invalid data
KR100389750B1 (ko) 2개의 영역의 교번 액세스를 고속으로 실행할 수 있는반도체 기억 장치
US5065365A (en) Semiconductor memory device carrying out reading and writing operations in order in one operating cycle and operating method therefor
KR100524944B1 (ko) 고속의 기입 및 독출동작을 가능하게 하는 입출력 구조를갖는 반도체 메모리장치
KR950010628B1 (ko) 반도체 소자의 컬럼 디코더 인에이블 신호 발생회로
TW202141495A (zh) 偽雙端口記憶體及其控制方法
JP2937717B2 (ja) メモリ装置
US6859400B2 (en) Semiconductor memory device
US8171210B2 (en) Semiconductor memory, operating method of semiconductor memory, and system
JPH073757B2 (ja) 半導体記憶装置
US7755957B2 (en) Semiconductor memory, method of controlling the semiconductor memory, and memory system
KR100968443B1 (ko) 반도체 메모리 장치
KR100439046B1 (ko) 반도체 소자의 오토프리차지회로
JP3926506B2 (ja) 半導体記憶装置
JP3106686B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
G170 Re-publication after modification of scope of protection [patent]
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee