TW202141495A - 偽雙端口記憶體及其控制方法 - Google Patents

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Abstract

本發明提供了偽雙端口記憶體。偽雙端口記憶體包括單端口記憶體，多工器，時序控制電路和輸出電路。多工器被配置為將第一地址和第二地址順序地輸出至單端口記憶體。輸出電路被配置為從單端口記憶體接收輸出資料，以生成對應於第一地址的第一讀取結果和對應於第二地址的第二讀取結果。輸出電路包括第一讀出放大器和第二讀出放大器，其中，第一讀出放大器根據第一控制信號接收輸出資料以生成用作第一讀取結果的第一資料，第二讀出放大器根據第二控制信號接收輸出資料以生成用作第二讀取結果的第二資料。

Description

偽雙端口記憶體及其控制方法
本公開實施例通常涉及雙端口記憶體，以及更具體地，涉及一種偽雙端口記憶體及其控制方法。
雙端口記憶體（dual-port memory）在單個時鐘週期內處理兩項操作，諸如兩項讀取操作。雙端口記憶體通常包括與記憶體單元陣列（array of memory cells）一起操作的兩個端口，可以從這兩個端口同時訪問該記憶體單元陣列。為了減小記憶體佔用的面積，偽（pseudo）雙端口記憶體被使用。偽雙端口記憶體被設計為在單個時鐘週期內利用時間交織機制對單端口記憶體（single-port memory）執行兩項操作。例如，在時鐘週期中，偽雙端口記憶體可以執行第一讀取操作，然後執行第二讀取操作。
以傳統的偽雙端口的兩項讀取操作為例，讀出放大器（sense amplifier）在單個時鐘信號內被使能兩次，以輸出兩個讀取結果，以及，這兩個讀取結果被分別臨時存儲在兩個鎖存器（latch）中。每個鎖存器由相應的控制信號控制，以在適當的時間輸出該讀取結果。但是，讀出放大器和兩個鎖存器的控制信號可能會出現競速問題（racing issue）。
因此，本發明的目的是提供一種更穩定（robust）和更有效的偽雙端口記憶體，以解決上述問題。
根據本發明一實施例，公開了一種偽雙端口記憶體。偽雙端口記憶體包括單端口記憶體，多工器，時序控制器和輸出電路。多工器被配置為接收第一地址和第二地址，並且將第一地址和第二地址輸出到單端口記憶體。時序控制電路被配置為產生多工器控制信號，以控制多工器將第一地址和第二地址順序地輸出到單端口記憶體。輸出電路被配置為從單端口記憶體接收輸出資料，以生成對應於第一地址的第一讀取結果和對應於第二地址的第二讀取結果。另外，輸出電路包括讀出放大器和解多工器。讀出放大器被配置為從單端口記憶體接收輸出資料，以根據控制信號生成資料，其中，該控制信號是根據時序控制電路生成的第一控制信號和第二控制信號生成的。解多工器被配置為當第一控制信號具有使能狀態時將資料輸出至第一鎖存器，以及，當第二控制信號具有使能狀態時將資料輸出至第二鎖存器，其中，存儲在第一鎖存器中的資料用作第一讀取結果，以及，存儲在第二鎖存器中的資料用作第二讀取結果。
根據本發明的另一實施例，公開了一種偽雙端口記憶體。偽雙端口記憶體包括單端口記憶體，多工器，時序控制器和輸出電路。多工器被配置為接收第一地址和第二地址，並且將第一地址和第二地址輸出到單端口記憶體。時序控制電路被配置為產生多工器控制信號，以控制多工器將第一地址和第二地址順序地輸出到單端口記憶體。輸出電路被配置為從單端口記憶體接收輸出資料以生成對應於第一地址的第一讀取結果和對應於第二地址的第二讀取結果。另外，輸出電路包括第一讀出放大器和第二讀出放大器。第一讀出放大器被配置為根據第一控制信號從單端口記憶體接收輸出資料以生成第一資料至第一鎖存器，其中，存儲在第一鎖存器中的第一資料用作第一讀取結果。第二讀出放大器被配置為根據第二控制信號從單端口記憶體接收輸出資料以生成第二資料到第二鎖存器，其中，存儲在第二鎖存器中的第二資料用作第二讀取結果。
根據本發明的另一實施例，公開了一種偽雙端口記憶體的控制方法，其中，偽雙端口記憶體包括單端口記憶體，多工器和輸出電路。該多工器被配置為：接收第一地址和第二地址，並將第一地址和第二地址輸出至單端口記憶體。輸出電路包括第一讀出放大器和第二讀出放大器。該控制方法包括以下步驟：在偽雙端口記憶體的時鐘週期的前半部分中：控制多工器將第一地址輸入到單端口記憶體中；以及，使能第一讀出放大器接收單端口記憶體的輸出資料，以產生第一資料，其中，該第一資料用作與第一地址相對應的第一讀取結果；在偽雙端口記憶體的時鐘週期的後半部分中：控制多工器將第二地址輸入到單端口記憶體；以及，使能第二讀出放大器接收單端口記憶體的輸出資料，以產生第二資料，其中，該第二資料用作與第一地址相對應的第二讀取結果。
在閱讀附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的無疑對於本領域的普通技術人員將變得顯而易見。本發明內容並不意圖限定本發明。本發明由申請專利範圍進行限定。
在下面的描述和申請專利範圍中使用某些術語來指代特定的系統組件。如本領域技術人員將理解的，製造商可以用不同的名稱來指代組件。本文檔無意區分名稱不同但功能相同的組件。在以下討論和申請專利範圍中，術語“包括”和“包含”以開放式方式使用，因此應解釋為表示“包括但不限於……”。術語“連接”和“耦接”旨在表示間接的或直接的電連接。因此，如果第一裝置耦接到第二裝置，則該耦接可以是通過直接電連接，或者是通過經由其他裝置和連接的間接電連接。
本發明針對偽雙端口記憶體提供一種時間交織式讀出方案（time-interleaving sensing scheme）。第1圖是根據本發明一實施例示出的偽雙端口記憶體（pseudo dual-port memory）100的示意圖。如第1圖所示，偽雙端口記憶體100包括單端口記憶體（single-port memory）110，多工器（multiplexer）120（圖中標示為“Mux”），時序控制電路（timing control circuit）130和輸出電路（output circuit）140。偽雙端口記憶體100被設計為在單個時鐘週期內使用時間交織（time-interleaving）機制對單端口記憶體110執行兩項操作。例如，第1圖示出了在時鐘信號CK的一個週期（例如，圖中標示為“1T”）內執行了兩項讀取操作。在該實施例中，偽雙端口記憶體100是偽雙端口靜態隨機存取記憶體（static random access memory，SRAM），即，單端口記憶體110包括多個SRAM單元（cell）。
在偽雙端口記憶體100的操作中，多工器120可以接收兩個地址A_adr和B_adr。在時鐘週期的前半部分（first half）中，時序控制器130產生多工器控制信號（multiplexer control signal）去控制多工器120輸出地址A_adr至單端口記憶體110，供單端口記憶體110選擇與地址A_adr相對應的一個記憶體單元（one memory cell），以產生輸出資料至輸出電路140，然後輸出電路140根據輸出資料輸出讀取結果ADO。然後，在時鐘週期的後半部分中，時序控制器130產生該多工器控制信號去控制多工器120輸出地址B_adr至單端口記憶體110，供單端口記憶體110選擇與地址B_adr相對應的一個記憶體單元，以產生輸出資料至輸出電路140，然後，輸出電路140根據該輸出資料輸出讀取結果BDO。通過利用這種時間交織機制，偽雙端口記憶體100能夠在單個時鐘週期內順序地執行兩項讀取操作（圖中以“Read”進行示例說明），以輸出兩個讀取結果ADO（例如，在單個時鐘週期內對應於地址A_adr的讀取結果“Result(A_adr)”）和BDO（例如，在單個時鐘週期內對應於地址B_adr的讀取結果“Result(B_adr)”）。
第2圖根據本發明一實施例示出了在單端口記憶體110的一部分內的電路210和在輸出電路140的一部分內的電路220。如第2圖所示，單端口記憶體110包括記憶體單元陣列（memory cell array），每個記憶體單元用於存儲一個位元（one bit）。電路210示出了一些屬於互補位線對（complementary bit line pair）的記憶體單元，例如，互補位線對包括位線BL和BLB，垂直於該位線的是字線（word line），諸如WLi，WLi+1。輸出電路140內的電路220耦接其中一個互補位線對，諸如BL和BLB，以及，電路220被配置為從位線BL/BLB獲取資料，以生成（generate）兩個讀取結果ADO和BDO。
具體地，電路220包括讀出放大器（sense amplifier，SA）222，解多工器（demultiplexer）226（圖中示出為“Demux”），或門（OR gate）以及兩個鎖存器（latch）228和229。第3圖根據本發明一實施例示出了讀出放大器222，其中，讀出放大器222包括電晶體M1-M13，其中，電晶體M1由控制信號SAE控制，電晶體M4和M11由信號DLEQ控制，電晶體M5和M10由信號PBG控制，該信號PBG在被設置為邏輯低時指示讀取操作，電晶體M6和M9由預充電信號（pre-charge signal）PRE控制。讀出放大器222被配置為從位線BL和BLB接收信號以產生信號DL和DLB並基於信號DL和DLB產生信號GBL至後續電路（如第3圖所示）。例如，初始狀態下，信號DL和DLB均為邏輯高（high），從而，信號GBL保持前一狀態，在操作期間，若信號DL為邏輯低（low），則信號GBL為邏輯低，而若信號DLB為邏輯低，則信號GBL為邏輯高。由於讀出放大器222的操作是本領域技術人員熟知的，所以這裡省略關於電晶體M1-M13的詳細描述。第4圖根據本發明一實施例示出了電路210和電路220內的一些信號的時序示意圖。一起參照第1圖至第4圖，關於電路210和電路220的操作，時序控制電路130向電路220生成第一控制信號A_SAE和第二控制信號B_SAE，其中，第一控制信號A_SAE用於控制電路220產生對應於第一讀取操作的讀取結果ADO，第二控制信號B_SAE用於控制電路220產生對應於第二讀取操作的讀取結果BDO。例如，在時鐘週期的前半部分中，時序控制器130生成多工器控制信號去控制多工器120輸出地址A_adr至單端口記憶體110，以及，單端口記憶體110選擇對應於地址A_adr的一個記憶體單元，以在位線BL和BLB處產生輸出資料。然後，時序控制電路130產生具有使能狀態（enable state）的第一控制信號A_SAE，以及，或門224接收第一控制信號A_SAE，以產生具有使能狀態的控制信號SAE去控制讀出放大器222產生信號DL和DLB，以基於信號DL和DLB產生並輸出信號GBL。這時，解多工器226被具有使能狀態的第一控制信號A_SAE控制為輸出資料A_GBL（例如，信號GBL的一部分）至鎖存器228，其中，存儲在鎖存器228中的資料用作（serves as）讀取結果ADO。然後，在時鐘週期的後半部分中，時序控制器130產生多工器控制信號去控制多工器120輸出地址B_adr至單端口記憶體110，以及，單端口記憶體110選擇對應於地址B_adr的一個記憶體單元，以在位線BL和BLB處產生輸出資料。然後，時序控制電路130產生具有使能狀態的第二控制信號B_SAE，以及，或門224接收第二控制信號B_SAE，以產生具有使能狀態的控制信號SAE去控制讀出放大器222產生信號DL和DLB，以輸出信號GBL。此時，解多工器226被具有使能狀態的第二控制信號B_SAE控制為輸出資料B_GBL（例如，信號GBL的一部分）至鎖存器229，其中，存儲在鎖存器229中的資料用作讀取結果BDO。
從上述描述可以獲知，由於只有（only）第一控制信號A_SAE和第二控制信號B_SAE被用來控制讀出放大器222和解多工器226，因此，電路220的這種新設計不會存在先前設計中出現的競速問題（racing issue）。
然而，在第2圖所示的實施例中，時序由信號DL/DLB的預充電（pre-charging）主導（dominated）或控制，因此效率可能會受到影響。具體而言，B端口（B-port）是在信號DLB處於預充電狀態後被觸發的，因此從A端口（A-port）切換到B端口需要更長的建立（setup）時間（即，第4圖所示的“ST”），其中，A端口指示與時鐘週期的前半部分相對應的讀取操作，而B端口指示與時鐘週期的後半部分相對應的讀取操作。為了克服此問題，第5圖根據本發明另一實施例示出了在單端口記憶體110的一部分內的電路510和在輸出電路140的一部分內的電路520。如第5圖所示，單端口記憶體110包括記憶體單元陣列，每個記憶體單元用於存儲一個位元。電路510示出了一些屬於互補位線對的記憶體單元，例如，該互補位線對包括位線BL和BLB，垂直於該位線的是字線，諸如WLi，WLi+1。輸出電路140內的電路520耦接到諸如BL和BLB的一個互補位線對，以及，電路520被配置為從位線BL/BLB獲得資料，以生成兩個讀取結果ADO和BDO。
具體地，電路520包括兩個讀出放大器522和524以及兩個鎖存器526和528，其中，每個讀出放大器522和524可以具有第3圖所示的結構。第6圖示出了電路510和電路520內的一些信號的時序示意圖。請一起參照第1圖，第5圖和第6圖，關於電路510和電路520的操作，在時鐘週期的前半部分中，時序控制器130生成多工器控制信號去控制多工器120將地址A_adr輸出至單端口記憶體110，以及，單端口記憶體110選擇與地址A_adr相對應的一個記憶體單元，以在位線BL和BLB處生成輸出資料。然後，時序控制電路130產生具有使能狀態的第一控制信號A_SAE去控制讀出放大器522產生資料A_GBL（例如，第6圖所示的“A_DLB”）至鎖存器526，其中，存儲在鎖存器526中的資料用作讀取結果ADO；與此同時，第二控制信號B_SAE不具有使能狀態，從而，當讀出放大器522被使能時，讀出放大器524不輸出任何的有效資料。然後，在時鐘週期的後半部分中，時序控制器130產生多工器控制信號去控制多工器120將地址B_adr輸出到單端口記憶體110，以及，單端口記憶體110選擇對應於地址B_adr的一個記憶體單元，以在位線BL和BLB處產生輸出資料。然後，時序控制電路130產生具有使能狀態的第二控制信號B_SAE去控制讀出放大器524產生資料B_GBL（例如，第6圖所示的“B_DLB”）至鎖存器528，其中，存儲在鎖存器528中的資料作為讀取結果BDO；與此同時，第一控制信號A_SAE不具有使能狀態，從而，當讀出放大器524被使能時，讀出放大器522不輸出任何的有效資料。
在第5圖所示的實施例中，時序由位線BL/BLB的預充電決定，因此，如第6圖所示，B端口的信號和A端口的信號可以部分重疊。因此，從A端口切換到B端口的建立時間（即第6圖所示的“ST”）是小的，以及，電路520能夠以更快的速度操作，以具有更好的效率。
簡要地總結，在本發明的偽雙端口記憶體中，輸出電路僅由兩個控制信號A_SAE和B_SAE控制，以在單個時鐘週期內接收來自單端口記憶體的輸出資料並輸出兩個讀取結果。因此，本發明不存在許多控制信號之間的競速問題。在一實施例中，兩個讀出放大器被分開地（separately）設計為在一個時鐘週期內輸出兩個讀取結果，以提高偽雙端口記憶體的效率。
儘管出於指導目的已經結合某些特定實施例描述了本發明，但是本發明不限於此。因此，在不脫離申請專利範圍所闡述的本發明的範圍的情況下，可以對所描述的實施例進行各種修改，改編以及各種特徵的組合。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:偽雙端口記憶體 110:單端口記憶體 120:多工器 130:時序控制電路 140:輸出電路 210,510:在單端口記憶體110的一部分內的電路 220,520:在輸出電路140的一部分內的電路 222,522,524:讀出放大器（SA） 228,229,526,528:鎖存器 224:或門 226:解多工器 M1,…,M13:電晶體
第1圖是根據本發明一實施例示出的偽雙端口記憶體的示意圖。 第2圖根據本發明一實施例示出了在單端口記憶體的一部分內的電路和在輸出電路的一部分內的電路。 第3圖根據本發明一實施例示出了讀出放大器的示意圖。 第4圖根據本發明一實施例示出了第2圖和第3圖所示的一些信號的時序示意圖。 第5圖根據本發明另一實施例示出了在單端口記憶體的一部分內的電路和在輸出電路的一部分內的電路。 第6圖根據本發明一實施例示出了第5圖和第3圖所示的一些信號的時序示意圖。
510:在單端口記憶體110的一部分內的電路
520:在輸出電路140的一部分內的電路
522,524:讀出放大器(SA)
526,528:鎖存器

Claims (10)

  1. 一種偽雙端口記憶體，包括： 單端口記憶體； 多工器，被配置為接收第一地址和第二地址，並將該第一地址和該第二地址輸出至該單端口記憶體； 時序控制電路，被配置為產生多工器控制信號，以控制該多工器將該第一地址和該第二地址順序地輸出至該單端口記憶體；以及， 輸出電路，被配置為從該單端口記憶體接收輸出資料，以生成對應於該第一地址的第一讀取結果和對應於該第二地址的第二讀取結果； 其中，該輸出電路包括： 讀出放大器，被配置為從該單端口記憶體接收該輸出資料，以根據第三控制信號產生資料，其中，該第三控制信號是根據該時序控制電路產生的第一控制信號和第二控制信號產生的；以及， 解多工器，耦接該讀出放大器，被配置為在該第一控制信號具有使能狀態時將該讀出放大器產生的資料輸出至第一鎖存器，以及，在該第二控制信號具有使能狀態時將該讀出放大器產生的資料輸出至第二鎖存器，其中，存儲在該第一鎖存器中的資料用作該第一讀取結果，存儲在該第二鎖存器中的資料用作該第二讀取結果。
  2. 如請求項1之偽雙端口記憶體，其中，該時序控制器產生該多工器控制信號，以控制該多工器在一個時鐘週期內順序地輸出該第一地址和該第二地址至該單端口記憶體，以及，該時序控制電路還產生第一控制信號和第二控制信號，以順序地使能該讀出放大器輸出該第一讀取結果和該第二讀取結果的資料。
  3. 如請求項1之偽雙端口記憶體，其中，該輸出電路還包括或門，以及，該或門接收該第一控制信號和該第二控制信號，以生成用於控制該讀出放大器的該第三控制信號。
  4. 如請求項1之偽雙端口記憶體，其中，該第三控制信號是僅利用該第一控制信號和該第二控制信號產生的。
  5. 一種偽雙端口記憶體，包括： 單端口記憶體； 多工器，被配置為接收第一地址和第二地址，並將該第一地址和該第二地址輸出至該單端口記憶體； 時序控制電路，被配置為產生多工器控制信號，以控制該多工器將該第一地址和該第二地址順序地輸出至該單端口記憶體；以及， 輸出電路，被配置為從該單端口記憶體接收輸出資料，以生成對應於該第一地址的第一讀取結果和對應於該第二地址的第二讀取結果； 其中，該輸出電路包括： 第一讀出放大器，被配置為接收來自該單端口記憶體的該輸出資料，以根據第一控制信號產生第一資料至第一鎖存器，其中，存儲在該第一鎖存器中的該第一資料用作該第一讀取結果；以及， 第二讀出放大器，被配置為接收來自該單端口記憶體的輸出資料，以根據第二控制信號產生第二資料至第二鎖存器，其中，存儲在該第二鎖存器中的第二資料用作該第二讀取結果。
  6. 如請求項5之偽雙端口記憶體，其中，該時序控制器產生該多工器控制信號，以控制該多工器在單個時鐘週期內順序地輸出該第一地址和該第二地址至該單端口記憶體，以及，該時序控制電路還產生該第一控制信號和該第二控制信號，以順序地使能該第一讀出放大器和該第二讀出放大器。
  7. 如請求項6之偽雙端口記憶體，其中，當該第一控制信號具有使能狀態時，該第一讀出放大器產生該第一資料至該第一鎖存器；當該第二控制信號具有使能狀態時，該第二讀出放大器產生該第二資料至該第二鎖存器；以及，該第一控制信號的使能狀態和該第二控制信號的使能狀態位於該單個時鐘週期內。
  8. 如請求項5之偽雙端口記憶體，其中，產生該第二資料的時序與產生該第一資料的時序部分重疊。
  9. 一種偽雙端口記憶體的控制方法，其中，該偽雙端口記憶體包括： 單端口記憶體； 多工器，被配置為接收第一地址和第二地址，並將該第一地址和該第二地址輸出至該單端口記憶體；以及， 輸出電路，包括第一讀出放大器和第二讀出放大器； 其中，該控制方法包括以下步驟： 在該偽雙端口記憶體的單個時鐘週期的前半部分中： 控制該多工器將該第一地址輸入至該單端口記憶體； 使能該第一讀出放大器接收該單端口記憶體的輸出資料，以產生第一資料，其中，該第一資料用作與該第一地址相對應的第一讀取結果；以及， 在該偽雙端口記憶體的該單個時鐘週期的後半部分中： 控制該多工器將該第二地址輸入至該單端口記憶體； 使能該第二讀出放大器接收該單端口記憶體的輸出資料，以產生第二資料，其中，該第二資料用作對應於該第二地址的第二讀取結果。
  10. 如請求項9之控制方法，其中，產生該第二資料的時序與產生該第一資料的時序部分重疊。
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