JP2003077276A - 半導体メモリ - Google Patents

半導体メモリ

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JP2003077276A
JP2003077276A JP2001263397A JP2001263397A JP2003077276A JP 2003077276 A JP2003077276 A JP 2003077276A JP 2001263397 A JP2001263397 A JP 2001263397A JP 2001263397 A JP2001263397 A JP 2001263397A JP 2003077276 A JP2003077276 A JP 2003077276A
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Narikazu Usuki
成和 臼木
Tsuratoki Ooishi
貫時 大石
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Hitachi Ltd
NEC Corp
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Hitachi Ltd
NEC Corp
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Abstract

(57)【要約】 （修正有） 【課題】 メモリセルと入出力パッドとの間でデータを
伝送する際に発生する遅延時間を小さくすることができ
る半導体メモリを提供する。 【解決手段】 半導体メモリは、偶数アドレスにより活
性化されるＥｖｅｎ領域と、奇数アドレスにより活性化
されるＯｄｄ領域とを有するメモリである。Ｅｖｅｎ領
域の第１Ｅｖｅｎデータバスと、第２Ｅｖｅｎデータバ
スと、第１バッファ７と、Ｏｄｄ領域の第１Ｏｄｄデー
タバスと、第２Ｏｄｄデータバスと、第２バッファ１１
と、Ｉ／Ｏ回路９とを備えている。Ｉ／Ｏ回路９は、前
記Ｅｖｅｎ読み出しデータと前記Ｏｄｄ読み出しデータ
とのうちの一方を、出力用クロック（Ｒｅａｄ４）の立
ち上がりエッジをトリガとして出力し、他方を出力用ク
ロック（Ｒｅａｄ４）の立ち下がりエッジをトリガとし
て出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
する。本発明は、特に、クロックの立ち上がりエッジと
立ち下がりエッジとの両方をトリガとして、外部とデー
タの授受を行う半導体メモリに関する。
【０００２】
【従来の技術】外部とのデータの授受を高速に行うため
に、供給されるクロックの立ち上がりエッジと立ち下が
りエッジとの両方をトリガとして、外部とデータの授受
を行う半導体メモリが知られている。このような半導体
メモリが、公開特許公報（特開２０００−２９８９８
３）に開示されている。
【０００３】公知のその半導体メモリは、図１３に示さ
れているように、入出力パッドＰＡ、デマルチプレクサ
ＤＥ−ＭＵＸ、シリアル−パラレル変換回路Ｓ−Ｐｅ、
Ｓ−Ｐｏ、ライトアンプＷＡｅ、ＷＡｏ、メモリセルア
レイＳＡｅ、ＳＡｏ、データアンプＤＡｅ、ＤＡｏ、パ
ラレル−シリアル変換回路Ｐ−Ｓｅ、Ｐ−Ｓｏ、マルチ
プレクサＭＵＸとを備えている。
【０００４】デマルチプレクサＤＥ−ＭＵＸは、基本ク
ロックＣＬＫの立ち上がりと立ち下がりとのそれぞれの
時点で１ビットずつのデータを含む入力シリアルデータ
を、基本クロックＣＬＫの立ち上がり時のｅｖｅｎデー
タと、基本クロックＣＬＫの立ち下がり時のｏｄｄデー
タとに分ける。ｅｖｅｎデータとｏｄｄデータとは、そ
れぞれ、バス５０１、バス５０２により、メモリセルア
レイＳＡｅ、ＳＡｏに伝送され、書き込まれる。メモリ
セルアレイＳＡｅは、メモリセルアレイＳＡｏよりも、
入出力パッドＰＡの近くに配置されている。
【０００５】データの読み出しが行われる場合、メモリ
セルアレイＳＡｅ、ＳＡｏに書き込まれたｅｖｅｎデー
タとｏｄｄデータとは、それぞれ、バス５０３、５０４
を介して、マルチプレクサＭＵＸに伝送される。マルチ
プレクサＭＵＸは、基本クロックの立ち上がり時、立ち
下がり時に、それぞれ、ｅｖｅｎデータ及びｏｄｄデー
タを入出力パッドＰＡに出力する。
【０００６】ｅｖｅｎデータは、データの読み出し動作
の際に最初に読み出されるビットを含んでいる。公知の
その半導体メモリは、そのｅｖｅｎデータを記憶するメ
モリセルアレイＳＡｅがメモリセルアレイＳＡｏより
も、入出力パッドＰＡの近くに配置され、データの読み
出し動作の際に最初に読み出されるビットを伝送するバ
ス５０３の長さを短くすることができる。これにより、
高速動作が実現されている。
【０００７】しかし、近年ではメモリの集積度の増大が
進み、メモリセルアレイと入出力パッドとの距離は大き
くなる一方である。これに伴い、メモリセルアレイと入
出力パッドとの間でデータを伝送するバスの長さも増大
する一方である。バスの長さの増大は、データの伝送の
際に発生する遅延時間の増大を招く。公知のその半導体
メモリは、読み出し命令があってからデータが出力され
るまでの時間を短くすることには有効であるが、バス５
０１〜５０４の長さの増大に伴う遅延時間の増大の問題
を根本的に解決するものではない。
【０００８】メモリセルと入出力パッドとの間でデータ
を伝送する際に発生する遅延時間は、小さいことが望ま
れる。
【０００９】
【発明が解決しようとする課題】本発明の目的は、メモ
リセルと入出力パッドとの間でデータを伝送する際に発
生する遅延時間を小さくすることができる半導体メモリ
を提供することにある。
【００１０】本発明の更に他の目的は、メモリセルと入
出力パッドとの間でのデータの伝送の遅延時間がより小
さく、且つ、データの伝送に関与するバッファの数が、
より少ない半導体メモリを提供することにある。
【００１１】
【課題を解決するための手段】以下に、[発明の実施の
形態]で使用される番号・符号を用いて、課題を解決す
るための手段が説明される。これらの番号・符号は、
[特許請求の範囲]の記載と[発明の実施の形態]の記載と
の対応関係を明らかにするために付加されている。但
し、付加された番号・符号は、[特許請求の範囲]に記載
されている発明の技術的範囲の解釈に用いてはならな
い。
【００１２】本発明による半導体メモリは、偶数アドレ
スにより活性化されるＥｖｅｎ領域（＃１−Ｅ〜＃４−
Ｅ）と、奇数アドレスにより活性化されるＯｄｄ領域
（＃１−Ｏ〜＃４−Ｏ）とを有するメモリである。当該
半導体メモリは、Ｅｖｅｎ領域（＃１−Ｅ〜＃４−Ｅ）
のＥｖｅｎ読み出しデータを伝送する第１Ｅｖｅｎデー
タバス（ＢＵＳ＿Ｅ）と、第２Ｅｖｅｎデータバス（Ｂ
ＵＳ＿Ｅ’）と、前記Ｅｖｅｎ読み出しデータをバッフ
ァリングし、第２Ｅｖｅｎデータバス（ＢＵＳ＿Ｅ’）
に出力する第１バッファ（７）と、Ｏｄｄ領域（＃１−
Ｏ〜＃４−Ｏ）のＯｄｄ読み出しデータを伝送する第１
Ｏｄｄデータバス（ＢＵＳ＿Ｏ）と、第２Ｏｄｄデータ
バス（ＢＵＳ＿Ｏ’）と、前記Ｏｄｄ読み出しデータを
バッファリングし、第２Ｏｄｄデータバス（ＢＵＳ＿
Ｏ’）に出力する第２バッファ（１１）と、Ｉ／Ｏ回路
（９）とを備えている。Ｉ／Ｏ回路（９）は、前記Ｅｖ
ｅｎ読み出しデータと前記Ｏｄｄ読み出しデータとのう
ちの一方を、出力用クロック（Ｒｅａｄ４）の立ち上が
りエッジをトリガとして出力し、他方を出力用クロック
（Ｒｅａｄ４）の立ち下がりエッジをトリガとして出力
する。当該半導体メモリでは、メモリ（＃１〜＃４）か
らＩ／Ｏ回路（９）にＥｖｅｎ読み出しデータを伝送す
るバスが、第１バッファ（７）により第１Ｅｖｅｎデー
タバス（ＢＵＳ＿Ｅ）と、第２Ｅｖｅｎデータバス（Ｂ
ＵＳ＿Ｅ’）とに分割されている。同様に、メモリ（＃
１〜＃４）からＩ／Ｏ回路（９）にＯｄｄ読み出しデー
タを伝送するバスが、第２バッファ（１１）により第１
Ｏｄｄデータバス（ＢＵＳ＿Ｏ）と、第２Ｏｄｄデータ
バス（ＢＵＳ＿Ｏ’）とに分割されている。これによ
り、第１Ｅｖｅｎデータバス（ＢＵＳ＿Ｅ）、第２Ｅｖ
ｅｎデータバス（ＢＵＳ＿Ｅ’）、第１Ｏｄｄデータバ
ス（ＢＵＳ＿Ｏ）、及び第２Ｏｄｄデータバス（ＢＵＳ
＿Ｏ’）のそれぞれの長さが分割され、Ｅｖｅｎ読み出
しデータとＯｄｄ読み出しデータとの伝送速度の高速化
が実現される。
【００１３】このとき、当該半導体メモリに、更に、基
準クロック（ＣＬＫ）が入力される制御回路（１４）が
備えられ、制御回路（１４）は、基準クロック（ＣＬ
Ｋ）に基づいて、出力用クロック（Ｒｅａｄ４）と、制
御信号（Ｒｅａｄ２）とを生成し、第１バッファ（７）
は、制御信号（Ｒｅａｄ２）が指示するタイミングで、
前記Ｅｖｅｎ読み出しデータを前記第２Ｅｖｅｎデータ
バス（ＢＵＳ＿Ｅ’）に出力することが好ましい。
【００１４】また、当該半導体メモリに、更に、基準ク
ロック（ＣＬＫ）が入力される制御回路（１４）が備え
られ、制御回路（１４）は、基準クロック（ＣＬＫ）に
基づいて、出力用クロック（Ｒｅａｄ４）と制御信号
（Ｒｅａｄ２）とを生成し、第２バッファ（１１）は、
制御信号（Ｒｅａｄ２）が指示するタイミングで、前記
Ｏｄｄ読み出しデータを前記第２Ｏｄｄデータバス（Ｂ
ＵＳ＿Ｏ’）に出力することが好ましい。
【００１５】また、Ｉ／Ｏ回路（９）には、外部クロッ
ク（ＣＬＫ）が入力され、Ｉ／Ｏ回路（９）は、外部ク
ロック（ＣＬＫ）の立ち上がりエッジをトリガとして、
外部からＲｉｓｅ書き込みデータを取り込み、外部クロ
ック（ＣＬＫ）の立ち下がりエッジをトリガとして、外
部からＦａｌｌ書き込みデータを取り込み、且つ、前記
Ｒｉｓｅ書き込みデータと前記Ｆａｌｌ書き込みデータ
との一方をＥｖｅｎ書き込みデータとして第２Ｅｖｅｎ
データバス（ＢＵＳ＿Ｅ’）に出力し、他方をＯｄｄ書
き込みデータとして第２Ｏｄｄデータバス（ＢＵＳ＿
Ｏ’）に出力し、第１バッファ（７）は、前記Ｅｖｅｎ
書き込みデータを第１Ｅｖｅｎデータバス（ＢＵＳ＿
Ｅ）に出力し、第２バッファ（１１）は、前記Ｏｄｄ書
き込みデータを第１Ｏｄｄデータバス（ＢＵＳ＿Ｏ）に
出力し、Ｅｖｅｎ領域（＃１−Ｅ〜＃４−Ｅ）は、第１
Ｅｖｅｎデータバス（ＢＵＳ−Ｅ）から前記Ｅｖｅｎ書
き込みデータを受け取って記憶し、Ｏｄｄ領域（＃１−
Ｏ〜＃４−Ｏ）は、前記第１Ｏｄｄデータバス（ＢＵＳ
＿Ｏ）から前記Ｏｄｄ書き込みデータを受け取って記憶
することが好ましい。
【００１６】本発明による半導体メモリは、偶数アドレ
スにより活性化されるＥｖｅｎ領域（＃１−Ｅ〜＃４−
Ｅ）と、奇数アドレスにより活性化されるＯｄｄ領域
（＃１−Ｏ〜＃４−Ｏ）とを有するメモリである。当該
半導体メモリは、Ｅｖｅｎ領域（＃１−Ｅ〜＃４−Ｅ）
のＥｖｅｎ読み出しデータを伝送するＥｖｅｎデータバ
ス（ＢＵＳ＿Ｅ）と、Ｏｄｄ領域（＃１−Ｏ〜＃４−
Ｏ）のＯｄｄ読み出しデータを伝送するＯｄｄデータバ
ス（ＢＵＳ＿Ｏ）と、読み出し用セレクタ（１２５）と
第１読み出し用バッファ（１２６）と、第２読み出し用
バッファ（１２７）と、Ｒｉｓｅデータバス（ＢＵＳ＿
Ｒ）と、Ｆａｌｌデータバス（ＢＵＳ＿Ｆ）と、Ｉ／Ｏ
回路（１２４）とを備えている。読み出し用セレクタ
（１２５）は、前記Ｅｖｅｎ読み出しデータと前記Ｏｄ
ｄ読み出しデータとのうちの一方を、Ｒｉｓｅ読み出し
データとして出力し、他方をＦａｌｌ読み出しデータと
して出力する。第１読み出し用バッファ（１２６）は、
前記Ｒｉｓｅ読み出しデータをバッファリングし、Ｒｉ
ｓｅデータバス（ＢＵＳ＿Ｒ）に出力する。第２読み出
し用バッファ（１２７）は、前記Ｆａｌｌ読み出しデー
タをバッファリングし、Ｆａｌｌデータバス（ＢＵＳ＿
Ｆ）に出力する。Ｉ／Ｏ回路（１２４）は、Ｒｉｓｅデ
ータバス（ＢＵＳ＿Ｒ）から前記Ｒｉｓｅ読み出しデー
タを受け取り、Ｆａｌｌデータバス（ＢＵＳ＿Ｆ）から
前記Ｆａｌｌ読み出しデータを受け取る。Ｉ／Ｏ回路
（１２４）には、出力用クロック（Ｒｅａｄ４）が入力
される。Ｉ／Ｏ回路（１２４）は、出力用クロック（Ｒ
ｅａｄ４）の立ち上がりエッジをトリガとして、前記Ｒ
ｉｓｅ読み出しデータを外部に出力し、前記出力用クロ
ックの立ち下がりエッジをトリガとして、前記Ｆａｌｌ
読み出しデータを外部に出力する。
【００１７】このとき、前記読み出し用セレクタ（１２
５）は、ＣＡＳレーテンシーに基づいて、前記Ｅｖｅｎ
読み出しデータと前記Ｏｄｄ読み出しデータとのうちの
一方を、前記Ｒｉｓｅ読み出しデータとして定め、他方
をＦａｌｌ読み出しデータとして定めることが好まし
い。
【００１８】また、前記読み出し用セレクタ（１２５）
は、前記データの読み出しの開始アドレスに基づいて、
前記Ｅｖｅｎ読み出しデータと前記Ｏｄｄ読み出しデー
タとのうちの一方を、Ｒｉｓｅ読み出しデータとして定
め、他方をＦａｌｌ読み出しデータとして定めることが
好ましい。
【００１９】当該半導体メモリには、更に、基準クロッ
ク（ＣＬＫ）が入力される制御回路（１４）が備えら
れ、制御回路（１４）は、基準クロック（ＣＬＫ）に基
づいて、出力用クロック（Ｒｅａｄ４）と、制御信号
（Ｒｅａｄ３）とを生成し、第１読み出し用バッファ
（１２６）は、制御信号（Ｒｅａｄ３）が指示するタイ
ミングで、前記Ｒｉｓｅ読み出しデータを出力すること
が好ましい。
【００２０】また、当該半導体メモリには、更に、基準
クロック（ＣＬＫ）が入力される制御回路（１４）が備
えられ、制御回路（１４）は、基準クロック（ＣＬＫ）
に基づいて、出力用クロック（Ｒｅａｄ４）と、制御信
号（Ｒｅａｄ３）とを生成し、第２読み出し用バッファ
（１２７）は、制御信号（Ｒｅａｄ３）が指示するタイ
ミングで、前記Ｆａｌｌ読み出しデータを出力すること
が好ましい。
【００２１】当該半導体メモリには、更に、書き込み用
セレクタ（１２８）と、第１書き込み用バッファ（１２
９）と第２書き込み用バッファ（１３０）とが備えられ
ることが好ましい。このとき、Ｉ／Ｏ回路（１２４）に
は、外部クロック（ＣＬＫ）が入力される。Ｉ／Ｏ回路
（１２４）は、外部クロック（ＣＬＫ）の立ち上がりエ
ッジをトリガとして、外部からＲｉｓｅ書き込みデータ
を取り込み、外部クロック（ＣＬＫ）の立ち下がりエッ
ジをトリガとして、外部からＦａｌｌ書き込みデータを
取り込む。Ｉ／Ｏ回路（１２４）は、前記Ｒｉｓｅ書き
込みデータを前記Ｒｉｓｅデータバス（ＢＵＳ＿Ｒ）に
出力し、前記Ｆａｌｌ書き込みデータを前記Ｆａｌｌデ
ータバス（ＢＵＳ＿Ｆ）に出力する。書き込み用セレク
タ（１２８）は、前記Ｒｉｓｅ書き込みデータと前記Ｆ
ａｌｌ書き込みデータとのうちの一方を、Ｅｖｅｎ書き
込みデータとして出力し、他方をＯｄｄ書き込みデータ
として出力する。第１書き込み用バッファ（１２９）
は、前記Ｅｖｅｎ書き込みデータをバッファリングして
Ｅｖｅｎデータバス（ＢＵＳ＿Ｅ）に出力する。第２書
き込み用バッファ（１３０）は、前記Ｏｄｄ書き込みデ
ータをバッファリングして前記Ｏｄｄデータバス（ＢＵ
Ｓ＿Ｏ）に出力する。Ｅｖｅｎ領域（＃１−Ｅ〜＃４−
Ｅ）は、前記Ｅｖｅｎ書き込みデータをＥｖｅｎデータ
バス（ＢＵＳ＿Ｅ）から受け取って記憶し、Ｏｄｄ領域
（＃１−Ｏ〜＃４−Ｏ）は、前記Ｏｄｄ書き込みデータ
をＯｄｄデータバス（ＢＵＳ＿Ｏ）から受け取って記憶
する。
【００２２】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明による半導体メモリの実施の一形態を説明する。
【００２３】図１は、本発明による半導体メモリの実施
の一形態を示す。本実施の形態の半導体メモリは、ＤＤ
Ｒ−ＳＤＲＡＭである。本実施の形態では、パッドから
データを入出力するＩ／Ｏ回路とメモリセルとの間で書
き込みデータと読み出しデータを伝送するバスの途中に
双方向バッファが設けられ、伝送するバスの長さを分割
し、それぞれ分割されたバスの時定数を小さくすること
で、データ伝送の高速化が図られている。
【００２４】図１に示されているように、当該半導体メ
モリには、バンク＃１〜＃４が設けられている。バンク
＃１は、偶数アドレスを有する領域であるバンク＃１＿
Ｅと、奇数アドレスを有する領域であるバンク＃１＿Ｏ
とを含む。ここで、偶数アドレスとは、当該半導体メモ
リについて定められているアドレスＹのうち、最下位ビ
ットＹ０が”０”であるアドレスをいい、奇数アドレス
とは、最下位ビットＹ０が”１”であるアドレスをい
う。同様に、バンク＃２〜＃４は、それぞれ、偶数アド
レスを有する領域であるバンク＃２−Ｅ、＃３−Ｅ、及
び＃４−Ｅと、奇数アドレスを有する領域であるバンク
＃２−Ｏ、＃３−Ｏ、及び＃４−Ｏとを含む。
【００２５】以下では、偶数アドレスを有する番地の記
憶データは、「Ｅｖｅｎデータ」と記載され、奇数アド
レスのデータは、以下、「Ｏｄｄデータ」と記載され
る。更に、読み出し動作時にバンク＃１〜＃４から読み
出されるＥｖｅｎデータは、Ｅｖｅｎ読み出しデータと
記載され、バンク＃１〜＃４から読み出されるＯｄｄデ
ータは、Ｏｄｄ読み出しデータと記載される。更に、書
き込み動作時にバンク＃１〜＃４に書き込まれるＥｖｅ
ｎデータは、Ｅｖｅｎ書き込みデータと記載され、バン
ク＃１〜＃４に書き込まれるＯｄｄデータは、Ｏｄｄ書
き込みデータと記載される。
【００２６】バンク＃１−Ｅ〜＃４−Ｅには、それぞれ
メインアンプ４−１〜４−４が設けられる。メインアン
プ４−１〜４−４は、メインアンプ４と総称される。メ
インアンプ４は、バンク＃１−Ｅ〜＃４−ＥからＥｖｅ
ｎ読み出しデータを読み出す。読み出されたＥｖｅｎ読
み出しデータは、第１ＥｖｅｎデータバスＢＵＳ＿Ｅ、
双方向バッファ回路７、及び第２ＥｖｅｎデータバスＢ
ＵＳ＿Ｅ’を介してＩ／Ｏ回路９に伝送され、Ｉ／Ｏ回
路９から外部に出力される。
【００２７】更に、Ｉ／Ｏ回路９がパッド１３から受け
取ったＥｖｅｎ書き込みデータは、第２Ｅｖｅｎデータ
バスＢＵＳ＿Ｅ’、双方向バッファ回路７、及び第１Ｅ
ｖｅｎデータバスＢＵＳ＿Ｅを介して、メインアンプ４
に伝送され、メインアンプ４により、バンク＃１−Ｅ〜
＃４−Ｅに書き込まれる。
【００２８】同様に、バンク＃１−Ｏ〜＃４−Ｏには、
Ｏｄｄ読み出しデータを読み出すメインアンプ５−１〜
５−４がそれぞれ設けられる。メインアンプ５−１〜５
−４は、メインアンプ５と総称される。読み出されたＯ
ｄｄ読み出しデータは、第１ＯｄｄデータバスＢＵＳ＿
Ｏ、双方向バッファ回路１１、及び第２Ｏｄｄデータバ
スＢＵＳ＿Ｏ’を介して、Ｉ／Ｏ回路９に伝送され、Ｉ
／Ｏ回路９から外部に出力される。更に、Ｉ／Ｏ回路９
がパッド１３から受け取ったＯｄｄ書き込みデータは、
第２ＯｄｄデータバスＢＵＳ＿Ｏ’、双方向バッファ回
路１１、及び第１ＯｄｄデータバスＢＵＳ＿Ｏを介し
て、メインアンプ５に伝送され、メインアンプ５により
バンク＃１−Ｏ〜＃４−Ｏに書き込まれる。
【００２９】当該半導体メモリには、更に、制御回路１
４とデータ出力動作指示回路１５とが設けられている。
データ出力動作指示回路１５は、Ｉ／Ｏ回路９が外部に
データを出力する動作を制御する動作指示信号ＳＥＬ＿
ＥＯ／ＲＦを生成する。制御回路１４は、メインアンプ
４、５、双方向バッファ回路７、１１、及びＩ／Ｏ回路
９の動作を制御する。制御回路１４には、クロック信号
パッド２０Ａから、外部クロックＣＬＫが入力され、ク
ロック信号パッド２０Ｂから、外部クロックＣＬＫの反
転信号である反転外部クロック信号ＣＬＫＢが入力され
る。制御回路１４は、外部クロックＣＬＫと反転外部ク
ロック信号ＣＬＫＢとをタイミングの基準として、下記
信号群： （１）メインアンプ４、及びメインアンプ５の読み出
し、書き込み動作を制御する制御信号Ｒｅａｄ１、Ｗｒ
ｉｔｅ４ （２）双方向バッファ回路７、双方向バッファ回路１１
の読み出し、書き込み動作を制御する制御信号Ｒｅａｄ
２、Ｗｒｉｔｅ２ （３）Ｉ／Ｏ回路９の読み出し、書き込み動作を制御す
る制御信号Ｒｅａｄ４、Ｗｒｉｔｅ１ を生成する。これらの信号により、当該半導体メモリの
中でデータが伝送されるタイミングの適正化が図られて
いる。
【００３０】バンク＃１−Ｅ〜＃４−Ｅから読み出され
るＥｖｅｎ読み出しデータは、制御信号Ｒｅａｄ１、及
び制御信号Ｒｅａｄ２により伝送タイミングが制御され
ながら、メインアンプ４からＩ／Ｏ回路９に伝送され
る。
【００３１】メインアンプ４は、制御回路１４からの制
御信号Ｒｅａｄ１に応答して、バンク＃１−Ｅ〜＃４−
Ｅに記憶されているＥｖｅｎ読み出しデータを読み出
し、第１ＥｖｅｎデータバスＢＵＳ＿Ｅに出力する。第
１ＥｖｅｎデータバスＢＵＳ＿Ｅは、Ｅｖｅｎ読み出し
データをメインアンプ４−１〜４−４から双方向バッフ
ァ７に伝送する。
【００３２】第１ＥｖｅｎデータバスＢＵＳ＿Ｅには、
ラッチ１６が接続されている。ラッチ１６は、第１Ｅｖ
ｅｎデータバスＢＵＳ＿Ｅに伝送されるデータの値に応
じて、第１ＥｖｅｎデータバスＢＵＳ＿ＥをＨｉｇｈ電
圧又はＬｏｗ電圧に維持する。図３は、ラッチ１６の構
成を示す。ラッチ１６は、インバータ２１、インバータ
２２を含む。インバータ２１の出力端子は、インバータ
２２の入力端子に接続され、インバータ２２の出力端子
は、インバータ２１の入力端子に接続されている。イン
バータ２２の出力端子と、インバータ２１の入力端子と
は、第１ＥｖｅｎデータバスＢＵＳ＿Ｅに接続されてい
る。
【００３３】双方向バッファ回路７は、第１Ｅｖｅｎデ
ータバスＢＵＳ＿Ｅが伝送するＥｖｅｎ読み出しデータ
を受け取ってバッファリングする。更に双方向バッファ
回路７は、制御信号Ｒｅａｄ２により活性化されると、
受け取ったＥｖｅｎ読み出しデータを第２Ｅｖｅｎデー
タバスＢＵＳ＿Ｅ’に出力する。
【００３４】第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’に
は、第１ＥｖｅｎデータバスＢＵＳ＿Ｅと同様に、ラッ
チ１７が接続されている。ラッチ１７の構成と動作は、
ラッチ１６と同様であり、第２ＥｖｅｎデータバスＢＵ
Ｓ＿Ｅ’に伝送されるデータの値に応じて第２Ｅｖｅｎ
データバスＢＵＳ＿Ｅ’をＨｉｇｈ電圧又はＬｏｗ電圧
に維持する。
【００３５】第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’は、
双方向バッファ回路７から受け取ったＥｖｅｎ読み出し
データを、Ｉ／Ｏ回路９に伝送する。Ｉ／Ｏ回路９は、
Ｅｖｅｎ読み出しデータを外部に出力する。
【００３６】更に、バンク＃１−Ｅ〜＃４−Ｅに書き込
まれるＥｖｅｎ書き込みデータは、制御信号Ｗｒｉｔｅ
１、Ｗｒｉｔｅ２、及びＷｒｉｔｅ４により伝送タイミ
ングが制御されながら、Ｉ／Ｏ回路９からメインアンプ
４に伝送される。
【００３７】Ｉ／Ｏ回路９は、制御信号Ｗｒｉｔｅ１に
より活性化されると、パッド１３から受け取ったＥｖｅ
ｎ書き込みデータを第２ＥｖｅｎデータバスＢＵＳ＿
Ｅ’に出力する。第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’
は、Ｅｖｅｎ書き込みデータを双方向バッファ７に伝送
する。
【００３８】双方向バッファ７は、第２Ｅｖｅｎデータ
バスＢＵＳ＿Ｅ’が伝送するＥｖｅｎ書き込みデータを
受け取ってバッファリングする。更に双方向バッファ回
路７は、制御信号Ｗｒｉｔｅ２により活性化されると、
受け取ったＥｖｅｎ書き込みデータを第１Ｅｖｅｎデー
タバスＢＵＳ＿Ｅに出力する。
【００３９】第１ＥｖｅｎデータバスＢＵＳ＿Ｅは、双
方向バッファ７から受け取ったＥｖｅｎ書き込みデータ
を、メインアンプ４に伝送する。メインアンプ４は、制
御信号Ｗｒｉｔｅ４に応答して、Ｅｖｅｎ書き込みデー
タをバンク＃１−Ｅ〜＃４−Ｅに書き込む。
【００４０】本実施の形態の半導体メモリでは、双方向
バッファ回路７がメインアンプ４とＩ／Ｏ回路９とを接
続する経路に設けられることにより、メインアンプ４と
Ｉ／Ｏ回路９との間のデータ伝送の際に発生する遅延時
間の短縮化が図られている。バスを信号が伝わるのに要
する時間は、バスの長さの２乗に比例する。本実施の形
態では、メインアンプ４とＩ／Ｏ回路９とを接続するバ
スが、双方向バッファ回路７により第１Ｅｖｅｎデータ
バスＢＵＳ＿Ｅと第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’
とに分断されている。例えば、双方向バッファ回路７を
メインアンプ４とＩ／Ｏ回路９とを接続するバスの中間
点に設け、バスを第１ＥｖｅｎデータバスＢＵＳ＿Ｅと
第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’とに２等分する
と、第１ＥｖｅｎデータバスＢＵＳ＿Ｅと第２Ｅｖｅｎ
データバスＢＵＳ＿Ｅ’との時定数は、それぞれ４分の
１になり、メインアンプ４とＩ／Ｏ回路９との間の遅延
時間は、約２分の１になる。これにより、メインアンプ
４とＩ／Ｏ回路９との間のデータ伝送の際に発生する遅
延時間の短縮化が図られている。
【００４１】以上、偶数アドレス側を説明したが、奇数
アドレス側も同様の構成である。バンク＃１＿Ｏ〜＃４
＿Ｏには、それぞれ、メインアンプ５−１〜５−４が設
けられ、ラッチ１８が接続された第１Ｏｄｄデータバス
ＢＵＳ＿Ｏ、双方向バッファ回路１１、ラッチ１９が接
続された第２ＯｄｄデータバスＢＵＳ＿Ｏ’を介してＩ
／Ｏ回路９に接続され、バンク＃１＿Ｏ〜＃４＿Ｏ２と
Ｉ／Ｏ回路９との間でＯｄｄデータの授受が行われる。
【００４２】メインアンプ４とＩ／Ｏ回路９とを接続す
る経路と同様に、メインアンプ５とＩ／Ｏ回路９とを接
続するバスが、双方向バッファ回路１１により第１Ｏｄ
ｄデータバスＢＵＳ＿Ｏと第２ＯｄｄデータバスＢＵＳ
＿Ｏ’とに分断され、これによりＯｄｄデータの伝送の
際に発生する遅延時間の短縮化が図られている。
【００４３】Ｉ／Ｏ回路９は、データ入出力パッド１３
を介してデータを入出力する。より詳細には、Ｉ／Ｏ回
路９は、当該半導体メモリが読み出し動作を行うとき、
第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’及び第２Ｏｄｄデ
ータバスＢＵＳ＿Ｏ’から、それぞれＥｖｅｎ読み出し
データ及びＯｄｄ読み出しデータを受け取り、データ入
出力パッド１３に出力する。更に、Ｉ／Ｏ回路９は、当
該半導体メモリが書き込み動作を行うとき、データ入出
力パッド１３から書き込みデータを受け取り、受け取っ
た書き込みデータからＥｖｅｎ書き込みデータとＯｄｄ
書き込みデータとを抽出して、それぞれ、第２Ｅｖｅｎ
データバスＢＵＳ＿Ｅ’及び第２ＯｄｄデータバスＢＵ
Ｓ＿Ｏ’に出力する。
【００４４】Ｉ／Ｏ回路９に伝送される制御信号Ｒｅａ
ｄ４は、読み出し動作時に、バンク＃１〜＃４に記憶さ
れているデータを当該半導体メモリの外部に出力するタ
イミングを規定しており、特に、フライングクロックＲ
ｅａｄ４と呼ばれることがある。フライングクロックＲ
ｅａｄ４の立ち上がりエッジと立ち下がりエッジの両方
をトリガとして、データ入出力パッド１３には読み出し
データが出力される。フライングクロックＲｅａｄ４
は、外部クロックＣＬＫと実質的に同一の波形を有する
が、外部クロックＣＬＫに対して微小に進んだ位相を有
する信号である。Ｉ／Ｏ回路９で発生する遅延時間に相
当する分だけ、フライングクロックＲｅａｄ４の位相が
微小に進められ、これによりＩ／Ｏ回路９で発生する遅
延時間を補償している。
【００４５】Ｉ／Ｏ回路９が外部に読み出しデータを出
力するとき、Ｉ／Ｏ回路９は、ＤＤＲ−ＳＤＲＡＭの規
格上、下記２通りの動作：（Ａ）フライングクロックＲ
ｅａｄ４の立ち上がり時に、Ｅｖｅｎ読み出しデータを
データ入出力パッド１３に出力し、フライングクロック
Ｒｅａｄ４の立ち下がり時に、Ｏｄｄ読み出しデータを
データ入出力パッド１３に出力する動作（Ｂ）フライン
グクロックＲｅａｄ４の立ち下がり時に、Ｅｖｅｎ読み
出しデータをデータ入出力パッド１３に出力し、フライ
ングクロックＲｅａｄ４の立ち下がり時に、Ｏｄｄ読み
出しデータをデータ入出力パッド１３に出力する動作と
のいずれをも行い得る。
【００４６】Ｉ／Ｏ回路９が、動作（Ａ）、（Ｂ）のい
ずれを行うかは、開始最下位アドレス信号Ｙ０とＣＡＳ
レーテンシー指示信号ＣＬとに基づいて、データ出力動
作指示回路１５により定められる。データ出力動作指示
回路１５は、Ｉ／Ｏ回路９が動作（Ａ）、（Ｂ）のいず
れを行うのかを指示する動作指示信号ＳＥＬ＿ＥＯ／Ｒ
ＦをＩ／Ｏ回路９に送る。
【００４７】ＣＡＳレーテンシー指示信号ＣＬは、ＣＡ
Ｓレーテンシーが、整数であるか「半整数」であるかを
示す信号である。ここで「半整数」とは、整数に０．５
が加えられた数をいい、例えば、１．５、２．５は「半
整数」である。ＣＡＳレーテンシー指示信号ＣＬは、Ｃ
ＡＳレーテンシーが整数であるとき、”０”をとり、
「半整数」であるとき、”１”をとる。ＣＡＳレーテン
シーは、当該半導体メモリの外部から指示され、当該半
導体メモリに与えられる外部クロックの周期Ｔを一単位
として表現されている。例えば、ＣＡＳレーテンシーが
２．０であるとは、読み出し要求があってから、外部ク
ロックＣＬＫの周期Ｔの２倍の時間だけ遅れて、読み出
しデータが出力されることをいう。同様に、ＣＡＳレー
テンシーが２．５であるとは、読み出し要求があってか
ら、外部クロックの周期Ｔの２．５倍の時間だけ遅れ
て、読み出しデータが出力されることをいう。
【００４８】一方、開始最下位アドレス信号Ｙ０は、読
み出し開始アドレスの最下位アドレスを示す。開始最下
位アドレス信号Ｙ０が”０”（＝Ｌｏｗ電圧）であれ
ば、読み出し開始アドレスは偶数アドレスであり、開始
最下位アドレス信号Ｙ０が”１” （＝Ｈｉｇｈ電圧）
であれば、読み出し開始アドレスは奇数アドレスであ
る。
【００４９】図２は、動作指示信号ＳＥＬ＿ＥＯ／ＲＦ
の内容を示す。読み出し開始アドレスが偶数アドレスで
あり（Ｙ０＝”０”）、ＣＡＳレーテンシーが整数であ
るとき（ＣＬ＝”０”）、動作指示信号ＳＥＬ＿ＥＯ／
ＲＦは、”０”をとる。”０”である動作指示信号ＳＥ
Ｌ＿ＥＯ／ＲＦに応じて、Ｉ／Ｏ回路９は、フライング
クロックＲｅａｄ４の立ち上がり時に、Ｅｖｅｎ読み出
しデータをデータ入出力パッド１３に出力し、フライン
グクロックＲｅａｄ４の立ち下がり時に、Ｏｄｄデータ
をデータ入出力パッド１３に出力する、即ち、Ｉ／Ｏ回
路９は、動作（Ａ）を行う。
【００５０】同様に、読み出し開始アドレスが偶数アド
レスであり（Ｙ０＝”０”）、ＣＡＳレーテンシーが半
整数であるとき（ＣＬ＝”１”）、動作指示信号ＳＥＬ
＿ＥＯ／ＲＦは、”１”をとる。”１”である動作指示
信号ＳＥＬ＿ＥＯ／ＲＦに応じて、Ｉ／Ｏ回路９は、フ
ライングクロックＲｅａｄ４の立ち下がり時に、Ｅｖｅ
ｎデータをデータ入出力パッド１３に出力し、フライン
グクロックＲｅａｄ４の立ち上がり時に、Ｏｄｄデータ
をデータ入出力パッド１３に出力する、即ち、Ｉ／Ｏ回
路９は、動作（Ｂ）を行う。
【００５１】同様に、読み出し開始アドレスが奇数アド
レスであり（Ｙ０＝”１”）、ＣＡＳレーテンシーが整
数であるとき（ＣＬ＝”０”）、動作指示信号ＳＥＬ＿
ＥＯ／ＲＦは、”１”をとり、Ｉ／Ｏ回路９は動作
（Ｂ）を行う。
【００５２】更に、読み出し開始アドレスが奇数アドレ
スであり（Ｙ０＝”１”）、ＣＡＳレーテンシーが半整
数であるとき（ＣＬ＝”０”）、動作指示信号ＳＥＬ＿
ＥＯ／ＲＦは、”０”をとり、Ｉ／Ｏ回路９は動作
（Ａ）を行う。
【００５３】データ出力動作指示回路１５は、入力端子
に読み出し開始最下位アドレス信号Ｙ０とＣＡＳレーテ
ンシー指示信号ＣＬが入力されたＸＯＲゲートで構成可
能である。この場合、ＸＯＲゲートの出力端子から、前
述の動作指示信号ＳＥＬ＿ＥＯ／ＲＦが出力される。
【００５４】続いて、第１ＥｖｅｎデータバスＢＵＳ＿
Ｅと第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’との間に設け
られた双方向バッファ回路７、及び、第１Ｏｄｄデータ
バスＢＵＳ＿Ｏと第２ＯｄｄデータバスＢＵＳ＿Ｏ’と
の間に設けられた双方向バッファ回路１１について、よ
り詳細に説明する。
【００５５】図４は、双方向バッファ回路７と双方向バ
ッファ回路１１との構成を示している。双方向バッファ
回路７と双方向バッファ回路１１とは、接続先のバスが
異なるが、同一の構成を有している。そこで、双方向バ
ッファ回路７の構成を代表して説明する。
【００５６】双方向バッファ回路７は、トライステート
バッファ２３とトライステートバッファ２４を含む。ト
ライステートバッファ２３は、読み出し動作時に使用さ
れ、トライステートバッファ２４は、書き込み動作時に
使用される。
【００５７】トライステートバッファ２３は、読み出し
動作時に、第１ＥｖｅｎデータバスＢＵＳ＿ＥからＥｖ
ｅｎ読み出しデータを受け取りバッファリングする。更
に、トライステートバッファ２３は、制御信号Ｒｅａｄ
２により活性化されると、受け取ったＥｖｅｎ読み出し
データを、第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’に出力
する。
【００５８】トライステートバッファ２３は、ＮＡＮＤ
ゲート２５、ＰＭＯＳトランジスタ２７、ＮＯＲゲート
２８、インバータ２９、ＮＭＯＳトランジスタ３０、電
源端子３１、接地端子３２、及び出力端子３３を含む。
ＮＡＮＤゲート２５の第１入力端子は、第１Ｅｖｅｎデ
ータバスＢＵＳ＿Ｅに接続されており、ＮＡＮＤゲート
２５の第２入力端子は、制御信号Ｒｅａｄ２が入力され
る端子２６に接続されている。ＮＡＮＤゲート２５の出
力端子は、ＰＭＯＳトランジスタ２７のゲートに接続さ
れている。一方、ＮＯＲゲート２８の第１入力端子は第
１ＥｖｅｎデータバスＢＵＳ＿Ｅに接続されており、Ｎ
ＯＲゲート２８の第２入力端子は、インバータ２９を介
して、制御信号Ｒｅａｄ２が入力される端子２６に接続
されている。ＮＯＲゲート２８の出力端子は、ＮＭＯＳ
トランジスタ３０のゲートに接続されている。ＰＭＯＳ
トランジスタ２７とＮＭＯＳトランジスタ３０とは、電
源端子３１と接地端子３２との間に、直列に接続されて
いる。より詳細には、ＰＭＯＳトランジスタ２７のソー
スは、電源電位ＶＣＣを有する電源端子３１に接続さ
れ、ＰＭＯＳトランジスタ２７のドレインとＮＭＯＳト
ランジスタ３０のドレインとは、出力端子３３に接続さ
れている。ＮＭＯＳトランジスタ３０のソースは、接地
された接地端子３２に接続されている。出力端子３３
は、第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’に接続されて
いる。
【００５９】トライステートバッファ２３がＥｖｅｎデ
ータをバッファリングしてＥｖｅｎデータバスＢＵＳ＿
Ｅ’に出力する動作は、以下のようにして行われる。制
御信号Ｒｅａｄ２がＬｏｗ電圧であり、また、第１Ｅｖ
ｅｎデータバスＢＵＳ＿Ｅが、伝送されるＥｖｅｎデー
タの値に応じて、Ｈｉｇｈ電圧又はＬｏｗ電圧に定めら
れていたとする。制御信号Ｒｅａｄ２がＬｏｗ電圧から
Ｈｉｇｈ電圧になると、トライステートバッファ２３
は、第１ＥｖｅｎデータバスＢＵＳ＿ＥからＥｖｅｎデ
ータを取り込んで、第２ＥｖｅｎデータバスＢＵＳ＿
Ｅ’に出力する。このとき、ＰＭＯＳトランジスタ２７
及びＮＭＯＳトランジスタ３０のドライブ能力は、第２
ＥｖｅｎデータバスＢＵＳ＿Ｅ’に接続されたラッチ１
７のそれよりも充分に大きく定められており、トライス
テートバッファ２３は、ラッチ１７の出力に関わらず、
強制的に第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’の電圧を
設定することが可能である。続いて、制御信号Ｒｅａｄ
２がＨｉｇｈ電圧からＬｏｗ電圧になると、ＰＭＯＳト
ランジスタ２７及びＮＭＯＳトランジスタ３０は、第２
ＥｖｅｎデータバスＢＵＳ＿Ｅ’を電源端子３１及び接
地端子３２から切り離す。この場合、制御信号Ｒｅａｄ
２がＨｉｇｈ電圧からＬｏｗ電圧になる直前の第２Ｅｖ
ｅｎデータバスＢＵＳ＿Ｅ’の電圧が、ラッチ１７によ
り維持される。以上の過程により、トライステートバッ
ファ２３のバッファリング動作が完了する。
【００６０】トライステートバッファ２４は、書き込み
動作時に、第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’からＥ
ｖｅｎ書き込みデータを受け取り、バッファリングす
る。更に、トライステートバッファ２４は、制御信号Ｗ
ｒｉｔｅ２の活性化により、受け取ったＥｖｅｎ書き込
みデータを第１ＥｖｅｎデータバスＢＵＳ＿Ｅに出力す
る。トライステートバッファ２３とトライステートバッ
ファ２４とは、それぞれ読み出し時、書き込み時にそれ
ぞれ使用される。トライステートバッファ２３とトライ
ステートバッファ２４とはデータの送信方向が逆である
が、同様の動作を行うため、その詳細な説明は行われな
い。
【００６１】図５は、Ｉ／Ｏ回路９の構成を示す。Ｉ／
Ｏ回路９は、セレクタ５１、バッファ５２、バッファ５
３、出力制御回路５４、入力制御回路５５、セレクタ５
６、トライステートバッファ５７、及びトライステート
バッファ５８を含む。
【００６２】セレクタ５１、バッファ５２、バッファ５
３、出力制御回路５４は、第２ＥｖｅｎデータバスＢＵ
Ｓ＿Ｅ’が伝送するＥｖｅｎデータと、第２Ｏｄｄデー
タバス信号ＢＵＳ＿Ｏ’が伝送するＯｄｄデータとをデ
ータ入出力パッド１３から出力する。
【００６３】セレクタ５１は、インバータ５９、及びト
ランスファーゲート６０〜６３を含む。インバータ５９
は、動作指示信号ＳＥＬ＿ＥＯ／ＲＦを反転して反転動
作指示信号ＳＥＬ＿ＥＯ／ＲＦＢを生成する。トランス
ファゲート６０は、バッファ５２と第２Ｅｖｅｎデータ
バスＢＵＳ＿Ｅ’との間に介設され、トランスファゲー
ト６１は、バッファ５２と第２ＯｄｄデータバスＢＵＳ
＿Ｏ’との間に介設される。トランスファゲート６０と
トランスファゲート６１とは、動作指示信号ＳＥＬ＿Ｅ
Ｏ／ＲＦと反転動作指示信号ＳＥＬ＿ＥＯ／ＲＦＢとに
応じて、排他的に導通状態になる。一方、トランスファ
ゲート６２は、バッファ５３と第２Ｅｖｅｎデータバス
ＢＵＳ＿Ｅ’との間に介設され、トランスファゲート６
３は、バッファ５３と第２ＯｄｄデータバスＢＵＳ＿
Ｏ’との間に介設される。トランスファゲート６２とト
ランスファゲート６３とは、動作指示信号ＳＥＬ＿ＥＯ
／ＲＦと反転動作指示信号ＳＥＬ＿ＥＯ／ＲＦＢとに応
じて、排他的に導通状態になる。
【００６４】このような構成を有するセレクタ５１は、
動作指示信号ＳＥＬ＿ＥＯ／ＲＦに応じて、第２Ｅｖｅ
ｎデータバスＢＵＳ＿Ｅ’により伝送されるＥｖｅｎデ
ータと第２ＯｄｄデータバスＢＵＳ＿Ｏ’により伝送さ
れるＯｄｄデータのうちの一方を、Ｒｉｓｅ読み出しデ
ータＲｅａｄ＿Ｒとして出力し、他方を、Ｆａｌｌ読み
出しデータＲｅａｄ＿Ｆとして出力する。Ｒｉｓｅ読み
出しデータＲｅａｄ＿Ｒは、フライングクロックＲｅａ
ｄ４が立ち上がる時にデータ入出力パッド１３から出力
され、Ｆａｌｌ読み出しデータＲｅａｄ＿Ｆが示すデー
タは、フライングクロックＲｅａｄ４が立ち下がる時に
データ入出力パッド１３から出力される。
【００６５】Ｅｖｅｎデータ及びＯｄｄデータと、Ｒｉ
ｓｅ読み出しデータＲｅａｄ＿Ｒ及びＦａｌｌ読み出し
データＲｅａｄ＿Ｆとの対応関係は、動作指示信号ＳＥ
Ｌ＿ＥＯ／ＲＦにより定められる。セレクタ５１は、動
作指示信号ＳＥＬ＿ＥＯ／ＲＦが”０”（＝Ｌｏｗ電
圧）のとき、Ｅｖｅｎデータを立ち上がり時出力データ
として出力し、Ｏｄｄデータ信号ＢＵＳ＿Ｏ’が示すＯ
ｄｄデータを立ち下がり時出力データとして出力する。
一方、動作指示信号ＳＥＬ＿ＥＯ／ＲＦが”１”（＝Ｈ
ｉｇｈ電圧）のとき、セレクタ５１は、Ｅｖｅｎデータ
を立ち下がり時出力データとして出力し、Ｏｄｄデータ
を立ち上がり時出力データとして出力する。
【００６６】バッファ５２は、セレクタ５１からＲｉｓ
ｅ読み出しデータＲｅａｄ＿Ｒをバッファリングして出
力する。セレクタ５１を構成するトランスファーゲート
の抵抗により、Ｒｉｓｅ読み出しデータＲｅａｄ＿Ｒを
伝送する信号の電圧降下が発生する。バッファ５２は、
セレクタ５１を構成するトランスファーゲートで発生す
る電圧降下を補償するために設けられている。
【００６７】バッファ５３も同様に、セレクタ５１を構
成するトランスファーゲートで発生する電圧降下を補償
するために設けられている。バッファ５３は、Ｆａｌｌ
読み出しデータＲｅａｄ＿Ｆをバッファリングして出力
する。
【００６８】出力制御回路５４は、フライングクロック
Ｒｅａｄ４が立ち上がると、Ｒｉｓｅ読み出しデータＲ
ｅａｄ＿Ｒをデータ入出力パッド１３に出力し、フライ
ングクロックＲｅａｄ４が立ち下がるとＦａｌｌ読み出
しデータＲｅａｄ＿Ｆをデータ入出力パッド１３に出力
する。
【００６９】出力制御回路５４は、ラッチ６４、ラッチ
６５、及び出力回路６６を含む。ラッチ６４には、外部
クロックＣＬＫが入力されている。ラッチ６４は、外部
クロックＣＬＫが立ち下がると、Ｒｉｓｅ読み出しデー
タＲｅａｄ＿Ｒを取り込んでＲ出力ノード６７に出力す
る。その後に、フライングクロックＲｅａｄ４が立ち上
がると、Ｒ出力ノード６７に出力されたＲｉｓｅ読み出
しデータＲｅａｄ＿Ｒは、データ入出力パッド１３に出
力される。即ち、ラッチ６４は、データ入出力パッド１
３から出力されるべきＲｉｓｅ読み出しデータＲｅａｄ
＿Ｒを、フライングクロックＲｅａｄ４が立ち上がる前
に、Ｒ出力ノード６７に準備する役割を果たす。
【００７０】同様に、ラッチ６５は、外部クロックＣＬ
Ｋが立ち上がると、Ｆａｌｌ読み出しデータＲｅａｄ＿
Ｆを取り込んでＦ出力ノード６８に出力する。その後
に、フライングクロックＲｅａｄ４が立ち下がると、Ｆ
出力ノード６８に出力されたＦａｌｌ読み出しデータＲ
ｅａｄ＿Ｆは、データ入出力パッド１３に出力される。
即ち、ラッチ６５は、データ入出力パッド１３から出力
されるべきＦａｌｌ読み出しデータＲｅａｄ＿Ｆを、フ
ライングクロックＲｅａｄ４が立ち下がる前に、Ｆ出力
ノード６８に準備する役割を果たす。
【００７１】出力回路６６は、フライングクロックＲｅ
ａｄ４の立ち上がりエッジをトリガとして、Ｒ出力ノー
ド６７に出力されたＲｉｓｅ読み出しデータＲｅａｄ＿
Ｒをデータ入出力パッド１３に出力し、フライングクロ
ックＲｅａｄ４の立ち下がりエッジをトリガとして、Ｆ
出力ノード６８に出力されたＦａｌｌ読み出しデータＲ
ｅａｄ＿Ｆをデータ入出力パッド１３に出力する。
【００７２】一方、入力制御回路５５は、外部クロック
ＣＬＫに同期して、データ入出力パッド１３から書き込
みデータを取り込む。このとき入力制御回路５５は、外
部クロックＣＬＫの立ち上がりエッジと立ち下がりエッ
ジとの両方をトリガとして、書き込みデータを取り込
む。以後、外部クロックＣＬＫの立ち上がりエッジをト
リガとして取り込まれたデータはＲｉｓｅ書き込みデー
タＷｒｉｔｅ＿Ｒと呼ばれ、外部クロックＣＬＫの立ち
下がりエッジをトリガとして取り込まれたデータはＦａ
ｌｌ書き込みデータＷｒｉｔｅ＿Ｆと呼ばれる。
【００７３】入力制御回路５５は、Ｒｉｓｅ書き込みデ
ータＷｒｉｔｅ＿ＲをＲ入力ノード７１に、Ｆａｌｌ書
き込みデータＷｒｉｔｅ＿ＦをＦ入力ノード７２に出力
する。
【００７４】Ｒｉｓｅ書き込みデータＷｒｉｔｅ＿Ｒと
Ｆａｌｌ書き込みデータＷｒｉｔｅ＿Ｆとは、その一方
が、バンク＃１−Ｅ〜バンク＃４−Ｅに書き込まれるべ
きＥｖｅｎ書き込みデータであり、他方がバンク＃１−
Ｏ〜バンク＃４−Ｏに書き込まれるべきＯｄｄ書き込み
データである。書き込み動作が行われる際には、書き込
み開始アドレスが当該半導体メモリに与えられる。書き
込み開始アドレスが偶数アドレスであるときは、Ｒｉｓ
ｅ書き込みデータＷｒｉｔｅ＿ＲがＥｖｅｎ書き込みデ
ータであり、Ｆａｌｌ書き込みデータＷｒｉｔｅ＿Ｆが
Ｏｄｄ書き込みデータである。一方、書き込み開始アド
レスが奇数アドレスであるときは、Ｒｉｓｅ書き込みデ
ータＷｒｉｔｅ＿ＲがＯｄｄ書き込みデータであり、Ｆ
ａｌｌ書き込みデータＷｒｉｔｅ＿ＦがＥｖｅｎ書き込
みデータである。
【００７５】Ｒｉｓｅ書き込みデータＷｒｉｔｅ＿Ｒと
Ｆａｌｌ書き込みデータＷｒｉｔｅ＿Ｆとは、セレクタ
５６に入力される。セレクタ５６は、インバータ７３、
７４と、トランスファーゲート７５、７６、７７、７８
とを含む。
【００７６】セレクタ５６は、開始最下位アドレス信号
Ｙ０に基づいて、Ｒｉｓｅ書き込みデータＷｒｉｔｅ＿
Ｒと、Ｆａｌｌ書き込みデータＷｒｉｔｅ＿Ｆとのうち
の一方を、Ｅｖｅｎ書き込みデータＷｒｉｔｅ＿Ｅとし
てＥ入力ノード７９に出力し、他方を、Ｏｄｄデータを
示す奇数アドレス書き込みデータ信号Ｗｒｉｔｅ＿Ｏと
してＲ入力ノード８０に出力する。
【００７７】より詳細には、セレクタ５６は、開始アド
レス信号Ｙ０が”０”（＝Ｌｏｗ電圧）であるとき、即
ち、書き込み開始アドレスが偶数アドレスであるとき、
Ｒｉｓｅ書き込みデータＷｒｉｔｅ＿ＲをＥｖｅｎ書き
込みデータＷｒｉｔｅ＿ＥとしてＥ入力ノード７９に出
力し、Ｆａｌｌ書き込みデータＷｒｉｔｅ＿ＦをＯｄｄ
書き込みデータＷｒｉｔｅ＿ＯとしてＯ入力ノード８０
に出力する。一方、開始アドレス信号Ｙ０が”１”（＝
Ｌｏｗ電圧）であるとき、即ち、書き込み開始アドレス
が奇数アドレスであるとき、セレクタ５６は、Ｒｉｓｅ
書き込みデータＷｒｉｔｅ＿ＲをＯｄｄ書き込みデータ
Ｗｒｉｔｅ＿ＯとしてＥ入力ノード７９に出力し、Ｆａ
ｌｌ書き込みデータＷｒｉｔｅ＿ＦをＯｄｄ書き込みデ
ータＷｒｉｔｅ＿ＯとしてＯ入力ノード８０に出力す
る。
【００７８】Ｅｖｅｎ書き込みデータＷｒｉｔｅ＿Ｅ
は、トライステートバッファ５７に入力され、Ｏｄｄ書
き込みデータＷｒｉｔｅ＿Ｏは、トライステートバッフ
ァ５８に入力される。
【００７９】トライステートバッファ５７は、書き込み
動作時にＥｖｅｎ書き込みデータＷｒｉｔｅ＿Ｅをバッ
ファリングするもので、その構成は、トライステートバ
ッファ２４と同じであり、トライステートバッファ５７
に含まれる各素子には、同一符号が付されている。トラ
イステートバッファ５７は、Ｅ入力ノード７９からＥｖ
ｅｎ書き込みデータＷｒｉｔｅ＿Ｅを受け取り、バッフ
ァリングする。更にトライステートバッファ５７は、制
御信号Ｗｒｉｔｅ１により活性化されると、受け取った
Ｅｖｅｎ書き込みデータＷｒｉｔｅ＿Ｅを、第２Ｅｖｅ
ｎデータバスＢＵＳ＿Ｅ’に出力する。第２Ｅｖｅｎデ
ータバスＢＵＳ＿Ｅ’に出力されたＥｖｅｎ書き込みデ
ータＷｒｉｔｅ＿Ｅは、双方向バッファ７、第１Ｅｖｅ
ｎデータバスＢＵＳ＿Ｅを介してメインアンプ４に伝送
され、バンク＃１−Ｅ〜＃４−Ｅのいずれかに書き込ま
れる。
【００８０】トライステートバッファ５８は、書き込み
動作時にＯｄｄ書き込みデータＷｒｉｔｅ＿Ｏをバッフ
ァリングするもので、その構成は、トライステートバッ
ファ２４と同じであり、トライステートバッファ５８に
含まれる各素子には、同一符号が付されている。トライ
ステートバッファ５８は、Ｒ入力ノード８０からＯｄｄ
書き込みデータＷｒｉｔｅ＿Ｏを受け取り、更にバッフ
ァリングする。更に、トライステートバッファ５８は、
制御信号Ｗｒｉｔｅ１により活性化されると、受け取っ
たＯｄｄ書き込みデータＷｒｉｔｅ＿Ｏを、第２Ｏｄｄ
データバスＢＵＳ＿Ｏ’に出力する。第２Ｏｄｄデータ
バスＢＵＳ＿Ｏ’に出力されたＯｄｄ書き込みデータＷ
ｒｉｔｅ＿Ｏは、双方向バッファ１１、及び第１Ｏｄｄ
データバスＢＵＳ＿Ｏを介してメインアンプ５に伝送さ
れ、バンク＃１−Ｏ〜＃４−Ｏのいずれかに書き込まれ
る。
【００８１】続いて、当該半導体メモリの読み出し動作
を説明する。読み出し動作が行われる前に、当該半導体
メモリに対して、ＣＡＳレーテンシーが指示される。以
下では、ＣＡＳレーテンシーが２．０に設定されたとす
る。
【００８２】図６に示されているように、外部クロック
ＣＬＫの立ち上がりエッジに同期して、時刻ｔ０に当該
半導体メモリに読み出し命令が行われたとする。読み出
し命令には、読み出し開始アドレスが指定される。ここ
では、読み出し開始アドレスが偶数アドレスである、即
ち、開始最下位アドレス信号Ｙ０が”０”に設定される
とする。この場合、図２に示されているように、動作指
示信号ＳＥＬ＿Ｅ０／ＲＦが”０”に定められ、Ｉ／Ｏ
回路９は、フライングクロックＲｅａｄ４の立ち上がり
時に、Ｅｖｅｎデータをデータ入出力パッド１３に出力
し、フライングクロックＲｅａｄ４の立ち下がり時に、
Ｏｄｄデータをデータ入出力パッド１３に出力する。即
ち、Ｉ／Ｏ回路９は、上述の動作（Ａ）を実行する。
【００８３】読み出し命令があると、読み出しアドレス
に応じて、メインアンプ４のうちの一と、メインアンプ
５のうちの一が選択される。ここでは、メインアンプ４
−１、及び５−１が選択されたとする。メインアンプ４
−１は、ＥｖｅｎデータＤａｔａ＿Ｅ１を、バンク＃１
−Ｅから読み出す。メインアンプ５−１は、Ｏｄｄデー
タＤａｔａ＿Ｏ１を、バンク＃１−Ｏから読み出す。
【００８４】続いて、図６に示されているように、制御
回路１４は、読み出し命令があって以後、所定の時間が
経過した時刻ｔ１に、制御信号Ｒｅａｄ１をＬｏｗ電圧
からＨｉｇｈ電圧に立ち上げる。メインアンプ４−１
は、制御信号Ｒｅａｄ１が立ち上がると、Ｅｖｅｎデー
タＤａｔａ＿Ｅ１を第１ＥｖｅｎデータバスＢＵＳ＿Ｅ
に出力する。同様に、メインアンプ５−１は、制御信号
Ｒｅａｄ１が立ち上がると、ＯｄｄデータＤａｔａ＿Ｏ
１を第１ＯｄｄデータバスＢＵＳ＿Ｏに出力する。
【００８５】双方向バッファ回路７は、第１Ｅｖｅｎデ
ータバスＢＵＳ＿ＥからＥｖｅｎデータＤａｔａ＿Ｅ１
を受け取る。同様に、双方向バッファ回路１１は、第１
ＯｄｄデータバスＢＵＳ＿ＯからＯｄｄデータＤａｔａ
＿Ｏ１を受け取る。
【００８６】続いて、制御回路１４は、時刻ｔ１から所
定の時間だけ遅れた時刻ｔ２に、制御信号Ｒｅａｄ２を
Ｌｏｗ電圧からＨｉｇｈ電圧に立ち上げる。制御信号Ｒ
ｅａｄ２が立ち上がると、双方向バッファ回路７は、第
２ＥｖｅｎデータバスＢＵＳ＿Ｅ’にＥｖｅｎデータＤ
ａｔａ＿Ｅ１を出力する。同様に、双方向バッファ回路
１１は、制御信号Ｒｅａｄ２が立ち上がると、第２Ｏｄ
ｄデータバスＢＵＳ＿Ｏ’にＯｄｄデータＤａｔａ＿Ｏ
１を出力する。
【００８７】このとき、図５に示されたセレクタ５１
は、”０”である動作指示信号ＳＥＬ＿Ｅ０／ＲＦに応
答して、Ｒｉｓｅ読み出しデータＲｅａｄ＿ＲとしてＥ
ｖｅｎデータＤａｔａ＿Ｅ１を出力し、且つＦａｌｌ読
み出しデータＲｅａｄ＿ＦとしてＯｄｄデータＤａｔａ
＿Ｏ１を出力する。
【００８８】その後、外部クロックＣＬＫが時刻ｔ
３（ｔ３＞ｔ２）に立ち下がると、図６に示されている
ように、Ｉ／Ｏ回路９に含まれるラッチ６４は、Ｅｖｅ
ｎデータＤａｔａ＿Ｅ１をＲ出力ノード６７に出力す
る。その後、フライングクロックＲｅａｄ４が時刻ｔ４
に立ち上がると、出力回路６６は、Ｒ出力ノード６７か
らＥｖｅｎデータＤａｔａ＿Ｅ１を取り込み、更に、デ
ータ入出力パッド１３に出力する。
【００８９】既述されているように、フライングクロッ
クＲｅａｄ４は、外部クロックＣＬＫに対して微小に進
んだ位相を有する信号である。フライングクロックＲｅ
ａｄ４の位相は、Ｉ／Ｏ回路９で発生する遅延時間に相
当する分だけ、微小に進められ、これによりＩ／Ｏ回路
９で発生する遅延時間が補償されている。
【００９０】続いて、外部クロックＣＬＫが時刻ｔ６に
立ち上がると、図６に示されているように、Ｉ／Ｏ回路
９に含まれるラッチ６５は、ＯｄｄデータＤａｔａ＿Ｏ
１をを取り込み、Ｆ出力ノード６８に出力する。その
後、フライングクロックＲｅａｄ４が時刻ｔ６に立ち下
がると、出力回路６６は、Ｆ出力ノード６８からＯｄｄ
データＤａｔａ＿Ｏ１を取り込み、更に、Ｏｄｄデータ
Ｄａｔａ＿Ｏ１をデータ入出力パッド１３に出力する。
【００９１】ＯｄｄデータＤａｔａ＿Ｏ１の出力につい
ても、ＥｖｅｎデータＤａｔａ＿Ｅ１の出力時と同様
に、フライングクロックＲｅａｄ４の位相が微小に進め
られていることによってＩ／Ｏ回路９で発生する遅延時
間が補償されている。
【００９２】このように、ＣＡＳレーテンシーが２．０
であり、且つ、読み出し開始アドレスが偶数アドレスで
ある場合、フライングクロックＲｅａｄ４の立ち上がり
エッジをトリガとしてＥｖｅｎデータＤａｔａ＿Ｅ１が
データ入出力パッド１３に出力され、フライングクロッ
クＲｅａｄ４の立ち下がりエッジをトリガとしてＯｄｄ
データＤａｔａ＿Ｏ１がデータ入出力パッド１３に出力
される。
【００９３】次の読み出し命令が連続している場合、同
様にして、ＥｖｅｎデータＤａｔａ＿Ｅ１に続いてＥｖ
ｅｎデータＤａｔａ＿Ｅ２がバンク＃２−Ｅから読み出
され、更に、読み出されたＥｖｅｎデータＤａｔａ＿Ｅ
２は、フライングクロックＲｅａｄ４の立ち上がりエッ
ジをトリガとしてデータ入出力パッド１３に出力され
る。
【００９４】また、ＯｄｄデータＤａｔａ＿Ｏ１に続い
て、ＯｄｄデータＤａｔａ＿Ｏ２がバンク＃２−Ｏから
読み出され、読み出されたＯｄｄデータＤａｔａ＿Ｏ２
は、フライングクロックＲｅａｄ４の立ち下がりエッジ
をトリガとしてデータ入出力パッド１３に出力される。
【００９５】ＣＡＳレーテンシーが上述の２．０と異な
る値であるとき、及び、読み出し開始アドレスが奇数ア
ドレスであるときも上述と同様にして、読み出し動作が
行われる。但し、ＥｖｅｎデータとＯｄｄデータとが、
フライングクロックＲｅａｄ４の立ち上がりエッジと立
ち下がりエッジのいずれをトリガとしてデータ入出力パ
ッド１３に出力されるかは、上述のように、図２に示さ
れているように定められる。
【００９６】続いて、当該半導体メモリの書き込み動作
を説明する。図７に示されているように、外部クロック
ＣＬＫの立ち上がりエッジに同期して、時刻ｔ１０に当
該半導体メモリに書き込み命令が行われたとする。書き
込み命令には、書き込み開始アドレスが指定される。こ
こでは、書き込み開始アドレスが偶数アドレスである、
即ち、開始最下位アドレス信号Ｙ０が”０”に設定され
るとする。この場合、外部からは、外部クロックＣＬＫ
の立ち上がりエッジに同期して、Ｅｖｅｎ書き込みデー
タがデータ入出力パッド１３に入力され、外部クロック
ＣＬＫの立ち下がりエッジに同期して、Ｏｄｄ書き込み
データが入力される。
【００９７】図５に示された入力制御回路５５は、時刻
ｔ１１に外部クロックＣＬＫが立ち上がると、Ｒｉｓｅ
書き込みデータＷｒｉｔｅ＿ＲとしてＥｖｅｎデータＤ
ａｔａ＿Ｅ１をデータ入出力パッド１３から取り込み、
Ｒ入力ノード７１に出力する。ＥｖｅｎデータＤａｔａ
＿Ｅ１は、バンク＃１−Ｅに書き込まれるべき書き込み
データである。
【００９８】続いて、時刻ｔ１２に外部クロックＣＬＫ
が立ち下がると、入力制御回路５５は、Ｆａｌｌ書き込
みデータＷｒｉｔｅ＿ＦとしてＯｄｄデータＤａｔａ＿
Ｏ１をデータ入出力パッド１３から取り込み、Ｆ入力ノ
ード７２に出力する。ＯｄｄデータＤａｔａ＿Ｏ１は、
バンク＃１−Ｏに書き込まれるべき書き込みデータであ
る。
【００９９】このとき、セレクタ５６は、”０”に設定
された開始最下位アドレス信号Ｙ０に応答して、Ｅｖｅ
ｎデータＤａｔａ＿Ｅ１をＥｖｅｎ書き込みデータＷｒ
ｉｔｅ＿ＥとしてＥ入力ノード７９に出力し、Ｏｄｄデ
ータＤａｔａ＿Ｏ１をＯｄｄ書き込みデータＷｒｉｔｅ
＿ＯとしてＯ入力ノード８０に出力する。
【０１００】トライステートバッファ５７は、Ｅｖｅｎ
データＤａｔａ＿Ｅ１を受け取り、トライステートバッ
ファ５８は、ＯｄｄデータＤａｔａ＿Ｏ１を受け取る。
【０１０１】その後、図７に示されているように、制御
回路１４は、時刻ｔ１３において、制御信号Ｗｒｉｔｅ
１をＬｏｗ電圧からＨｉｇｈ電圧に引き上げる。制御信
号Ｗｒｉｔｅ１が立ち上がると、トライステートバッフ
ァ５７は、ＥｖｅｎデータＤａｔａ＿Ｅ１を第２Ｅｖｅ
ｎデータバスＢＵＳ＿Ｅ’に出力する。同様に、トライ
ステートバッファ５８は、ＯｄｄデータＤａｔａ＿Ｏ１
を第２ＯｄｄデータバスＢＵＳ＿Ｏ’に出力する。
【０１０２】双方向バッファ回路７は、Ｅｖｅｎデータ
Ｄａｔａ＿Ｅ１を受け取り、双方向バッファ回路１１
は、ＯｄｄデータＤａｔａ＿Ｏ１を受け取る。
【０１０３】続いて、制御回路１４は、時刻ｔ１４にお
いて、制御信号Ｗｒｉｔｅ２をＬｏｗ電圧からＨｉｇｈ
電圧に引き上げる。制御信号Ｗｒｉｔｅ２が立ち上がる
と、双方向バッファ回路７は、ＥｖｅｎデータＤａｔａ
＿Ｅ１を第１ＥｖｅｎデータバスＢＵＳ＿Ｅに出力す
る。同様に、制御信号Ｗｒｉｔｅ２が立ち上がると、双
方向バッファ回路１１は、ＯｄｄデータＤａｔａ＿Ｏ１
を第１ＯｄｄデータバスＢＵＳ＿Ｏに出力する。
【０１０４】更に続いて、制御回路１４は、時刻ｔ１５
において、制御信号Ｗｒｉｔｅ４をＬｏｗ電圧からＨｉ
ｇｈ電圧に引き上げる。制御信号Ｗｒｉｔｅ４が立ち上
がると、メインアンプ４−１は、バンク＃１−Ｅに、Ｅ
ｖｅｎデータＤａｔａ＿Ｅ１を書き込む。同様に、制御
信号Ｗｒｉｔｅ４が立ち上がると、メインアンプ５−１
は、バンク＃１−Ｏに、ＯｄｄデータＤａｔａ＿Ｏ１を
書き込む。
【０１０５】次の書き込み命令が連続している場合、Ｅ
ｖｅｎデータＤａｔａ＿Ｅ１及びＯｄｄデータＤａｔａ
＿Ｏ１に引き続いて入力されるＥｖｅｎデータＤａｔａ
＿Ｅ２、Ｅ３、及びＯｄｄデータＤａｔａ＿Ｏ２、Ｏ３
も同様にして、バンク＃２−Ｅ〜＃４−Ｅ及び、バンク
＃２−Ｏ〜＃４−Ｏに書き込まれる。
【０１０６】実施の第１形態では、バンク＃１〜＃４と
Ｉ／Ｏ回路９とを接続する経路に双方向バッファ回路７
及び双方向バッファ回路１１が設けられ、第１Ｅｖｅｎ
データバスＢＵＳ＿Ｅ、第２ＥｖｅｎデータバスＢＵＳ
＿Ｅ’、第１ＯｄｄデータバスＢＵＳ＿Ｏ、及び第２Ｏ
ｄｄデータバスＢＵＳ＿Ｏ’の長さが短縮化されてい
る。バンク＃１〜＃４とＩ／Ｏ回路９との間でデータを
伝送するバスとして、長いバスが使用する必要がない。
【０１０７】双方向バッファ回路７及び双方向バッファ
回路１１が、バンク＃１〜＃４とＩ／Ｏ回路９とを接続
する経路に設けられることにより、バンク＃１〜＃４と
Ｉ／Ｏ回路９との間のデータ伝送の際に発生する遅延時
間の短縮化が図られている。バスを信号が伝わるのに要
する時間は、バスの長さの２乗に比例する。本実施の形
態では、バンク＃１〜＃４とＩ／Ｏ回路９とを接続する
２本のバスのうちの一方が、双方向バッファ回路７によ
り第１ＥｖｅｎデータバスＢＵＳ＿Ｅと第２Ｅｖｅｎデ
ータバスＢＵＳ＿Ｅ’とに分断され、他方が双方向バッ
ファ１１により、第１ＯｄｄデータバスＢＵＳ＿Ｏと第
２ＯｄｄデータバスＢＵＳ＿Ｏ’とに分断されている。
例えば、双方向バッファ回路７をメインアンプ４とＩ／
Ｏ回路９とを接続するバスの中間点に設け、バスを第１
ＥｖｅｎデータバスＢＵＳ＿Ｅと第２Ｅｖｅｎデータバ
スＢＵＳ＿Ｅ’とに２等分すると、第１Ｅｖｅｎデータ
バスＢＵＳ＿Ｅと第２ＥｖｅｎデータバスＢＵＳ＿Ｅ’
との時定数は、それぞれ４分の１になり、バス全体の遅
延時間は、約２分の１になる。これにより、バンク＃１
とＩ／Ｏ回路９との間のデータ伝送の際に発生する遅延
時間の短縮化が図られている。
【０１０８】本実施の形態では、双方向バッファ回路を
バンク＃１〜＃４とＩ／Ｏ回路９とを接続する２つの経
路のそれぞれに１つずつ挿入した場合を説明したが、双
方向バッファ回路をｎ個設け、バンク＃１〜＃４とＩ／
Ｏ回路９とを接続するバスを（ｎ＋１）分割することに
より、分割されたバスの時定数は更に小さくなり、バス
の遅延時間が小さくなり、メモリの高速化が図れる。
【０１０９】更に、実施の第１形態では、メインアンプ
４、メインアンプ５、双方向バッファ回路７、Ｉ／Ｏ回
路９及び双方向バッファ回路１１の動作タイミングが制
御回路１４により制御され、データの伝送タイミングの
適正化が図られている。
【０１１０】図８は、本発明による半導体メモリの実施
の第２形態を示す。実施の第２形態の半導体メモリは、
実施の第１形態と同じくＳＤＲＡＭである。しかし、実
施の第２形態では、下記の点で実施の第１形態の半導体
メモリと異なる。
【０１１１】第１に、実施の第１形態の双方向バッファ
回路７と双方向バッファ回路１１が、セレクタ回路１２
１に置換されている。
【０１１２】第２に、第２ＥｖｅｎデータバスＢＵＳ＿
Ｅ’、第２ＯｄｄデータバスＢＵＳ＿Ｏ’が、それぞ
れ、ＲｉｓｅデータバスＢＵＳ＿Ｒ、Ｆａｌｌデータバ
スＢＵＳ＿Ｆに置換されている。このＲｉｓｅデータバ
スＢＵＳ＿Ｒ及びＦａｌｌデータバスＢＵＳ＿Ｆにはそ
れぞれ、ラッチ１７及びラッチ１９が接続される。
【０１１３】第３に、Ｉ／Ｏ回路９が、Ｉ／Ｏ回路１２
４に置換されている。
【０１１４】第４に、データ出力動作指示回路１５が出
力する動作指示信号ＳＥＬ＿ＥＯ／ＲＦは、セレクタ回
路１２１に入力される。また、制御回路１４は、制御信
号Ｒｅａｄ２の代わりに制御信号Ｒｅａｄ３をセレクタ
回路１２１に出力し、制御信号Ｗｒｉｔｅ２の代わりに
制御信号Ｒｅａｄ３をセレクタ回路１２１に出力する。
【０１１５】実施の第２形態の半導体メモリの他の部分
の構成は、実施の第１形態と同一である。
【０１１６】実施の第２形態の半導体メモリは、外部に
接続された装置からは、実施の第１形態の半導体メモリ
と同一の動作を行っているように見えるが、内部で行わ
れる処理は、実施の第１形態と第２形態とで異なる。
【０１１７】読み出し動作が行われる場合、セレクタ回
路１２１は、第１ＥｖｅｎデータバスＢＵＳ＿Ｅにより
伝送されるＥｖｅｎ読み出しデータと、第１Ｏｄｄデー
タバスＢＵＳ＿Ｏにより伝送されるＯｄｄ読み出しデー
タとのうちの一方をＲｉｓｅデータバスＢＵＳ＿Ｒに出
力し、他方をＦａｌｌデータバスＢＵＳ＿Ｆに出力す
る。Ｅｖｅｎ読み出しデータとＯｄｄ読み出しデータと
のうちのいずれが、ＲｉｓｅデータバスＢＵＳ＿Ｒ及び
ＦａｌｌデータバスＢＵＳ＿Ｆに出力されるかは、動作
指示信号ＳＥＬ＿ＥＯ／ＲＦに応じて指定される。前述
のとおり、動作指示信号ＳＥＬ＿ＥＯ／ＲＦは、図２に
示されているように、読み出し開始アドレスの最下位ア
ドレスとＣＡＳレーテンシーとに基づいて定められる。
読み出し動作時にＲｉｓｅデータバスＢＵＳ＿Ｒに出力
されるデータは、以下、Ｒｉｓｅ読み出しデータと記載
され、ＦａｌｌデータバスＢＵＳ＿Ｆに出力されるデー
タは、以下、Ｆａｌｌ読み出しデータと記載される。
【０１１８】このときＩ／Ｏ回路１２４は、Ｒｉｓｅデ
ータバスＢＵＳ＿Ｒに出力されたＲｉｓｅ読み出しデー
タを、フライングクロックＲｅａｄ４の立ち上がりエッ
ジをトリガとしてデータ入出力パッド１３に出力する。
更に、Ｉ／Ｏ回路１２４は、ＦａｌｌデータバスＢＵＳ
＿Ｆに出力されたＦａｌｌ読み出しデータを、フライン
グクロックＲｅａｄ４の立ち下がりエッジをトリガとし
てデータ入出力パッド１３に出力する。
【０１１９】一方、書き込み動作が行われる場合、Ｉ／
Ｏ回路１２４は、外部クロックＣＬＫの立ち上がりエッ
ジをトリガとして取り込まれたデータをＲｉｓｅデータ
バスＢＵＳ＿Ｒに出力し、外部クロックＣＬＫの立ち下
がりエッジをトリガとして取り込まれたデータを、Ｆａ
ｌｌデータバスＢＵＳ＿Ｆに出力する。外部クロックＣ
ＬＫの立ち上がりエッジをトリガとして取り込まれたデ
ータは、以下、Ｒｉｓｅ書き込みデータと記載され、立
ち下がりエッジをトリガとして取り込まれたデータは、
Ｆａｌｌ書き込みデータと記載される。
【０１２０】このときセレクタ回路１２１は、書き込み
開始アドレスが偶数アドレスであるのか、奇数アドレス
であるのかに応じて、Ｒｉｓｅ書き込みデータとＦａｌ
ｌ書き込みデータのうちの一方を、Ｅｖｅｎ書き込みデ
ータとして第１ＥｖｅｎデータバスＢＵＳ＿Ｅに出力
し、他方を、Ｏｄｄ書き込みデータとして第１Ｏｄｄデ
ータバスＢＵＳ＿Ｏに出力する。
【０１２１】続いて、セレクタ回路１２１とＩ／Ｏ回路
１２４の構成を詳細に説明する。
【０１２２】図９は、セレクタ回路１２１の構成を示
す。セレクタ回路１２１は、セレクタ１２５、トライス
テートバッファ１２６、トライステートバッファ１２
７、セレクタ１２８、トライステートバッファ１２９、
及びトライステートバッファ１３０を含む。
【０１２３】セレクタ１２５、トライステートバッファ
１２６、トライステートバッファ１２７は、読み出し動
作の際に使用される。
【０１２４】セレクタ１２５は、インバータ１３３、及
びトランスファーゲート１３４〜１３７を含む。セレク
タ１２５の構成は、実施の第１形態のＩ／Ｏ回路９に含
まれているセレクタ５１と同じである。
【０１２５】セレクタ１２５は、動作指示信号ＳＥＬ＿
ＥＯ／ＲＦに応答して、第１ＥｖｅｎデータバスＢＵＳ
＿Ｅが伝送するＥｖｅｎ読み出しデータと、第１Ｏｄｄ
データバスＢＵＳ＿Ｏが伝送するＯｄｄ読み出しデータ
とのうちの一方を、Ｒｉｓｅ読み出しデータＲｅａｄ＿
ＲとしてＲ出力ノード１３１に出力し、他方をＦａｌｌ
読み出しデータＲｅａｄ＿ＦとしてＦ出力ノード１３２
に出力する。
【０１２６】より詳細には、セレクタ１２５は、動作指
示信号ＳＥＬ＿ＥＯ／ＲＦが”０”（＝Ｌｏｗ電圧）で
あるとき、Ｅｖｅｎ読み出しデータをＲｉｓｅ読み出し
Ｒｅａｄ＿ＲとしてＲ出力ノード１３１に出力し、Ｏｄ
ｄ読み出しデータをＦａｌｌ読み出しデータＲｅａｄ＿
ＦとしてＦ出力ノード１３２に出力する。一方、動作指
示信号ＳＥＬ＿ＥＯ／ＲＦが”１”（＝Ｈｉｇｈ電圧）
であるとき、セレクタ１２５は、Ｅｖｅｎ読み出しデー
タをＦａｌｌ読み出しデータＲｅａｄ＿ＦとしてＦ出力
ノード１３２に出力し、Ｏｄｄ読み出しデータをＲｉｓ
ｅ読み出しデータＲｅａｄ＿ＲとしてＲ出力ノード１３
１に出力する。
【０１２７】Ｒ出力ノード１３１には、トライステート
バッファ１２６が接続される。トライステートバッファ
１２６の構成は、実施の第１形態の双方向バッファ７に
含まれるトライステートバッファ２３と同一である。ト
ライステートバッファ１２６は、セレクタ１２５からＲ
ｉｓｅ読み出しデータＲｅａｄ＿Ｒを受け取り、バッフ
ァリングする。更にトライステートバッファ１２６は、
制御信号Ｒｅａｄ３により活性化されると、受け取った
Ｒｉｓｅ読み出しデータＲｅａｄ＿Ｒを、Ｒｉｓｅデー
タバスＢＵＳ＿Ｒに出力する。
【０１２８】一方、Ｆ出力ノード１３２には、トライス
テートバッファ１２７が接続される。トライステートバ
ッファ１２７の構成は、実施の第１形態の双方向バッフ
ァ７に含まれるトライステートバッファ２３と同一であ
る。トライステートバッファ１２７は、Ｆ出力ノード１
３２からＦａｌｌ読み出しデータＲｅａｄ＿Ｆを受け取
り、バッファリングする。更にトライステートバッファ
１２７は、制御信号Ｒｅａｄ３により活性化されると、
受け取ったＦａｌｌ読み出しデータＲｅａｄ＿Ｆを、Ｆ
ａｌｌデータバスＢＵＳ＿Ｆに出力する。
【０１２９】一方、セレクタ１２８、トライステートバ
ッファ１２９、及びトライステートバッファ１３０は書
き込み動作の際に使用される。
【０１３０】セレクタ１２８の構成は、実施の第１形態
のＩ／Ｏ回路９に含まれるセレクタ５６と同一である。
セレクタ１２８は、ＲｉｓｅデータバスＢＵＳ＿Ｒから
Ｒｉｓｅ書き込みデータを受け取り、Ｆａｌｌデータバ
スＢＵＳ＿ＦからＦａｌｌ書き込みデータを受け取る。
セレクタ１２８は、Ｒｉｓｅ書き込みデータとＦａｌｌ
書き込みデータとのうちの一方を、Ｅｖｅｎ書き込みデ
ータＷｒｉｔｅ＿ＥとしてＥ入力ノード１５５に出力
し、他方を、Ｏｄｄ書き込みデータＷｒｉｔｅ＿Ｏとし
てＯ入力ノード１５６に出力する。
【０１３１】より詳細には、セレクタ１２８は、開始ア
ドレス信号Ｙ０が”０”（＝Ｌｏｗ電圧）であるとき、
即ち、書き込み開始アドレスが偶数アドレスであると
き、Ｒｉｓｅ書き込みデータをＥｖｅｎ書き込みデータ
Ｗｒｉｔｅ＿ＥとしてＥ入力ノード１５５に出力し、Ｆ
ａｌｌ書き込みデータをＯｄｄ書き込みデータＷｒｉｔ
ｅ＿ＯとしてＯ入力ノード１５６に出力する。一方、開
始アドレス信号Ｙ０が”１”（＝Ｈｉｇｈ電圧）である
とき、即ち、書き込み開始アドレスが奇数アドレスであ
るとき、セレクタ１２８は、Ｒｉｓｅ書き込みデータを
Ｏｄｄ書き込みデータＷｒｉｔｅ＿ＯとしてＯ入力ノー
ド１５６に出力し、Ｆａｌｌ書き込みデータをＥｖｅｎ
書き込みデータＷｒｉｔｅ＿ＥとしてＥ入力ノード１５
５に出力する。
【０１３２】Ｅ入力ノード１５５は、トライステートバ
ッファ１２９に接続されている。トライステートバッフ
ァ１２９の構成は、実施の第１形態に示されているトラ
イステートバッファ２３と同様である。トライステート
バッファ１２９は、セレクタ１２８からＥｖｅｎ書き込
みデータＷｒｉｔｅ＿Ｅを受け取り、バッファリングす
る。更に、トライステートバッファ１２９は、制御信号
Ｗｒｉｔｅ３により活性化されると、受け取ったＥｖｅ
ｎ書き込みデータＷｒｉｔｅ＿Ｅを第１Ｅｖｅｎデータ
バスＢＵＳ＿Ｅに出力する。
【０１３３】一方、Ｏ入力ノード１５６は、トライステ
ートバッファ１３０に接続されている。トライステート
バッファ１３０の構成は、実施の第１形態に示されてい
るトライステートバッファ２３と同様である。トライス
テートバッファ１３０は、セレクタ１２８からＯｄｄ書
き込みデータＷｒｉｔｅ＿Ｏを受け取り、更にバッファ
リングする。更に、トライステートバッファ１３０は、
受け取ったＯｄｄ書き込みデータＷｒｉｔｅ＿Ｏを第１
ＯｄｄデータバスＢＵＳ＿Ｏに出力する。
【０１３４】図１０は、Ｉ／Ｏ回路１２４の構成を示
す。Ｉ／Ｏ回路１２４は、出力制御回路１８２、入力制
御回路１８３、トライステートバッファ１８４、及びト
ライステートバッファ１８５を含む。
【０１３５】出力制御回路１８２は、読み出し動作時に
使用される。出力制御回路１８２は、ラッチ１８６、ラ
ッチ１８７、及び出力回路１８８を含む。ラッチ１８６
には、外部クロックＣＬＫが入力されている。ラッチ１
８６は、外部クロックＣＬＫが立ち下がると、Ｒｉｓｅ
データバスＢＵＳ＿ＲからＲｉｓｅ読み出しデータを取
り込んでＲ出力ノード２０４に出力する。その後に、フ
ライングクロックＲｅａｄ４が立ち上がると、Ｒ出力ノ
ード２０４に出力されたＲｉｓｅ読み出しデータは、デ
ータ入出力パッド１３に出力される。
【０１３６】同様に、ラッチ１８７は、外部クロックＣ
ＬＫが立ち上がると、ＦａｌｌデータバスＢＵＳ＿Ｆか
らＦａｌｌ読み出しデータを取り込んでＦ出力ノード２
０５に出力する。その後に、フライングクロックＲｅａ
ｄ４が立ち下がると、Ｆ出力ノード２０５に出力された
Ｆａｌｌ読み出しデータは、データ入出力パッド１３に
出力される。
【０１３７】出力回路１８８は、フライングクロックＲ
ｅａｄ４の立ち上がりエッジをトリガとして、Ｒ出力ノ
ード２０４に出力されたＲｉｓｅ読み出しデータをデー
タ入出力パッド１３に出力し、フライングクロックＲｅ
ａｄ４の立ち下がりエッジをトリガとして、Ｆ出力ノー
ド２０５に出力されたＦａｌｌ読み出しデータをデータ
入出力パッド１３に出力する。
【０１３８】一方、入力制御回路１８３、トライステー
トバッファ１８４、１８５は、書き込み動作時に使用さ
れる。
【０１３９】入力制御回路１８３は、外部クロックＣＬ
Ｋの立ち上がりエッジと立ち下がりエッジとの両方をト
リガとして、書き込みデータを取り込む。既述のよう
に、外部クロックＣＬＫの立ち上がりエッジをトリガと
して取り込まれたデータはＲｉｓｅ書き込みデータと呼
ばれ、外部クロックＣＬＫの立ち下がりエッジをトリガ
として取り込まれたデータはＦａｌｌ書き込みデータと
呼ばれる。入力制御回路１８３は、Ｒｉｓｅ書き込みデ
ータＷｒｉｔｅ＿Ｒをトライステートバッファ１８４に
出力し、Ｆａｌｌ書き込みデータＷｒｉｔｅ＿Ｆをトラ
イステートバッファ１８５に出力する。
【０１４０】トライステートバッファ１８４の構成は、
実施の第１形態に示されているトライステートバッファ
２３の構成と同一である。トライステートバッファ１８
４は、入力制御回路１８３からＲｉｓｅ書き込みデータ
Ｗｒｉｔｅ＿Ｒを受け取り、バッファリングする。更に
トライステートバッファ１８４は、制御信号Ｗｒｉｔｅ
１により活性化されると、受け取ったＲｉｓｅ書き込み
データＷｒｉｔｅ＿ＲをＲｉｓｅデータバスＢＵＳ＿Ｒ
に出力する。
【０１４１】トライステートバッファ１８５の構成も、
実施の第１形態に示されているトライステートバッファ
２３の構成と同一である。トライステートバッファ１８
５は、入力制御回路１８３からＦａｌｌ書き込みデータ
Ｗｒｉｔｅ＿Ｆを受け取り、バッファリングする。更に
トライステートバッファ１８５は、制御信号Ｗｒｉｔｅ
１により活性化されると、受け取ったＦａｌｌ書き込み
データＷｒｉｔｅ＿ＦをＦａｌｌデータバスＢＵＳ＿Ｆ
に出力する。
【０１４２】続いて、実施の第２形態の半導体メモリの
読み出し動作を説明する。読み出し動作が行われる前
に、当該半導体メモリに対して、ＣＡＳレーテンシーが
指示される。以下では、ＣＡＳレーテンシーが２．０に
設定されたとする。
【０１４３】図１１に示されているように、外部クロッ
クＣＬＫの立ち上がりエッジに同期して、時刻ｔ２０に
当該半導体メモリに読み出し命令が行われたとする。読
み出し命令には、読み出し開始アドレスが指定される。
ここでは、書き込み開始アドレスが偶数アドレスであ
る、即ち、開始最下位アドレス信号Ｙ０が”０”に設定
されるとする。この場合、図２に示されているように、
動作指示信号＿Ｅ０／ＲＦが”０”に定められ、従っ
て、Ｉ／Ｏ回路１２４は、フライングクロックＲｅａｄ
４の立ち上がり時に、Ｅｖｅｎデータをデータ入出力パ
ッド１３に出力し、フライングクロックＲｅａｄ４の立
ち下がり時に、Ｏｄｄデータをデータ入出力パッド１３
に出力する。
【０１４４】メインアンプ４がＥｖｅｎデータＤａｔａ
＿Ｅ１を第１ＥｖｅｎデータバスＢＵＳ＿Ｅに出力する
動作と、メインアンプ５がＯｄｄデータＤａｔａ＿Ｏ１
を第１ＯｄｄデータバスＢＵＳ＿Ｏに出力する動作と
は、実施の第１形態と同様である。読み出し命令がある
と、読み出しアドレスに応じて一のメインアンプ４と一
のメインアンプ５が選択される。ここでは、メインアン
プ４−１とメインアンプ５−１とが選択されたとする。
メインアンプ４−１は、ＥｖｅｎデータＤａｔａ＿Ｅ１
を、バンク＃１−Ｅから読み出す。更に、メインアンプ
５−１は、ＯｄｄデータＤａｔａ＿Ｏ１を、バンク＃１
−Ｏから読み出す。続いて、図１１に示されているよう
に、制御回路１４は、読み出し命令があって以後、所定
の時間が経過した時刻ｔ２１に、制御信号Ｒｅａｄ１を
Ｌｏｗ電圧からＨｉｇｈ電圧に立ち上げる。メインアン
プ４−１は、制御信号Ｒｅａｄ１が立ち上がると、Ｅｖ
ｅｎデータＤａｔａ＿Ｅ１を第１ＥｖｅｎデータバスＢ
ＵＳ＿Ｅに出力する。同様に、メインアンプ５−１は、
制御信号Ｒｅａｄ１が立ち上がると、ＯｄｄデータＤａ
ｔａ＿Ｅ１を第１ＯｄｄデータバスＢＵＳ＿Ｏに出力す
る。
【０１４５】セレクタ回路１２１は、第１Ｅｖｅｎデー
タバスＢＵＳ＿ＥからＥｖｅｎデータＤａｔａ＿Ｅ１を
受け取り、第１ＯｄｄデータバスＢＵＳ＿ＯからＯｄｄ
データＤａｔａ＿Ｏ１を受け取る。このとき、図９に示
されたセレクタ回路１２１のセレクタ１２５は、”０”
である動作指示信号ＳＥＬ＿ＥＯ／ＲＦに応答して、Ｅ
ｖｅｎデータＤａｔａ＿Ｅ１をＲｉｓｅ読み出しデータ
Ｒｅａｄ＿ＲとしてＲ出力ノード１３１に出力し、Ｏｄ
ｄデータＤａｔａ＿Ｏ１をＦａｌｌ読み出しデータＲｅ
ａｄ＿ＲとしてＦ出力ノード１３２に出力する。
【０１４６】続いて、制御回路１４は、図１１に示され
ているように、時刻ｔ２１から所定の時間だけ遅れた時
刻ｔ２２に、制御信号Ｒｅａｄ３をＬｏｗ電圧からＨｉ
ｇｈ電圧に立ち上げる。トライステートバッファ１２６
は、ＥｖｅｎデータＤａｔａ＿Ｅ１をバッファリング
し、ＲｉｓｅデータバスＢＵＳ＿Ｒに出力する。一方、
トライステートバッファ１２７は、ＯｄｄデータＤａｔ
ａ＿Ｏ１をバッファリングし、ＦａｌｌデータバスＢＵ
Ｓ＿Ｆに出力する。
【０１４７】その後、外部クロックＣＬＫが時刻ｔ２３
（ｔ２３＞ｔ２２）に立ち下がると、Ｉ／Ｏ回路１２４
に含まれるラッチ１８６は、ＲｉｓｅデータバスＢＵＳ
＿ＲからＥｖｅｎデータＤａｔａ＿Ｅ１を取り込み、Ｒ
出力ノード２０４に出力する。その後、フライングクロ
ックＲｅａｄ４が時刻ｔ２４に立ち上がると、出力回路
１８８は、Ｒ出力ノード２０４からＥｖｅｎデータＤａ
ｔａ＿Ｅ１を取り込み、データ入出力パッド１３に出力
する。
【０１４８】既述されているように、フライングクロッ
クＲｅａｄ４は、外部クロックＣＬＫに対して微小に進
んだ位相を有する信号である。フライングクロックＲｅ
ａｄ４の位相は、Ｉ／Ｏ回路１２４で発生する遅延時間
に相当する分だけ、微小に進められ、これによりＩ／Ｏ
回路１２４で発生する遅延時間が補償されている。
【０１４９】続いて、外部クロックＣＬＫが時刻ｔ２５
に立ち上がると、Ｉ／Ｏ回路１２４に含まれるラッチ１
８７は、ＦａｌｌデータバスＢＵＳ＿ＦからＯｄｄデー
タＤａｔａ＿Ｏ１を取り込み、Ｆ出力ノード２０５に出
力する。その後、フライングクロックＲｅａｄ４が時刻
ｔ２６に立ち下がると、出力回路１８８は、Ｆ出力ノー
ド２０５からＯｄｄデータＤａｔａ＿Ｏ１を取り込み、
データ入出力パッド１３に出力する。ＯｄｄデータＤａ
ｔａ＿Ｏ１の出力についても、ＥｖｅｎデータＤａｔａ
＿Ｅ１の出力時と同様に、フライングクロックＲｅａｄ
４の位相が微小に進められていることによってＩ／Ｏ回
路１２４で発生する遅延時間が補償されている。
【０１５０】このように、ＣＡＳレーテンシーが２．０
であり、且つ、読み出し開始アドレスが偶数アドレスで
ある場合、フライングクロックＲｅａｄ４の立ち上がり
エッジをトリガとしてＥｖｅｎデータＤａｔａ＿Ｅ１が
データ入出力パッド１３に出力され、フライングクロッ
クＲｅａｄ４の立ち下がりエッジをトリガとしてＯｄｄ
データＤａｔａ＿Ｏ１がデータ入出力パッド１３に出力
される。
【０１５１】次の読み出し命令が連続している場合、同
様にして、ＥｖｅｎデータＤａｔａ＿Ｅ１に続いてＥｖ
ｅｎバンク１から読み出されるＥｖｅｎデータＤａｔａ
＿Ｅ２は、フライングクロックＲｅａｄ４の立ち上がり
エッジをトリガとしてデータ入出力パッド１３に出力さ
れる。更に、ＯｄｄデータＤａｔａ＿Ｏ１に続いてＯｄ
ｄバンク２から読み出されるＯｄｄデータＤａｔａ＿Ｏ
２は、フライングクロックＲｅａｄ４の立ち下がりエッ
ジをトリガとしてデータ入出力パッド１３に出力され
る。
【０１５２】ＣＡＳレーテンシーが上述の２．０と異な
る値であるとき、及び、読み出し開始アドレスが奇数ア
ドレスであるときも上述と同様にして、読み出し動作が
行われる。このとき、ＥｖｅｎデータとＯｄｄデータと
が、フライングクロックＲｅａｄ４の立ち上がりエッジ
と立ち下がりエッジのいずれをトリガとしてデータ入出
力パッド１３に出力されるかは、図２に示されているよ
うに定められる。
【０１５３】続いて、実施の第２形態の半導体メモリの
書き込み動作を説明する。図１２に示されているよう
に、外部クロックＣＬＫの立ち上がりエッジに同期し
て、時刻ｔ３０に当該半導体メモリに書き込み命令が行
われたとする。書き込み命令には、書き込み開始アドレ
スが指定される。ここでは、書き込み開始アドレスが偶
数アドレスである、即ち、開始最下位アドレス信号Ｙ０
が”０”に設定されるとする。この場合、外部からは、
外部クロックＣＬＫの立ち上がりエッジに同期して、Ｅ
ｖｅｎ書き込みデータが入力され、外部クロックＣＬＫ
の立ち下がりエッジに同期して、Ｏｄｄ書き込みデータ
がデータ入出力パッド１３に入力される。
【０１５４】時刻ｔ３１に外部クロックＣＬＫが立ち上
がると、図１０に示された入力制御回路１８３は、デー
タ入出力パッド１３からＥｖｅｎデータＤａｔａ＿Ｅ１
を取り込み、Ｒｉｓｅ書き込みデータＷｒｉｔｅ＿Ｒと
してトライステートバッファ１８４に出力する。続い
て、時刻ｔ３２に外部クロックＣＬＫが立ち下がると、
入力制御回路１８３は、ＯｄｄデータＤａｔａ＿Ｏ１を
データ入出力パッド１３から取り込み、Ｆａｌｌ書き込
みデータＷｒｉｔｅ＿Ｆとしてトライステートバッファ
１８５に出力する。トライステートバッファ１８４は、
ＥｖｅｎデータＤａｔａ＿Ｅ１を受け取り、トライステ
ートバッファ１８５は、ＯｄｄデータＤａｔａ＿Ｏ１を
受け取る。
【０１５５】その後、図１２に示されているように、制
御回路１４は、時刻ｔ３３において、制御信号Ｗｒｉｔ
ｅ１をＬｏｗ電圧からＨｉｇｈ電圧に引き上げる。制御
信号Ｗｒｉｔｅ１が立ち上がると、トライステートバッ
ファ１８４は、ＥｖｅｎデータＤａｔａ＿Ｅ１をＲｉｓ
ｅデータバスＢＵＳ＿Ｒに出力する。同様に、トライス
テートバッファ１８５は、ＯｄｄデータＤａｔａ＿Ｏ１
をＦａｌｌデータバスＢＵＳ＿Ｆに出力する。
【０１５６】セレクタ回路１２１は、ＥｖｅｎデータＤ
ａｔａ＿Ｅ１とＯｄｄデータＤａｔａ＿Ｏ１とを受け取
る。このとき、図９に示されたセレクタ１２８は、”
０”に設定された開始最下位アドレス信号Ｙ０に応答し
て、ＲｉｓｅデータバスＢＵＳ＿Ｒから受け取ったＥｖ
ｅｎデータＤａｔａ＿Ｅ１をトライステートバッファ１
２９に出力する。更に、セレクタ１２８は、Ｆａｌｌデ
ータバスＢＵＳ＿Ｆから受け取ったＯｄｄデータＤａｔ
ａ＿Ｏ１をトライステートバッファ１３０に出力する。
【０１５７】続いて、図１２に示されているように、制
御回路１４は、時刻ｔ3４において、制御信号Ｗｒｉｔ
ｅ３をＬｏｗ電圧からＨｉｇｈ電圧に引き上げる。制御
信号Ｗｒｉｔｅ３が立ち上がると、トライステートバッ
ファ１２９は、ＥｖｅｎデータＤａｔａ＿Ｅ１を第１Ｅ
ｖｅｎデータバスＢＵＳ＿Ｅに出力する。同様に、制御
信号Ｗｒｉｔｅ３が立ち上がると、トライステートバッ
ファ１３０は、ＯｄｄデータＤａｔａ＿Ｏ１を第１Ｏｄ
ｄデータバスＢＵＳ＿Ｏに出力する。
【０１５８】更に続いて、制御回路１４は、時刻ｔ3５
において、制御信号Ｗｒｉｔｅ４をＬｏｗ電圧からＨｉ
ｇｈ電圧に引き上げる。制御信号Ｗｒｉｔｅ４が立ち上
がると、メインアンプ４−１は、バンク＃１−Ｅに、Ｅ
ｖｅｎデータＤａｔａ＿Ｅ１を書き込む。同様に、制御
信号Ｗｒｉｔｅ４が立ち上がると、メインアンプ５−１
は、バンク＃１−Ｏに、ＯｄｄデータＤａｔａ＿Ｏ１を
書き込む。
【０１５９】次の書き込み命令が連続している場合、Ｅ
ｖｅｎデータＤａｔａ＿Ｅ１及びＯｄｄデータＤａｔａ
＿Ｏ１に引き続いて入力されるＥｖｅｎデータＤａｔａ
＿Ｅ２、Ｅ３、及びＯｄｄデータＤａｔａ＿Ｏ２、Ｏ３
も同様にして、バンク＃２−Ｅ、バンク＃３−Ｅ、バン
ク＃２−Ｏ、及びバンク＃３−Ｏに書き込まれる。
【０１６０】実施の第２形態では、実施の第１形態と同
様にバンク３とＩ／Ｏ回路１２４とを接続する経路にセ
レクタ回路１２１が設けられ、第１Ｅｖｅｎデータバス
ＢＵＳ＿Ｅ、第１ＯｄｄデータバスＢＵＳ＿Ｏ、Ｒｉｓ
ｅデータバスＢＵＳ＿Ｒ、及びＦａｌｌデータバスＢＵ
Ｓ＿Ｆの長さが短縮化されている。バンク＃１〜＃４と
Ｉ／Ｏ回路１２４との間でデータを伝送するバスとし
て、長いバスは使用されない。これにより、内部におけ
るデータの伝送速度が速いメモリが実現されている。
【０１６１】また、実施の第２形態では、実施の第１形
態と同様にメインアンプ４、メインアンプ５、セレクタ
回路１２１、Ｉ／Ｏ回路１２４の動作タイミングが制御
回路１４により制御され、データの伝送タイミングの適
正化が図られている。
【０１６２】このとき、実施の第２形態では、実施の第
１形態よりも読み出し動作に関与するバッファの段数が
削減されている。即ち、実施の第１形態では、図５に示
されているように、セレクタ５１の出力にバッファ５２
とバッファ５３とが接続されている。これは、既述のよ
うに、セレクタ５１を構成するトランスファゲート６０
〜６３により、セレクタ５１が出力する信号に、電圧降
下が発生するためである。
【０１６３】しかし、実施の第２形態では、セレクタ１
２５、１２８で発生する電圧降下を補償する役割を、ト
ライステートバッファ１２６、及びトライステートバッ
ファ１２７が果たしている。即ち、トライステートバッ
ファ１２６、及びトライステートバッファ１２７は、実
施の第１形態におけるトライステートバッファ２３及び
トライステートバッファ２４、並びにバッファ５２及び
バッファ５３との両方の役割を果たし、これにより、読
み出し動作に関与するバッファの段数が削減されてい
る。この点で、実施の第２形態は、実施の第１形態より
好ましい。
【０１６４】
【発明の効果】本発明により、メモリセルと入出力パッ
ドとの間でデータを伝送する際に発生する遅延時間を小
さくすることができる半導体メモリが提供される。
【０１６５】また、本発明により、メモリセルと入出力
パッドとの間でのデータの伝送の遅延時間がより小さ
く、且つ、データの伝送に関与するバッファの数が、よ
り少ない半導体メモリが提供される。
【図面の簡単な説明】
【図１】図１は、本発明による半導体メモリの実施の第
１形態を示す。
【図２】図２は、Ｉ／Ｏ回路９の動作と、ＣＡＳレーテ
ンシ−及び読み出し開始アドレスとの関係を示す。
【図３】図３は、ラッチ１６〜１９の構成を示す。
【図４】図４は、双方向バッファ回路７の構成を示す。
【図５】図５は、Ｉ／Ｏ回路９の構成を示す。
【図６】図６は、実施の第１形態の半導体メモリの読み
出し動作を示す。
【図７】図７は、実施の第１形態の半導体メモリの書き
込み動作を示す。
【図８】図８は、本発明による半導体メモリの実施の第
２形態を示す。
【図９】図９は、セレクタ回路１２１の構成を示す。
【図１０】図１０は、Ｉ／Ｏ回路１２４の構成を示す。
【図１１】図１１は、実施の第２形態の半導体メモリの
読み出し動作を示す。
【図１２】図１２は、実施の第２形態の半導体メモリの
書き込み動作を示す。
【図１３】図１３は、従来の半導体メモリを示す。
【符号の説明】
＃１〜＃４：バンク ＃１−Ｅ〜＃４−Ｅ：バンク ＃１−Ｏ〜＃４−Ｏ：バンク ＢＵＳ＿Ｅ：第１Ｅｖｅｎデータバス ＢＵＳ＿Ｅ’：第２Ｅｖｅｎデータバス ＢＵＳ＿Ｏ：第１Ｏｄｄデータバス ＢＵＳ＿Ｏ’：第２Ｏｄｄデータバス ＢＵＳ＿Ｒ：Ｒｉｓｅデータバス ＢＵＳ＿Ｆ：Ｆａｌｌデータバス ４−１〜４−４：メインアンプ ５−１〜５−４：メインアンプ ７：双方向バッファ回路 ９：Ｉ／Ｏ回路 １１：双方向バッファ回路 １３：データ入出力パッド １４：制御回路 １５：データ出力動作指示回路 １６〜１９：ラッチ １２１：セレクタ回路 １２４：Ｉ／Ｏ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大石 貫時 東京都中央区八重洲二丁目２−１ エルピ ーダ・メモリ株式会社内 Ｆターム(参考） 5M024 AA42 BB03 BB04 BB17 BB33 BB34 DD19 DD32 DD39 DD45 DD59 DD82 JJ03 JJ32 LL01 LL19 PP01 PP02 PP03 PP07

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 偶数アドレスにより活性化されるＥｖｅ
    ｎ領域と、奇数アドレスにより活性化されるＯｄｄ領域
    とを有するメモリにおいて、 前記Ｅｖｅｎ領域のＥｖｅｎ読み出しデータを伝送する
    第１Ｅｖｅｎデータバスと、 第２Ｅｖｅｎデータバスと、 前記Ｅｖｅｎ読み出しデータをバッファリングし、前記
    第２Ｅｖｅｎデータバスに出力する第１バッファと、 前記Ｏｄｄ領域のＯｄｄ読み出しデータを伝送する第１
    Ｏｄｄデータバスと、 第２Ｏｄｄデータバスと、 前記Ｏｄｄ読み出しデータをバッファリングし、前記第
    ２Ｏｄｄデータバスに出力する第２バッファと、 前記第２Ｅｖｅｎデータバスから前記Ｅｖｅｎ読み出し
    データを受け取り、前記第２Ｏｄｄバスから前記Ｏｄｄ
    読み出しデータを受け取って、前記Ｅｖｅｎ読み出しデ
    ータと前記Ｏｄｄ読み出しデータとのうちの一方を、出
    力用クロックの立ち上がりエッジをトリガとして出力
    し、他方を前記出力用クロックの立ち下がりエッジをト
    リガとして出力するＩ／Ｏ回路とを備えている半導体メ
    モリ。
  2. 【請求項２】 請求項１において、 更に、基準クロックが入力される制御回路を備え、 前記制御回路は、前記基準クロックに基づいて、前記出
    力用クロックと、制御信号とを生成し、 前記第１バッファは、前記制御信号が指示するタイミン
    グで、前記Ｅｖｅｎ読み出しデータを前記第２Ｅｖｅｎ
    データバスに出力する半導体メモリ。
  3. 【請求項３】 請求項１において、 更に、基準クロックが入力される制御回路を備え、 前記制御回路は、前記基準クロックに基づいて、前記出
    力用クロックと制御信号とを生成し、 前記第２バッファは、前記制御信号が指示するタイミン
    グで、前記Ｏｄｄ読み出しデータを前記第２Ｏｄｄデー
    タバスに出力する半導体メモリ。
  4. 【請求項４】 請求項１に記載の半導体メモリにおい
    て、 前記Ｉ／Ｏ回路には、外部クロックが入力され、 前記Ｉ／Ｏ回路は、前記外部クロックの立ち上がりエッ
    ジをトリガとして、外部からＲｉｓｅ書き込みデータを
    取り込み、前記外部クロックの立ち下がりエッジをトリ
    ガとして、外部からＦａｌｌ書き込みデータを取り込
    み、且つ、前記Ｒｉｓｅ書き込みデータと前記Ｆａｌｌ
    書き込みデータとの一方をＥｖｅｎ書き込みデータとし
    て前記第２Ｅｖｅｎデータバスに出力し、他方をＯｄｄ
    書き込みデータとして前記第２Ｏｄｄデータバスに出力
    し、 前記第１バッファは、前記Ｅｖｅｎ書き込みデータを前
    記第１Ｅｖｅｎデータバスに出力し、 前記第２バッファは、前記Ｏｄｄ書き込みデータを前記
    第１Ｏｄｄデータバスに出力し、 前記Ｅｖｅｎ領域は、前記第１Ｅｖｅｎデータバスから
    前記Ｅｖｅｎ書き込みデータを受け取って記憶し、 前記Ｏｄｄ領域は、前記第１Ｏｄｄデータバスから前記
    Ｏｄｄ書き込みデータを受け取って記憶する半導体メモ
    リ。
  5. 【請求項５】 偶数アドレスにより活性化されるＥｖｅ
    ｎ領域と、奇数アドレスにより活性化されるＯｄｄ領域
    とを有するメモリにおいて、 前記Ｅｖｅｎ領域のＥｖｅｎ読み出しデータを伝送する
    Ｅｖｅｎデータバスと、 前記Ｏｄｄ領域のＯｄｄ読み出しデータを伝送するＯｄ
    ｄデータバスと、 Ｒｉｓｅデータバスと、 Ｆａｌｌデータバスと、 前記Ｅｖｅｎ読み出しデータと前記Ｏｄｄ読み出しデー
    タとのうちの一方を、Ｒｉｓｅ読み出しデータとして出
    力し、他方をＦａｌｌ読み出しデータとして出力する読
    み出し用セレクタと、 前記Ｒｉｓｅ読み出しデータをバッファリングし、前記
    Ｒｉｓｅデータバスに出力する第１読み出し用バッファ
    と、 前記Ｆａｌｌ読み出しデータをバッファリングし、前記
    Ｆａｌｌデータバスに出力する第２読み出し用バッファ
    と、 前記Ｒｉｓｅデータバスから前記Ｒｉｓｅ読み出しデー
    タを受け取り、前記Ｆａｌｌデータバスから前記Ｆａｌ
    ｌ読み出しデータを受け取るＩ／Ｏ回路とを備え、 前記Ｉ／Ｏ回路は、出力用クロックの立ち上がりエッジ
    をトリガとして、前記Ｒｉｓｅ読み出しデータを外部に
    出力し、前記出力用クロックの立ち下がりエッジをトリ
    ガとして、前記Ｆａｌｌ読み出しデータを外部に出力す
    る半導体メモリ。
  6. 【請求項６】 請求項５に記載の半導体メモリにおい
    て、 前記読み出し用セレクタは、ＣＡＳレーテンシーに基づ
    いて、前記Ｅｖｅｎ読み出しデータと前記Ｏｄｄ読み出
    しデータとのうちの一方を、前記Ｒｉｓｅ読み出しデー
    タとして定め、他方をＦａｌｌ読み出しデータとして定
    める半導体メモリ。
  7. 【請求項７】 請求項５に記載の半導体メモリにおい
    て、 前記読み出し用セレクタは、前記データの読み出しの開
    始アドレスに基づいて、前記Ｅｖｅｎ読み出しデータと
    前記Ｏｄｄ読み出しデータとのうちの一方を、Ｒｉｓｅ
    読み出しデータとして定め、他方をＦａｌｌ読み出しデ
    ータとして定める半導体メモリ。
  8. 【請求項８】 請求項５に記載の半導体メモリにおい
    て、 更に、基準クロックが入力される制御回路を備え、 前記制御回路は、前記基準クロックに基づいて、前記出
    力用クロックと、制御信号とを生成し、 前記第１読み出し用バッファは、前記制御信号が指示す
    るタイミングで、前記Ｒｉｓｅ読み出しデータを出力す
    る半導体メモリ。
  9. 【請求項９】 請求項５に記載の半導体メモリにおい
    て、 更に、基準クロックが入力される制御回路を備え、 前記制御回路は、前記基準クロックを基にして、前記出
    力用クロックと制御信号とを生成し、 前記第２読み出し用バッファは、前記制御信号が指示す
    るタイミングで、前記Ｆａｌｌ読み出しデータを出力す
    る半導体メモリ。
  10. 【請求項１０】 請求項５に記載の半導体メモリにおい
    て、 更に、 書き込み用セレクタと、 第１書き込み用バッファと第２書き込み用バッファとを
    備え、 前記Ｉ／Ｏ回路には、外部クロックが入力され、 前記Ｉ／Ｏ回路は、前記外部クロックの立ち上がりエッ
    ジをトリガとして、外部からＲｉｓｅ書き込みデータを
    取り込み、前記Ｒｉｓｅ書き込みデータを前記Ｒｉｓｅ
    データバスに出力し、前記外部クロックの立ち下がりエ
    ッジをトリガとして、外部からＦａｌｌ書き込みデータ
    を取り込み、前記Ｆａｌｌ書き込みデータを前記Ｆａｌ
    ｌデータバスに出力し、 前記書き込み用セレクタは、前記Ｒｉｓｅ書き込みデー
    タと前記Ｆａｌｌ書き込みデータとのうちの一方を、Ｅ
    ｖｅｎ書き込みデータとして出力し、他方をＯｄｄ書き
    込みデータとして出力し、 前記第１書き込み用バッファは、前記Ｅｖｅｎ書き込み
    データをバッファリングして前記Ｅｖｅｎデータバスに
    出力し、 前記第２書き込み用バッファは、前記Ｏｄｄ書き込みデ
    ータをバッファリングして前記Ｏｄｄデータバスに出力
    し、 前記Ｅｖｅｎ領域は、前記Ｅｖｅｎデータバスから前記
    Ｅｖｅｎ書き込みデータを受け取って記憶し、 前記Ｏｄｄ領域は、前記Ｏｄｄデータバスから前記Ｏｄ
    ｄ書き込みデータを受け取って記憶する半導体メモリ。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007305284A (ja) * 2006-05-12 2007-11-22 Hynix Semiconductor Inc データ入出力速度を増加させる構造を有するフラッシュメモリ装置及びそのデータ入出力方法
JP2009110570A (ja) * 2007-10-26 2009-05-21 Elpida Memory Inc 半導体記憶装置
JP2009545838A (ja) * 2006-07-31 2009-12-24 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー メモリアレイブロック選択のための２本のデータバスを組込んだメモリアレイのための方法および装置
JP2009301586A (ja) * 2005-09-30 2009-12-24 Mosaid Technologies Inc デイジーチェーンカスケードデバイス
JP2014013642A (ja) * 2008-01-22 2014-01-23 Mosaid Technologies Inc タイミング制約が緩和されるｎａｎｄフラッシュメモリアクセス
US8654601B2 (en) 2005-09-30 2014-02-18 Mosaid Technologies Incorporated Memory with output control
US8743610B2 (en) 2005-09-30 2014-06-03 Conversant Intellectual Property Management Inc. Method and system for accessing a flash memory device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7146454B1 (en) * 2002-04-16 2006-12-05 Cypress Semiconductor Corporation Hiding refresh in 1T-SRAM architecture
JP4050548B2 (ja) * 2002-04-18 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
KR100562335B1 (ko) * 2003-04-30 2006-03-17 주식회사 하이닉스반도체 동작시 노이즈를 줄일 수 있는 반도체 메모리 장치
KR100532433B1 (ko) * 2003-05-07 2005-11-30 삼성전자주식회사 하나의 패드를 통하여 데이터를 동시에 입출력하기 위한장치 및 방법
US7016235B2 (en) * 2004-03-03 2006-03-21 Promos Technologies Pte. Ltd. Data sorting in memories
KR100562661B1 (ko) * 2004-10-29 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 소세브신호 발생회로 및 방법
KR100694968B1 (ko) * 2005-06-30 2007-03-14 주식회사 하이닉스반도체 비휘발성 메모리 장치와 그것의 멀티-페이지 프로그램,독출 및 카피백 프로그램 방법
US7349289B2 (en) * 2005-07-08 2008-03-25 Promos Technologies Inc. Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
KR100668755B1 (ko) * 2005-10-12 2007-01-29 주식회사 하이닉스반도체 반도체 장치
KR100766375B1 (ko) * 2006-06-08 2007-10-11 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 데이터 입력 방법
JP5314612B2 (ja) * 2010-02-04 2013-10-16 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN102541775A (zh) * 2012-01-12 2012-07-04 航天科工深圳（集团）有限公司 双口ram替代系统及采用该系统实现数据传输的方法
KR101995950B1 (ko) * 2012-05-03 2019-07-03 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
US9940982B2 (en) * 2015-06-09 2018-04-10 SK Hynix Inc. Memory device having bank interleaving access
KR20160144698A (ko) * 2015-06-09 2016-12-19 에스케이하이닉스 주식회사 메모리 장치
KR102407184B1 (ko) * 2017-10-31 2022-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 시스템

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1186541A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
KR100304963B1 (ko) * 1998-12-29 2001-09-24 김영환 반도체메모리
JP3289701B2 (ja) 1999-04-12 2002-06-10 日本電気株式会社 半導体記憶装置
EP1122737A1 (en) * 2000-01-31 2001-08-08 STMicroelectronics S.r.l. Circuit for managing the transfer of data streams from a plurality of sources within a system

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009301586A (ja) * 2005-09-30 2009-12-24 Mosaid Technologies Inc デイジーチェーンカスケードデバイス
US8654601B2 (en) 2005-09-30 2014-02-18 Mosaid Technologies Incorporated Memory with output control
US8743610B2 (en) 2005-09-30 2014-06-03 Conversant Intellectual Property Management Inc. Method and system for accessing a flash memory device
US9230654B2 (en) 2005-09-30 2016-01-05 Conversant Intellectual Property Management Inc. Method and system for accessing a flash memory device
US9240227B2 (en) 2005-09-30 2016-01-19 Conversant Intellectual Property Management Inc. Daisy chain cascading devices
JP2007305284A (ja) * 2006-05-12 2007-11-22 Hynix Semiconductor Inc データ入出力速度を増加させる構造を有するフラッシュメモリ装置及びそのデータ入出力方法
JP2009545838A (ja) * 2006-07-31 2009-12-24 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー メモリアレイブロック選択のための２本のデータバスを組込んだメモリアレイのための方法および装置
JP2009110570A (ja) * 2007-10-26 2009-05-21 Elpida Memory Inc 半導体記憶装置
US8054699B2 (en) 2007-10-26 2011-11-08 Elpida Memory, Inc. Semiconductor memory device having a double branching bidirectional buffer
JP2014013642A (ja) * 2008-01-22 2014-01-23 Mosaid Technologies Inc タイミング制約が緩和されるｎａｎｄフラッシュメモリアクセス

Also Published As

Publication number Publication date
KR100439272B1 (ko) 2004-07-07
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