KR100562335B1 - 동작시 노이즈를 줄일 수 있는 반도체 메모리 장치 - Google Patents

동작시 노이즈를 줄일 수 있는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 메모리 장치의 각 뱅크별로 클램핑전압을 공급하여 동작시 노이즈를 감소시킬 수 있는 메모리 장치를 제공하기 위한 것으로, 이를 위해 다수의 뱅크; 상기 다수의 뱅크에 각각 대응되며, 외부에서 입력되는 전원전압을 일정한 레벨로 클램핑한 클램핑 전압을 대응되는 뱅크에 각각 공급하기 위한 다수의 클램핑전압 공급수단; 및 상기 다수의 뱅크중 선택된 뱅크가 액티브되는 동안에 상기 선택된 뱅크에 대응되는 클램핑 전압 공급수단에서 상기 선택된 뱅크로 상기 클램핑 전압이 공급될 수 있도록 상기 다수의 클램핑전압 공급수단을 제어하기 위한 클램핑전압 제어수단을 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 뱅크, 비트라인, 클램핑 전압.

Description

동작시 노이즈를 줄일 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING NOISE OF OPERATION}
도1은 종래기술에 의한 메모리 장치의 블럭구성도.
도2는 도1에 도시된 뱅크의 내부를 나타내는 회로도.
도3은 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도.
도4는 도3에 도시된 클램핑전압 제어부를 나타내는 블럭구성도.
도5는 도4에 도시된 스큐딜레이를 나타내는 회로도.
도6은 도4에 도시된 레벨시프터를 나타내는 회로도.
도7은 도3에 도시된 클램핑전압 공급부의 다른 실시예를 나타내는 회로도.
도8은 도4에 도시된 메모리 장치의 동작을 나타내는 파형도.
도9는 본 발명의 제2 실시예에 따른 메모리 장치를 나타내는 블럭구성도.
도10은 도9에 도시된 메모리 장치의 동작을 나타내는 파형도.
* 도면의 주요부분에 대한 설명
MN1 ~ MN15 : 앤모스트랜지스터
MP1 ~ MP5 : 피모스트랜지스터
I1 ~ I2 : 인버터
ND1 : 낸드게이트
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 동작시에 노이즈를 줄일 수 있는 메모리 장치에 관한 것이다.
메모리 장치가 점점 더 고집적화 되고, 저 전력화 되면서 낮은 구동전압을 사용하게 되면서, 메모리 장치의 동작을 돕기위한 여러가지 기술적 보완들이 있는데, 그중 하나가 센스 앰프의 오버 드라이빙이다.
센스앰프가 데이터를 감지하고 증폭하여 데이터를 처리하는데 있어서, 동작전압이 낮아짐에 따라 비트라인이 프리차지전압레벨에서 인에이블상태가 되어 비트라인 구동전압레벨까지 풀업(Pull-up) 하는데 시간이 더 걸리는 문제점이 있었다.
이를 해결하기 위하여 제안된 것이 오버드라이빙(overdriving) 방법인데,오버드라이빙이란 센스앰프가 활성화 될때, 센스앰프의 데이터 센싱속도를 높이기 위해 센스앰프에 먼저 높은 레벨의 외부전압(VDD)을 공급하고, 일정한 시간이후에 전원전압(VDD)보다 낮은 코어전압(Vcore)을 공급하는 방법을 말한다.
도1은 종래기술에 의한 메모리 장치의 블럭구성도이다.
도1을 참조하여 살펴보면, 메모리 장치는 4개의 뱅크(10 ~ 13)를 구비하고 있고, 전원전압(VDD)을 입력받아 일정레벨을 클램핑(clamping)시킨 클램핑 전압(VDD_CLP)을 각 뱅크(10 ~ 13)로 공급하는 클램핑전압 공급부(20)를 구비하고 있다.
클램핑전압 공급부(20)은 게이트로 클램핑 제어신호(VPP)을 입력받아서, 전원전압(VDD)을 일측으로 입력받아서 클램핑 제어신호(VPP)에서 문턱전압(Vt)을 뺀 클램핑전압(VDD_CLP=VPP-Vt)을 타측을 통해 각각의 뱅크(10 ~ 13)로 공급하기 위해, 각 뱅크에 대응되는 모스트랜지스터(MN0)를 구비한다.
도2는 도1에 도시된 뱅크의 내부중 클램핑전압(VDD_CLP)을 사용하는 비트라인 센스앰프를 나타내는 회로도이다.
도2에는 비트라인(BL,/BL)에 인가되는 전압레벨의 차이를 감지하고, 증폭하기 위한 비트라인 센스앰프(10b)와, 비트라인 센스앰프(10b)에 구동전압(VDD_CLP 또는 Vcore)을 제공하는 비트라인 구동전압 공급부(10a_1)와, 비트라인 센스앰프(10b)에 접지전압을 제공하는 비트라인 접지전압 공급부(10a_2)가 도시되어 있다.
이하에서는 도1 및 도2를 참조하여 종래기술에 의한 메모리 장치의 동작을 살펴본다.
통상적인 메모리 장치는 다수의 뱅크를 구비하고 있는데, 각각의 뱅크는 각각 독립적으로 데이터를 억세스를 할 수 있도록 되어 있다. 하나의 뱅크내에서 데이터를 리드하는 과정은 먼저 리드명령어에 대응하는 어드레스가 입력되고, 입력된 어드레스에 대응하는 하나의 단위셀이 선택된다. 선택된 단위셀에 저장된 데이터는 먼저 비트라인(BL,/BL)에 인가된다. 이어서 비트라인에 인가된 데이터는 비트라인 센스앰프(10b)에 의해 감지 증폭되어 I/O 데이터라인에 인가되고, I/O 데이터라인에 인가된 데이터는 I/O 센스앰프에 의해 한번 더 증폭된 후에 외부로 출력된다.
통상적으로 하나의 단위셀에 저장된 데이터의 신호크기는 매우 작아서 비트라인을 충분히 풀업 또는 풀다운 시킬 수 없기 때문에 비트라인 센스앰프(10b)에 의해 단위셀에 저장된 데이터를 증폭하는 것이다.
비트라인 센스앰프(10b)은 도2에 도시된 바와 같이 비트라인(BL,/BL)에 인가된 전압을 감지하고 증폭하기 위해 각각 2개의 피모스트랜지스터(MP2,MP3)와 앤모스트랜지스터(MN7,MN8)로 되어 있고, 비트라인 센스앰프(10b)가 동작하기 위한 전압(VDD_CLP,Vcore)을 비트라인 센스앰프(10b)로 공급하는 피모스트랜지스터(MP1)와 앤모트랜지스터(MN9)를 구비하고 있다.
비트라인 센스앰프(10b)가 비트라인(BL,/BL)에 인가된 데이터를 증폭하기 위해서 먼저 제1 센스앰프 인에이블 신호(SAn)가 입력되어 접지전압 공급부(10a_2)의 앤모스트랜지스터(MN6)가 턴온되어 접지전압이 비트라인 센스앰프(10b)로 공급된다.
이어서 일정시간 제2 센스앰프 인에이블 신호(SAp1)가 입력되어 구동전압 공급부(10a_1)의 앤모스트랜지스터(MN4)가 턴온되어 클램핑 전압(VDD_CLP)이 비트라인 센스앰프(10b)에 공급되고, 이어서 제3 센스앰프 인에이블 신호(SAp2)가 입력되어 구동전압 공급부(10a_1)의 앤모스트랜지스터(MN5)가 턴온되어 코어전압(Vcore) 이 비트라인 센스앰프(10b)에 공급된다.
여기서 코어전압(Vcore)은 반도체 메모리 장치의 내부회로를 구동시키기 위한 전압이고, 클램핑전압(VDD_CLP)은 코어전압(Vcore)보다는 높은 레벨을 가지는 전압으로서 비트라인 센스앰프(10b)의 구동속도를 높이기 위하여 비트라인 센스앰프(10b)가 인에이블되는 시간에 일시적으로 공급되는 전압이다.
여기서 클램핑전압(VDD_CLP)를 사용하는 이유는 외부에서 공급되는 전원전압(VDD)의 전압레벨이 높아지더라도 일정한 레벨(VPP-Vt)을 유지하는 클램핑전압을 비트라인 센스앰프(10b)에 공급하기 위함이다.
그러나 전술한 방법처럼 모든 뱅크에 클램핑 전압(VDD_CLP)을 동시에 공급되는 구조에서는 클램핑 전압(VDD_CLP)이 구동되지도 않는 뱅크에 입력되어 노이즈를 유발시키는 문제점이 생긴다.
더구나 클램핑 전압 공급부(20)에 구비되는 모스트랜지스터(MN0)는 4개의 뱅크를 모두 로딩할 수 있도록 크게 설계되기 때문에, 구동되지도 않는 뱅크에 입력되어 발생되는 노이즈는 매우 크게 되고, 또한 구동되는 뱅크라 할 지라도 센스앰프 구동전압 공급부(10a_1)로 공급되는 클램핑전압(VD_CLP)이 코어전압(Vcore)을 제공하는 공급단으로 유입되어 새로운 노이즈를 유발할 수도 있다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로 메모리 장치의 각 뱅크별로 클램핑전압을 공급하여 동작시 노이즈를 감소시킬 수 있는 메모리 장치를 제공함을 목적으로 한다.
본 발명은 상기의 과제를 달성하기 위해 다수의 뱅크; 상기 다수의 뱅크에 각각 대응되며, 외부에서 입력되는 전원전압을 일정한 레벨로 클램핑한 클램핑 전압을 대응되는 뱅크에 각각 공급하기 위한 다수의 클램핑전압 공급수단; 및 상기 다수의 뱅크중 선택된 뱅크가 액티브되는 동안에 상기 선택된 뱅크에 대응되는 클램핑 전압 공급수단에서 상기 선택된 뱅크로 상기 클램핑 전압이 공급될 수 있도록 상기 다수의 클램핑전압 공급수단을 제어하기 위한 클램핑전압 제어수단을 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도이다.
도3을 참조하여 설명하면, 본 실시예에 따른 메모리 장치는 다수의 뱅크(110 ~ 140)과, 다수의 뱅크(110 ~ 140)에 각각 대응되며, 외부에서 입력되는 전원전압(VDD)을 일정한 레벨로 클램핑한 클램핑 전압(VDD_CLP0 ~ VDD_CLP3)을 대응되는 뱅크에 각각 공급하기 위한 다수의 클램핑전압 공급부(150 ~ 180)와, 다수 의 뱅크(110 ~ 140)중 선택된 뱅크(예를 들어 110)가 액티브되는 동안에 선택된 뱅크(110)에 대응되는 클램핑 전압 공급부(150)에서 선택된 뱅크(110)로 클램핑 전압(VDD_CLP0)이 공급될 수 있도록 다수의 클램핑전압 공급부(150~180)를 제어하기 위한 클램핑전압 제어부(200)를 구비한다.
또한 하나의 클램핑전압 공급부(150)는 일측으로 전원전압(VDD)을 입력받고, 클램핑전압 제어부(200)에서 출력되는 클램핑제어 신호(CLPEN0)를 게이트로 입력받아 클램핑 제어신호(CLPEN0)에서 문턱전압(Vt)을 뺀 클램핑전압(VDD_CLP0)으로 전원전압(VDD)을 감압시켜 대응되는 뱅크(110)로 공급하는 모스트랜지스터(MN10)를 구비한다. 다른 클램핑전압 공급부(160~180)도 클램핑전압 공급부(150)와 같은 구성을 가지며 각각 대응되는 뱅크로 클램핑전압(VDD_CLP)을 공급하는 모스트랜지스터(MN11,MN12,MN13)를 구비한다.
도4는 도3에 도시된 클램핑전압 제어부를 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 클램핑전압 제어부(200)는 다수의 뱅크(110 ~ 140)가 액티브되는 구간동안에 각각 인에이블되는 다수의 뱅크인에이블 신호(RAS0 ~ RAS3)를 각각 입력받아 소정시간 지연시켜 출력하는 다수의 스큐딜레이(210 ~ 240)와, 다수의 스큐딜레이(210 ~ 240)에 각각 대응하며, 전원전압(VDD)의 레벨을 클램핑 제어신호(CLPEN0~CLPEN3)로 레벨시프팅(VPP레벨)하여 다수의 클램핑전압 공급부(150 ~ 180)로 공급하고, 다수의 스큐딜레이(210 ~ 240)의 출력을 입력받아 클램핑 제어신호(CLPEN0~CLPEN3)의 출력을 중단하는 다수의 레벨 시프터(250 ~ 280)를 구비한다.
도5는 도4에 도시된 제1 스큐딜레이를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 제1 스큐딜레이(210~240)는 제1 뱅크인에이블 신호(RAS0)를 입력받아 반전하여 출력하는 제1 인버터(I1)와, 제1 인버터(I1)의 출력을 소정시간 지연시켜 출력하는 지연소자(111)와, 제1 뱅크인에이블 신호(RAS0)와 지연소자(111)의 출력을 입력받는 낸드게이트(ND1)와, 낸드게이트의 출력을 반전하여 대응되는 레벨시프트(250)으로 출력하는 제2 인버터(I2)를 구비한다.
도6은 도4에 도시된 레벨시프터를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 제1 레벨시프터(150)는 클램핑 제어신호(CLPEN0)의 레벨을 가지는 전압 공급단(VPP)에 일측이 연결되고 타측으로는 제1 노드(X)에 연결되며, 게이트단은 제2 노드(Y)에 연결되는 제1 모스트랜지스터(MP5)와, 상기 클램핑 제어신호(CLPEN0)의 레벨을 가지는 전압 공급단(VPP)에 일측이 연결되고 타측은 제2 노드(Y)에 연결되며, 게이트단으로 제1 노드(X)에 연결되는 제2 모스트랜지스터(MP4)와, 전원전압(VDD)을 게이트로 인가받고, 일측이 제1 노드(X)에 연결되며, 타측으로는 다수의 스큐딜레이(210 ~ 240)중에서 대응되는 제1 스큐딜레이(210)의 출력단에 연결되는 제3 모스트랜지스터(MN14)와, 게이트로 제1 스큐딜레이(210)의 출력단이 연결되고, 일측은 제2 노드(Y)에 연결되며, 타측은 접지전압(VSS)에 연결된 제4 모스트랜지스터(MN15)를 구비하여 제2 노드(Y)로 상기 클램핑 제어신호(CLPEN0)을 출력한다.
도7은 도3에 도시된 클램핑전압 공급부(150~ 180)의 다른 실시예를 나타내는 회로도이다.
도7에 도시된 바와 같이 클램핑전압 공급부(150)에는 클램핑 제어신호(CLPEN0)에 응답하여 클램핑전압(VDD_CLP0)을 공급하기 위한 모스트랜지스터(MN10)와, 모스트랜지스터(MN10) 보다는 드라이빙 능력이 작으면서도 클램핑 제어신호(CLPEN0)와 같은 레벨(VPP)의 전압을 게이트로 인가받아서 항상 클램핑전압(VDD_CLP0)을 제1 뱅크(110)로 출력하는 모스트랜지스터(MN17)를 더 구비할 수도 있다. 모스트랜지스터(MN17)를 구비하는 이유는 각 뱅크로 보다 빠르게 클램핑전압(VDD_CLP0)을 공급하기 위한 것으로, 그 사이즈는 클램핑전압(VDD_CLP0)가 공급되는 뱅크의 회로부분에 노이즈가 생기지 않을 정도로 작게 한다.
도8은 도4에 도시된 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도3 내지 도8을 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다.
본 실시예에 따른 메모리 장치에서는 각 뱅크에 사용되는 클램핑전압(VDD_CLP0)은 하나의 클램핑전압 공급부에서 공급되는 것이 아니고, 각 뱅크에 대응되는 클램핑전압 공급부(150~180)에서 각각의 뱅크에 클램핑 전압(VDD_CLP0~3)을 공급하게 된다. 각 뱅크에 대응되는 클램핑전압 공급부(110~180)는 클램핑전압제어부(200)에서 출력되는 클램핑제어신호(CLPEN0~3)에 의해 제어된다.
클램핑전압제어부(200)은 로우어드레스 신호가 입력되는 구간동안 동작하는 동안 뱅크를 인에이블 상태로 유지하기 위한 뱅크별 인에이블신호인 라스신호(RAS0 ~ RAS3)를 입력받고, 입력되는 뱅크의 라스신호에 대응하여 클램핑 제어신호(CLPEN0~CLPEN3)를 해당되는 클램핑전압 공급부(150~180)로 출력한다. 여 기서 라스신호(RAS0 ~ RAS3)은 각 뱅크(110 ~ 180)에서 클램핑 전압(VDD_CLP0 ~ 3)이 사용되는 구간동안 클램핑전압 공급부(150 ~ 180)가 클램핑전압(VDD_CLP0 ~ 3)을 각 뱅크로 전달하기 위해 사용하는 제어신호이다.
클램핑 전압제어부(200)의 각 스큐딜레이(210 ~ 240)에서는 입력되는 라스신호(RAS0 ~ 3)를 구비된 지연소자(111)에 의해 지연시켜 대응되는 레벨시프터(250 ~ 280)로 출력한다.
레벨시프터(250 ~ 280)에서는 대응되는 스큐딜레이(210 ~ 240)에서 출력되는 신호를 각 뱅크(110 ~ 140)로 출력되며 클램핑되는데 기준으로 사용되는 전압의 레벨(VPP)만큼 시프팅시킨 클램핑 제어신호(CLPEN0 ~ 3)를 대응되는 클램핑전압 공급부로 출력한다.
각 클램핑전압 공급부(110)는 클램핑되는데 기준으로 사용되는 전압 레벨(VPP)만큼의 클램핑 제어신호(CLPEN0 ~ 3)를 입력받아, 문턱전압(Vt)만큼을 뺀클램핑전압(VDD_CLP0 ~ 3)을 각 뱅크에 공급하게 된다. 여기서 클램핑 제어신호(CLPEN0 ~ 3)의 전압레벨은 모두 같으며, 단지 인에이블되는 구간이 입력되는 라스신호(RAS0 ~3)에 따라서 다르게 된다. 따라서 클램핑 전압(VDD_CLP0~3)은 모두 같은 전압레벨을 가지게되며, VPP-Vt만큼의 전압레벨을 가지게 된다.
도8을 참조하여 살펴보면, 라스신호를 일정한 시간만큼 지연시켜 각각의 뱅크(110 ~ 140)에 대응되는 클램핑 전압공급부(150 ~ 140)로 클램핑 제어신호(CLPEN0 ~ 3)을 출력하고 있다. 도시된 지연시칸 'd'는 도5의 스큐딜레이에 구비되는 지연소자(111)가 지연시키는 시간을 나타내고 있다.
여기서 지연소자(11)이 지연시키는 시간은 각 뱅크가 입력되는 클램핑 전압을 필요로하는 시간을 고려해서 정하게 된다. 예를 들어 도2의 비트라인 센스앰프에서 클램핑 전압(VDD_CLP0~3)이 필요로 하는 구간동안 각 뱅크에 클램핑 전압(VDD_CLP0~3)이 공급될 수 있도록 클램핑 제어신호(CLPEN0 ~ 3)를 인에이블상태로 클램핑 전압공급부로 출력되어야 하는데, 본 실시예에서는 지연소자(111)의 지연시간이 클램핑 제어신호(CLPEN0 ~ 3)가 인에이블되는 구간을 결정하게 되는 것이다.
도9는 본 발명의 제2 실시예에 따른 메모리 장치를 나타내는 블럭구성도이다.
도3에는 클램핑 전압(VDD_CLP0)을 공급하는 클램핑 전압공급부(150~180)를 각각의 뱅크에 대응하여 구비하였으나 네 개의 뱅크중 제1 및 제2 뱅크(110,120)에 공통으로 클램핑 전압을 공급하는 제1 클램핑 전압공급부(300)와, 제3 및 제4 뱅크(130,140)에 클램핑 전압을 공급하는 제2 클램핑 전압공급부(400)를 둘 수 있다.
이 경우에는 클램핑 전압제어부(200a)에서는 제1 및 제2 라스(RAS0,RAS1)를 입력받아서 제1 클램핑제어신호(CLPEN01)를 생성하여, 제1 클램핑 전압공급부(300)로 출력하고, 제3 및 제4 라스(RAS2,RAS3)를 입력받아서 제2 클램핑제어신호(CLPEN23)를 생성하여 제2 클램핑 전압공급부(400)로 출력한다.
도10은 도9에 도시된 메모리 장치의 동작을 나타내는 파형도이다.
도10에는 클램핑 전압제어부(200a)에서 생성한 제1 및 제2 클램핑제어신호(CLPEN01,CLPEN23)의 파형이 도시되어 있는데, 제1 및 제2 클램핑제어신호(CLPEN01,CLPEN23)가 인에이블되는 구간은 각 뱅크에서 클램핑전압이 사용되는 구간에 따라 정해지는 것이다. 또한 메모리 장치에 8개의 뱅크가 구비된다면 제1 및 제2 클램핑제어신호(CLPEN01,CLPEN23)에 의해 각각 4개의 뱅크가 클램핑 전압을 인가받게 메모리 장치를 구성할 수 있을 것이다.
본 발명에 의해서 각 뱅크별로 클램핑 전압을 분리해서 입력받음으로서 뱅크의 동작전압으로 사용되는 코어전압(Vcore) 보다 높은 전압레벨로 입력되는 클램핑전압(VDD_CLP0~4)로 인하여 뱅크내의 각 회로에서 생성되는 노이즈를 크게 줄일 수 있게 되었다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 특정동작 구간을 위해 입력되는 클램핑전압을 각 뱅크별로 입력받음으로서 뱅크에서의 구동 노이즈를 크게 줄일 수 있게 되어, 반도체 메모리 장치의 동작상의 신뢰성을 크게 향상시킬 수 있다.

Claims (5)

  1. 다수의 뱅크;
    상기 다수의 뱅크에 각각 대응되며, 외부에서 입력되는 전원전압을 일정한 레벨로 클램핑한 클램핑 전압을 대응되는 뱅크에 각각 공급하기 위한 다수의 클램핑전압 공급수단; 및
    상기 다수의 뱅크중 선택된 뱅크가 액티브되는 동안에 상기 선택된 뱅크에 대응되는 클램핑 전압 공급수단에서 상기 선택된 뱅크로 상기 클램핑 전압이 공급될 수 있도록 상기 다수의 클램핑전압 공급수단을 제어하기 위한 클램핑전압 제어수단
    을 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 클램핑전압 공급수단은
    일측으로 상기 전원전압을 입력받고, 상기 클램핑전압 제어수단에서 출력되는 클램핑 제어신호를 게이트로 입력받아 상기 클램핑 제어신호에서 문턱전압을 뺀 상기 클램핑전압으로 상기 전원전압을 감압시켜 대응되는 뱅크로 공급하는 모스트랜지스터를 구비하는 것을 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 클램핑전압 제어수단은
    상기 다수의 뱅크가 액티브되는 구간동안에 각각 인에이블되는 다수의 뱅크인에이블 신호를 각각 입력받아 소정시간 지연시켜 출력하는 다수의 딜레이; 및
    상기 다수의 딜레이에 각각 대응하며, 상기 전원전압의 레벨을 상기 클램핑 제어신호으로 레벨시프팅하여 상기 다수의 클램핑전압 공급수단으로 공급하고, 상기 다수의 딜레이의 출력을 입력받아 상기 클램핑 제어신호의 출력을 중단하는 다수의 레벨 시프터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 다수의 레벨시프터는 각각,
    상기 클램핑 제어신호가 가지게 될 고전압을 일측으로 인가받고 타측으로는 제1 노드에, 게이트단은 제2 노드에 연결되는 제1 모스트랜지스터;
    상기 클램핑 제어신호가 가지게 될 고전압을 일측으로 인가받고 타측은 상기 제2 노드에 연결되며, 게이트단으로 상기 제1 노드에 연결되는 제2 모스트랜지스터;
    상기 전원전압을 게이트로 인가받고, 일측이 상기 제1 노드에 연결되며, 타측으로는 상기 다수의 딜레이중에서 대응되는 제1 딜레이의 출력단에 연결되는 제3 모스트랜지스터; 및
    게이트로 상기 제1 딜레이의 출력단이 연결되고, 일측은 상기 제2 노드에 연결되며, 타측은 접지전압에 연결된 제4 모스트랜지스터를 구비하여,
    상기 제2 노드로 상기 클램핑 제어신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 삭제
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