KR101608218B1

KR101608218B1 - 메모리 장치 및 이를 포함하는 메모리 시스템

Info

Publication number: KR101608218B1
Application number: KR1020090047602A
Authority: KR
Inventors: 방종민
Original assignee: 삼성전자주식회사
Priority date: 2009-05-29
Filing date: 2009-05-29
Publication date: 2016-04-01
Also published as: US20100302877A1; US8379462B2; KR20100128922A

Abstract

메모리 장치가 제공된다. 메모리 장치는, 다수의 뱅크들, 스탠바이 신호에 응답하여 스탠바이 전류를 생성하기 위한 제1 제너레이터 및 다수의 액티브 신호들에 응답하여 스탠바이 전류를 다수의 뱅크들 중에서 적어도 하나의 뱅크로 공급하기 위한 스위칭 회로를 포함한다.

Array IVC, Over-Driving, 노이즈

Description

메모리 장치 및 이를 포함하는 메모리 시스템{Memory device and memory system including the same}

본 발명의 실시예는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 상세하게는 스탠바이 전류 소모를 줄일 수 있는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.

메모리 장치의 집적도가 높아짐에 따라, 내부에서 사용되는 전원의 사용량도 증가된다. 특히, 메모리 장치에 포함된 다수의 뱅크들, 예컨대 각각이 메모리 셀들을 포함하는 다수의 뱅크들이 안정적인 리드/라이트(read/write) 동작을 보장하기 위해서 공급되는 어레이용 내부 전원 전압(array internal voltage; VINTA)은 메모리 셀의 차지(charge)를 유지시킬 뿐만 아니라, 메모리 셀에 관련된 전원전압 및 바이어스 전압 등으로 사용된다.

메모리 장치에서, 각각의 뱅크는 전원 라인을 통하여 어레이용 내부 전원 전압을 공급받으며, 각각의 뱅크에 대응되는 제너레이터들이 배치된다. 이러한 제너레이터는 뱅크를 액티브 시키기 위한 액티브 전류를 출력하거나, 뱅크를 스탠바이 시키기 위한 스탠바이 전류를 출력하는 용도 등으로 사용된다.

한편, 메모리 장치의 뱅크 수가 증가하면 할수록 각 뱅크에 접속된 제너레이터들의 개수 또한 비례하여 증가하게 되며, 이에 따라 메모리 장치의 전체 레이아웃 면적이 커지게 되며, 소모되는 전류의 양이 증가하게 된다.

본 발명이 해결하고자 하는 과제는, 스탠바이 상태에서의 전류 소모를 감소시킬 수 있는 메모리 장치를 제공하고자 하는데 있다.

본 발명이 해결하고자 하는 다른 과제는, 메모리 장치를 포함하는 메모리 시스템을 제공하고자 하는데 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 다수의 뱅크들, 스탠바이 신호에 응답하여 스탠바이 전류를 생성하기 위한 제1 제너레이터 및 다수의 액티브 신호들에 응답하여 스탠바이 전류를 다수의 뱅크들 중에서 적어도 하나의 뱅크로 공급하기 위한 스위칭 회로를 포함한다.

상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 제어 신호를 출력하는 CPU 및 CPU로부터 제공된 제어 신호에 의해 동작이 제어되는 메모리 장치를 포함한다.

본 발명의 실시예에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은, 메모리 장치의 다수의 뱅크들을 하나의 스탠바이 전류 생성부에 접속시킴으로써, 메모리 장치의 스탠바이 전류 소모를 줄일 수 있으며, 레이아웃 면적을 줄일 수 있다.

또한, 다수의 뱅크들과 하나의 스탠바이 전류 생성부 사이에 다수의 스위치를 구비하고, 다수의 스위치가 다수의 뱅크들과 상보적으로 동작되도록 제어함으로써, 하나의 뱅크가 액티브 되었을 때 발생되는 노이즈가 나머지 뱅크들로 인가되는 것을 방지할 수 있다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

본 발명의 실시예들에서는 메모리 장치가 DRAM(Dynamic Random Access Memory; DRAM)인 경우에 대하여 설명하나, 본 발명은 이에 제한되지는 않는다. 예컨대, 본 발명에 따른 메모리 장치는 DRAM, SRAM(Static Random Access Memory; SRAM), SDRAM, RDRAM(Rambus DRAM; RDRAM) 등과 같은 휘발성 메모리 장치를 포함할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 제1 제너레이터의 개략적인 블록도이다.

도 1을 참조하면, 본 실시예에 따른 메모리 장치(100)는 다수의 뱅크(Bank)들(101_1, 101_2, … 101_N), 다수의 제2 제너레이터들(110_1, 110_2, … 110_N), 스위칭 회로(120) 및 제1 제너레이터(130)를 포함할 수 있다.

다수의 뱅크들(101_1, 101_2, … 101_N) 각각은 다수의 메모리 셀들(미도시)을 포함할 수 있다. 다수의 메모리 셀들 각각은 대응되는 비트 라인(미도시)과 대응되는 워드 라인(미도시)에 접속될 수 있다.

다수의 제2 제너레이터들(110_1, 110_2, … 110_N) 각각은 다수의 뱅크 들(101_1, 101_2, … 101_N) 각각에 접속될 수 있다. 다수의 제2 제너레이터들(110_1, 110_2, … 110_N) 각각은 외부, 예컨대 CPU와 같은 컨트롤러(미도시)로부터 입력되는 제어 신호, 예컨대 다수의 뱅크들(101_1, 101_2, … 101_N) 각각을 동작 상태(active 상태)로 유지시키기 위한 액티브 신호에 응답하여 다수의 액티브 전류들(IA1, IA2, … IAn) 각각을 생성할 수 있다.

다수의 제2 제너레이터들(110_1, 110_2, … 110_N) 각각에서 생성된 다수의 액티브 전류들(IA1, IA2, … IAn) 각각은 다수의 뱅크들(101_1, 101_2, … 101_N) 각각으로 출력될 수 있다. 다수의 뱅크들(101_1, 101_2, … 101_N) 각각은 다수의 액티브 전류들(IA1, IA2, … IAn) 각각에 의하여 액티브될 수 있다. 예컨대, 다수의 액티브 전류들(IA1, IA2, … IAn) 각각은 다수의 뱅크들(101_1, 101_2, … 101_N) 각각의 비트 라인으로 제공될 수 있으며, 각각의 비트 라인이 다수의 액티브 전류들(IA1, IA2, … IAn) 각각에 의하여 액티브 전압으로 상승할 수 있도록 제어할 수 있다.

다수의 뱅크들(101_1, 101_2, … 101_N) 중에서 제1 뱅크(101_1)는 다수의 제2 제너레이터들(110_1, 110_2, … 110_N) 중에서 첫번째 제2 제너레이터(110_1)에 접속될 수 있다. 첫번째 제2 제너레이터(110_1)는 외부로부터 제공된 제1 액티브 신호(ACT1)에 응답하여 제1 액티브 전류(IA1)를 생성할 수 있으며, 생성된 제1 액티브 전류(IA1)를 제1 뱅크(101_1)로 출력할 수 있다. 제1 뱅크(101_1)는 첫번째 제2 제너레이터(110_1)로부터 출력된 제1 액티브 전류(IA1)에 의해 액티브될 수 있다.

한편, 제1 액티브 신호(ACT1)는 후술될 스위칭 회로(120)로 제공될 수 있다. 제1 액티브 신호(ACT1)는 스위칭 회로(120)의 다수의 스위치들(120_1, 120_2, … 120_N) 중에서 제1 뱅크(101_1)에 접속된 하나의 스위치, 예컨대 제1 스위치(120_1)의 스위칭 동작을 제어할 수 있다.

또한, 다수의 뱅크들(101_1, 101_2, … 101_N) 중에서 제2 뱅크(101_2)는 다수의 제2 제너레이터들(110_1, 110_2, … 110_N) 중에서 두번째 제2 제너레이터(110_2)에 접속될 수 있으며, 제N(N은 자연수) 뱅크(101_N)는 다수의 제2 제너레이터들(110_1, 110_2, … 110_N) 중에서 N번째 제너레이터(110_N)에 접속될 수 있다.

두번째 제2 제너레이터(110_2)는 외부로부터 제공된 제2 액티브 신호(ACT2)에 응답하여 제2 액티브 전류(IA2)를 생성할 수 있으며, 생성된 제2 액티브 전류(IA2)를 제2 뱅크(101_2)로 출력하여 제2 뱅크(101_2)를 액티브 시킬 수 있다.

N번째 제2 제너레이터(110_N)는 외부로부터 제공된 제N 액티브 신호(ACTn)에 응답하여 제N 액티브 전류(IAn)를 생성할 수 있으며, 생성된 제N 액티브 전류(IAn)를 제N 뱅크(101_N)로 출력하여 제N 뱅크(101_N)를 액티브 시킬 수 있다.

또한, 제2 액티브 신호(ACT2)와 제N 액티브 신호(ACTn)는 스위칭 회로(120)의 다수의 스위치들(120_1, 120_2, … 120_N) 중에서 대응되는 스위치, 즉 제2 스위치(120_2)와 제N 스위치(120_N)에 각각 제공될 수 있으며, 제2 스위치(120_2)와 제N 스위치(120_N)의 스위칭 동작을 제어할 수 있다.

스위칭 회로(120)는 다수의 스위치들(120_1, 120_2, … 120_N)을 포함할 수 있다. 다수의 스위치들(120_1, 120_2, … 120_N) 각각은 다수의 뱅크들(101_1, 101_2, … 101_N) 중에서 해당하는 뱅크에 접속될 수 있다. 예컨대, 스위칭 회로(120)의 제1 스위치(120_1)는 제1 뱅크(101_1)에 접속될 수 있고, 제2 스위치(120_2)는 제2 뱅크(101_2)에 접속될 수 있으며, 제N 스위치(120_N)는 제N 뱅크(101_N)에 접속될 수 있다.

다수의 스위치들(120_1, 120_2, … 120_N) 각각은 해당하는 액티브 신호들(ACT1, ACT2, … ACTn)에 의해 제어된다.

예컨대 다수의 액티브 신호들(ACT1, ACT2, … ACTn) 각각은 다수의 스위치들(120_1, 120_2, … 120_N) 각각과 다수의 제2 제너레이터들(110_1, 110_2, … 110_N) 각각이 서로 상보적으로 동작을 수행하도록 제어할 수 있다.

스위칭 회로(120)의 제1 스위치(120_1)는 상술한 첫번째 제2 제너레이터(110_1)와 함께 제1 뱅크(101_1)에 접속되어 있으므로, 제1 스위치(120_1)는 외부로부터 첫번째 제2 제너레이터(110_1)에 입력되는 제1 액티브 신호(ACT1)를 함께 제공받아 동작한다. 여기서, 첫번째 제2 제너레이터(110_1)가 제1 액티브 신호(ACT1)에 의해 인에이블 되어 제1 액티브 전류(IA1)를 제1 뱅크(101_1)로 출력하면, 제1 스위치(120_1)는 첫번째 제2 제너레이터(110_1)와 상보적인 동작, 즉 제1 액티브 신호(ACT1)에 의해 턴-오프된다. 턴-오프된 제1 스위치(120_1)는 후술될 제1 제너레이터(130)와 제1 뱅크(101_1)의 연결을 차단한다.

마찬가지로, 스위칭 회로(120)의 제2 스위치(120_2)는 상술한 두번째 제2 제너레이터(110_2)와 함께 제2 뱅크(101_2)에 접속되고, 외부로부터 두번째 제2 제너 레이터(110_2)에 입력되는 제2 액티브 신호(ACT2)를 함께 제공받아 두번째 제2 제너레이터(110_2)와 반대의 동작을 수행한다.

스위칭 회로(120)의 제N 스위치(120_N)는 상술한 N번째 제2 제너레이터(110_N)와 함께 제N 뱅크(101_N)에 접속되고, 외부로부터 N번째 제2 제너레이터(110_N)에 입력되는 제N 액티브 신호(ACTn)를 함께 제공받아 N번째 제2 제너레이터(110_N)와 반대의 동작을 수행한다.

즉, 스위칭 회로(120)의 다수의 스위치들(120_1, 120_2, … 120_N) 각각은 외부로부터 다수의 제2 제너레이터들(110_1, 110_2, … 110_N) 각각으로 입력되는 다수의 액티브 신호들(ACT1, ACT2, … ACTn) 각각에 의하여 턴-온 되거나 턴-오프 되도록 제어될 수 있다.

여기서, 다수의 스위치들(120_1, 120_2, … 120_N) 각각이 해당하는 액티브 신호들(ACT1, ACT2, … ACTn) 에 의해 턴-온 되도록 제어된다면, 다수의 제2 제너레이터들(110_1, 110_2, … 110_N) 각각은 해당하는 다수의 액티브 신호들(ACT1, ACT2, … ACTn) 에 의하여 디스에이블 될 수 있다.

다수의 스위치들(120_1, 120_2, … 120_N) 각각이 해당하는 액티브 신호들(ACT1, ACT2, … ACTn) 에 의해 턴-오프 되도록 제어된다면, 다수의 제2 제너레이터들(110_1, 110_2, … 110_N) 각각은 해당하는 다수의 액티브 신호들(ACT1, ACT2, … ACTn) 에 의하여 인에이블 될 수 있다.

또한, 다수의 액티브 신호들(ACT1, ACT2, … ACTn) 각각에 의해 턴-오프된 다수의 스위치들(120_1, 120_2, … 120_N) 각각은 제1 제너레이터(130)와 다수의 뱅크들(101_1, 101_2, … 101_N) 각각의 연결을 차단할 수 있다.

여기서, 스위칭 회로(120)의 다수의 스위치들(120_1, 120_2, … 120_N) 각각은 MOS 트랜지스터 또는 전송 게이트로 구성될 수 있으며, 본 실시예에서는 하나의 예로써, PMOS 트랜지스터를 이용하여 다수의 스위치들(120_1, 120_2, … 120_N)을 구성한 예를 들어 설명한다.

제1 제너레이터(130)는 스위칭 회로(120)를 통하여 다수의 뱅크들(101_1, 101_2, … 101_N) 각각에 접속될 수 있다. 제1 제너레이터(130)는 외부로부터 제공된 제어 신호, 예컨대 다수의 뱅크들(101_1, 101_2, … 101_N) 각각을 스탠바이(standby) 상태로 유지하기 위한 스탠바이 신호(STB)에 응답하여 스탠바이 전류(IS)를 생성할 수 있다. 스탠바이 전류(IS)는 스위칭 회로(120)의 다수의 스위치들(120_1, 120_2, … 120_N) 중에서 턴-온된 적어도 하나의 스위치를 통하여 다수의 뱅크들(101_1, 101_2, … 101_N) 각각에 제공될 수 있다.

예컨대, 스탠바이 전류(IS)는 다수의 뱅크들(101_1, 101_2, … 101_N) 각각의 비트 라인으로 제공될 수 있으며, 각각의 비트 라인이 스탠바이 전류(IS)에 의하여 스탠바이 전압으로 상승 또는 하강할 수 있도록 제어할 수 있다.

예컨대, 스위칭 회로(120)의 다수의 스위치들(120_1, 120_2, … 120_N) 각각은 다수의 뱅크들(101_1, 101_2, … 101_N) 각각과 제1 제너레이터(130) 사이에 접속될 수 있는데, 이때 제1 제너레이터(130)의 출력 단자는 다수의 스위치들(120_1, 120_2, … 120_N) 각각과 공통으로 접속될 수 있다.

제1 제너레이터(130)는 스탠바이 신호(STB)에 응답하여 스탠바이 전류(IS)를 생성할 수 있으며, 다수의 스위치들(120_1, 120_2, … 120_N) 중에서 다수의 액티브 신호들(ACT1, ACT2, … ACTn)에 의해 턴-온된 적어도 하나의 스위치를 통하여 턴-온된 적어도 하나의 스위치에 접속된 적어도 하나의 뱅크로 스탠바이 전류(IS)를 출력할 수 있다.

도 1 및 도 2를 참조하면, 제1 제너레이터(130)는 스위치(131)와 비교기(133)를 포함할 수 있다.

스위치(131)는 전원전압 (VDD)과 같은 외부 전원에 접속될 수 있으며, 비교기(133)의 출력에 따라 스위칭 동작을 수행한다. 예컨대, 스위치(131)에 접속된 외부 전원(VDD)은 대략 1-2V 정도이다. 여기서는 스위치(131)로서, PMOS 트랜지스터를 예로 들었으나, 이외에도 NMOS 트랜지스터나 다른 형태의 구성 또한 가능하다.

비교기(133)는 스위칭 회로(120)를 통하여 제공된 다수의 뱅크 전압들(BV1, BV2, … BVn) 각각과 기준 전압(Vref1)을 비교하여 비교 결과를 출력하며, 비교기(133)로부터 출력된 비교 결과는 스위치(131)의 스위칭 동작을 제어한다.

예컨대, 비교기(133)는 스위칭 회로(120)에 접속되어 스위칭 회로(120)로부터 뱅크 전압, 예컨대 각각의 뱅크로부터 감지된 뱅크 전압을 제공받을 수 있다. 여기서, 스위칭 회로(120)의 다수의 스위치들(120_1, 120_2, … 120_N) 각각의 일측은 다수의 뱅크들(101_1, 101_2, … 101_N) 각각에 접속될 수 있고, 다수의 스위치들(120_1, 120_2, … 120_N) 각각의 타측은 비교기(133)에 공통으로 접속될 수 있다.

비교기(133)는 스위칭 회로(120)의 다수의 스위치들(120_1, 120_2, … 120_N) 중에서 액티브 신호에 의하여 턴-온된 적어도 하나의 스위치로부터 뱅크 전압, 즉 제1 뱅크(101_1)의 뱅크 전압(BV1), 제2 뱅크(101_2)의 뱅크 전압(BV2) 또는 제N 뱅크(101_N)의 뱅크 전압(BVn)을 제공받을 수 있다.

비교기(133)는 스위칭 회로(120)를 통해 전송되는 뱅크 전압과 기준 전압(Vref1), 예컨대 외부로부터 입력되는 메모리 장치(100)의 스탠바이 기준 전압을 비교하고, 그 비교 결과를 출력한다. 비교기(133)로부터 출력된 비교 결과는 스위치(131)의 스위칭 동작을 제어한다.

스위치(131)는 비교 결과에 따라 턴-온되어 외부 전원(VDD)으로부터 제공된 스탠바이 전류(IS)를 스위칭 회로(120)의 턴-온된 적어도 하나의 스위치로 제공할 수 있다.

외부로부터 스위칭 회로(120)에 제2 액티브 신호(ACT2) 내지 제N 액티브 신호(ACTn)가 입력되면, 스위칭 회로(120)는 다수의 스위치들(120_1, 120_2, … 120_N) 중에서 예컨대, 제1 스위치(120_1)를 제외한 나머지 스위치들(120_2, 120_N)이 턴-오프될 수 있다.

제1 제너레이터(130)의 비교기(133)는 턴-온된 제1 스위치(120_1)를 통하여 제1 뱅크(101_1)의 뱅크 전압(BV1)을 제공받고, 기준 전압(Vref1)과 제1 뱅크(101_1)의 뱅크 전압(BV1)을 비교할 수 있다.

비교기(133)의 비교 결과 제1 뱅크(101_1)의 뱅크 전압(BV1)이 기준 전압(Vref1)보다 작으면, 비교기(133)는 스위치(131)를 턴-온하기 위한 비교 결과를 출력할 수 있다.

스위치(131)는 비교기(133)로부터 출력된 비교 결과에 따라 턴-온되고, 외부 전원(VDD)으로부터 제공된 스탠바이 전류(IS)를 턴-온된 스위치, 즉 스위칭 회로(120)의 턴-온된 제1 스위치(120_1)를 통하여 제1 뱅크(101_1)로 출력할 수 있다. 제1 뱅크(101_1)는 제1 스위치(120_1)를 통하여 제공된 스탠바이 전류(IS)에 응답하여 비트 라인을 스탠바이 전압으로 상승 또는 하강시킬 수 있다.

한편, 제1 스위치(120_1)를 통하여 제1 뱅크(101_1)에 스탠바이 전류(IS)가 제공되는 동안에 메모리 장치(100)의 나머지 뱅크들, 즉 제2 뱅크(101_2) 내지 제N 뱅크(101_N) 각각은 접속된 제2 제너레이터들(110_2 내지 110_N) 각각을 통하여 액티브 전류를 제공받을 수 있다.

예컨대, 외부로부터 제공된 제2 액티브 신호(ACT2) 내지 제N 액티브 신호(ACTn)는 제1 뱅크(101_1)에 접속된 첫번째 제2 제너레이터(110_1)를 제외한 나머지 제너레이터들을 인에이블 시킬 수 있다. 이에 따라, 제2 뱅크(101_2) 내지 제N 뱅크(101_N)는 인에이블 된 두번째 제2 제너레이터(110_2) 내지 N번째 제2 제너레이터(110_N)가 생성한 제2 액티브 전류(IA2) 내지 제N 액티브 전류(IAn)에 따라 각각의 비트 라인을 액티브 전압으로 상승시킬 수 있다.

또한, 비교기(133)의 비교 결과 제1 뱅크(101_1)의 뱅크 전압(BV1)이 기준 전압(Vref)보다 크면, 비교기(133)는 스위치(131)를 턴-오프하기 위한 비교 결과를 출력한다.

즉, 도 1 및 도 2에 도시된 실시예에 따른 본 발명의 메모리 장치(100)는 하나의 제1 제너레이터(130)를 사용하여 다수의 뱅크들(101_1, 101_2, … 101_N) 각 각에 스탠바이 전류(IS)를 공급함에 있어서, 다수의 뱅크들(101_1, 101_2, … 101_N) 각각과 제1 제너레이터(130) 사이에 다수의 스위치들(120_1, 120_2, … 120_N)로 구성된 스위칭 회로(120)를 포함할 수 있다.

이에 따라, 메모리 장치(100)의 다수의 뱅크들(101_1, 101_2, … 101_N) 중에서 액티브될 적어도 하나의 뱅크는 스위칭 회로(120)에 제공되는 제어 신호에 의해 제1 제너레이터(130) 및 나머지 뱅크들과의 접속이 차단됨으로써, 액티브된 적어도 하나의 뱅크로부터 발생되는 노이즈, 예컨대 오버드라이빙 노이즈 또는 센싱 노이즈가 인접하는 다른 뱅크로 인가되는 것을 방지할 수 있다.

또한, 본 발명의 메모리 장치(100)는 하나의 제1 제너레이터(130)를 사용함으로써, 메모리 장치(100)의 전체 레이아웃 면적을 줄일 수 있으며, 메모리 장치(100)가 스탠바이 모드로 동작할 때 소모하는 소모 전력 또는 소모 전류를 감소시킬 수 있다.

도 3은 본 발명의 다른 실시예에 따른 메모리 장치의 개략적인 블록도이다. 본 실시예에 도시된 메모리 장치(200)는 도 1 및 도 2를 참조하여 설명된 메모리 장치(100)와 다음을 제외하고는 실질적으로 동일할 수 있다.

예컨대, 도 3에 도시된 메모리 장치(200)는 다수의 채널, 예컨대 제1 채널(201)과 제2 채널(202)을 포함할 수 있다.

제1 채널(201)은 4개의 뱅크들(101_1, 101_2, 101_3, 101_4), 4개의 제2 제너레이터들(110_1, 110_2, 110_3, 110_4) 및 하나의 스위칭 회로(120)를 포함할 수 있다. 제2 채널(202)은 4개의 뱅크들(101_5, 101_6, 101_7, 101_8), 4개의 제너레 이터들(110_5, 110_6, 110_7, 110_8) 및 하나의 스위칭 회로(121)를 포함할 수 있다.

또한, 제1 채널(201)의 스위칭 회로(120)와 제2 채널(202)의 스위칭 회로(121)는 하나의 제1 제너레이터(130)를 공유할 수 있으며, 외부로부터 제공되는 제어 신호들, 예컨대 제1 내지 제8 액티브 신호들(ACT1, ACT2, ACT3, ACT4 및 ACT5, ACT6, ACT7, ACT8)에 의하여 스위칭 동작이 제어되고, 제1 제너레이터(130)로부터 출력되는 스탠바이 전류(IS)를 해당하는 뱅크, 즉 제1 채널(201)의 4개의 뱅크들(101_1, 101_2, 101_3, 101_4)과 제2 채널(202)의 4개의 뱅크들(101_5, 101_6, 101_7, 101_8) 중에서 적어도 하나의 뱅크에 출력할 수 있다.

예컨대, 제1 채널(201)의 스위칭 회로(120)는 다수의 액티브 신호들(ACT1, ACT2, ACT3, ACT4)에 의해 스위칭될 수 있으며, 제1 제너레이터(130)로부터 제공된 스탠바이 전류(IS)를 제1 채널(201)의 적어도 하나의 뱅크에 출력할 수 있다.

제2 채널(202)의 스위칭 회로(121)는 다수의 액티브 신호들(ACT5, ACT6, ACT7, ACT8)에 의해 스위칭될 수 있으며, 제1 제너레이터(130)로부터 제공된 스탠바이 전류(IS)를 제2 채널(202)의 적어도 하나의 뱅크에 출력할 수 있다.

또한, 도면에 도시하지는 않았으나, 각각의 채널은 예비용 제1 제너레이터(미도시)를 더 포함할 수도 있다.

즉, 도 3에 도시된 본 발명의 다른 실시예에 따른 메모리 장치(200)는 적어도 두 개의 채널들 각각의 다수의 뱅크들에 스탠바이 전류를 공급하는데 있어서, 하나의 제1 제너레이터(130)를 사용함으로써, 메모리 장치(200)가 스탠바이 모드로 동작할 때 소모하는 소모 전류 또는 소모 전력을 감소시킬 수 있으며, 메모리 장치(200)의 전체 레이아웃 면적을 감소시킬 수 있다.

예컨대, 본 발명의 실시예에서, 메모리 장치가 8개의 뱅크를 포함하고 하나의 뱅크가 스탠바이 모드로 동작하기 위하여 대략 1㎂의 스탠바이 전류를 소모하는 반면, 각각의 뱅크마다 스탠바이 전류를 공급하기 위한 제너레이터가 존재할 경우에는 필요 약 8㎂의 스탠바이 전류 소모가 이루어지므로, 1/8의 스탠바이 전류 소모만이 소비됨을 알 수 있다.

이하, 도 4를 참조하여 상술한 메모리 장치의 동작에 대해 설명한다. 본 실시예에서는 설명의 편의를 위하여 도 1 및 도 2에 도시된 메모리 장치의 동작을 예로 들어 설명한다. 도 4는 도 1에 도시된 메모리 장치의 동작 순서도이다.

도 1, 도 2 및 도 4를 참조하면, 메모리 장치(100)의 제1 제너레이터(130)는 외부로부터 제공된 스탠바이 신호(STB)에 응답하여 스탠바이 전류(IS)를 생성하고, 생성된 스탠바이 전류(IS)를 다수의 스위치들(120_1, 120_2, … 120_N)을 통하여 다수의 뱅크들(101_1, 101_2, … 101_N) 각각에 출력할 수 있다. 이때, 메모리 장치(100)는 스탠바이 모드로 동작할 수 있다(S10).

외부로부터 메모리 장치(100)에 액티브 신호가 입력되면(S20), 메모리 장치(100)의 다수의 뱅크들(101_1, 101_2, … 101_N) 중에서 적어도 하나의 뱅크는 액티브 모드로 동작할 수 있으며(S30), 나머지 뱅크들은 스탠바이 모드 동작을 유지할 수 있다(S35).

예컨대, 외부로부터 메모리 장치(100)로 제1 액티브 신호(ACT1)가 입력되면, 메모리 장치(100)의 다수의 제2 제너레이터들(110_1, 110_2, … 110_N) 중에서 제1 뱅크(101_1)에 접속된 첫번째 제2 제너레이터(110_1)는 인에이블될 수 있다.

또한, 스위칭 회로(120)의 다수의 스위치들(120_1, 120_2, … 120_N) 중에서 제1 뱅크(101_1)에 접속된 제1 스위치(120_1)는 제1 액티브 신호(ACT1)에 의하여 턴-오프될 수 있다.

이에 따라, 메모리 장치(100)의 제1 뱅크(101_1)는 제1 제너레이터(130)와의 접속이 해제될 수 있으며, 첫번째 제2 제너레이터(110_1)가 제1 액티브 신호(ACT1)에 응답하여 생성한 액티브 전류, 즉 제1 액티브 전류(IA1)를 제공받아 액티브될 수 있다.

한편, 메모리 장치(100)의 나머지 뱅크들, 즉 제2 뱅크(101_2) 내지 제N 뱅크(101_N)는 턴-온된 스위치, 즉 제2 스위치(120_2) 내지 제N 스위치(120_N)에 의해 제1 제너레이터(130)로부터 스탠바이 전류(IS)를 제공받아 스탠바이 모드 동작을 유지할 수 있다.

도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 개략적인 블록도이다. 본 실시예에서는 설명의 편의를 위하여 도 1 및 도 2에 도시된 메모리 장치(100)를 포함하는 메모리 시스템을 예로 들어 설명한다.

도 5를 참조하면, 본 실시예의 메모리 시스템(300)은 중앙 처리 장치(CPU)(310), 버스(320), 인터페이스(330) 및 메모리(100)를 포함할 수 있다.

메모리(100)는 앞서 도 1, 도 2 및 도 4를 참조하여 설명한 것과 실질적으로 동일하며, 따라서 상세한 설명은 생략한다.

CPU(310)는 메모리(100) 및 인터페이스(330)의 동작을 제어할 수 있는 제어 신호를 생성하여 출력할 수 있다. 예컨대, CPU(310)는 메모리(100)를 스탠바이 시키기 위한 스탠바이 신호를 생성하고, 버스(320)를 통하여 스탠바이 신호를 메모리(100)로 출력할 수 있다. 또한, CPU(310)는 메모리(100)를 액티브 시키기 위한 액티브 신호를 생성하고, 버스(320)를 통하여 액티브 신호를 메모리(100)로 출력할 수 있다.

메모리(100)는 앞서 도 1을 참조하여 설명한 바와 같이, 다수의 뱅크들(101_1, 101_2, … 101_N), 다수의 제2 제너레이터들(110_1, 110_2, … 110_N), 스위칭 회로(120) 및 제1 제너레이터(130)를 포함할 수 있으며, CPU(310)로부터 버스(320)를 통해 제공된 스탠바이 신호 또는 액티브 신호에 응답하여 스탠바이 되거나 또는 액티브될 수 있다. 이러한 메모리(100)는 DRAM일 수 있다.

인터페이스(330)는 입/출력 인터페이스일 수 있으며, CPU(310)로부터 출력되는 제어 신호에 따라 외부로부터 제공되는 데이터를 메모리(100)에 전송하거나 또는 메모리(100)에 저장된 데이터를 외부로 출력할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록도이다.

도 2는 도 1에 도시된 제1 제너레이터의 개략적인 회로도이다.

도 3은 본 발명의 다른 실시예에 따른 메모리 장치의 개략적인 블록도이다.

도 4는 도 1에 도시된 메모리 장치의 동작 순서도이다.

도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 개략적인 블록도이다.

Claims

다수의 뱅크들;

스탠바이 신호에 응답하여 스탠바이 전류를 생성하기 위한 제1 제너레이터; 및

다수의 액티브 신호들에 응답하여 상기 스탠바이 전류를 상기 다수의 뱅크들 중에서 적어도 하나의 뱅크로 공급하기 위한 스위칭 회로를 포함하며,

상기 제1 제너레이터는 상기 스위칭 회로를 통하여 출력된 적어도 하나의 뱅크 전압과 기준 전압을 비교하고, 비교 결과에 따라 상기 스탠바이 전류를 생성하여 출력하는 메모리 장치.
삭제
제1 항에 있어서, 상기 제1 제너레이터는,

상기 뱅크 전압과 상기 기준 전압을 비교하여 비교 결과를 출력하는 비교기; 및

상기 비교 결과에 따라 상기 스탠바이 전류를 상기 스위칭 회로로 출력하는 스위치를 포함하는 메모리 장치.
제1 항에 있어서,

상기 스위칭 회로는, 각각이 상기 제1 제너레이터의 출력 단자와 상기 다수의 뱅크들 각각의 사이에 공통으로 접속된 다수의 스위치들을 포함하고,

상기 다수의 스위치들 각각은 상기 다수의 액티브 신호들 각각에 응답하여 스위칭되는 메모리 장치.
제1 항에 있어서,

상기 메모리 장치는, 각각이 상기 다수의 액티브 신호들 중에서 대응되는 액티브 신호에 응답하여 상기 다수의 뱅크들 중에서 대응되는 뱅크로 액티브 전류를 공급하기 위한 다수의 제2 제너레이터들을 더 포함하는 메모리 장치.
제5 항에 있어서,

상기 스위칭 회로는 상기 제1 제너레이터의 출력 단자와 상기 다수의 뱅크들 각각의 사이에 공통으로 접속된 다수의 스위치들을 포함하고,

상기 다수의 스위치들 각각은 상기 다수의 액티브 신호들 각각에 응답하여 스위칭되며,

상기 다수의 제2 제너레이터들 각각과 상기 다수의 스위치들 각각은 상기 다수의 액티브 신호들 중에서 대응되는 액티브 신호에 응답하여 상보적으로 동작하는 메모리 장치.
다수의 뱅크들;

스탠바이 신호에 응답하여 스탠바이 전류를 생성하기 위한 제1 제너레이터;

각각이 다수의 액티브 신호들 중에서 대응되는 액티브 신호에 응답하여 액티브 전류를 상기 다수의 뱅크들 중에서 대응되는 뱅크로 공급하기 위한 다수의 제2 제너레이터들; 및

각각이 상기 제1 제너레이터의 출력 단자와 상기 다수의 뱅크들 각각의 사이에 공통으로 접속되며, 상기 다수의 액티브 신호들 중에서 대응되는 액티브 신호에 응답하여 상기 스탠바이 전류를 상기 다수의 뱅크들 중에서 대응되는 뱅크로 공급하기 위한 다수의 스위치들을 포함하며,

상기 제1 제너레이터는 상기 다수의 스위치들로부터 출력된 적어도 하나의 뱅크 전압과 기준 전압을 비교하고, 비교 결과에 따라 상기 스탠바이 전류를 생성하여 출력하는 메모리 장치.
제7 항에 있어서,

상기 다수의 제2 제너레이터들 각각과 상기 다수의 스위치들 각각은 상기 다수의 액티브 신호들 중에서 대응되는 액티브 신호에 응답하여 상보적으로 동작하는 메모리 장치.
제어 신호를 출력하는 CPU; 및

상기 CPU로부터 제공된 상기 제어 신호에 의해 동작이 제어되는 메모리 장치를 포함하고,

상기 메모리 장치는,

다수의 뱅크들;

스탠바이 신호에 응답하여 스탠바이 전류를 생성하기 위한 제1 제너레이터; 및

다수의 액티브 신호들에 응답하여 상기 스탠바이 전류를 상기 다수의 뱅크들 중에서 적어도 하나의 뱅크로 공급하기 위한 스위칭 회로를 포함하며,

상기 제1 제너레이터는 상기 스위칭 회로를 통하여 출력된 적어도 하나의 뱅크 전압과 기준 전압을 비교하고, 비교 결과에 따라 상기 스탠바이 전류를 생성하여 출력하는 메모리 시스템.
제어 신호를 출력하는 CPU; 및

상기 CPU로부터 제공된 상기 제어 신호에 의해 동작이 제어되는 메모리 장치를 포함하고,

상기 메모리 장치는,

다수의 뱅크들;

스탠바이 신호에 응답하여 스탠바이 전류를 생성하기 위한 제1 제너레이터;

각각이 다수의 액티브 신호들 중에서 대응되는 액티브 신호에 응답하여 액티브 전류를 상기 다수의 뱅크들 중에서 대응되는 뱅크로 공급하기 위한 다수의 제2 제너레이터들; 및

각각이 상기 제1 제너레이터의 출력 단자와 상기 다수의 뱅크들 각각의 사이에 공통으로 접속되며, 상기 다수의 액티브 신호들 중에서 대응되는 액티브 신호에 응답하여 상기 스탠바이 전류를 상기 다수의 뱅크들 중에서 대응되는 뱅크로 공급하기 위한 다수의 스위치들을 포함하며,

상기 제1 제너레이터는 상기 다수의 스위치들로부터 출력된 적어도 하나의 뱅크 전압과 기준 전압을 비교하고, 비교 결과에 따라 상기 스탠바이 전류를 생성하여 출력하는 메모리 시스템.