KR20190041330A - 전원 게이팅 회로를 포함하는 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제 1 로직 회로, 제 2 로직 회로, 제 1 전원 게이팅 회로, 제 2 전원 게이팅 회로, 제 1 스위칭 회로 및 제어 로직 회로를 포함할 수 있다. 상기 제 1 전원 게이팅 회로는 제 1 게이팅 신호에 기초하여 제 1 전원 공급 노드를 통해 상기 제 1 로직 회로로 제 1 전원전압을 공급할 수 있다. 상기 제 2 전원 게이팅 회로는 제 2 게이팅 신호에 기초하여 제 2 전원 공급 노드를 통해 상기 제 2 로직 회로로 제 2 전원전압을 공급할 수 있다. 상기 제 1 스위칭 회로는 제 1 스위칭 제어신호에 기초하여 상기 제 1 전원 공급 노드 및 상기 제 2 전원 공급 노드를 연결할 수 있다. 상기 제어 로직 회로는 상기 제 1 로직 회로 및 상기 제 2 로직 회로의 특성을 모니터링하여 상기 제 1 스위칭 제어신호를 생성할 수 있다.

Description

전원 게이팅 회로를 포함하는 반도체 장치 {SEMICONDUCTOR APPARATUS INCLUDING POWER GATING CIRCUIT}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 전원 게이팅 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 제조된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 전원전압을 인가 받아 동작할 수 있다. 상기 전원전압은 전원 관리 집적 회로와 같은 외부 전원 (External power source)로부터 인가될 수 있다. 상기 반도체 장치들은 다양한 동작 모드로 동작할 수 있고, 일반적으로 액티브 모드 및 스탠바이 모드로 동작할 수 있다. 액티브 모드는 상기 반도체 장치가 수행할 수 있는 기능들을 실제로 수행하는 모드일 수 있고, 스탠바이 모드는 상기 반도체 장치가 최소 전력을 소모하는 슬립 모드일 수 있다. 상기 반도체 장치들은 상기 스탠바이 모드에서 전력 소모를 최소화하기 위해 전원 게이팅 회로를 사용할 수 있다. 상기 전원 게이팅 회로는 상기 반도체 장치를 구성하는 다양한 로직 회로와 전원전압이 인가되는 단자를 연결하여, 상기 다양한 로직 회로로 전원전압을 인가하고, 상기 반도체 장치의 스탠바이 모드에서 상기 전원전압과 상기 로직 회로의 연결을 차단시킴으로써 전력 소모를 감소시킬 수 있다. 또한, 상기 전원 게이팅 회로는 상기 반도체 장치의 액티브 모드에서 상기 다양한 로직 회로로 안정적으로 전원전압을 공급할 수 있는 구동 능력이 있어야 한다.
일반적으로 상기 전원 게이팅 회로는 트랜지스터 소자로 구성될 수 있다. 하지만, 트랜지스터는 제조 환경에 따라 공정 스큐 (skew) 및/또는 변동 (variation)을 가질 수 있고, 동작 상황에서 온도에 따른 변동 (variation)을 가질 수 있다. 따라서, 상기 트랜지스터를 일률적으로 설계하고 제어하는 경우 전원 게이팅 효율을 감소시킬 수 있다.
본 발명의 실시예는 로직 회로의 특성을 모니터링하여 서로 다른 로직 회로와 연결된 전원 게이팅 회로를 스위칭할 수 있고, 로직 회로로 공급되는 전원전압의 구동력을 변화시킬 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 로직 회로; 제 2 로직 회로; 제 1 게이팅 신호에 기초하여 제 1 전원 공급 노드를 통해 상기 제 1 로직 회로로 제 1 전원전압을 공급하는 제 1 전원 게이팅 회로; 제 2 게이팅 신호에 기초하여 제 2 전원 공급 노드를 통해 상기 제 2 로직 회로로 제 2 전원전압을 공급하는 제 2 전원 게이팅 회로; 제 1 스위칭 제어신호에 기초하여 상기 제 1 전원 공급 노드 및 상기 제 2 전원 공급 노드를 연결하는 제 1 스위칭 회로; 및 상기 제 1 로직 회로 및 상기 제 2 로직 회로의 특성을 모니터링하여 상기 제 1 스위칭 제어신호를 생성하는 제어 로직 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 공통 전원 노드와 연결되는 제 1 로직 회로; 상기 제 1 공통 전원 노드와 연결되는 제 2 로직 회로; 제 1 제어 게이팅 신호에 기초하여 상기 제 1 공통 전원 노드로 제 1 전원전압을 공급하는 제 1 전원 게이팅 회로; 제 2 제어 게이팅 신호에 기초하여 상기 제 1 공통 전원 노드로 상기 제 1 전원전압을 공급하는 제 2 전원 게이팅 회로; 및 파워 다운 신호와, 상기 제 1 및 제 2 로직 회로의 특성을 모니터링한 결과에 기초하여 상기 제 1 및 제 2 제어 게이팅 신호를 생성하는 제어 로직 회로를 포함할 수 있다.
본 발명의 실시예는 전원 게이팅 효율을 증가시키고, 반도체 장치의 성능을 최적화시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 도 1에 도시된 특성 모니터링 회로의 구성을 보여주는 도면,
도 3은 도 1에 도시된 전원 게이팅 제어회로의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 보여주는 도면이다. 상기 반도체 장치(1)는 적어도 2개의 로직 회로 및 적어도 2개의 전원 게이팅 회로를 포함할 수 있다. 도 1에서, 상기 반도체 장치(1)는 3개의 로직 회로를 포함하는 것을 예시하여 설명하기로 한다. 상기 반도체 장치(1)는 제 1 로직 회로(111), 제 2 로직 회로(112) 및 제 3 로직 회로(113)를 포함할 수 있다. 상기 제 1 내지 제 3 로직 회로(111, 112, 113)는 다양한 기능을 수행할 수 있는 불특정한 회로일 수 있다. 상기 제 1 내지 제 3 로직 회로(111, 112, 113)는 제 1 전원전압(VH) 및 제 2 전원전압(VL)을 수신하여 동작할 수 있다. 상기 제 1 전원전압(VH)은 고전압일 수 있고, 예를 들어, 외부 전원으로부터 상기 반도체 장치(1)의 동작 전원으로서 인가되는 외부 전원전압일 수 있다. 상기 제 2 전원전압(VL)은 상기 제 1 전원전압보다 낮은 레벨을 갖는 저전압일 수 있고, 예를 들어 접지전압일 수 있다. 그러나, 상기 제 1 및 제 2 전원전압(VH, VL)의 종류 및 레벨을 한정하려는 것은 아니며, 상기 제 1 및 제 2 전원전압(VH, VL)의 종류 및 레벨은 상기 제 1 내지 제 3 로직 회로(111, 112, 113)의 종류 및 기능에 따라 변화될 수 있다.
상기 반도체 장치(1)는 제 1 전원 게이팅 회로(121), 제 2 전원 게이팅 회로(122) 및 제 3 전원 게이팅 회로(123)를 포함할 수 있다. 상기 제 1 내지 제 3 전원 게이팅 회로(121, 122, 123)는 각각 할당된 게이팅 신호에 기초하여 상기 제 1 전원전압(VH)을 상기 제 1 내지 제 3 로직 회로(111, 112, 113)로 각각 공급할 수 있다. 상기 제 1 전원 게이팅 회로(121)는 제 1 게이팅 신호(SP1)에 기초하여 상기 제 1 전원전압(VH)을 상기 제 1 전원 공급 노드(PUN1)로 공급할 수 있다. 상기 제 1 로직 회로(111)는 상기 제 1 전원 공급 노드(PUN1)와 연결되어 상기 제 1 전원전압(VH)을 수신할 수 있다. 상기 제 2 전원 게이팅 회로(122)는 제 2 게이팅 제어신호(SP2)에 기초하여 상기 제 1 전원전압(VH)을 상기 제 2 전원 공급 노드(PUN2)로 공급할 수 있다. 상기 제 2 로직 회로(112)는 상기 제 2 전원 공급 노드(PUN2)와 연결되어 상기 제 1 전원전압(VH)을 수신할 수 있다. 상기 제 3 전원 게이팅 회로(123)는 제 3 게이팅 제어신호(SP3)에 기초하여 상기 제 1 전원전압(VH)을 상기 제 3 전원 공급 노드(PUN3)로 공급할 수 있다. 상기 제 3 로직 회로(113)는 상기 제 3 전원 공급 노드(PUN3)와 연결되어 상기 제 1 전원전압(VH)을 수신할 수 있다.
상기 제 1 내지 제 3 전원 게이팅 회로(121, 122, 123)는 반도체 장치(1)의 동작에 따라 상기 제 1 전원전압(VH)을 선택적으로 공급할 수 있다. 예를 들어, 상기 반도체 장치(1)가 스탠바이 모드일 때, 상기 제 1 내지 제 3 전원 게이팅 회로(121, 122, 123)는 상기 제 1 내지 제 3 게이팅 신호(SP1, SP2, SP3)에 기초하여 상기 제 1 전원전압(VH)이 각각 상기 제 1 내지 제 3 전원 공급 노드(PUN1, PUN2, PUN3)로 공급되는 것을 차단할 수 있다. 상기 반도체 장치가 스탠바이 모드가 아닐 때, 예를 들어, 상기 반도체 장치(1)가 액티브 모드일 때, 상기 제 1 내지 제 3 전원 게이팅 회로(121, 122, 123)는 상기 제 1 내지 제 3 게이팅 신호(SP1, SP2, SP3)에 기초하여 상기 제 1 전원전압(VH)을 각각 상기 제 1 내지 제 3 전원 공급 노드(PUN1, PUN2, PUN3)로 공급할 수 있다. 상기 스탠바이 모드는 상기 반도체 장치(1)의 저전력 소비 모드를 의미하는 것일 수 있고, 슬립 모드, 파워 다운 모드 및 딥 파워 다운 모드 등을 포함할 수 있다. 상기 반도체 장치(1)가 상기 스탠바이 모드일 때, 상기 제 1 내지 제 3 게이팅 신호(SP1, SP2, SP3)는 디스에이블될 수 있고, 상기 스탠바이 모드가 아닐 때 상기 제 1 내지 제 3 게이팅 신호(SP1, SP2, SP3)는 인에이블될 수 있다.
상기 제 1 전원 게이팅 회로(121)는 제 1 게이팅 트랜지스터(P1)를 포함할 수 있다. 상기 제 1 게이팅 트랜지스터(P1)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 게이팅 트랜지스터(P1)는 상기 제 1 게이팅 신호(SP1)에 기초하여 상기 제 1 전원전압(VH)을 상기 제 1 전원 공급 노드(PUN1)를 통해 상기 제 1 로직 회로(111)로 인가할 수 있다. 상기 제 1 게이팅 트랜지스터(P1)는 게이트로 상기 제 1 게이팅 신호(SP1)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 1 전원 공급 노드(PUN1)와 연결될 수 있다. 상기 제 2 전원 게이팅 회로(122)는 제 2 게이팅 트랜지스터(P2)를 포함할 수 있다. 상기 제 2 게이팅 트랜지스터(P2)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 2 게이팅 트랜지스터(P2)는 상기 제 2 게이팅 신호(SP2)에 기초하여 상기 제 1 전원전압(VH)을 상기 제 2 전원 공급 노드(PUN2)를 통해 상기 제 2 로직 회로(112)로 인가할 수 있다. 상기 제 2 게이팅 트랜지스터(P2)는 게이트로 상기 제 2 게이팅 신호(SP2)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 2 전원 공급 노드(PUN2)와 연결될 수 있다. 상기 제 3 전원 게이팅 회로(123)는 제 3 게이팅 트랜지스터(P3)를 포함할 수 있다. 상기 제 3 게이팅 트랜지스터(P3)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 게이팅 트랜지스터(P3)는 상기 제 3 게이팅 신호(SP3)에 기초하여 상기 제 1 전원전압(VH)을 상기 제 3 전원 공급 노드(PUN3)를 통해 상기 제 3 로직 회로(113)로 인가할 수 있다. 상기 제 3 게이팅 트랜지스터(P3)는 게이트로 상기 제 3 게이팅 신호(SP3)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 3 전원 공급 노드(PUN3)와 연결될 수 있다.
도 1에서, 상기 반도체 장치(1)는 적어도 하나의 스위칭 회로를 포함할 수 있다. 상기 반도체 장치(1)는 제 1 스위칭 회로(SW11), 제 2 스위칭 회로(SW21) 및 제어 로직 회로(130)를 포함할 수 있다. 상기 제 1 스위칭 회로(SW11)는 제 1 스위칭 제어신호(SC1)에 기초하여 상기 제 1 전원 공급 노드(PUN1)와 상기 제 2 전원 공급 노드(PUN2)를 연결할 수 있다. 상기 제 1 스위칭 회로(SW11)는 상기 제 1 스위칭 제어신호(SC1)가 인에이블되었을 때, 턴온되어 상기 제 1 및 제 2 전원 공급 노드(PUN1, PUN2)를 연결할 수 있다. 상기 제 1 스위칭 회로(SW11)는 상기 제 1 스위칭 제어신호(SC1)가 디스에이블되었을 때, 턴오프되어 상기 제 1 및 제 2 전원 공급 노드(PUN1, PUN2)의 연결을 차단할 수 있다. 상기 제 2 스위칭 회로(SW21)는 제 2 스위칭 제어신호(SC2)에 기초하여 상기 제 2 전원 공급 노드(PUN2)와 상기 제 3 전원 공급 노드(PUN3)를 연결할 수 있다. 상기 제 2 스위칭 회로(SW21)는 상기 제 2 스위칭 제어신호(SC2)가 인에이블되었을 때, 턴온되어 상기 제 2 및 제 3 전원 공급 노드(PUN2, PUN3)를 연결할 수 있다. 상기 제 2 스위칭 회로(SW21)는 상기 제 2 스위칭 제어신호(SC2)가 디스에이블되었을 때, 턴오프되어 상기 제 2 및 제 3 전원 공급 노드(PUN2, PUN3)의 연결을 차단할 수 있다.
상기 제어 로직 회로(130)는 상기 제 1 내지 제 3 로직 회로(111, 112, 113)의 특성을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 제 1 및 제 2 스위칭 제어신호(SC1, SC2)를 생성할 수 있다. 상기 제 1 내지 제 3 로직 회로(111, 112, 113)의 특성은 공정 및/또는 온도 변동을 포함할 수 있다. 상기 공정 변동은 로직 회로의 공정 스큐를 의미할 수 있다. 상기 로직 회로의 공정 변동이 기준보다 빠른 경우, 상기 로직 회로는 상대적으로 낮거나 높은 레벨의 전원전압(제 1 전원전압(VH)의 경우 상대적으로 낮은 레벨, 제 2 전원전압(VL)의 경우 상대적으로 높은 레벨)을 수신하더라도 정상적인 동작이 가능할 수 있다. 따라서, 공정 변동이 기준보다 빠른 로직 회로와 연결되는 전원 게이팅 회로의 구동력은 상대적으로 작아도 무방하다. 반대로, 상기 로직 회로의 공정 변동이 기준보다 느린 경우, 상기 로직 회로는 상대적으로 높거나 낮은 레벨의 전원전압(제 1 전원전압(VH)의 경우 상대적으로 높은 레벨, 제 2 전원전압(VL)의 경우 상대적으로 낮은 레벨)을 수신해야만 정상적인 동작이 가능할 수 있다. 따라서, 공정 변동이 기준보다 느린 로직 회로와 연결되는 전원 게이팅 회로의 구동력은 상대적으로 큰 것이 바람직하다. 상기 온도 변동은 상기 로직 회로의 현재 온도를 의미할 수 있다. 상기 로직 회로의 온도가 기준보다 높은 경우, 상기 로직 회로는 상대적으로 낮은 레벨의 전원전압을 수신하더라도 정상적인 동작이 가능할 수 있다. 상기 로직 회로의 온도가 기준보다 낮은 경우, 상기 로직 회로는 상대적으로 높은 레벨의 전원전압을 수신해야만 정상적인 동작이 가능할 수 있다. 반도체 장치가 동작하는 온도는 트랜지스터의 이동성(mobility)와 관련되기 때문에, 상기 반도체 장치가 동작하는 온도가 낮을수록 로직 회로는 빠르게 동작할 수 있는 반면, 상기 반도체 장치가 동작하는 온도가 높을수록 상기 로직 회로는 느리게 동작할 수 있다. 하지만, 최근에는 반도체 장치의 테크가 감소되면서 트랜지스터의 문턱전압의 레벨이 낮아지고 있다. 상기 온도는 트랜지스터의 문턱전압의 레벨을 변화시킬 수 있다. 따라서, 상기 반도체 장치가 동작하는 온도가 높을수록 상기 로직 회로는 빠르게 동작할 수 있고, 상기 반도체 장치가 동작하는 온도가 낮을수록 상기 로직 회로는 느리게 동작할 수 있다.
따라서, 공정 변동이 기준보다 빠르거나 상대적으로 높은 온도에서 동작하는 로직 회로와 연결되는 전원 게이팅 회로의 구동력은 상대적으로 작아도 무방하고, 공정 변동이 기준보다 느리거나 상대적으로 낮은 온도에서 동작하는 로직 회로와 연결되는 전원 게이팅 회로의 구동력은 상대적으로 커야 한다. 하지만, 단일 반도체 장치에 구비되는 전원 게이팅 회로들의 트랜지스터 소자는 동일하게 설계 및 제조되는 것이 일반적이다. 또한, 로직 회로의 특성을 미리 파악하여 로직 회로의 특성에 맞춰 트랜지스터 소자를 서로 다르게 설계하는 것은 사실상 불가능하다.
본 발명의 실시예에서, 상기 제어 로직 회로(130)는 상기 제 1 내지 제 3 로직 회로(111, 112, 113)의 특성을 모니터링하고, 상기 모니터링 결과에 따라 제 1 내지 제 3 전원 공급 노드(PUN1, PUN2, PUN3)를 선택적으로 연결할 수 있다. 예를 들어, 상기 제 1 및 제 2 로직 회로(111, 112)의 공정 변동이 기준보다 느리고, 상기 제 3 로직 회로(113)의 공정 변동이 기준보다 빠르다고 가정하자. 상기 제어 로직 회로(130)는 상기 제 1 스위칭 제어신호(SC1)를 인에이블시키고, 상기 제 2 스위칭 제어신호(SC2)를 디스에이블시킬 수 있다. 따라서, 상기 제 1 및 제 2 전원 게이팅 회로(121, 122)가 함께 상기 제 1 및 제 2 전원 공급 노드(PUN1, PUN2)로 상기 제 1 전원전압(VH)을 공급하므로, 상대적으로 큰 구동력으로 상기 제 1 전원전압(VH)을 상기 제 1 및 제 2 전원 공급 노드(PUN1, PUN2)로 공급할 수 있다. 상기 제 3 로직 회로(113)는 상기 제 3 전원 게이팅 회로(123)에 의해서만 상기 제 3 전원 공급 노드(PUN3)를 통해 상기 제 1 전원전압(VH)을 공급받을 수 있다. 따라서, 상기 제 3 로직 회로(113)는 상대적으로 작은 구동력으로 상기 제 1 전원전압(VH)을 수신할 수 있다. 상기 제어 로직 회로(130)는 상기 제 1 및 제 2 스위칭 제어신호(SC1, SC2)를 생성하여 상기 제 1 및 제 3 로직 회로(111, 112, 113)가 최적의 레벨 및/또는 구동력을 갖는 전원전압을 수신하여 동작할 수 있도록 제어할 수 있다.
도 1에서, 상기 반도체 장치(1)는 제 4 전원 게이팅 회로(124), 제 5 전원 게이팅 회로(125), 제 6 전원 게이팅 회로(126), 제 3 스위칭 회로(SW12) 및 제 4 스위칭 회로(SW22)를 더 포함할 수 있다. 상기 제 4 내지 제 6 전원 게이팅 회로(124, 125, 126)는 각각 할당된 게이팅 신호에 기초하여 상기 제 1 내지 제 3 로직 회로(111, 112, 113)로 상기 제 2 전원전압(VL)을 각각 공급할 수 있다. 상기 제 4 전원 게이팅 회로(124)는 제 4 게이팅 신호(SN1)에 기초하여 상기 제 2 전원전압(VL)을 제 4 전원 공급 노드(PDN1)를 통해 상기 제 1 로직 회로(111)로 공급할 수 있다. 상기 제 1 로직 회로(111)는 상기 제 4 전원 공급 노드(PDN1)와 연결되어 상기 제 2 전원전압(VL)을 수신할 수 있다. 상기 제 5 전원 게이팅 회로(125)는 제 5 게이팅 신호(SN2)에 기초하여 상기 제 2 전원전압(VL)을 제 5 전원 공급 노드(PDN2)를 통해 상기 제 2 로직 회로(112)로 공급할 수 있다. 상기 제 2 로직 회로(112)는 상기 제 5 전원 공급 노드(PDN2)와 연결되어 상기 제 2 전원전압(VL)을 수신할 수 있다. 상기 제 6 전원 게이팅 회로(126)는 제 6 게이팅 신호(SN3)에 기초하여 상기 제 2 전원전압(VL)을 제 6 전원 공급 노드(PDN3)를 통해 상기 제 3 로직 회로(113)로 공급할 수 있다. 상기 제 3 로직 회로(113)는 상기 제 6 전원 공급 노드(PDN3)와 연결되어 상기 제 2 전원전압(VL)을 수신할 수 있다. 상기 제 4 게이팅 신호(SN1)는 상기 제 1 게이팅 신호(SP1)의 반전 신호일 수 있고, 상기 제 5 게이팅 신호(SN2)는 상기 제 2 게이팅 신호(SP2)의 반전 신호일 수 있으며, 상기 제 6 게이팅 신호(SN3)는 상기 제 3 게이팅 신호(SP3)의 반전 신호일 수 있다.
상기 제 4 전원 게이팅 회로(124)는 제 4 게이팅 트랜지스터(N1)를 포함할 수 있다. 상기 제 4 게이팅 트랜지스터(N1)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 4 게이팅 트랜지스터(N1)는 게이트로 상기 제 4 게이팅 신호(SN1)를 수신하고, 드레인이 상기 제 4 전원 공급 노드(PDN1)와 연결되며, 소스가 상기 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 제 5 전원 게이팅 회로(125)는 제 5 게이팅 트랜지스터(N2)를 포함할 수 있다. 상기 제 5 게이팅 트랜지스터(N2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 게이팅 트랜지스터(N2)는 게이트로 상기 제 5 게이팅 신호(SN2)를 수신하고, 드레인이 상기 제 5 전원 공급 노드(PDN2)와 연결되며, 소스가 상기 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 제 6 전원 게이팅 회로(126)는 제 6 게이팅 트랜지스터(N3)를 포함할 수 있다. 상기 제 6 게이팅 트랜지스터(N3)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 6 게이팅 트랜지스터(N3)는 게이트로 상기 제 6 게이팅 신호(SN3)를 수신하고, 드레인이 상기 제 6 전원 공급 노드(PDN3)와 연결되며, 소스가 상기 제 2 전원전압(VL) 단자와 연결될 수 있다.
상기 제 3 스위칭 회로(SW12)는 상기 제 1 스위칭 제어신호(SC1)에 기초하여 상기 제 4 및 제 5 전원 공급 노드(PDN1, PDN2)를 연결할 수 있다. 상기 제 3 스위칭 회로(SW12)는 상기 제 1 스위칭 제어신호(SC1)가 인에이블되었을 때, 턴온되어 상기 제 4 및 제 5 전원 공급 노드(PDN1, PDN2)를 연결할 수 있다. 상기 제 3 스위칭 회로(SW12)는 상기 제 1 스위칭 제어신호(SC1)가 디스에이블되었을 때, 턴오프되어 상기 제 4 및 제 5 전원 공급 노드(PDN1, PDN2)의 연결을 차단할 수 있다. 상기 제 4 스위칭 회로(SW22)는 상기 제 2 스위칭 제어신호(SC2)에 기초하여 상기 제 5 및 제 6 전원 공급 노드(PDN2, PDN3)를 연결할 수 있다. 상기 제 4 스위칭 회로(SW22)는 상기 제 2 스위칭 제어신호(SC2)가 인에이블되었을 때, 턴온되어 상기 제 5 및 제 6 전원 공급 노드(PDN2, PDN3)를 연결할 수 있다. 상기 제 4 스위칭 회로(SW22)는 상기 제 2 스위칭 제어신호(SC2)가 디스에이블되었을 때, 턴오프되어 상기 제 5 및 제 6 전원 공급 노드(PDN2, PDN3)의 연결을 차단할 수 있다. 예를 들어, 상기 제 1 및 제 2 로직 회로(111, 112)의 공정 변동이 기준보다 느리고, 상기 제 3 로직 회로(113)의 공정 변동이 기준보다 빠르다고 가정하자. 상기 제어 로직 회로(130)는 상기 제 1 스위칭 제어신호(SC1)를 인에이블시키고, 상기 제 2 스위칭 제어신호(SC2)를 디스에이블시킬 수 있다. 따라서, 상기 제 4 및 제 5 전원 게이팅 회로(124, 125)가 함께 상기 제 4 및 제 5 전원 공급 노드(PDN1, PDN2)로 상기 제 2 전원전압(VL)을 공급하므로, 상대적으로 큰 구동력으로 상기 제 2 전원전압(VL)을 상기 제 4 및 제 5 전원 공급 노드(PDN1, PDN2)로 공급할 수 있다. 상기 제 3 로직 회로(113)는 상기 제 6 전원 게이팅 회로(126)에 의해서만 상기 제 6 전원 공급 노드(PDN3)를 통해 상기 제 2 전원전압(VL)을 공급받을 수 있다. 따라서, 상기 제 3 로직 회로(113)는 상대적으로 작은 구동력으로 상기 제 2 전원전압(VL)을 수신할 수 있다.
상기 제어 로직 회로(130)는 특성 모니터링 회로(131) 및 전원 게이팅 제어 회로(132)를 포함할 수 있다. 상기 특성 모니터링 회로(131)는 상기 제 1 내지 제 3 로직 회로(111, 112, 113)의 특성을 모니터링하여 특성 정보(OP<0:n>)를 생성할 수 있다. 상기 특성 모니터링 회로(131)는 상기 제 1 내지 제 3 로직 회로(111, 112, 113) 중 적어도 하나를 모사한 지연 라인을 포함할 수 있다. 상기 로직 회로를 모사한 지연 라인은 상기 로직 회로를 구성하는 트랜지스터 소자들과 실질적으로 동일한 환경 및/또는 조건에서 제조된 트랜지스터 소자를 포함할 수 있다. 상기 특성 모니터링 회로(131)는 상기 로직 회로를 모사한 지연 라인을 통해 상기 로직 회로의 공정 및/또는 온도 변동에 관련된 특성을 모니터링하고, 상기 모니터링 결과에 기초하여 상기 특성 정보(OP<0:n>)를 생성할 수 있다. 상기 특성 모니터링 회로(131)는 인에이블 신호(EN)를 더 수신할 수 있다. 상기 특성 모니터링 회로(131)는 상기 인에이블된 인에이블 신호(EN)를 수신했을 때 활성화되어 상기 로직 회로의 특성을 모니터링할 수 있다. 또한, 상기 특성 모니터링 회로(131)는 합성 코드(SYNC)를 더 수신할 수 있다. 상기 로직 회로는 다양한 기능을 수행하기 위한 복수의 불특정한 회로를 포함할 수 있다. 상기 반도체 장치(1)가 메모리 장치일 때, 상기 로직 회로는 데이터 경로, 클럭 경로, 커맨드 경로 및 어드레스 경로 등의 회로를 포함할 수 있다. 상기 데이터 경로는 데이터를 처리하는 어떠한 회로라도 포함할 수 있고, 상기 클럭 경로는 클럭 신호를 처리하는 어떠한 회로라도 포함할 수 있다. 마찬가지로, 상기 커맨드 경로 및 어드레스 경로는 각각 커맨드 신호 및 어드레스 신호를 처리하는 어떠한 회로라도 포함할 수 있다. 상기 다양한 신호 경로들은 서로 다른 로직 연산을 수행하고 서로 다른 구조를 가질 수 있기 때문에, 서로 다른 지연량을 가질 수 있다. 상기 특성 모니터링 회로(131)의 지연 라인은 가변 지연 라인일 수 있고, 상기 다양한 신호 경로를 모사할 수 있도록 상기 합성 코드(SYNC)에 기초하여 지연량이 변화될 수 있다.
상기 전원 게이팅 제어 회로(132)는 파워 다운 신호(PDN) 및 상기 특성 정보(OP<0:n>)에 기초하여 상기 제 1 및 제 2 스위칭 제어신호(SC1, SC2)를 생성할 수 있다. 상기 파워 다운 신호(PDN)는 상기 반도체 장치가 상기 스탠바이 모드로 진입할 수 있도록 지시하는 신호로서 상기 반도체 장치(1)의 외부 장치로부터 입력될 수 있는 신호일 수 있다. 상기 전원 게이팅 제어 회로(132)는 상기 반도체 장치(1)가 스탠바이 모드일 때 상기 제 1 및 제 2 스위칭 제어신호(SC1, SC2)를 모두 디스에이블시킬 수 있다. 상기 반도체 장치(1)가 스탠바이 모드가 아닐 때, 상기 전원 게이팅 제어 회로(132)는 상기 특성 정보(OP<0:n>)에 기초하여 상기 제 1 및 제 2 스위칭 제어신호(SC1, SC2)를 선택적으로 인에이블시킬 수 있다. 상기 전원 게이팅 제어 회로(132)는 상기 반도체 장치(1)의 파워 업 구간에서 상기 제 1 및 제 2 스위칭 제어신호(SC1, SC2)를 모두 디스에이블시킬 수 있다. 상기 파워 업 구간은 상기 반도체 장치(1)가 스탠바이 모드를 종료하고 액티브 모드로 진입할 때, 전원전압의 레벨이 안정화되는 구간을 의미할 수 있다. 상기 반도체 장치(1)가 액티브 모드로 진입하면 외부 전원으로부터 상기 제 1 및 제 2 전원전압(VH, VL)을 인가 받고, 상기 제 1 및 제 2 전원전압(VH, VL)이 인가되면서, 상기 제 1 내지 제 6 전원 공급 노드(PUN1, PUN2, PUN3, PDN1, PDN2, PDN3)의 전압 레벨이 변화될 수 있다. 상기 반도체 장치(1)의 안정적인 동작을 위해서, 상기 제 1 내지 제 3 전원 공급 노드(PUN1, PUN2, PUN3)는 상기 제 1 전원전압(VH) 레벨로 세틀링되는 시간이 확보되어야 하고, 상기 제 4 내지 제 6 전원 공급 노드(PDN1, PDN2, PDN3)는 상기 제 2 전원전압(VL) 레벨로 세틀링 되는 시간이 확보되어야 한다. 따라서, 상기 전원 게이팅 제어 회로(132)는 상기 제 1 및 제 2 스위칭 제어신호(SC1, SC2)를 디스에이블시켜, 상기 제 1 내지 제 6 전원 게이팅 회로(121, 122, 123, 124, 125, 126)에 의해 상기 제 1 내지 제 6 전원 공급 노드(PUN1, PUN2, PUN3, PDN1, PDN2, PDN3)의 전압 레벨이 안정적으로 세틀링될 수 있도록 한다.
도 2는 도 1에 도시된 특성 모니터링 회로(131)의 구성을 보여주는 도면이다. 도 2에서, 상기 특성 모니터링 회로(131)는 하나의 로직 회로의 특성을 모니터링하기 위한 구성만이 도시되어 있을 수 있고, 로직 회로의 개수에 대응하여 도 2에 도시된 것과 동일한 구성을 복수개 구비할 수 있다. 일 실시예에서, 상기 특성 모니터링 회로(131)는 도 2에 도시된 구성만을 구비하고, 합성 코드를 변화시켜 복수개의 로직 회로의 특성을 순차적으로 모니터링할 수도 있다. 상기 특성 모니터링 회로(131)는 펄스 생성기(210), 지연 라인(220) 및 특성 정보 생성기(230)를 포함할 수 있다. 상기 펄스 생성기(210)는 클럭 신호(CLK)를 수신할 수 있다, 상기 펄스 생성기(210)는 상기 클럭 신호(CLK)에 기초하여 레벨 신호(IN) 및 기준 신호(REF)를 생성할 수 있다. 상기 레벨 신호(IN)는 상기 클럭 신호(CLK)에 기초하여 하이 레벨로 인에이블된 상태를 유지하는 신호일 수 있다. 상기 기준 신호(REF)는 상기 클럭 신호(CLK)가 수신된 시점부터 소정 시간 이후에 인에이블되는 펄스 신호일 수 있다. 예를 들어, 상기 기준 신호(REF)는 상기 클럭 신호(CLK)의 소정 주기 이후에 인에이블 될 수 있다. 상기 반도체 장치(1)는 상기 클럭 신호(CLK)에 기초하여 동작 속도가 변화될 수 있다. 예를 들어, 상기 반도체 장치(1)는 고주파수를 갖는 클럭 신호(CLK)를 수신하여 제 1 주파수로 동작할 수 있고, 저주파수를 갖는 클럭 신호(CLK)를 수신하여 상기 제 1 주파수보다 낮은 제 2 주파수로 동작할 수 있다. 상기 펄스 생성기(210)는 상기 인에이블 신호(EN)를 수신할 수 있다. 상기 펄스 생성기(210)는 상기 인에이블 신호(EN)가 인에이블되었을 때 상기 클럭 신호(CLK)에 기초하여 상기 레벨 신호(IN) 및 상기 기준 신호(REF)를 생성하여 출력할 수 있다.
상기 지연 라인(220)은 상기 레벨 신호(IN)를 수신할 수 있다. 상기 지연 라인(220)은 복수의 지연부를 포함할 수 있다. 상기 복수의 지연부는 직렬로 연결될 수 있고, 상기 레벨 신호(IN)를 순차적으로 지연시킬 수 있다. 상기 지연 라인(220)은 제 1 내지 제 n 지연부(221, 222, ..., 22n-1, 22n)를 포함할 수 있다. 상기 상기 제 1 지연부(221)는 상기 레벨 신호를 지연시켜 출력할 수 있다. 상기 제 2 내지 제 n 지연부(222, ..., 22n-1, 22n)는 각각 이전 단의 지연부의 출력을 지연시켜 출력할 수 있다. 예를 들어, 상기 제 1 내지 제 n 지연부(221, 222, ..., 22n-1, 22n)는 서로 동일한 구조를 가질 수 있다. 일 실시예에서, 상기 제 1 내지 제 n 지연부(221, 222, ..., 22n-1, 22n)는 가변 지연부일 수 있다. 상기 제 1 내지 제 n 지연부(221, 222, ..., 22n-1, 22n)는 각각 상기 합성 코드(SYNC)를 수신하여 지연량이 가변될 수 있다.
상기 특성 정보 생성기(230)는 상기 복수의 지연부의 출력 단과 각각 연결되어, 상기 복수의 지연부로부터 출력되는 신호에 기초하여 상기 특성 정보(OP<0:n>)를 생성할 수 있다. 상기 특성 정보 생성기(230)는 상기 기준 신호(REF)가 인에이블되었을 때 상기 복수의 지연부로부터 출력된 신호를 수신하고, 수신된 신호에 기초하여 상기 특성 정보(OP<0:n>)를 생성할 수 있다. 상기 특성 정보 생성기(230)는 복수의 플립플롭을 포함할 수 있다. 상기 복수의 플립플롭의 입력 단자는 각각 상기 제 1 내지 제 n 지연부(221, 222, ..., 22n-1, 22n)의 출력 단과 연결되고, 제 1 내지 제 n 지연부(221-1, 221-2, ..., 221-n-1, 221-n)로부터 출력되는 신호를 수신할 수 있다. 상기 복수의 플립플롭의 클럭 단자는 상기 기준 신호(REF)를 수신할 수 있다. 상기 복수의 플립플롭은 DQ 플립플롭일 수 있다. 상기 복수의 플립플롭은 상기 기준 신호(REF)가 인에이블되었을 때, 상기 제 1 내지 제 n 지연부(221, 222, ..., 22n-1, 22n)로부터 출력된 신호를 출력 단자로 출력할 수 있다. 상기 복수의 플립플롭의 출력 단자를 통해 출력된 신호는 상기 특성 정보(OP<0:n>)로서 제공될 수 있다. 상기 특성 정보 생성기(230)는 인코더(231)를 더 포함할 수 있다. 상기 인코더(231)는 상기 복수의 플립플롭으로부터 출력된 신호를 수신하고, 수신된 신호를 인코딩하여 상기 특성 정보(OP<0:n>)를 생성할 수 있다. 상기 인코더(231)는 선택적인 구성요소일 수 있고, 상기 특성 정보(OP<0:n>)를 구성하는 신호의 비트 수를 특정하기 위해 구비될 수 있다.
상기 제 1 내지 제 n 지연부(221, 222, ..., 22n-1, 22n)는 상기 제 1 내지 제 3 로직 회로(111, 112, 113)를 모사하여 구성될 수 있다. 따라서, 상기 지연 라인(220)은 상기 로직 회로와 실질적으로 동일한 특성을 가질 수 있다. 상기 로직 회로의 공정 변동이 기준보다 빠를수록 상기 지연 라인(220)의 지연량은 감소될 수 있다. 반대로, 상기 로직 회로의 공정 변동이 기준보다 느릴수록 상기 지연 라인(220)의 지연량은 증가될 수 있다. 또한, 상기 지연 라인(220)의 지연량은 상기 로직 회로가 동작하는 온도에 기초하여 변화될 수 있다. 상기 반도체 장치(1)는 온도에 따라 동작 속도가 변화될 수 있다. 상기 지연 라인(220)의 지연량은 상기 로직 회로가 동작하는 온도에 따라 변화되는 지연량을 가질 수 있다. 상기 로직 회로가 상기 공정 및/또는 온도 변동에 기초하여 빠르게 동작할 때, 상기 레벨 신호(IN)는 상기 기준 신호(REF)가 인에이블될 때까지 상기 제 n 지연부(22n)까지 도달할 수 있고, 상기 기준 신호(REF)가 인에이블되었을 때 상기 복수의 플립플롭은 모두 로직 하이 레벨을 갖는 출력 신호를 생성할 수 있다. 따라서, 상기 특성 정보(OP<0:n>)는 "1, 1, 1, ..., 1, 1, 1, 1"의 로직 값을 가질 수 있다. 반대로 상기 로직 회로가 상기 공정 및/또는 온도 변동에 기초하여 느리게 동작할 때, 상기 레벨 신호(LIN)는 상기 기준 신호(REF)가 인에이블될 때까지 상기 제 n 지연부(22n)까지 도달하지 못할 수 있다. 상기 기준 신호(REF)가 인에이블되었을 때 몇몇 플립플롭은 로직 로우 레벨을 갖는 출력 신호를 생성하고, 상기 특성 정보(OP<0:n>)는 예를 들어, "1, 1, 1, ..., 0, 0, 0, 0"의 로직 값을 가질 수 있다. 또한, 상기 로직 회로가 상기 공정 및/또는 온도 변동에 기초하여 위의 2가지 경우 사이에 대응하는 속도로 동작할 때, 상기 특성 정보(OP<0:n>)는 상기 2가지 로직 값의 사이 값을 가질 것이다. 따라서, 상기 특성 모니터링 회로(130)는 상기 제 1 내지 제 3 로직 회로(111, 112, 113)의 공정 및 온도 변동을 모니터링하고, 상기 제 1 내지 제 3 로직 회로(111, 112, 113)의 특성에 따른 특성 정보(OP<0:n>)를 생성할 수 있다.
도 3은 도 1에 도시된 전원 게이팅 제어 회로(132)의 구성을 보여주는 도면이다. 도 3에서, 상기 전원 게이팅 제어 회로(132)는 레지스터(310), 컨트롤러(320) 및 제어신호 생성기(330)를 포함할 수 있다. 상기 레지스터(310)는 상기 특성 모니터링 회로(131)로부터 생성된 상기 특성 정보(OP<0:n>)를 저장할 수 있다. 도 3에서, 상기 제 1 로직 회로(111)와 관련된 특성 정보는 OP1<0:n>으로 기재하였고, 상기 제 2 로직 회로(112)와 관련된 특성 정보는 OP2<0:n>으로 기재하였으며, 상기 제 3 로직 회로(113)와 관련된 특성 정보는 OP3<0:n>으로 기재하였다. 상기 레지스터(310)는 제 1 저장 영역(311) 및 제 2 저장 영역(312)을 포함할 수 있다. 예를 들어, 상기 제 1 저장 영역(311)은 상기 제 1 로직 회로(111)가 제 1 주파수로 동작할 때 상기 특성 정보(OP1<0:n>)를 저장할 수 있다. 상기 제 2 저장 영역(312)은 상기 제 1 로직 회로(112)가 제 2 주파수로 동작할 때 상기 특성 정보(OP1<0:n>)를 저장할 수 있다. 상기 제 1 저장 영역(311)에 저장된 특성 정보는 패스트 모드 특성 정보일 수 있다. 상기 제 2 저장 영역(312)에 저장된 특성 정보는 슬로우 모드 특성 정보일 수 있다. 상기 제 1 및 제 2 저장 영역(311, 312)에 저장된 특성 정보(OP1<0:n>)는 상기 특성 모니터링 회로(131)가 모니터링 동작을 수행할 때마다 업데이트될 수 있다. 상기 레지스터(310)는 제 3 내지 제 6 저장 영역(313, 314, 315, 316)을 더 포함할 수 있다. 상기 제 3 저장 영역(313)은 상기 제 2 로직 회로(112)의 패스트 모드 특성 정보를 저장할 수 있고, 상기 제 4 저장 영역(314)은 상기 제 2 로직 회로(112)의 슬로우 모드 특성 정보를 저장할 수 있다. 상기 제 5 저장 영역(315)은 상기 제 3 로직 회로(113)의 패스트 모드 특성 정보를 저장할 수 있고, 상기 제 6 저장 영역(316)은 상기 제 3 로직 회로(113)의 슬로우 모드 특성 정보를 저장할 수 있다.
상기 컨트롤러(320)는 상기 인에이블 신호(EN), 상기 합성 코드(SYNC) 및 특성 정보 선택신호(SEL)를 생성할 수 있다. 상기 컨트롤러(320)는 상기 반도체 장치(1)가 부트업되었을 때 상기 인에이블 신호(EN)를 인에이블시킬 수 있다. 또한, 상기 컨트롤러(320)는 상기 반도체 장치(1)가 부트업 된 이후 주기적으로 상기 인에이블 신호(EN)를 인에이블시킬 수 있다. 상기 컨트롤러(320)는 스테이트 머신(321)을 포함할 수 있다. 상기 스테이트 머신(320)은 제 1 내지 제 3 로직 회로(111, 112, 113)의 다양한 신호 경로를 모사하기 위한 정보를 저장할 수 있고, 상기 정보에 기초하여 상기 합성 코드(SYNC)를 생성할 수 있다. 또한, 상기 컨트롤러(320)는 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 컨트롤러(320)는 상기 클럭 신호(CLK)를 수신하여 상기 반도체 장치(1)의 동작 속도를 판단할 수 있다. 상기 컨트롤러(320)는 상기 판단 결과에 기초하여 상기 특성 정보 선택신호(SEL)를 생성하여 상기 레지스터(310)의 제 1 내지 제 6 저장 영역(311, 312, 313, 314, 315, 316) 중 원하는 저장 영역으로 접근할 수 있다. 상기 제 1 내지 제 6 저장 영역(311, 312, 313, 314, 315, 316)은 상기 특성 정보 선택신호(SEL)에 기초하여 저장된 특성 정보를 상기 제어신호 생성기(330)로 출력할 수 있다. 상기 제어신호 생성기(330)는 상기 특성 정보(OP1<0:n>, OP2<0:n>, OP3<0:n>)를 수신하고, 상기 특성 정보(OP1<0:n>, OP2<0:n>, OP3<0:n>)를 디코딩하여 상기 제 1 및 제 2 스위칭 신호(SC1, SC2)를 생성할 수 있다. 상기 제어신호 생성기(330)는 상기 파워 다운 신호(PDN)를 수신할 수 있다. 상기 제어신호 생성기(330)는 상기 파워 다운 신호(PDN)에 기초하여 상기 제 1 및 제 2 스위칭 제어신호(SC1, SC2)를 디스에이블시킬 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 장치(4)의 구성을 보여주는 도면이다. 도 4에서, 상기 반도체 장치(4)는 도 1에 도시된 반도체 장치(1)와 유사한 구성을 가질 수 있고, 동일한 구성요소에 대한 중복되는 설명은 하지 않기로 한다. 도 4에서, 상기 반도체 장치(4)는 적어도 2개의 로직 회로 및 적어도 2개의 전원 게이팅 회로를 포함할 수 있다. 상기 반도체 장치(4)는 제 1 로직 회로(411), 제 2 로직 회로(412), 제 3 로직 회로(413), 제 1 전원 게이팅 회로(421), 제 2 전원 게이팅 회로(422), 제 3 전원 게이팅 회로(423), 제 4 전원 게이팅 회로(424), 제 5 전원 게이팅 회로(425) 및 제 6 전원 게이팅 회로(426)를 포함할 수 있다. 상기 제 1 내지 제 3 로직 회로(411, 412, 413)는 공통으로 제 1 공통 전원 노드(PUN) 및 제 2 공통 전원 노드(PDN)와 연결될 수 있다. 상기 제 1 전원 게이팅 회로(421)는 제 1 제어 게이팅 신호(CSP1)에 기초하여 제 1 전원전압(VH)을 상기 제 1 공통 전원 노드(PUN)로 인가할 수 있다. 상기 제 2 전원 게이팅 회로(422)는 제 2 제어 게이팅 신호(CSP2)에 기초하여 상기 제 1 전원전압(VH)을 상기 제 1 공통 전원 노드(PUN)로 인가할 수 있다. 상기 제 3 전원 게이팅 회로(423)는 제 3 제어 게이팅 신호(CSP3)에 기초하여 상기 제 1 전원전압(VH)을 상기 제 1 공통 전원 노드(PUN)로 인가할 수 있다. 상기 제 4 전원 게이팅 회로(424)는 제 4 제어 게이팅 신호(CSN1)에 기초하여 제 2 전원전압(VL)을 상기 제 2 공통 전원 노드(PDN)로 인가할 수 있다. 상기 제 5 전원 게이팅 회로(425)는 제 5 제어 게이팅 신호(CSN2)에 기초하여 상기 제 2 전원전압(VL)을 상기 제 2 공통 전원 노드(PDN)로 인가할 수 있다. 상기 제 6 전원 게이팅 회로(426)는 제 6 제어 게이팅 신호(CSN3)에 기초하여 상기 제 2 전원전압(VL)을 상기 제 2 공통 전원 노드(PDN)로 인가할 수 있다. 상기 제 4 제어 게이팅 신호(CSN1)는 상기 제 1 제어 게이팅 신호(CSP1)의 반전 신호일 수 있고, 상기 제 5 제어 게이팅 신호(CSN2)는 상기 제 2 제어 게이팅 신호(CSP2)의 반전 신호일 수 있으며, 상기 제 6 제어 게이팅 신호(CSN3)는 상기 제 3 제어 게이팅 신호(CSP3)의 반전 신호일 수 있다.
상기 반도체 장치(4)는 제어 로직 회로(430)를 포함할 수 있다. 상기 제어 로직 회로(430)는 상기 제 1 내지 제 3 로직 회로(411, 412, 413)의 특성을 모니터링하고, 상기 반도체 장치(1)의 동작 상태 및 상기 제 1 내지 제 3 로직 회로(411, 412, 413)의 특성을 모니터링한 결과에 기초하여 상기 제 1 내지 제 6 제어 게이팅 신호(CSP1, CSP2, CSP3, CSN1, CSN2, CSN3)를 생성할 수 있다. 상기 제어 로직 회로(430)는 파워 다운 신호(PDN) 및 상기 제 1 내지 제 3 로직 회로(411, 412, 413)의 특성을 모니터링한 결과에 기초하여 상기 제 1 내지 제 6 제어 게이팅 신호(CSP1, CSP2, CSP3, CSN1, CSN2, CSN3)를 생성할 수 있다.
상기 제어 로직 회로(430)는 특성 모니터링 회로(431) 및 전원 게이팅 제어 회로(432)를 포함할 수 있다. 상기 특성 모니터링 회로(431)는 상기 제 1 내지 제 3 로직 회로(411, 412, 413)의 특성을 모니터링하여 특성 정보(OP<0:n>)를 생성할 수 있다. 상기 특성 모니터링 회로(431)는 인에이블 신호(EN)를 수신하여 활성화되어 상기 제 1 내지 제 3 로직 회로(411, 412, 413)의 특성을 모니터링할 수 있다. 또한, 상기 특성 모니터링 회로(431)는 합성 코드(SYNC)를 수신하여 상기 제 1 내지 제 3 로직 회로(411, 412, 413)의 다양한 신호 경로를 모사할 수 있다. 상기 전원 게이팅 제어 회로(432)는 상기 특성 모니터링 회로(431)로 상기 인에이블 신호(EN) 및 상기 합성 코드(SYNC)를 제공하고, 상기 파워 다운 신호(PDN) 및 상기 특성 정보(OP<0:n>)에 기초하여 상기 제 1 내지 제 6 제어 게이팅 신호(CSP1, CSP2, CSP3, CSN1, CSN2, CSN3)를 생성할 수 있다.
상기 특성 모니터링 회로(431)는 도 2에 도시된 특성 모니터링 회로(131)와 실질적으로 동일한 구조를 가질 수 있다. 상기 전원 게이팅 제어 회로(432)는 도 3에 도시된 전원 게이팅 제어 회로(132)와 유사한 구조를 갖지만, 상기 제어신호 생성기(230)와 다른 연산 동작을 수행할 수 있다. 상기 제 1 내지 제 6 제어 게이팅 신호(CSP1, CSP2, CSP3, CSN1, CSN2, CSN3)는 상기 제 1 내지 제 6 게이팅 신호(SP1, SP2, SP3, SN1, SN2, SN3)와 상기 제 1 및 제 2 스위칭 제어신호(SC1, SC2)의 특성이 통합된 신호일 수 있다. 예를 들어, 상기 제 1 내지 제 3 로직 회로(411, 412, 413)의 공정 변동이 기준보다 빠르고 온도가 높다면, 상기 제 1 내지 제 3 로직 회로(411, 412, 413)는 가장 빠른 속도로 동작할 수 있다. 따라서, 상기 제 1 내지 제 3 로직 회로(411, 412, 413)는 상대적으로 낮거나 높은 레벨의 전원전압(제 1 전원전압(VH)의 경우 상대적으로 낮은 레벨, 제 2 전원전압(VL)의 경우 상대적으로 높은 레벨)을 수신하여도 정상적으로 동작할 수 있다. 상기 전원 게이팅 제어 회로(432)는 상기 파워 다운 신호(PDN)이 인에이블되었을 때, 상기 특성 정보(OP<0:n>)와 무관하게 상기 제 1 내지 제 6 제어 게이팅 제어신호(CSP1, CSP2, CSP3, CSN1, CSN2, CSN3)를 디스에이블시킬 수 있다. 상기 전원 게이팅 제어 회로(432)는 상기 파워 다운 신호(PDN)이 디스에이블되었을 때, 상기 특성 정보(OP<0:n>)에 기초하여 상기 제 1 내지 제 3 게이팅 제어 신호(CSP1, CSP2, CSP3) 중 어느 하나를 인에이블시킬 수 있다. 따라서, 상기 제 1 내지 제 3 로직 회로(411, 412, 413)는 상기 제 1 내지 제 3 전원 게이팅 회로(421, 422, 423) 중 어느 하나를 통해 상기 제 1 전원전압(VH)을 수신할 수 있다. 상기 제 1 제어 게이팅 신호(CSP1)가 인에이블되어 상기 제 1 전원 게이팅 회로(421)가 상기 제 1 전원전압(VH)을 인가할 때, 상기 제 4 제어 게이팅 신호(CSN1)가 인에이블되어 상기 제 4 전원 게이팅 회로(424)가 상기 제 2 전원전압(VL)을 상기 제 1 내지 제 3 로직 회로(411, 412, 413)로 인가할 수 있다.
상기 제 1 내지 제 3 로직 회로(411, 412, 413)의 공정 변동이 기준보다 느리고 온도가 낮다면, 상기 제 1 내지 제 3 로직 회로(411, 412, 413)는 가장 느린 속도로 동작할 수 있다. 따라서, 상기 제 1 내지 제 3 로직 회로(411, 412, 413)는 상대적으로 높거나 낮은 레벨의 전원전압(제 1 전원전압(VH)의 경우 상대적으로 높은 레벨, 제 2 전원전압(VL)의 경우 상대적으로 낮은 레벨)을 수신해야만 정상적으로 동작할 수 있다. 상기 전원 게이팅 제어 회로(432)는 상기 반도체 장치(1)가 스탠바이 모드가 아닐 때, 상기 특성 정보(OP<0:n>)에 기초하여 상기 제 1 내지 제 3 게이팅 제어 신호(CSP1, CSP2, CSP3)를 모두 인에이블시킬 수 있다. 상기 제 1 내지 제 3 로직 회로(411, 412, 413)는 상기 제 1 내지 제 3 전원 게이팅 회로(421, 422, 423)를 통해 상기 제 1 전원전압(VH)을 인가받을 수 있고, 상기 제 4 내지 제 6 전원 게이팅 회로(424, 425, 426)를 통해 상기 제 2 전원전압(VL)을 인가받을 수 있다.
상기 제 1 내지 제 3 로직 회로(411, 412, 413)의 공정 변동이 기준보다 빠르고 온도가 낮거나, 상기 공정 변동이 기준보다 느리고 온도가 높을 때, 상기 제 1 내지 제 3 로직 회로(411, 412, 413)는 상기 가장 빠른 속도 및 상기 가장 느린 속도의 중간 속도로 동작할 수 있다. 따라서, 상기 전원 게이팅 제어 회로(432)는 상기 제 1 내지 제 3 제어 게이팅 신호(CSP1, CSP2, CSP3) 중 2개를 인에이블시킬 수 있고, 상기 제 1 내지 제 3 로직 회로(411, 412, 423)는 2개의 전원 게이팅 회로를 통해 상기 제 1 전원전압(VH)을 수신할 수 있다. 마찬가지로, 상기 상기 제 4 내지 제 6 전원 게이팅 신호(CSN1, CSN2, CSN3) 중 2개가 인에이블될 수 있고, 상기 제 1 내지 제 3 로직 회로(411, 412, 413)는 2개의 전원 게이팅 회로를 통해 상기 제 2 전원전압(VL)을 수신할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 제 1 로직 회로;
    제 2 로직 회로;
    제 1 게이팅 신호에 기초하여 제 1 전원 공급 노드를 통해 상기 제 1 로직 회로로 제 1 전원전압을 공급하는 제 1 전원 게이팅 회로;
    제 2 게이팅 신호에 기초하여 제 2 전원 공급 노드를 통해 상기 제 2 로직 회로로 제 2 전원전압을 공급하는 제 2 전원 게이팅 회로;
    제 1 스위칭 제어신호에 기초하여 상기 제 1 전원 공급 노드 및 상기 제 2 전원 공급 노드를 연결하는 제 1 스위칭 회로; 및
    상기 제 1 로직 회로 및 상기 제 2 로직 회로의 특성을 모니터링하여 상기 제 1 스위칭 제어신호를 생성하는 제어 로직 회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 로직 회로의 특성은 공정 및 온도 변동을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제어 로직 회로는 상기 반도체 장치가 스탠바이 모드일 때, 상기 제 1 스위칭 제어신호를 디스에이블시키고, 상기 반도체 장치가 스탠바이 모드가 아닐 때 상기 제 1 및 제 2 로직 회로의 특성을 모니터링한 결과에 기초하여 상기 제 1 스위칭 제어신호를 선택적으로 인에이블시키는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제어 로직 회로는 상기 반도체 장치의 파워 업 구간에서 상기 제 1 스위칭 회로를 턴오프시키는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제어 로직 회로는 상기 제 1 로직 회로 및 상기 제 2 로직 회로의 특성을 모니터링하여 특성 정보를 생성하는 특성 모니터링 회로; 및
    상기 특성 정보에 기초하여 상기 제 1 스위치 제어신호를 생성하는 전원 게이팅 제어 회로를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 특성 모니터링 회로는 클럭 신호를 수신하여 레벨 신호 및 기준 신호를 생성하는 펄스 생성기;
    상기 제 1 및 제 2 로직 회로 중 적어도 하나를 모사한 복수의 지연부를 포함하고, 상기 복수의 지연부는 상기 레벨 신호를 순차적으로 지연시키는 지연 라인; 및
    상기 기준 신호에 기초하여 상기 복수의 지연부의 출력으로부터 상기 특성 정보를 생성하는 특성 정보 생성기를 포함하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 전원 게이팅 제어 회로는 상기 제 1 및 제 2 로직 회로에 포함되는 복수의 신호 경로를 모사하기 위해 합성 코드를 생성하고,
    상기 복수의 지연부는 각각 합성 코드에 기초하여 지연량이 가변되는 가변 지연부인 반도체 장치.
  8. 제 5 항에 있어서,
    상기 특성 정보 생성기는 상기 복수의 지연부 중 대응하는 지연부의 출력과 각각 연결되고, 상기 기준 신호에 기초하여 상기 대응하는 지연부의 출력을 수신하는 복수의 플립플롭; 및
    상기 복수의 플립 플롭의 출력 신호를 인코딩하여 상기 특성 정보를 생성하는 인코더를 포함하는 반도체 장치.
  9. 제 5 항에 있어서,
    상기 전원 게이팅 제어 회로는 상기 특성 정보를 수신하여 저장하고, 특성 정보 선택신호에 기초하여 저장된 특성 정보를 출력하는 레지스터;
    상기 특성 정보 모니터링 회로로 인에이블 신호를 제공하고, 상기 레지스터로 상기 특성 정보 선택신호를 제공하는 컨트롤러; 및
    상기 파워 다운 신호 및 상기 레지스터로부터 출력된 특성 정보에 기초하여 상기 제 1 스위칭 제어신호를 생성하는 제어신호 생성기를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 레지스터는 상기 반도체 장치가 제 1 주파수로 동작할 때 상기 특성 정보를 패스트 모드 특성 정보로서 저장하고,
    상기 반도체 장치가 상기 제 1 주파수보다 낮은 제 2 주파수로 동작할 때 상기 특성 정보를 슬로우 모드 특성 정보로서 저장하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 컨트롤러는 상기 반도체 장치가 상기 제 1 주파수로 동작할 때 상기 패스트 모드 특성 정보가 출력되도록 상기 특성 정보 선택신호를 생성하고, 상기 반도체 장치가 상기 제 2 주파수로 동작할 때 상기 슬로우 모드 특성 정보가 출력되도록 상기 특성 정보 선택 신호를 생성하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 인에이블 신호는 상기 반도체 장치가 부트업될 때 및 상기 부트업된 이후 주기적으로 인에이블되어 상기 특성 모니터링 회로를 활성화시키는 반도체 장치.
  13. 제 1 항에 있어서,
    제 3 로직 회로;
    제 3 게이팅 신호에 기초하여 상기 제 3 전원 공급 노드를 통해 상기 제 3 로직 회로로 상기 제 1 전원전압을 공급하는 제 3 전원 게이팅 회로; 및
    제 2 스위칭 제어신호에 기초하여 상기 제 2 전원 공급 노드 및 상기 제 3 전원 공급 노드를 연결하는 제 2 스위칭 회로를 더 포함하고,
    상기 제어 로직 회로는 상기 제 3 로직 회로의 특성을 더 모니터링하여 상기 제 2 스위칭 제어신호를 생성하는 반도체 장치.
  14. 제 13 항에 있어서,
    제 4 게이팅 신호에 기초하여 제 4 전원 공급 노드를 통해 상기 제 1 로직 회로로 제 2 전원전압을 공급하는 제 4 전원 게이팅 회로;
    제 5 게이팅 신호에 기초하여 제 5 전원 공급 노드를 통해 상기 제 2 로직 회로로 상기 제 2 전원전압을 공급하는 제 5 전원 게이팅 회로;
    제 6 게이팅 신호에 기초하여 제 6 전원 공급 노드를 통해 상기 제 3 로직 회로로 상기 제 2 전원전압을 공급하는 제 6 전원 게이팅 회로;
    상기 제 1 스위칭 제어신호에 기초하여 상기 제 4 전원 공급 노드 및 상기 제 5 전원 공급 노드를 연결하는 제 3 스위칭 회로; 및
    상기 제 2 스위칭 제어신호에 기초하여 상기 제 5 전원 공급 노드 및 상기 제 6 전원 공급 노드를 연결하는 제 4 스위칭 회로를 더 포함하는 반도체 장치.
  15. 제 1 공통 전원 노드와 연결되는 제 1 로직 회로;
    상기 제 1 공통 전원 노드와 연결되는 제 2 로직 회로;
    제 1 제어 게이팅 신호에 기초하여 상기 제 1 공통 전원 노드로 제 1 전원전압을 공급하는 제 1 전원 게이팅 회로;
    제 2 제어 게이팅 신호에 기초하여 상기 제 1 공통 전원 노드로 상기 제 1 전원전압을 공급하는 제 2 전원 게이팅 회로; 및
    파워 다운 신호와, 상기 제 1 및 제 2 로직 회로의 특성을 모니터링한 결과에 기초하여 상기 제 1 및 제 2 제어 게이팅 신호를 생성하는 제어 로직 회로를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제어 로직 회로는 상기 파워 다운 신호가 인에이블되었을 때 상기 제 1 및 제 2 제어 게이팅 신호를 디스에이블시키는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 제어 로직 회로는 상기 파워 다운 신호가 디스에이블되었을 때, 상기 제 1 및 제 2 로직 회로의 특성을 모니터링한 결과에 기초하여 상기 제 1 스위칭 제어신호를 선택적으로 인에이블시키는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 제 1 공통 전원 노드와 연결되는 제 3 로직 회로; 및
    제 3 제어 게이팅 신호에 기초하여 상기 제 1 공통 전원 노드로 상기 제 1 전원전압을 공급하는 제 3 전원 게이팅 회로를 더 포함하고,
    상기 제어 로직 회로는 상기 제 3 로직 회로의 특성을 더 모니터링하고, 상기 파워 다운 신호와, 상기 제 1 내지 제 3 로직 회로의 특성을 모니터링한 결과에 기초하여 상기 제 3 제어 게이팅 신호를 생성하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 1 내지 제 3 로직 회로가 공통 연결되는 제 2 공통 전원 노드;
    제 4 제어 게이팅 신호에 기초하여 상기 제 2 공통 전원 노드로 제 2 전원전압을 공급하는 제 4 전원 게이팅 회로;
    제 5 제어 게이팅 신호에 기초하여 상기 제 2 공통 전원 노드로 상기 제 2 전원전압을 공급하는 제 5 전원 게이팅 회로;
    제 6 제어 게이팅 신호에 기초하여 상기 제 2 공통 전원 노드로 상기 제 2 전원전압을 공급하는 제 6 전원 게이팅 회로를 더 포함하고,
    상기 제어 로직 회로는 상기 파워 다운 신호와, 상기 제 1 내지 제 3 로직 회로의 특성을 모닝터링한 결과에 기초하여 상기 제 4 내지 제 6 게이팅 제어신호를 생성하는 반도체 장치.
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