JP6781750B2 - レギュレータ回路および半導体記憶装置 - Google Patents

Description

本開示は、停止状態および動作状態を有するレギュレータ回路および半導体記憶装置に関する。

半導体集積回路において、所望の内部電圧を生成するためにレギュレータ回路が搭載される。例えば、外部から入力された電源電圧から半導体集積回路の内部動作に必要な電源電圧を生成する場合にレギュレータ回路が使用される。また、半導体記憶装置においては、チャージポンプ回路の出力高電圧から、読出し動作あるいは書込み動作に必要な所定の電圧を生成する場合にレギュレータ回路が使用される。

近年の半導体集積回路は、スマートフォン等の携帯機器への搭載を実現するために低消費電力化が求められており、半導体集積回路の停止状態時にはレギュレータ回路を停止させて、停止状態時の消費電力を抑える必要がある。一方、停止状態から動作状態に復帰する際には、レギュレータ回路が高速に復帰して、所定の電圧を供給する必要がある。

特許文献１は、停止状態から動作状態に高速復帰が可能なレギュレータ回路を提案している。

特許第４２３７６９６号公報

しかしながら、上記従来のレギュレータ回路においては、停止状態時にはフィードバック電圧が電源電圧付近に設定されるため、電源電圧から安定した動作状態時の基準電圧付近まで遷移するための時間を要する。停止状態から動作状態に復帰する際により高速であることが望まれる。

本開示は、上記課題を解決するものであり、停止状態から動作状態により高速な復帰が可能なレギュレータ回路および半導体記憶装置を提供することを目的とする。

上記課題を解決するために、本開示のレギュレータ回路は、第一停止状態と、第二停止状態と、動作状態とを持つレギュレータ回路であって、前記レギュレータ回路の出力電圧の大きさを検出し、フィードバックノードに検出結果を示すフィードバック電圧を出力する検出回路部と、基準電圧と前記フィードバックノードの電圧とを比較して比較結果を示す電圧を出力する演算増幅回路部と、前記演算増幅回路部の出力に応じて前記出力電圧を生成する出力回路部とを有し、前記第一停止状態と前記第二停止状態とでは前記フィードバックノードの状態が異なり、前記第二停止状態から前記動作状態への切替えにおける過渡時間は、前記第一停止状態から前記動作状態への切替えにおける過渡時間よりも短い。

また、第一停止状態はレギュレータ回路の出力端子を任意電圧に固定した状態であり、第二停止状態ではレギュレータ回路の出力端子をレギュレータ回路の動作状態の出力電圧をハイインピーダンスで保持した状態であることが好ましい。

また、第一停止状態はレギュレータ回路のフィードバックノードを任意電圧に接続した状態であり、第二停止状態ではレギュレータ回路のフィードバックノードを第一停止状態とは異なる電圧に固定、或いは動作状態のフィードバック電圧をハイインピーダンスで保持した状態であることが好ましい。

また、レギュレータ回路のフィードバックノードには、第二バイアス回路部が接続されていることが好ましい。

また、第一停止状態は第一バイアス回路部とフィードバックノードを接続しフィードバックノードに第一のバイアス電圧を供給し、第二停止状態では第二バイアス回路部とフィードバックノードを接続し第二バイアス電圧を供給することが好ましい。

また、第一バイアス電圧は電源電圧、或いは接地電圧であり、第二バイアス電圧は基準電圧であることが好ましい。

また、第一バイアス電圧は電源電圧、或いは基準電圧、或いは接地電圧であり、第二バイアス電圧は基準電圧に近い電圧であることが好ましい。

また、第二バイアス回路部は基準電圧をゲート端子に入力したトランジスタや、電流源や、カレントミラー回路を使用した構成、基準電圧に対するボルテージフォロアを使用した構成、抵抗と電流源を使用した構成等、基準電圧に消費電流が発生しない構成であることが好ましい。

また、レギュレータ回路は第一停止状態から動作状態に遷移後、第二停止状態に遷移することが好ましい。

以上説明したように、本開示のレギュレータ回路および半導体記憶装置によれば、第一停止状態から動作状態への切替えにおける過渡時間に比べ、第二停止状態から動作状態への切替えにおける過渡時間は短く、第二停止状態から動作状態への復帰をより高速にすることができる。また、第一および第二停止状態を適宜使い分けることにより、動作状態への平均的な復帰時間をより短くすることが可能である。

図１は、第一実施形態に係るレギュレータ回路の構成例を示す図である。 図２は、第一実施形態に係るレギュレータ回路の他の構成例を示す図である。 図３は、第一実施形態に係る第二バイアス回路部の構成例１を示す図である。 図４は、第一実施形態に係る第二バイアス回路部の構成例２を示す図である。 図５は、レギュレータ回路を含む半導体記憶装置の構成例を示す図である。 図６は、レギュレータ回路と書込み回路との接続関係の構成を示す図である。 図７は、第一実施形態に係るレギュレータ回路の各種動作時における波形を示す図である。 図８は、比較例に係るレギュレータ回路の構成を示す図である。 図９は、比較例に係るレギュレータ回路の各種動作時における波形を示す図である。 図１０は、第二実施形態に係るレギュレータ回路の構成を示す図である。 図１１は、第二実施形態に係るレギュレータ回路の各種動作時における波形を示す図である。

本発明の実施形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態等は、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明する。

（第一実施形態）
図１は、第一実施形態に係るレギュレータ回路１０１の構成例を示す図である。図１では、レギュレータ回路１０１に出力端子に付加された回路である出力端子固定回路部３１および平滑容量部３２も図示してある。

同図のレギュレータ回路１０１は、検出回路部１１、演算増幅回路部１２、出力回路部１３、接続遮断回路部１４、第一バイアス回路部１５、第二バイアス回路部２１を備え、第一停止状態と第二停止状態と動作状態とを持つ。

検出回路部１１は、出力電圧ＶＯＵＴの検出を行い、出力電圧ＶＯＵＴに応じた電圧(フィードバック電圧)ＶＦＢを生成してフィードバックノードに出力する。フィードバック電圧は出力電圧ＶＯＵＴの大きさを示す電圧である。フィードバックノードは、演算増幅回路部１２の非反転入力端子に接続された配線上のノードをいう。

演算増幅回路部１２は、基準電圧ＶＲＥＦとフィードバックノードの電圧との電圧比較を行って比較結果を示す出力電圧ＶＡＯＵＴを出力する。

出力回路部１３は、演算増幅回路部１２の出力電圧ＶＡＯＵＴに基づいて出力端子に電流を供給して出力電圧ＶＯＵＴを一定に保つ。

接続遮断回路部１４は、検出回路部１１の出力とフィードバックノードを接続および遮断を切替える。

第一バイアス回路部１５は、フィードバックノードに電源ＶＤＤを接続・遮断する。

検出回路部１１は、出力電圧ＶＯＵＴと接地電圧との間に接続された抵抗Ｒ０とＲ１、及びスイッチＳＷ０との直列回路で構成され、フィードバック電圧ＶＦＢは抵抗Ｒ０とＲ１の接続点から取り出される。スイッチＳＷ０の制御端子には制御信号ＰＳ＿ＥＮが接続されている。

演算増幅回路部１２の非反転入力端子にはフィードバック電圧ＶＦＢが、反転入力端子には基準電圧ＶＲＥＦが入力されており、電源ＶＤＤＨにより駆動される。また制御信号ＰＳ＿ＥＮが入力されている。

出力回路部１３はＰＭＯＳトランジスタＰ０から構成される。ＰＭＯＳトランジスタＰ０のゲート端子は演算増幅回路部１２の出力端子に、ソース端子は電源ＶＤＤＨに、ドレイン端子は出力端子ＶＯＵＴに接続される。ＰＭＯＳトランジスタＰ０は、演算増幅回路部１２の出力電圧ＶＡＯＵＴに応じて出力端子に電流を供給する。

接続遮断回路部１４はスイッチＳＷ１で構成され、制御信号ＰＳ＿ＥＮが入力されている。

第一バイアス回路部１５は第一停止状態において前記フィードバックノードに所定電圧として第一バイアス電圧を供給する。第一バイアス電圧は、例えば電源電圧または接地電圧でもよい。図１では、第１バイアス電圧が電源電圧ＶＤＤである例を示している。第一バイアス回路部１５は、例えば、電源ＶＤＤとフィードバックノードの間に接続されたスイッチＳＷ２で構成される。スイッチＳＷ２の制御端子には制御信号ＰＳ＿ＥＮが入力されている。

ここで、制御信号ＰＳ＿ＥＮは、レギュレータ回路１０１の動作と停止を制御する制御信号である。制御信号ＰＳ＿ＥＮがＨｉｇｈレベルで、かつ制御信号ＲＥＧ＿ＥＮがＨｉｇｈレベルのときにレギュレータ回路１０１は動作状態となり、制御信号ＰＳ＿ＥＮがＬｏｗレベルのときに第一停止状態となる。また、制御信号ＰＳ＿ＥＮがＨｉｇｈレベルで、かつ、制御信号ＲＥＧ＿ＥＮがＬｏｗレベルのとき、レギュレータ回路１０１は第二停止状態になる。制御信号ＰＳ＿ＥＮがＨｉｇｈレベルのときには検出回路部１１のスイッチＳＷ０がオン状態、接続遮断回路部１４のスイッチＳＷ１がオン状態、第一バイアス回路部１５のスイッチＳＷ２がオフ状態、及び演算増幅回路部１２は活性化状態となりレギュレータ回路１０１が動作状態となる。また、制御信号ＰＳ＿ＥＮがＬｏｗレベルのときには、検出回路部１１のＳＷ０がオフ状態、接続遮断回路部１４のスイッチＳＷ１がオフ状態、第一バイアス回路部１５のスイッチＳＷ２がオン状態、及び演算増幅回路部１２は非活性化状態となりレギュレータ回路１０１が第一停止状態となり、このときレギュレータ回路１０１での電流消費はゼロになる。

レギュレータ回路１０１の出力端子ＶＯＵＴには平滑容量部３２と出力端子固定回路部３１が接続されている。また、出力端子固定回路部３１には制御信号ＰＳ＿ＥＮが入力されている。平滑容量部３２は出力電圧ＶＯＵＴの電圧変動を抑えることを目的として付加されるものである。出力端子固定回路部３１は電源ＶＤＤとスイッチＳＷ３で構成され、制御信号ＰＳ＿ＥＮがＨｉｇｈレベルのときは、出力端子固定回路部３１のスイッチＳＷ３はオフ状態、制御信号ＰＳ＿ＥＮがＬｏｗレベルのときは、出力端子固定回路部３１のＳＷ３はオン状態となり、出力端子ＶＯＵＴに電源ＶＤＤを接続する。

以下では、基準電圧ＶＲＥＦ＝０．８Ｖ、電源ＶＤＤＨ＝３．３Ｖ、出力電圧ＶＯＵＴ＝２．５Ｖの場合を考える。この電圧値はメモリの書込み動作時にビット線に印加する２．５Ｖの電圧をレギュレータ回路１０１で生成する場合の例であり、電源ＶＤＤＨ＝３．３Ｖはチャージポンプ回路により電源電圧ＶＤＤ＝１．１Ｖから昇圧することで生成される。

第二バイアス回路部２１は、第二停止状態においてフィードバックノードに、第一バイアス電圧とは異なる第二バイアス電圧を供給する。たとえば、第二バイアス電圧と基準電圧との差分は、第一バイアス電圧と記基準電圧との差分よりも小さい。こうすれば、第二停止状態から動作状態への切替えにおける過渡時間は、第一停止状態から動作状態への切替えにおける過渡時間よりも短くなる。第二バイアス回路部２１には制御信号ＰＳ＿ＥＮおよび間欠動作制御信号ＲＥＧ＿ＥＮが入力されている。また、間欠動作制御信号ＲＥＧ＿ＥＮは、検出回路部１１のスイッチＳＷ０と、演算増幅回路部１２と、接続遮断回路部１４のスイッチＳＷ１と、第二バイアス回路部２１にも入力されている。ここで、間欠動作制御信号ＲＥＧ＿ＥＮは制御信号ＰＳ＿ＥＮと連動して制御され、制御信号ＰＳ＿ＥＮがＬｏｗのときレギュレータ回路１０１は第一停止状態となり、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作制御信号ＲＥＧ＿ＥＮがＨｉｇｈのときレギュレータ回路１０１は動作状態となる。このとき、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作制御信号ＲＥＧ＿ＥＮがＬｏｗになるとレギュレータ回路は第二停止状態となる。このとき、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作制御信号ＲＥＧ＿ＥＮがＨｉｇｈとなると、第一停止状態から動作状態に遷移するときと比べ、高速に動作状態に遷移する。

ここで、第一停止状態と第二定状態について説明する。第一停止状態と第二停止状態とではフィードバックノードの状態とレギュレータ回路１０１の出力端子の状態とが異なっている。すなわち、第一停止状態はフィードバックノードが所定電圧（第一バイアス電圧）である状態である。第二停止状態はフィードバックノードが、所定電圧以外の電圧（第二バイアス電圧）である状態、或いはハイインピーダンスである状態である。また、レギュレータ回路１０１の出力端子は、第一停止状態において所定電圧（図１では電源電圧ＶＤＤ）であり、第二停止状態においてハイインピーダンスである。

なお、図２は、第一実施形態に係るレギュレータ回路の他の構成例を示す図である。図２に示すように、接続遮断回路部１４は、出力端子ＶＯＵＴと検出回路部１１の入力との間に配置してもよい。

次に、第二バイアス回路部２１の構成例１および２について説明する。

図３は、第二バイアス回路部２１の構成例１を示す図である。第二バイアス回路部２１は第一電流源Ｉ２０と、第二電流源Ｉ２１とカレントミラー回路部２２とＮＭＯＳトランジスタＮ２０と、ＰＭＯＳトランジスタＰ２３と、スイッチＳＷ２１と、ロジック回路部２３で構成され、カレントミラー回路部２２の入力端子ｉｎ１と第一電流源Ｉ２０の一端と接続し、第一電流源のもう一端は接地電圧に接続されている。また、カレントミラー回路部２２の出力端子ｏｕｔ１をフィードバックノードとＰＭＯＳトランジスタＰ２３のソース端子に接続し、ＮＭＯＳトランジスタＮ２０のゲート端子を基準電圧ＶＲＥＦに接続し、ＮＭＯＳトランジスタＮ２０のドレイン端子を電源ＶＤＤＨ、或いは電源ＶＤＤ等の電源電圧に接続し、ＮＭＯＳトランジスタＮ２０のソース端子をＰＭＯＳトランジスタＰ２３のゲート端子と第二電流源Ｉ２１の一端に接続し、第二電流源Ｉ２１のもう一端は接地電圧に接続されている。また、ＰＭＯＳトランジスタＰ２３のドレイン端子はスイッチＳＷ２１の入力に接続され、スイッチＳＷ２１の出力は接地電圧に接続されている。また、制御信号ＰＳ＿ＥＮと間欠動作制御信号ＲＥＧ＿ＥＮはロジック回路部２３に入力され、ロジック回路部２３はバイアス制御信号ＢＩＡＳ＿ＥＮを出力する。バイアス制御信号ＢＩＡＳ＿ＥＮは第一電流源Ｉ２０と第二電流源Ｉ２１とスイッチＳＷ２１とカレントミラー回路部２２に入力され、制御信号ＰＳ＿ＥＮがＬｏｗのとき、バイアス制御信号ＢＩＡＳ＿ＥＮはＬｏｗとなり、第一電流源Ｉ２０と第二電流源Ｉ２１とスイッチＳＷ２１とカレントミラー回路部２２がオフとなり、第二バイアス回路部２１の出力はハイインピーダンスとなり、フィードバックノードは第一バイアス回路部１５で発生した第一バイアス電圧になる。ここで、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作信号ＲＥＧ＿ＥＮがＨｉｇｈになると、バイアス制御信号ＢＩＡＳ＿ＥＮはＬｏｗとなり、レギュレータ回路は動作状態となり、フィードバックノードは基準電圧ＶＲＥＦ付近となる。ここで、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作信号ＲＥＧ＿ＥＮがＬｏｗになると、バイアス制御信号ＢＩＡＳ＿ＥＮはＨｉｇｈとなり、第一電流源Ｉ２０と第二電流源Ｉ２１とスイッチＳＷ２１とカレントミラー回路部２２がオンとなり、消費電流は数μＡで基準電圧ＶＲＥＦに近い値がフィードバックノードに出力される。

さらに図４は、第二バイアス回路部２１の構成例２を示す図である。この第二バイアス回路部２１は第三電流源Ｉ２２と、第四電流源Ｉ２３とカレントミラー回路部２２とＮＭＯＳトランジスタＮ２１と、ＰＭＯＳトランジスタＰ２４と、スイッチＳＷ２２とロジック回路部２３で構成され、カレントミラー回路部２２の入力端子ｉｎ１と第三電流源Ｉ２２の一端と接続し、第三電流源Ｉ２２のもう一端は接地電圧に接続されている。また、カレントミラー回路部２２の出力端子ｏｕｔ１をＮＭＯＳトランジスタＮ２１のゲート端子とＰＭＯＳトランジスタＰ２４のソース端子に接続し、ＮＭＯＳトランジスタＮ２１のソース端子をフィードバックノードに接続と第四電流源Ｉ２３の一端と接続され、第四電流源Ｉ２３のもう一端は接地電圧に接続されている。また、ＮＭＯＳトランジスタＮ２１のドレイン端子は電源ＶＤＤＨ、或いは電源ＶＤＤ等の電源電圧に接続し、ＰＭＯＳトランジスタＰ２４のゲート端子は基準電圧ＶＲＥＦと接続され、ＰＭＯＳトランジスタＰ２４のドレイン端子はスイッチＳＷ２２の入力と接続され、スイッチＳＷ２２の出力は接地電圧に接続される。また、制御信号ＰＳ＿ＥＮと間欠動作制御信号ＲＥＧ＿ＥＮはロジック回路部２３に入力され、ロジック回路部２３はバイアス制御信号ＢＩＡＳ＿ＥＮを出力する。バイアス制御信号ＢＩＡＳ＿ＥＮは第三電流源Ｉ２２と第四電流源Ｉ２３とスイッチＳＷ２２とカレントミラー回路部２２に入力され、制御信号ＰＳ＿ＥＮがＬｏｗのとき、バイアス制御信号ＢＩＡＳ＿ＥＮはＬｏｗとなり、第三電流源Ｉ２２と第四電流源Ｉ２３とスイッチＳＷ２２とカレントミラー回路部２２がオフとなり、第二バイアス回路部２１の出力はハイインピーダンスとなり、フィードバックノードは第一バイアス回路部１５で発生した第一バイアス電圧になる。ここで、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作信号ＲＥＧ＿ＥＮがＨｉｇｈになると、バイアス制御信号ＢＩＡＳ＿ＥＮはＬｏｗとなり、レギュレータ回路は動作状態となり、フィードバックノードは基準電圧ＶＲＥＦ付近となる。ここで、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作信号ＲＥＧ＿ＥＮがＬｏｗになると、バイアス制御信号ＢＩＡＳ＿ＥＮはＨｉｇｈとなり、第三電流源Ｉ２２と第四電流源Ｉ２３とスイッチＳＷ２２とカレントミラー回路部２２がオンとなり、消費電流は数μＡで基準電圧ＶＲＥＦに近い値がフィードバックノードＶＦＢに出力される。

またカレントミラー回路部２２はＰＭＯＳトランジスタＰ２０と、ＰＭＯＳトランジスタＰ２１と、ＰＭＯＳトランジスタＰ２２で構成され、カレントミラー回路部２２の入力と、ＰＭＯＳトランジスタＰ２０のゲート端子とドレイン端子と、ＰＭＯＳトランジスタＰ２１のゲート端子と、ＰＭＯＳトランジスタＰ２２のドレイン端子が接続され、電源ＶＤＤＨ、或いは電源ＶＤＤ等の電源電圧と、ＰＭＯＳトランジスタＰ２０、及びＰＭＯＳトランジスタＰ２１、及びＰＭＯＳトランジスタＰ２２のソース端子が接続され、カレントミラー回路部２２の出力とＰＭＯＳトランジスタＰ２１のドレイン端子が接続され、バイアス制御信号ＢＩＡＳ＿ＥＮがＰＭＯＳトランジスタＰ２２のゲート端子に接続される。

以上の第二バイアス回路部２１の構成例１および２によれば、基準電圧ＶＲＥＦを電源とする消費電流を極力生じさせないので、動作状態への復帰する際に、基準電圧ＶＲＥＦにカップリングノイズの発生を抑え、復帰時間のうち基準電圧の安定化に要する時間を短縮または削減することができる。

また、第二バイアス回路部２１は基準電圧ＶＲＥＦに対してボルテージフォロア回路を使用した構成や、抵抗と電流源を直列に接続した構成等で構成してもよい。

以上のように構成された第一実施形態に係る図１のレギュレータ回路１０１の各種動作について、半導体記憶装置に適用した場合を例に、以下詳細に説明する。

図５は、レギュレータ回路１０１を含む半導体記憶装置の構成例を示す図である。半導体記憶装置はメモリアレイ５１、ロウデコーダ５２、カラムデコーダ５３、読出し回路５４、書込み回路５５、電源回路５６、制御回路５７を備えている。

メモリアレイ５１はデータを格納するメモリセルが配置されている。

ロウデコーダ５２は外部から入力されるアドレスに応じてメモリアレイ５１のワード線を選択する回路である。

カラムデコーダ５３は外部から入力されるアドレスに応じてメモリアレイ５１のビット線、ソース線を選択し、読出し回路５４、或いは書込み回路５５に接続する。

読出し回路５４はセンスアンプ等で構成され、メモリセルに格納されたデータを読出し動作時に判定する回路である。

書込み回路５５は、書換え動作時にメモリアレイ５１に書換え電圧を印加する回路である。

電源回路５６は、書換え動作、或いは読出し動作時に必要な電圧を発生し、書込み回路５５、或いは読出し回路５４、或いはロウデコーダ５２に供給する回路である。第一実施形態に係る図１、或いは図２のレギュレータ回路１０１は電源回路５６に含まれる。

制御回路５７は半導体記憶装置の読出し、書換えといった各種動作モードを制御する回路であり、前述したロウデコーダ５２、カラムデコーダ５３、読出し回路５４、書込み回路５５、電源回路５６を制御する。

図６に第一実施形態に係る図１、或いは図２のレギュレータ回路１０１と書込み回路５５との接続関係を示す。書込み回路５５は、ｍ個のドライバを含む。ｍは、例えばメモリアレイ５１のカラム数である。各ドライバは、メモリセルに書込みパルスを印加する書込みパルス印加回路５ｄである。レギュレータ回路１０１の出力端子は書込み回路５５内の各ドライバの電源に接続され、書込みパルスのハイレベルに対応する電源電圧をドライバに供給する。書込み回路５５内の複数のドライバはパルス制御信号ＰＬＳＩＮ１〜ＰＬＳＩＮｍで制御される。各ドライバは、入力されたパルス制御信号ＰＬＳＩＮｉ（ｉは１〜ｍの何れか）のタイミングで書込みパルスを出力する。

図７に第一実施形態に係る波形を示す。この図は半導体記憶装置において、書換え電圧（つまり書き込みパルス）を連続して印加する場合の波形である。制御信号ＰＳ＿ＥＮがＬｏｗ、間欠動作制御信号ＲＥＧ＿ＥＮがＬｏｗの時、レギュレータ回路は第一停止状態となり、出力端子は電源ＶＤＤを出力する。このとき、検出回路部１１のスイッチＳＷ０は遮断され、接続遮断回路部１４のスイッチＳＷ１も遮断され、第一バイアス回路部１５のスイッチＳＷ２は接続される。そのため、フィードバック電圧ＶＦＢも電源ＶＤＤが接続される。また、演算増幅回路部１２も非活性化状態となり、レギュレータ回路は停止し、レギュレータ回路の消費電力はゼロとなる。

さらに、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作制御信号ＲＥＧ＿ＥＮがＨｉｇｈとなると、検出回路部１１のスイッチＳＷ０は接続され、接続遮断回路部１４のスイッチＳＷ１も接続され、第一バイアス回路部１５のスイッチＳＷ２は遮断される。また演算増幅器は活性化状態となり、レギュレータ回路は動作状態となり、出力端子は２．５Ｖを出力する。このとき、出力端子が２．５Ｖで安定すると、パルス制御信号ＰＬＳＩＮ１を入力し、メモリセルに書込みパルスが印加される。

書込みパルス印加後、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作制御信号ＲＥＧ＿ＥＮがＬｏｗとなると、レギュレータは第二停止状態となり、出力端子は動作状態の出力電圧２．５ＶをハイインピーダンスＨｉｚで保持する。このとき、検出回路部１１のスイッチＳＷ０は遮断され、接続遮断回路部１４のスイッチＳＷ１も遮断され、第二バイアス回路部２１が動作状態となり、基準電圧ＶＲＥＦ付近の第二バイアス電圧を出力する。そのため、フィードバック電圧ＶＦＢは基準電圧ＶＲＥＦ付近の第二バイアス電圧となる。また、演算増幅回路部１２は非活性化状態となり、レギュレータ回路は停止し、レギュレータ回路の消費電流は第二バイアス回路の消費電流数ｕＡのみとなる。

さらに、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作制御信号ＲＥＧ＿ＥＮがＨｉｇｈとすることで、検出回路部１１のスイッチＳＷ０は接続され、接続遮断回路部１４のスイッチＳＷ１も接続され、第一バイアス回路部１５のスイッチＳＷ２は遮断される。また演算増幅器は活性化状態となり、レギュレータ回路は動作状態となり、高速に出力端子は２．５Ｖで安定し、パルス制御信号ＰＬＳＩＮ２を入力する。このとき、第二停止状態で出力端子ＶＯＵＴは動作状態の出力電圧２．５Ｖを保持しており、フィードバック電圧ＶＦＢも動作状態の安定状態である基準電圧ＶＲＥＦ付近が供給されている為、第一停止状態から動作状態への過度時間Ｔ１に比べ、第二停止状態から動作状態への過渡時間Ｔ２は短い。図７では、過渡時間Ｔ１は、第一停止状態の終了から動作状態が安定するまで時間をいう。また、過渡時間Ｔ２は、第二停止状態の終了から動作状態が安定するまでの時間をいう。

（比較例）
次に、比較例と対比しながら第一実施形態のレギュレータ回路１１１について説明する。図８は、比較例に係るレギュレータ回路１１１の構成を示す図である。図８に示す比較例のレギュレータ回路１１１は、図１と比べて、第二バイアス回路部２１、および間欠動作制御信号ＲＥＧ＿ＥＮの信号線が削除されている点が異なっている。以下、異なる点を中心に説明する。

第二バイアス回路部２１、および間欠動作制御信号ＲＥＧ＿ＥＮの信号線が削除されていることから、比較例は、第二休止状態を有しない。つまり、比較例のレギュレータ回路１１１は、動作状態の他に、休止状態１つだけを有する。

図９は、比較例に係るレギュレータ回路１１１の各種動作時における波形を示す図である。図９に示すように、制御信号ＰＳ＿ＥＮがＨｉｇｈレベルのときはレギュレータ回路が動作状態(動作状態)であり、出力電圧ＶＯＵＴを一定に保つ。

一方、制御信号ＰＳ＿ＥＮがＬｏｗレベルのときはレギュレータ回路１１１が停止状態であり、検出回路部１１と演算増幅回路部１２での電流消費はゼロである。停止状態時に制御信号ＰＳ＿ＥＮがＨｉｇｈレベルとなると、レギュレータ回路は停止状態から動作状態に復帰し、電流供給を開始する。

図９に示すように、動作状態時はレギュレータ回路１１１の出力電圧ＶＯＵＴは２．５Ｖである。このとき、演算増幅回路部１２の入力電圧であるフィードバック電圧ＶＦＢは基準電圧ＶＲＥＦと等しい値(０．８Ｖ)になっている。

また、制御信号ＰＳ＿ＥＮがＬｏｗレベルになると停止状態に遷移する。このとき、検出回路部１１と演算増幅回路部１２での電流消費はゼロとなる。また、演算増幅回路部１２の出力端子ＶＡＯＵＴは電源ＶＤＤＨが出力され、これにより出力回路部１３のＰＭＯＳトランジスタＰ０がオフ状態となる。このとき、出力端子固定回路部３１のスイッチＳＷ３はオン状態となり、出力端子ＶＯＵＴは電源ＶＤＤが出力される。

ここで、接続遮断回路部１４で検出回路部１１の出力とフィードバックノードは遮断され、第一バイアス回路部１５から電源ＶＤＤが出力され、フィードバック電圧ＶＦＢは電源ＶＤＤ付近に設定される。停止状態時に制御信号ＰＳ＿ＥＮがＨｉｇｈレベルとなりと、レギュレータ回路が停止状態から動作状態に復帰する。

このように、比較例におけるレギュレータ回路１１１は、第一実施形態の第一休止状態にほぼ相当する休止状態を有するが、第二休止状態を有していない。

そのため比較例におけるレギュレータ回路１１１は、停止状態から動作状態に復帰する際に高速に復帰できないという事情がある。図９に示すように、停止状態時にはフィードバック電圧ＶＦＢが電源ＶＤＤ付近に設定されるため、電源ＶＤＤ１．１Ｖから安定動作時のＶＲＥＦ＝０．８Ｖまで遷移するために時間Ｔ３だけ必要である。電源ＶＤＤは一般的に基準電圧ＶＲＥＦに比べ、ばらつきが大きいため、電源ＶＤＤが上限電圧値付近に設定された場合、フィードバック電圧ＶＦＢが電源ＶＤＤから安定動作時のＶＲＥＦまで遷移するための時間は更に増加する。

このフィードバック電圧ＶＦＢの遷移を防ぐため、第一バイアス回路部１５を基準電圧ＶＲＥＦとスイッチＳＷ２で構成することも考えられるが、停止状態から動作状態へ復帰する際、基準電圧ＶＲＥＦにカップリングノイズが発生し、安定動作時の基準電圧に復帰するために時間が必要になる。

これに対して、第一実施形態のレギュレータ回路１０１によれば、第二停止状態ではフィードバックノードを基準電圧ＶＲＥＦ付近にすることで、第一停止状態から動作状態への遷移時間に比べ、第二停止状態から動作状態への遷移時間は短くすることができる。またレギュレータ回路１０１によれば、第二停止状態でフィードバックノードを基準電圧付近にする際、基準電圧には負荷電流が発生しないため、基準電圧にノイズが発生することがなく、復帰時間を短縮させることができる。

以上説明してきたように、第一実施形態に係るレギュレータ回路１０１は、第一停止状態と、第二停止状態と、動作状態とを持つレギュレータ回路１０１であって、前記レギュレータ回路１０１の出力電圧の大きさを検出し、フィードバックノードに検出結果を示すフィードバック電圧を出力する検出回路部１１と、基準電圧と前記フィードバックノードの電圧とを比較して比較結果を示す電圧を出力する演算増幅回路部１２と、前記演算増幅回路部１２の出力に応じて前記出力電圧を生成する出力回路部１３とを有し、前記第一停止状態と前記第二停止状態とでは前記フィードバックノードの状態が異なり、前記第二停止状態から前記動作状態への切替えにおける過渡時間は、前記第一停止状態から前記動作状態への切替えにおける過渡時間よりも短い。

ここで、前記レギュレータ回路１０１は、メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置の書込みパルスのハイレベルに対応する前記出力電圧を発生し、前記メモリセルに書込みパルスを印加する少なくとも１つの書込みパルス印加回路に前記出力電圧を電源電圧として供給してもよい。

ここで、前記レギュレータ回路１０１は、前記書込みパルスが活性化する一定期間前に前記動作状態になり、前記書込みパルスが非活性化すると前記第二の停止状態になってもよい。

ここで、前記レギュレータ回路１０１の出力端子は、前記第一停止状態において所定電圧を有し、前記第二停止状態において前記レギュレータ回路１０１の出力電圧をハイインピーダンスで保持した状態を有してもよい。

ここで、前記第一停止状態は前記フィードバックノードが所定電圧である状態であり、前記第二停止状態は前記フィードバックノードが前記所定電圧以外の電圧である状態、或いはハイインピーダンスである状態であってもよい。

ここで、前記レギュレータ回路１０１は、前記検出回路部１１と前記出力回路部１３、或いは前記検出回路部１１と前記フィードバックノードとの接続および遮断を切替える接続遮断回路部１４と、前記フィードバックノードに第一バイアス電圧を供給する第一バイアス回路部１５と、前記フィードバックノードに、前記第一バイアス電圧とは異なる第二バイアス電圧を供給する第二バイアス回路部２１とを備えてもよい。

ここで、前記接続遮断回路部１４は、前記動作状態において前記検出回路部１１と前記フィードバックノードとを接続し、前記第一および第二停止状態おいて前記検出回路部１１と前記フィードバックノードとを遮断し、前記第一の停止状態では前記第一バイアス回路１５と前記フィードバックノードとを接続し、前記第二の停止状態では前記第二バイアス回路２１と前記フィードバックノードとを接続してもよい。

ここで、前記第一バイアス電圧と前記基準電圧との差分は、前記第二バイアス電圧と前記基準電圧との差分よりも小さくてもよい。

ここで、前記第一バイアス回路部１５は、前記第一バイアス電圧を前記フィードバックノードに供給するかしないかを切替えるスイッチを有し、前記第二バイアス回路部２１は、前記基準電圧から前記第二バイアス電圧を生成するボルテージフォロア回路を有してもよい。

ここで、前記第二バイアス回路部２１は、第一電流源Ｉ２０と、第二電流源Ｉ２１と、カレントミラー回路部２２と、ＮＭＯＳトランジスタＮ２０と、ＰＭＯＳトランジスタＰ２３と、スイッチＳＷ２１とを備え、前記第一電流源Ｉ２０の一端は、前記カレントミラー回路部の入力端子に接続され、前記第一電流源Ｉ２０のもう一端は、接地され、前記カレントミラー回路部２２の出力端子は、前記フィードバックノードと前記ＰＭＯＳトランジスタＰ２３のソース端子とに接続され、前記ＮＭＯＳトランジスタＮ２０のゲート端子は、前記基準電圧に接続され、前記ＮＭＯＳトランジスタＮ２０のソース端子は、電源電圧に接続され、前記ＮＭＯＳトランジスタＮ２０のドレイン端子は、前記ＰＭＯＳトランジスタＰ２３のゲート端子と第二電流源Ｉ２１の一端に接続され、前記第二電流源Ｉ２１のもう一端は、接地され、前記ＰＭＯＳトランジスタＰ２３のドレイン端子は、前記スイッチＳＷ２１の一端に接続され、前記スイッチＳＷ２１の他端は接地されてもよい。

ここで、前記第二バイアス回路部２１は、第一電流源Ｉ２２と、第二電流源Ｉ２３と、カレントミラー回路部２２と、ＮＭＯＳトランジスタＮ２１と、ＰＭＯＳトランジスタＰ２４と、スイッチＳＷ２２とを備え、前記第一電流源Ｉ２２の一端は、前記カレントミラー回路部の入力端子に接続され、前記第一電流源Ｉ２２のもう一端は、接地され、前記カレントミラー回路部の出力の出力端子は、前記ＮＭＯＳトランジスタＮ２１のゲート端子と前記ＰＭＯＳトランジスタＰ２４のソース端子とに接続され、前記ＮＭＯＳトランジスタＮ２１のソース端子は、電源電圧に接続され、前記ＮＭＯＳトランジスタＮ２１のドレイン端子は、前記フィードバックノードと前記第二電流源の一端とに接続され、前記第二電流源Ｉ２３のもう一端は、接地され、前記ＰＭＯＳトランジスタＰ２４のゲート端子は、前記基準電圧に接続し、前記ＰＭＯＳトランジスタＰ２４のドレイン端子は、前記スイッチの一端に接続され、前記スイッチＳＷ２２の他端は、接地されてもよい。

また、第一実施形態に係る半導体記憶装置は、電気信号によってメモリセルのデータを消去、及び、メモリセルにデータを書き込みすることができる半導体記憶装置であって、上記のレギュレータ回路１０１と、データを記憶するメモリセルと、前記メモリセルに書込みパルスを印加する書込みパルス印加回路とを備え、前記レギュレータ回路１０１は、書込みパルスのハイレベルに対応する出力電圧を電源電圧として前記書込みパルス印加回路に供給する。

ここで、前記レギュレータ回路１０１は、前記書込みパルスが活性化する一定時間前に前記動作状態になり、前記書込みパルスが非活性化すると前記第二の停止状態になってもよい。

ここで、連続する複数回の書込みにおいて前記動作状態と前記第二停止状態とを同じ回数繰り返してもよい。

（第二実施形態）
図１０は、第二実施形態に係るレギュレータ回路の構成を示す図である。図８において、前述した従来のレギュレータ回路と同一機能の構成要素には同一の符号を付けて、その詳細な説明を省略する。ここでは構成の異なる部分のみを説明する。

レギュレータ回路１０１は、間欠動作制御信号ＲＥＧ＿ＥＮを有し、検出回路部１１のスイッチＳＷ０と、演算増幅回路部１２と、接続遮断回路部１４のスイッチＳＷ１に入力されている。

以上のように構成された第二実施形態に係る図１０のレギュレータ回路１０１の各種動作について、半導体記憶装置に適用した場合を例に、以下詳細に説明する。

図５に半導体記憶装置の構成図、図６に第二実施形態に係る１０のレギュレータ回路１０１と書込み回路５５との接続関係を示す。半導体記憶装置の構成、図８のレギュレータ回路１０１と書込み回路５５との接続関係は、前述した第一実施形態に係る説明と同様な為、ここでの詳細な説明は省略する。

図１１に第二実施形態に係る波形を示す。制御信号ＰＳ＿ＥＮがＬｏｗ、間欠動作制御信号ＲＥＧ＿ＥＮがＬｏｗの時、レギュレータ回路は第一停止状態となり、出力端子は電源ＶＤＤを出力する。このとき、検出回路部１１のスイッチＳＷ０は遮断され、接続遮断回路部１４のスイッチＳＷ１も遮断され、第一バイアス回路部１５のスイッチＳＷ２は接続される。そのため、フィードバック電圧ＶＦＢも電源ＶＤＤが接続される。また、演算増幅回路部１２も非活性化状態となり、レギュレータ回路は停止し、レギュレータ回路の消費電力はゼロとなる。このとき、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作制御信号ＲＥＧ＿ＥＮがＨｉｇｈとなると、検出回路部１１のスイッチＳＷ０は接続され、接続遮断回路部１４のスイッチＳＷ１も接続され、第一バイアス回路部１５のスイッチＳＷ２は遮断される。また演算増幅器は活性化状態となり、レギュレータ回路は動作状態となり、出力端子は２．５Ｖを出力する。このとき、出力端子が２．５Ｖで安定すると、パルス制御信号ＰＬＳＩＮ１を入力し、メモリセルに書込みパルスが印加される。書込みパルス印加後、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作制御信号ＲＥＧ＿ＥＮがＬｏｗとなると、レギュレータは第二停止状態となり、出力端子は動作状態の出力電圧２．５ＶをハイインピーダンスＨｉｚで保持する。このとき、検出回路部１１のスイッチＳＷ０は遮断され、接続遮断回路部１４のスイッチＳＷ１も遮断される。そのため、フィードバック電圧ＶＦＢは動作状態のフィードバック電圧ＶＦＢである基準電圧ＶＲＥＦ付近の電圧をハイインピーダンスＨｉｚで保持する。また、演算増幅回路部１２は非活性化状態となり、レギュレータ回路は停止し、レギュレータ回路の消費電流はゼロとなる。

このとき、制御信号ＰＳ＿ＥＮがＨｉｇｈ、間欠動作制御信号ＲＥＧ＿ＥＮがＨｉｇｈとなると、検出回路部１１のスイッチＳＷ０は接続され、接続遮断回路部１４のスイッチＳＷ１も接続され、第一バイアス回路部１５のスイッチＳＷ２は遮断される。また演算増幅器は活性化状態となり、レギュレータ回路は動作状態となり、高速に出力端子は２．５Ｖで安定し、パルス制御信号ＰＬＳＩＮ２を入力する。このとき、第二停止状態で出力端子ＶＯＵＴは動作状態の出力電圧２．５Ｖを保持しており、フィードバック電圧ＶＦＢも動作状態の安定状態である基準電圧ＶＲＥＦ付近の電圧を保持している為、第一停止状態から動作状態への過渡時間Ｔ１に比べ、第二停止状態から動作状態への過渡時間Ｔ２は短い。

以上説明してきたように、第二実施形態に係るレギュレータ回路１０１は、第一停止状態と、第二停止状態と、動作状態とを持つレギュレータ回路１０１であって、前記レギュレータ回路１０１の出力電圧の大きさを検出し、フィードバックノードに検出結果を示すフィードバック電圧を出力する検出回路部１１と、基準電圧と前記フィードバックノードの電圧とを比較して比較結果を示す電圧を出力する演算増幅回路部１２と、前記演算増幅回路部の出力に応じて前記出力電圧を生成する出力回路部１３とを有し、前記第一停止状態と前記第二停止状態とでは前記フィードバックノードの状態が異なり、前記第二停止状態から前記動作状態への切替えにおける過渡時間は、前記第一停止状態から前記動作状態への切替えにおける過渡時間よりも短い。

ここで、前記第一停止状態は前記フィードバックノードを所定電圧にした状態であり、前記第二停止状態は前記フィードバックノードを、ハイインピーダンスにした状態である。

この構成によれば、第二停止状態ではフィードバックノードをハイインピーダンスにすることで、第一停止状態から動作状態への遷移時間に比べ、第二停止状態から動作状態への遷移時間は短くすることができる。またレギュレータ回路１０１によれば、第二停止状態でフィードバックノードをハイインピーダンスにする際、負荷電流が発生しないためノイズが発生することがなく、復帰時間を短縮させることができる。

以上、本開示に係るレギュレータ回路および半導体記憶装置について、実施の形態に基づいて説明したが、本開示は、実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、実施の形態及び変形例における一部の構成要素を任意に組み合わせて構築される別の形態も、本開示の範囲内に含まれる。

本開示に係るレギュレータ回路は、停止状態から動作状態に高速復帰が可能な特徴を有し、低消費電力が要求される半導体集積回路の内部電源電圧の生成手段、及び半導体記憶装置の読出し、書込み動作等に必要な電圧の生成手段等に有用である。

１０１、１１１ レギュレータ回路
１１ 検出回路部
１２ 演算増幅回路部
１３ 出力回路部
１４ 接続遮断回路部
１５ 第一バイアス回路部
２１ 第二バイアス回路部
２２ カレントミラー回路部
２３ ロジック回路部
３１ 出力端子固定回路部
３２ 平滑容量部
５１ メモリアレイ
５２ ロウデコーダ
５３ カラムデコーダ
５４ 読出し回路
５５ 書込み回路
５６ 電源回路
５７ 制御回路
Ｐ０、Ｐ２０、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４ ＰＭＯＳトランジスタ
Ｎ２０、Ｎ２１ ＮＭＯＳトランジスタ
ＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ２１、ＳＷ２２ スイッチ
Ｉ２０ 第一電流源
Ｉ２１ 第二電流源
Ｉ２２ 第三電流源
Ｉ２３ 第四電流源

Claims (14)

1. 第一停止状態と、第二停止状態と、動作状態とを持つレギュレータ回路であって、
   前記レギュレータ回路の出力電圧の大きさを検出し、フィードバックノードに検出結果を示すフィードバック電圧を出力する検出回路部と、
   基準電圧と前記フィードバックノードの電圧とを比較して比較結果を示す電圧を出力する演算増幅回路部と、
   前記演算増幅回路部の出力に応じて前記出力電圧を生成する出力回路部とを有し、
   前記第一停止状態と前記第二停止状態とでは前記フィードバックノードの状態が異なり、
   前記第二停止状態から前記動作状態への切替えにおける過渡時間は、前記第一停止状態から前記動作状態への切替えにおける過渡時間よりも短い
   レギュレータ回路。
2. 前記レギュレータ回路は、
   メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置の書込みパルスのハイレベルに対応する前記出力電圧を発生し、
   前記メモリセルに書込みパルスを印加する少なくとも１つの書込みパルス印加回路に前記出力電圧を電源電圧として供給する
   請求項１記載のレギュレータ回路。
3. 前記レギュレータ回路は、前記書込みパルスが活性化する一定期間前に前記動作状態になり、前記書込みパルスが非活性化すると前記第二停止状態になる
   請求項２記載のレギュレータ回路。
4. 前記レギュレータ回路の出力端子は、前記第一停止状態において所定電圧を有し、前記第二停止状態において前記レギュレータ回路の出力電圧をハイインピーダンスで保持した状態を有する
   請求項１記載のレギュレータ回路。
5. 前記第一停止状態は前記フィードバックノードが所定電圧である状態であり、
   前記第二停止状態は前記フィードバックノードが前記所定電圧以外の電圧である状態、或いはハイインピーダンスである状態である
   請求項１記載のレギュレータ回路。
6. 前記検出回路部と前記出力回路部、或いは前記検出回路部と前記フィードバックノードとの接続および遮断を切替える接続遮断回路部と、
   前記フィードバックノードに第一バイアス電圧を供給する第一バイアス回路部と、
   前記フィードバックノードに、前記第一バイアス電圧とは異なる第二バイアス電圧を供給する第二バイアス回路部とを備える
   請求項１記載のレギュレータ回路。
7. 前記接続遮断回路部は、前記動作状態において前記検出回路部と前記フィードバックノードとを接続し、前記第一および第二停止状態おいて前記検出回路部と前記フィードバックノードとを遮断し、
   前記第一停止状態では前記第一バイアス回路部と前記フィードバックノードとを接続し、
   前記第二停止状態では前記第二バイアス回路部と前記フィードバックノードとを接続する
   請求項６記載のレギュレータ回路。
8. 前記第一バイアス電圧と前記基準電圧との差分は、前記第二バイアス電圧と前記基準電圧との差分よりも小さい
   請求項６記載のレギュレータ回路。
9. 前記第一バイアス回路部は、前記第一バイアス電圧を前記フィードバックノードに供給するかしないかを切替えるスイッチを有し、
   前記第二バイアス回路部は、前記基準電圧から前記第二バイアス電圧を生成するボルテージフォロア回路を有する
   請求項６記載のレギュレータ回路。
10. 前記第二バイアス回路部は、第一電流源と、第二電流源と、カレントミラー回路部と、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタと、スイッチとを備え、
    前記第一電流源の一端は、前記カレントミラー回路部の入力端子に接続され、
    前記第一電流源のもう一端は、接地され、
    前記カレントミラー回路部の出力端子は、前記フィードバックノードと前記ＰＭＯＳトランジスタのソース端子とに接続され、
    前記ＮＭＯＳトランジスタのゲート端子は、前記基準電圧に接続され、
    前記ＮＭＯＳトランジスタのソース端子は、電源電圧に接続され、
    前記ＮＭＯＳトランジスタのドレイン端子は、前記ＰＭＯＳトランジスタのゲート端子と第二電流源の一端に接続され、
    前記第二電流源のもう一端は、接地され、
    前記ＰＭＯＳトランジスタのドレイン端子は、前記スイッチの一端に接続され、
    前記スイッチの他端は接地される
    請求項６記載のレギュレータ回路。
11. 前記第二バイアス回路部は、第一電流源と、第二電流源と、カレントミラー回路部と、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタと、スイッチとを備え、
    前記第一電流源の一端は、前記カレントミラー回路部の入力端子に接続され、
    前記第一電流源のもう一端は、接地され、
    前記カレントミラー回路部の出力の出力端子は、前記ＮＭＯＳトランジスタのゲート端子と前記ＰＭＯＳトランジスタのソース端子とに接続され、
    前記ＮＭＯＳトランジスタのソース端子は、電源電圧に接続され、
    前記ＮＭＯＳトランジスタのドレイン端子は、前記フィードバックノードと前記第二電流源の一端とに接続され、
    前記第二電流源のもう一端は、接地され、
    前記ＰＭＯＳトランジスタのゲート端子は、前記基準電圧に接続し、
    前記ＰＭＯＳトランジスタのドレイン端子は、前記スイッチの一端に接続され、
    前記スイッチの他端は、接地される
    請求項６記載のレギュレータ回路。
12. 電気信号によってメモリセルのデータを消去、及び、メモリセルにデータを書き込みすることができる半導体記憶装置であって、
    請求項１記載のレギュレータ回路と、
    データを記憶するメモリセルと、
    前記メモリセルに書込みパルスを印加する書込みパルス印加回路とを備え、
    前記レギュレータ回路は、書込みパルスのハイレベルに対応する出力電圧を電源電圧として前記書込みパルス印加回路に供給する
    半導体記憶装置。
13. 前記レギュレータ回路は、前記書込みパルスが活性化する一定時間前に前記動作状態になり、前記書込みパルスが非活性化すると前記第二停止状態になる
    請求項１２記載の半導体記憶装置。
14. 連続する複数回の書込みにおいて前記動作状態と前記第二停止状態とを同じ回数繰り返す
    請求項１３記載の半導体記憶装置。

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