WO2011111144A1 - メモリセルのドレイン電圧用及びゲート電圧用のレギュレータを共有したフラッシュメモリ - Google Patents

メモリセルのドレイン電圧用及びゲート電圧用のレギュレータを共有したフラッシュメモリ Download PDF

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output
voltage
switch
regulator
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持田礼司
圓山敬史
濱本幸昌
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パナソニック株式会社
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    • G11C16/26—Sensing or reading circuits; Data output circuits

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly, to a nonvolatile memory such as an EEPROM (Electrically Erasable Programmable Read Only Memory).
  • EEPROM Electrically Erasable Programmable Read Only Memory
  • the memory contents of the memory cell can be erased and rewritten by an electric signal.
  • HCI Hot Carrier Injection
  • the first regulator output is applied to the gate of the memory cell
  • the second regulator output is connected to the gate of the voltage application transistor
  • a voltage is applied from the drain end of the voltage application transistor to the drain end of the memory cell. While applying, the gate voltage of the memory cell is adjusted.
  • Patent Document 1 For example.
  • the dual regulator when the voltage applied from the drain end of the voltage application transistor to the drain end of the memory cell is adjusted by the regulator, the dual regulator is shared.
  • a configuration is adopted in which the gate voltage of the memory cell is applied without using a regulator.
  • a semiconductor memory device is a semiconductor memory device capable of erasing and writing the memory contents of a memory cell by an electric signal, the memory cell, one regulator, First and second switches; and a voltage application transistor for applying a voltage to the memory cell, and the output of the regulator is connected to the inputs of the first and second switches, and the first The output of the switch is connected to the gate of the voltage application transistor, a voltage is applied from the drain end of the voltage application transistor to the drain end of the memory cell, and the output of the second switch is connected to the gate of the memory cell. And applying a voltage.
  • a semiconductor memory device capable of erasing and writing stored contents of a memory cell by an electric signal, the memory cell, one regulator, second and second memory devices. 3 and a voltage application transistor, and the output of the regulator is connected to the input of the second switch and the gate of the voltage application transistor, and from the drain end of the voltage application transistor to the third A voltage is applied to the drain terminal of the memory cell via the switch, and the output of the second switch is connected to the gate of the memory cell to apply the voltage.
  • the output of the fourth switch is connected to the output of the second switch, and a voltage different from the output of the regulator is applied to the memory cell. It is characterized by being applied to the gate.
  • the output of the fourth switch is connected to the output of the second switch, and a voltage different from that of the regulator output is applied to the memory cell. It is characterized by being applied to the gate.
  • the first and fourth switches are turned on, and the regulator is connected to the drain terminal of the memory cell. Is applied to the gate of the memory cell, a voltage different from the output of the regulator is applied, and in the second operation mode, the second switch is turned on, and the regulator is applied to the gate of the memory cell. The output voltage is applied.
  • the third and fourth switches are turned on, and the regulator is connected to the drain terminal of the memory cell. Is applied to the gate of the memory cell, a voltage different from the output of the regulator is applied, and in the second operation mode, the second switch is turned on, and the regulator is applied to the gate of the memory cell. The output voltage is applied.
  • a seventh aspect of the invention is the semiconductor memory device according to the first or third aspect, further comprising fifth and sixth switches, a ground connection transistor, a sense amplifier, and a voltage generation circuit.
  • the input of the fifth switch is connected between the drain end of the voltage application transistor and the drain end of the memory cell
  • the input of the sense amplifier is connected to the output of the fifth switch
  • a source end of the memory cell is connected to the ground via the ground connection transistor
  • an output of the sixth switch is connected between the source end of the memory cell and the ground connection transistor.
  • the output of the voltage generation circuit is connected to the input of the switch.
  • the invention according to claim 8 is the semiconductor memory device according to claim 2 or 4, further comprising fifth and sixth switches, a ground connection transistor, a sense amplifier, and a voltage generation circuit.
  • the input of the fifth switch is connected between the third switch and the drain end of the memory cell, the input of the sense amplifier is connected to the output of the fifth switch, and the memory cell
  • the source terminal of the sixth switch is connected to the ground via the ground connection transistor, the output of the sixth switch is connected between the source terminal of the memory cell and the ground connection transistor, and the sixth switch Is connected to the output of the voltage generating circuit.
  • a tenth aspect of the invention is the semiconductor memory device according to the second or fourth aspect, further comprising fifth and sixth switches, a ground connection transistor, a sense amplifier, and a voltage generation circuit.
  • the output of the fifth switch is connected between the third switch and the drain end of the memory cell
  • the output of the voltage generation circuit is connected to the input of the fifth switch
  • the memory The source end of the cell is connected to the ground via the ground connection transistor
  • the input of the sixth switch is connected between the source end of the memory cell and the ground connection transistor
  • the sixth switch The output of the switch is connected to the input of the sense amplifier.
  • the invention according to claim 11 is the semiconductor memory device according to claim 1 or 3, further comprising a fifth switch, a sense amplifier, and a voltage generation circuit, wherein the drain terminal of the voltage application transistor is provided. And the drain end of the memory cell is connected to the output of the fifth switch, and the input of the fifth switch is connected to the output of the voltage generation circuit and the input of the sense amplifier, The source end of the memory cell is connected to the ground.
  • the invention according to claim 12 is the semiconductor memory device according to claim 2 or 4, further comprising a fifth switch, a sense amplifier, and a voltage generation circuit, wherein the third switch and the The output of the fifth switch is connected between the drain end of the memory cell, the output of the voltage generation circuit and the input of the sense amplifier are connected to the input of the fifth switch, and the memory cell The source end of the circuit is connected to ground.
  • the semiconductor memory device in the semiconductor memory device according to the seventh aspect, in the first operation mode, the first and fourth switches and the ground connection transistor are turned on, and the drain of the memory cell An output voltage of the regulator is applied to the end, a voltage different from the output of the regulator is applied to the gate of the memory cell, the source of the memory cell is connected to ground, and in a second operation mode, The second, fifth and sixth switches are turned on, the input of the sense amplifier is connected to the drain terminal of the memory cell, the output voltage of the regulator is applied to the gate of the memory cell, and the memory cell The output voltage of the voltage generating circuit is applied to the source of the voltage.
  • the third and fourth switches and the ground connection transistor are turned on, and the drain of the memory cell
  • An output voltage of the regulator is applied to the end, a voltage different from the output of the regulator is applied to the gate of the memory cell, the source of the memory cell is connected to ground
  • the second, fifth and sixth switches are turned on, the input of the sense amplifier is connected to the drain terminal of the memory cell, the output voltage of the regulator is applied to the gate of the memory cell, and the memory cell
  • the output voltage of the voltage generating circuit is applied to the source of the voltage.
  • the semiconductor memory device in the semiconductor memory device according to the ninth aspect, in the first operation mode, the first and fourth switches and the ground connection transistor are turned on, and the drain of the memory cell An output voltage of the regulator is applied to the end, a voltage different from the output of the regulator is applied to the gate of the memory cell, the source of the memory cell is connected to ground, and in a second operation mode, The second, fifth and sixth switches are turned on, the output voltage of the voltage generating circuit is applied to the drain terminal of the memory cell, the output voltage of the regulator is applied to the gate of the memory cell, The input of the sense amplifier is applied to the source end of the memory cell.
  • the third and fourth switches and the ground connection transistor are turned on, and the drain of the memory cell
  • An output voltage of the regulator is applied to the end, a voltage different from the output of the regulator is applied to the gate of the memory cell, the source of the memory cell is connected to ground
  • the second, fifth and sixth switches are turned on, the output voltage of the voltage generating circuit is applied to the drain terminal of the memory cell, the output voltage of the regulator is applied to the gate of the memory cell,
  • the input of the sense amplifier is applied to the source end of the memory cell.
  • the semiconductor memory device in the semiconductor memory device according to the eleventh aspect, in the first operation mode, the first and fourth switches and the ground connection transistor are turned on, and the drain of the memory cell An output voltage of the regulator is applied to the end, a voltage different from the output of the regulator is applied to the gate of the memory cell, the source of the memory cell is connected to ground, and in a second operation mode, The second and fifth switches are turned on, the output voltage of the voltage generating circuit is applied to the drain terminal of the memory cell, the input of the sense amplifier is connected, and the gate of the regulator is connected to the gate of the memory cell. An output voltage is applied.
  • the third and fourth switches and the ground connection transistor are turned on, and the drain of the memory cell
  • An output voltage of the regulator is applied to the end, a voltage different from the output of the regulator is applied to the gate of the memory cell, the source of the memory cell is connected to ground
  • the second and fifth switches are turned on, the output voltage of the voltage generating circuit is applied to the drain terminal of the memory cell, the input of the sense amplifier is connected, and the gate of the regulator is connected to the gate of the memory cell. An output voltage is applied.
  • a nineteenth aspect of the present invention is the semiconductor memory device according to any one of the fifth, sixth and thirteenth to sixteenth aspects, wherein the first operation mode is a write to a memory cell, the second The operation mode is reading of memory cell information.
  • the invention according to claim 20 is the semiconductor memory device according to any one of claims 3, 4, 13 to 16, wherein the voltage different from the output of the regulator is an output voltage of the booster circuit. It is characterized by.
  • a twenty-first aspect of the invention is the semiconductor memory device according to any one of the first to fourth and seventh to twelfth aspects, wherein an output of a booster circuit is connected to a source terminal of the voltage application transistor. It is characterized by that.
  • the first mode for example, at the time of writing
  • a voltage that does not regulate the gate voltage of the memory cell is directly applied, and the output of the regulator is used as the gate of the voltage application transistor.
  • the voltage applied to the drain side of the memory cell is controlled by the output voltage of the regulator.
  • the output of the regulator is applied to the gate of the memory cell to control the gate voltage of the memory cell.
  • the drain voltage application regulator of the memory cell used in the first mode and the memory cell used in the second mode A gate voltage regulator can also be used, and a semiconductor memory device with a small area can be provided.
  • the drain voltage application regulator of the memory cell used in the first mode and the gate voltage regulator of the memory cell used in the second mode can be combined to reduce the area.
  • a semiconductor memory device can be provided.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing a main configuration of the semiconductor memory device.
  • FIG. 3 is a diagram showing a specific configuration of a regulator provided in the semiconductor memory device.
  • FIG. 4 is a diagram showing a main configuration of a semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 5 is a diagram showing a main configuration of a semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 6 is a diagram showing a main configuration of a semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 7 is a diagram showing a main configuration of a semiconductor memory device according to the fifth embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor memory device according to the first embodiment of the present invention.
  • the semiconductor memory device 100 is a semiconductor memory device capable of erasing and writing the memory contents of a memory cell by an electric signal, and includes a memory cell array 101, a row decoder 102, a column decoder. 103, a write / read circuit 104, and a power supply circuit 105.
  • the memory cell array 101 has a plurality of electrically rewritable memory cells arranged at intersections between bit lines and word lines. These memory cells are arranged in a matrix.
  • the power supply circuit 105 supplies a voltage to the row decoder 102, the column decoder 103, and the write / read circuit 104.
  • the row decoder 102 applies the voltage supplied from the power supply circuit 105 to the selected memory cell.
  • the column decoder 103 applies the voltage supplied from the write / read circuit 104 to the selected memory cell. Further, the column decoder 103 outputs the memory cell information to the write / read circuit 104 at the time of reading.
  • the write / read circuit 104 has a function of outputting the voltage supplied from the power supply circuit 105 to the column decoder 103 and determining the state of the memory cell from the memory cell information input from the column decoder 103 at the time of reading.
  • FIG. 2 is a circuit diagram showing a part of the semiconductor memory device 100 of FIG.
  • a plurality of memory cells 207 are arranged in the memory cell array 101, and a plurality of selection transistors 206 are arranged in the column decoder 103. A part of them is shown in FIG. R1 and R2 indicate the parasitic resistance between the memory cell 207 and the selection transistor 206, and the parasitic resistance between the selection transistor 206 and the voltage application transistor 205 of the write / read circuit 104, respectively.
  • the output voltage VPP 2 of the booster circuit 208 of the power supply circuit 105 is connected to the drain terminal of the voltage application transistor 205.
  • the source side of the memory cell 207 is connected to the ground potential via a switch (not shown).
  • the input of the first switch 202 and the second switch 203 is connected to the output of the regulator 201 to which the output voltage VPP1 of the boosted voltage 208 is connected, and the output of the first switch 202 is the memory cell.
  • the voltage applied to the drain side of the memory cell 207 can be controlled by connecting to the gate of the voltage applying transistor 205 that applies a voltage to the drain side of 207 and regulating the gate voltage.
  • the output of the second switch 203 is connected to the gate of the memory cell 207 via the row decoder 102, and the voltage applied to the gate of the memory cell 207 can be controlled by regulating the gate voltage. It is.
  • the voltage Vprg output from the booster circuit 208 can be applied to the gate of the memory cell 207 via the fourth switch 204 whose output is connected to the output of the second switch 203.
  • the output voltages VPP 1, VPP 2, and Vprg of the booster circuit 208 are not limited in the magnitude relationship of voltages, and are set to optimum voltages according to the characteristics of the memory cell 207. Furthermore, the output voltages VPP1, VPP2, and Vprg of the booster circuit 208 may be directly applied from the outside. Further, a plurality of booster circuits 208 may be configured.
  • the fourth switch 204 is turned on, and the voltage Vprg is applied to the gate of the memory cell 207 via the row decoder 102. Further, by turning on the first switch 202 and turning off the second switch 203, the output voltage Vreg of the regulator 201 is connected to the gate of the voltage application transistor 205, and the boosted voltage VPP2 is controlled by the output voltage Vreg of the regulator. The applied voltage is applied to the drain side of the memory cell 207 via the parasitic resistances R 1 and R 2 and the selection transistor 206.
  • the first switch 202 is turned off, the second switch 203 is turned on, and the fourth switch 204 is turned off, so that the gate of the memory cell 207 passes through the row decoder 102.
  • the output voltage Vreg of the regulator 201 is applied.
  • the first mode indicates a write operation
  • the second mode indicates a read operation
  • FIG. 3 shows an example of a specific configuration of the regulator 201.
  • a reference voltage VREF is applied to one input terminal of an operational amplifier 220, and a resistance element R5 and a resistance element R6 are connected to the other input terminal.
  • the output of the operational amplifier 220 drives the gate of the output transistor 221 and outputs the output voltage Vreg.
  • FIG. 4 is a circuit diagram showing a second embodiment of the present invention. The difference from the first embodiment is that the output voltage Vreg of the regulator 201 is directly applied to the voltage application transistor 205, and the voltage on the drain side of the memory cell 207 is controlled by the third switch 209. Other configurations are the same as those of the first embodiment.
  • the operation of this embodiment will be specifically described.
  • the voltage Vprg is applied to the gate of the memory cell 207 via the row decoder 102.
  • the output voltage Vreg of the regulator 201 is connected only to the gate of the voltage application transistor 205, and the voltage obtained by controlling the boosted voltage VPP2 with the output voltage Vreg of the regulator 201 is stored in the memory via the parasitic resistors R1 and R2 and the selection transistor 206. Applied to the drain side of the cell 207.
  • the third switch 209 is turned off, the second switch 203 is turned on, and the fourth switch 204 is turned off, so that the gate of the memory cell 207 passes through the row decoder 102.
  • the output voltage Vreg of the regulator 201 is applied.
  • the first mode indicates a write operation
  • the second mode indicates a read operation
  • FIG. 5 is a circuit diagram showing a third embodiment of the present invention.
  • a plurality of memory cells 207 are arranged in the memory cell array 101, a plurality of selection transistors 206 are arranged in the column decoder 103, and a part thereof is shown in FIG. R1, R2, R3, and R4 indicate parasitic resistances between the select transistors 206 related to the memory cell 207.
  • the drain side of the memory cell 207 is connected to the write / read circuit 104 via the parasitic resistances R 1 and R 2 and the selection transistor 206.
  • the source side of the memory cell 207 is also connected to the write / read circuit 104 via the parasitic resistances R 3 and R 4 and the selection transistor 206.
  • the write / read circuit 104 it is possible to select whether to connect to the ground potential via the ground connection transistor 214 or to apply the voltage Vread generated by the voltage generation circuit 213 via the sixth switch 212. It has a configuration.
  • the output of the regulator 201 connected to the output voltage VPP1 of the boosted voltage 208 is connected to the inputs of the first and second switches 202 and 203, and the output of the first switch 202 is connected to the drain side of the memory cell 207.
  • the voltage applied to the drain side of the memory cell 207 can be controlled by regulating the gate voltage.
  • the output of the second switch 203 is connected to the gate of the memory cell 207 via the row decoder 102, and the voltage applied to the gate of the memory cell 207 can be controlled by regulating the gate voltage. It is.
  • the voltage Vprg output from the booster circuit 208 can be applied to the gate of the memory cell 207 via the fourth switch 204 whose output is connected to the output of the second switch 203.
  • the output voltages VPP 1, VPP 2, and Vprg of the booster circuit 208 are not limited in the magnitude relationship of voltages, and are set to optimum voltages according to the characteristics of the memory cell 207. Furthermore, the output voltages VPP1, VPP2, and Vprg of the booster circuit 208 may be directly applied from the outside. Further, a plurality of booster circuits 208 may be configured.
  • the fourth switch 204 is turned on, the first switch 202 is turned on, the second switch 203 is turned off, the fifth switch 210 is turned off, the sixth switch 212 is turned off, and the ground connection transistor 214 is turned on.
  • the voltage Vprg is applied to the gate of the memory cell 207 via the row decoder 102.
  • the output voltage Vreg of the regulator 201 is connected to the gate of the voltage application transistor 205, and the voltage obtained by controlling the boosted voltage VPP2 with the output voltage Vreg of the regulator 201 is connected to the memory cell 207 via the parasitic resistors R1 and R2 and the selection transistor 206. Applied to the drain side. Further, the source side of the memory cell 207 is connected to the ground potential.
  • the first switch 202 is turned off, the second switch 203 is turned on, the fourth switch 204 is turned off, the fifth switch 210 is turned on, the sixth switch 212 is turned on, The ground connection transistor 214 is turned off.
  • the output voltage Vreg of the regulator 201 is applied to the gate of the memory cell 207 via the row decoder 102. Since the voltage application transistor 205 is off, the drain side of the memory cell 207 is connected to the sense amplifier 211 via the parasitic resistances R 1 and R 2 and the selection transistor 206. Further, the voltage Vread generated by the voltage generation circuit 213 is supplied to the source side of the memory cell 207 via the parasitic resistances R3 and R4 and the selection transistor 206.
  • the first mode indicates a write operation
  • the second mode indicates a read operation
  • FIG. 6 shows a fourth embodiment of the present invention.
  • the present embodiment is different from the third embodiment in that the voltage generation circuit 213 is connected to the input side of the fifth switch 210 and the sense amplifier 211 is connected to the input side of the sixth switch 212. .
  • Other configurations are the same as those of the third embodiment.
  • the present embodiment is effective for a device that operates by switching the bias condition to the memory cell 207 during a read operation, such as storing two pieces of information in one memory cell 207.
  • the first mode indicates a write operation
  • the second mode indicates a read operation
  • FIG. 7 shows a fifth embodiment of the present invention.
  • the output of the fifth switch 215 is connected to the drain terminal of the voltage application transistor 205, and a circuit block 216 equipped with a voltage generation circuit and a sense amplifier is connected to the input of the fifth switch 215.
  • Other configurations are the same as those of the first embodiment shown in FIG.
  • the fourth switch 204 is turned on, the first switch 202 is turned on, the second switch 203 is turned off, and the fifth switch 215 is turned off.
  • the voltage Vprg is applied to the gate of the memory cell 207 via the row decoder 102.
  • the output voltage Vreg of the regulator 201 is connected to the gate of the voltage application transistor 205, and the voltage obtained by controlling the boosted voltage VPP2 with the output voltage Vreg of the regulator 201 is connected to the memory cell 207 via the parasitic resistors R1 and R2 and the selection transistor 206. Applied to the drain side.
  • the first switch 202 is turned off, the second switch 203 is turned on, the fourth switch 204 is turned off, and the fifth switch 215 is turned on.
  • the output voltage Vreg of the regulator 201 is applied to the gate via the row decoder 102.
  • the source side of the memory cell 207 is supplied with the voltage Vread generated by the voltage generation circuit mounted on the circuit block 216 via the parasitic resistances R1 and R2 and the selection transistor 206. From the difference in current flowing at this time, The state of the memory cell 207 is determined by the sense amplifier in the circuit block 216.
  • the first mode indicates a write operation
  • the second mode indicates a read operation
  • the drain voltage regulator of the memory cell used in the first mode and the gate voltage regulator of the memory cell used in the second mode can be used together. It is useful as a microcomputer and can be applied to a microcomputer or the like equipped with the same.

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  • Read Only Memory (AREA)

Abstract

　半導体記憶装置において、レギュレータ２０１の出力に第１、第２のスイッチ２０２、２０３の入力を接続し、前記第１のスイッチ２０２の出力は第１のモード時にメモリセル２０７のドレイン電圧を供給するパスに接続し、前記第２のスイッチ２０３の出力は第２のモード時にメモリセル２０７のゲート電圧を供給するパスに接続される。また、前記第２のスイッチ２０３と並列に第４のスイッチ２０４が設けられる。この第４のスイッチ２０４の出力側は前記第２のスイッチ２０３の出力側と接続され、第１のモード時のメモリセル２０７のゲート電圧を供給する。従って、メモリセルのドレイン電圧用レギュレータと、メモリセルのゲート電圧用レギュレータとの２基のレギュレータを１個のレギュレータで兼用される。

Description

[規則37.2に基づきISAが決定した発明の名称]　メモリセルのドレイン電圧用及びゲート電圧用のレギ:レータを共有したフラッシュメモリ
　本発明は、半導体記憶装置に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の不揮発性メモリに関する。
　ＥＥＰＲＯＭでは、メモリセルの記憶内容を電気信号によって消去及び書き換えすることができる。具体的な書込みには、ＨＣＩ（Hot Carrier Injection：ホットキャリア注入）を利用するものがある。その際、第１のレギュレータ出力をメモリセルのゲートに印加すると共に、第２のレギュレータ出力は電圧印加トランジスタのゲートに接続し、前記電圧印加トランジスタのドレイン端から前記メモリセルのドレイン端に電圧を印加しながら、メモリセルのゲート電圧を調整する。このような技術は、例えば、特許文献１に記載されている。
特開２００８－２１７９１４号公報（第９図）
　しかしながら、前記従来の回路構成では、必要な出力電圧範囲や精度が異なるために、メモリセルのドレイン電圧用レギュレータと、メモリセルのゲート電圧用レギュレータとの２基のレギュレータが必要となり、回路面積が大きくなるという課題がある。
　前記課題を解決するために、本発明では、前記２基のレギュレータの兼用化を図ることとして、電圧印加トランジスタのドレイン端からメモリセルのドレイン端に印加する電圧をレギュレータで調整する際には、メモリセルのゲート電圧をレギュレータを介さずに電圧印加する構成を採用する。
　具体的に、請求項１記載の発明の半導体記憶装置は、メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、前記メモリセルと、１個のレギュレータと、第１及び第２のスイッチと、前記メモリセルに電圧を印加するための電圧印加トランジスタとを有し、前記レギュレータの出力は前記第１及び第２のスイッチの入力が接続され、前記第１のスイッチの出力は前記電圧印加トランジスタのゲートに接続され、前記電圧印加トランジスタのドレイン端から前記メモリセルのドレイン端に電圧を印加し、前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加することを特徴とする。
　請求項２記載の発明の半導体記憶装置は、メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、前記メモリセルと、１個のレギュレータと、第２及び第３のスイッチと、電圧印加トランジスタとを有し、前記レギュレータの出力は、前記第２のスイッチの入力と、前記電圧印加トランジスタのゲートとに接続され、前記電圧印加トランジスタのドレイン端から前記第３のスイッチを介して前記メモリセルのドレイン端に電圧を印加し、前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加することを特徴とする。
　請求項３記載の発明は、前記請求項１記載の半導体記憶装置であって、前記第２のスイッチの出力に第４のスイッチの出力が接続され、前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加することを特徴とする。
　請求項４記載の発明は、前記請求項２記載の半導体記憶装置であって、前記第２のスイッチの出力に第４のスイッチの出力が接続され、前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加することを特徴とする。
　請求項５記載の発明は、前記請求項３記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加されることを特徴とする。
　請求項６記載の発明は、前記請求項４記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加されることを特徴とする。
　請求項７記載の発明は、前記請求項１又は３記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、前記第６のスイッチの入力には前記電圧発生回路の出力が接続されることを特徴とする。
　請求項８記載の発明は、前記請求項２又は４記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、前記第６のスイッチの入力には前記電圧発生回路の出力が接続されることを特徴とする。
　請求項９記載の発明は、前記請求項１又は３記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、前記第６のスイッチの出力には前記センスアンプの入力が接続されることを特徴とする。
　請求項１０記載の発明は、前記請求項２又は４記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、前記第６のスイッチの出力には前記センスアンプの入力が接続されることを特徴とする。
　請求項１１記載の発明は、前記請求項１又は３記載の半導体記憶装置であって、更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、前記メモリセルのソース端は、接地に接続されることを特徴とする。
　請求項１２記載の発明は、前記請求項２又は４記載の半導体記憶装置であって、更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、前記メモリセルのソース端は、接地に接続されることを特徴とする。
　請求項１３記載の発明は、前記請求項７記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加されることを特徴とする。
　請求項１４記載の発明は、前記請求項８記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加されることを特徴とする。
　請求項１５記載の発明は、前記請求項９記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加されることを特徴とする。
　請求項１６記載の発明は、前記請求項１０記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加されることを特徴とする。
　請求項１７記載の発明は、前記請求項１１記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加されることを特徴とする。
　請求項１８記載の発明は、前記請求項１２記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加されることを特徴とする。
　請求項１９記載の発明は、前記請求項５、６、１３～１６の何れか１項に記載の半導体記憶装置であって、前記第１の動作モードはメモリセルへの書込み、前記第２の動作モードはメモリセル情報の読出しであることを特徴とする。
　請求項２０記載の発明は、前記請求項３、４、１３～１６の何れか１項に記載の半導体記憶装置であって、前記レギュレータの出力とは異なる電圧は昇圧回路の出力電圧であることを特徴とする。
　請求項２１記載の発明は、前記請求項１～４、７～１２の何れか１項に記載の半導体記憶装置であって、前記電圧印加トランジスタのソース端には昇圧回路の出力が接続されることを特徴とする。
　以上により、請求項１～２１記載の発明では、第１のモード時（例えば書き込み時）には、メモリセルのゲート電圧はレギュレートしない電圧を直接印加し、レギュレータの出力を電圧印加トランジスタのゲートに与えて、メモリセルのドレイン側に印加する電圧を前記レギュレータの出力電圧で制御する。一方、第２のモード（例えば読み出し時）には、前記レギュレータの出力をメモリセルのゲートに与えて、メモリセルのゲート電圧を制御する。
　従って、第１のモードにおけるメモリセルのゲート電圧はレギュレータを介さずに電圧印加されるので、第１のモードで使用するメモリセルのドレイン電圧印加レギュレータと、第２のモードで使用するメモリセルのゲート電圧レギュレータとを兼用化することができ、小面積な半導体記憶装置を提供できる。
　以上説明したように、本発明によれば、第１のモードで使用するメモリセルのドレイン電圧印加レギュレータと、第２のモードで使用するメモリセルのゲート電圧レギュレータとを兼用化して、小面積な半導体記憶装置を提供できる。
図１は本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。 図２は同半導体記憶装置の要部構成を示す回路図である。 図３は同半導体記憶装置に備えるレギュレータの具体的構成を示す図である。 図４は本発明の第２の実施形態の半導体記憶装置の要部構成を示す図である。 図５は本発明の第３の実施形態の半導体記憶装置の要部構成を示す図である。 図６は本発明の第４の実施形態の半導体記憶装置の要部構成を示す図である。 図７は本発明の第５の実施形態の半導体記憶装置の要部構成を示す図である。
　以下、本発明の実施形態を説明する。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。同図に示すように、本半導体記憶装置１００は、メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、内部に、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、書込み・読出し回路１０４、電源回路１０５を具備している。
　前記メモリセルアレイ１０１は、ビット線とワード線との交差部に配置される電気的に書換え可能な複数のメモリセルを有している。これらのメモリセルは行列状に配置されている。
　前記電源回路１０５は、前記ロウデコーダ１０２、カラムデコーダ１０３、書込み・読出し回路１０４に電圧を供給している。
　前記ロウデコーダ１０２は、電源回路１０５から供給された電圧を、選択されたメモリセルに印加する。また、カラムデコーダ１０３は、書込み・読出し回路１０４から供給された電圧を、選択されたメモリセルに印加する。更に、カラムデコーダ１０３は、読出し時にはメモリセルの情報を書込み・読出し回路１０４に出力する。書込み・読出し回路１０４は、電源回路１０５から供給された電圧をカラムデコーダ１０３に出力し、読出し時にはカラムデコーダ１０３から入力されたメモリセル情報からメモリセルの状態を判定する機能を有する。
　図２は、前記図１の半導体記憶装置１００の一部を示す回路図である。メモリセルアレイ１０１には複数のメモリセル２０７が配置され、カラムデコーダ１０３には複数の選択トランジスタ２０６が配置されており、図２にはその一部を記載している。Ｒ１、Ｒ２は、各々、メモリセル２０７と選択トランジスタ２０６との間の寄生抵抗、及び選択トランジスタ２０６と書込み・読出し回路１０４の電圧印加トランジスタ２０５との間の寄生抵抗を示している。前記電圧印加トランジスタ２０５のドレイン端には、電源回路１０５の昇圧回路２０８の出力電圧ＶＰＰ２が接続されている。そして、メモリセル２０７のソース側はスイッチ（図示せず）を介して接地電位に接続されている。
　前記電源回路１０５において、昇圧電圧２０８の出力電圧ＶＰＰ１を接続したレギュレータ２０１の出力には、第１のスイッチ２０２及び第２のスイッチ２０３の入力が接続され、第１のスイッチ２０２の出力はメモリセル２０７のドレイン側に電圧を印加する電圧印加トランジスタ２０５のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のドレイン側に印加する電圧を制御することが可能である。また、第２のスイッチ２０３の出力はロウデコーダ１０２を介してメモリセル２０７のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のゲートに印加する電圧を制御することが可能である。更に、メモリセル２０７のゲートには、出力を前記第２のスイッチ２０３の出力に接続した第４のスイッチ２０４を介して昇圧回路２０８から出力された電圧Ｖｐｒｇを印加することも可能である。
　尚、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは、電圧の大小関係に制約はなく、メモリセル２０７の特性に応じて最適な電圧を設定する。更に、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは外部から直接印加しても良い。また、昇圧回路２０８は複数で構成しても良い。
　次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第４のスイッチ２０４はオンし、メモリセル２０７のゲートにはロウデコーダ１０２を介して電圧Ｖｐｒｇが印加される。また、第１のスイッチ２０２をオン、第２のスイッチ２０３をオフとすることにより、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートに接続され、昇圧電圧ＶＰＰ２をレギュレータの出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。
　次に第２のモードにおいては、第１のスイッチ２０２をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフとすることにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。
　ここで、第１のモードは書込み動作を、第２のモードは読出し動作を示している。
　図３は、レギュレータ２０１の具体的構成の一例を示す。同図において、オペアンプ２２０の入力端子の一方には基準電圧ＶＲＥＦが印加され、その入力端子の他方には抵抗素子Ｒ５と抵抗素子Ｒ６とが接続されている。オペアンプ２２０の出力は出力トランジスタ２２１のゲートを駆動し、出力電圧Ｖｒｅｇを出力する。
　（第２の実施形態）
　次に、本発明の第２の実施形態を説明する。
　図４は、本発明の第２の実施形態を示す回路図である。前記第１の実施形態と異なる点は、レギュレータ２０１の出力電圧Ｖｒｅｇを直接に電圧印加トランジスタ２０５に印加し、第３のスイッチ２０９によって、メモリセル２０７のドレイン側の電圧を制御する。その他の構成は第１の実施形態と同様である。
　次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第３のスイッチ２０９をオン、第４のスイッチ２０４をオン、第２のスイッチ２０３をオフとすることにより、メモリセル２０７のゲートにはロウデコーダ１０２を介して電圧Ｖｐｒｇが印加され、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートにのみ接続され、昇圧電圧ＶＰＰ２をレギュレータ２０１の出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。
　次に、第２のモードにおいては、第３のスイッチ２０９をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフとすることにより、メモリセル２０７のゲートにはロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。
　ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。
　（第３の実施形態）
　図５は、本発明の第３の実施形態を示す回路図である。
　同図において、メモリセルアレイ１０１には複数のメモリセル２０７が配置され、カラムデコーダ１０３には複数の選択トランジスタ２０６が配置されており、図５にはその一部を記載している。Ｒ１、Ｒ２、Ｒ３、Ｒ４はメモリセル２０７に関わる選択トランジスタ２０６間の寄生抵抗を示している。メモリセル２０７のドレイン側はこの寄生抵抗Ｒ１、Ｒ２と選択トランジスタ２０６を介して書込み・読出し回路１０４に接続される。そして、書込み・読出し回路１０４内で、電圧印加トランジスタ２０５を介して電圧を印加するか、第５のスイッチ２１０を介してセンスアンプ２１１に接続するかを選択可能な構成となっている。更に、メモリセル２０７のソース側も寄生抵抗Ｒ３、Ｒ４と選択トランジスタ２０６とを介して、書込み・読出し回路１０４に接続される。そして、この書込み・読出し回路１０４内で、接地接続トランジスタ２１４を介して接地電位に接続するか、第６のスイッチ２１２を介して電圧発生回路２１３で発生した電圧Ｖｒｅａｄを印加するかを選択可能な構成となっている。
　昇圧電圧２０８の出力電圧ＶＰＰ１を接続したレギュレータ２０１の出力には、第１及び第２のスイッチ２０２、２０３の入力が接続され、第１のスイッチ２０２の出力は、メモリセル２０７のドレイン側に電圧を印加する電圧印加トランジスタ２０５のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のドレイン側に印加する電圧を制御することが可能である。また、第２のスイッチ２０３の出力はロウデコーダ１０２を介してメモリセル２０７のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のゲートに印加する電圧を制御することが可能である。更に、メモリセル２０７のゲートには、出力を第２のスイッチ２０３の出力に接続した第４のスイッチ２０４を介して昇圧回路２０８から出力された電圧Ｖｐｒｇを印加することも可能である。
　尚、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは、電圧の大小関係に制約はなく、メモリセル２０７の特性に応じて最適な電圧を設定する。更に、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは外部から直接印加しても良い。また、昇圧回路２０８は複数で構成しても良い。
　次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第４のスイッチ２０４をオン、第１のスイッチ２０２をオン、第２のスイッチ２０３をオフ、第５のスイッチ２１０をオフ、第６のスイッチ２１２をオフ、接地接続トランジスタ２１４をオンとする。これにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介して電圧Ｖｐｒｇが印加される。また、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートに接続され、昇圧電圧ＶＰＰ２をレギュレータ２０１の出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。更にメモリセル２０７のソース側は接地電位に接続される。
　次に、第２のモードにおいては、第１のスイッチ２０２をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフ、第５のスイッチ２１０をオン、第６のスイッチ２１２をオン、接地接続トランジスタ２１４をオフとする。これにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。また、電圧印加トランジスタ２０５はオフのため、メモリセル２０７のドレイン側は寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してセンスアンプ２１１に接続される。更に、メモリセル２０７のソース側は寄生抵抗Ｒ３、Ｒ４や選択トランジスタ２０６を介し、電圧発生回路２１３で発生した電圧Ｖｒｅａｄが供給される。
　ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。
　（第４の実施形態）
　図６は本発明の第４の実施形態を示す。
　本実施形態が前記第３の実施形態と異なる点は、第５のスイッチ２１０の入力側に電圧発生回路２１３を接続し、第６のスイッチ２１２の入力側にセンスアンプ２１１を接続した構成である。その他の構成は第３の実施形態と同様である。
　本実施形態は、１つのメモリセル２０７に２つの情報を記憶するなど、読出し動作時のメモリセル２０７へのバイアス条件を切り替えて動作させるデバイスに対して有効である。
　ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。
　尚、前記第３の実施形態及び第４の実施形態では、前記第２の実施形態の第３のスイッチ２０９を用いた構成でも可能である。
　（第５の実施形態）
　図７は本発明の第５の実施形態を示す。
　同図においては、電圧印加トランジスタ２０５のドレイン端に第５のスイッチ２１５の出力を接続し、電圧発生回路とセンスアンプを搭載した回路ブロック２１６を第５のスイッチ２１５の入力に接続している。その他の構成は図２に示した第１の実施形態と同様である。
　次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第４のスイッチ２０４をオン、第１のスイッチ２０２をオン、第２のスイッチ２０３をオフ、第５のスイッチ２１５をオフとする。これにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介して電圧Ｖｐｒｇが印加される。また、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートに接続され、昇圧電圧ＶＰＰ２をレギュレータ２０１の出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。
　次に、第２のモードにおいては、第１のスイッチ２０２をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフ、第５のスイッチ２１５をオンとすることにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。また、メモリセル２０７のソース側は寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介して、回路ブロック２１６に搭載されている電圧発生回路で発生した電圧Ｖｒｅａｄが供給され、この時に流れる電流の違いから、回路ブロック２１６内のセンスアンプでメモリセル２０７の状態を判定する。
　ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。
　以上説明したように、本発明は、第１のモードで使用するメモリセルのドレイン電圧レギュレータと、第２のモードで使用するメモリセルのゲート電圧レギュレータとを兼用できるので、小面積な半導体記憶装置として有用であり、これを搭載したマイコン等に適用できる。
１０１　　　　　　メモリセルアレイ
１０２　　　　　　ロウデコーダ
１０３　　　　　　カラムデコーダ
１０４　　　　　　書込み・読出し回路
１０５　　　　　　電源回路
２０１　　　　　　レギュレータ
２０２　　　　　　第１のスイッチ
２０３　　　　　　第２のスイッチ
２０４　　　　　　第４のスイッチ
２０５　　　　　　電圧印加トランジスタ
２０６　　　　　　選択トランジスタ
２０７　　　　　　メモリセル
２０８　　　　　　昇圧回路
２０９　　　　　　第３のスイッチ
２１０、２１５　　第５のスイッチ
２１１　　　　　　センスアンプ
２１２　　　　　　第６のスイッチ
２１３　　　　　　電圧発生回路
２１４　　　　　　接地接続トランジスタ
２２０　　　　　　オペアンプ
２２１　　　　　　出力トランジスタ

Claims (21)

  1. 　メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、
    　前記メモリセルと、１個のレギュレータと、第１及び第２のスイッチと、前記メモリセルに電圧を印加するための電圧印加トランジスタとを有し、
    　前記レギュレータの出力は前記第１及び第２のスイッチの入力が接続され、
    　前記第１のスイッチの出力は前記電圧印加トランジスタのゲートに接続され、
    　前記電圧印加トランジスタのドレイン端から前記メモリセルのドレイン端に電圧を印加し、
    　前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加する
    　ことを特徴とする半導体記憶装置。
  2. 　メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、
    　前記メモリセルと、１個のレギュレータと、第２及び第３のスイッチと、電圧印加トランジスタとを有し、
    　前記レギュレータの出力は、前記第２のスイッチの入力と、前記電圧印加トランジスタのゲートとに接続され、
    　前記電圧印加トランジスタのドレイン端から前記第３のスイッチを介して前記メモリセルのドレイン端に電圧を印加し、
    　前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加する
    　ことを特徴とする半導体記憶装置。
  3. 　前記請求項１記載の半導体記憶装置であって、
    　前記第２のスイッチの出力に第４のスイッチの出力が接続され、
    　前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加する
    　ことを特徴とする半導体記憶装置。
  4. 　前記請求項２記載の半導体記憶装置であって、
    　前記第２のスイッチの出力に第４のスイッチの出力が接続され、
    　前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加する
    　ことを特徴とする半導体記憶装置。
  5. 　前記請求項３記載の半導体記憶装置であって、
    　第１の動作モードでは、前記第１及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、
    　第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加される
    　ことを特徴とする半導体記憶装置。
  6. 　前記請求項４記載の半導体記憶装置であって、
    　第１の動作モードでは、前記第３及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、
    　第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加される
    　ことを特徴とする半導体記憶装置。
  7. 　前記請求項１又は３記載の半導体記憶装置であって、
    　更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
    　前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、
    　前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
    　前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、
    　前記第６のスイッチの入力には前記電圧発生回路の出力が接続される
    　ことを特徴とする半導体記憶装置。
  8. 　前記請求項２又は４記載の半導体記憶装置であって、
    　更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
    　前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、
    　前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
    　前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、
    　前記第６のスイッチの入力には前記電圧発生回路の出力が接続される
    　ことを特徴とする半導体記憶装置。
  9. 　前記請求項１又は３記載の半導体記憶装置であって、
    　更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
    　前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、
    　前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
    　前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、
    　前記第６のスイッチの出力には前記センスアンプの入力が接続される
    　ことを特徴とする半導体記憶装置。
  10. 　前記請求項２又は４記載の半導体記憶装置であって、
    　更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
    　前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、
    　前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
    　前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、
    　前記第６のスイッチの出力には前記センスアンプの入力が接続される
    　ことを特徴とする半導体記憶装置。
  11. 　前記請求項１又は３記載の半導体記憶装置であって、
    　更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、
    　前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、
    　前記メモリセルのソース端は、接地に接続される
    　ことを特徴とする半導体記憶装置。
  12. 　前記請求項２又は４記載の半導体記憶装置であって、
    　更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、
    　前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、
    　前記メモリセルのソース端は、接地に接続される
    　ことを特徴とする半導体記憶装置。
  13. 　前記請求項７記載の半導体記憶装置であって、
    　第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
    　第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加される
    　ことを特徴とする半導体記憶装置。
  14. 　前記請求項８記載の半導体記憶装置であって、
    　第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
    　第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加される
    　ことを特徴とする半導体記憶装置。
  15. 　前記請求項９記載の半導体記憶装置であって、
    　第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
    　第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加される
    　ことを特徴とする半導体記憶装置。
  16. 　前記請求項１０記載の半導体記憶装置であって、
    　第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
    　第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加される
    　ことを特徴とする半導体記憶装置。
  17. 　前記請求項１１記載の半導体記憶装置であって、
    　第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
    　第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加される
    　ことを特徴とする半導体記憶装置。
  18. 　前記請求項１２記載の半導体記憶装置であって、
    　第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
    　第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加される
    　ことを特徴とする半導体記憶装置。
  19. 　前記請求項５、６、１３～１６の何れか１項に記載の半導体記憶装置であって、
    　前記第１の動作モードはメモリセルへの書込み、前記第２の動作モードはメモリセル情報の読出しである
    　ことを特徴とする半導体記憶装置。
  20. 　前記請求項３、４、１３～１６の何れか１項に記載の半導体記憶装置であって、
    前記レギュレータの出力とは異なる電圧は昇圧回路の出力電圧である
    　ことを特徴とする半導体記憶装置。
  21. 　前記請求項１～４、７～１２の何れか１項に記載の半導体記憶装置であって、
    前記電圧印加トランジスタのソース端には昇圧回路の出力が接続される
    　ことを特徴とする半導体記憶装置。
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