CN213424593U - 相变存储器、电子系统和电压调节器 - Google Patents

相变存储器、电子系统和电压调节器 Download PDF

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Abstract

本公开的实施例涉及相变存储器、电子系统和电压调节器。公开了电压调节器和相变存储器。在一个实施例中，相变存储器包括：多个相变存储器单元的阵列；地址解码器，其被配置用于接收地址信号并选择多个存储器单元的阵列中的子区域，所选择的子区域具有给定数目的比特的数据信号和包括控制电路的写入电路，控制电路被配置用于接收数据信号并且针对所选择的子区域中的每个存储器单元，确定数据信号的相应比特是否指示存储器单元将从非晶态进入多晶态；以及一个或多个驱动电路，其经由经调节的电压供电，并且被配置用于向待从非晶态改变为多晶态的存储器单元施加置位电流达第一间隔。

Description

相变存储器、电子系统和电压调节器
技术领域
本公开的实施例涉及用于针对相变存储器的写入单元来调节写入电路的供电电压的电路。
背景技术
图1示出了包括存储器区域200的相变存储器(PCM)20的示图，存储器区域200包括多个存储器单元CELL。例如，存储器单元CELL经常以多个列并且可选地以多个行进行布置。
具体地，在相变存储器中，每个存储器单元CELL基于合金(例如，硫属化物合金，例如GexSbyTz(简称为GST合金))的使用，合金经过适当的热处理之后才通过以可逆的方式从具有低电导率的非晶态转变为具有高电导率的多晶态。例如，在该上下文中，可以引用美国专利申请号US 2019/096480 A1、US 2019/140175 A1或US 2019/140176 A1，因此将其内容并入本文作为参考。
通常，存储器20在输入处接收地址信号ADR，其中地址信号ADR用于选择存储器区域200内的给定存储器子区域。存储器20还包括用于与存储器20交换数据信号DATA的一个或多个输入端子和/或输出端子，其中数据信号DATA可以包括待被写入的数据DATA_IN和/或已被读取的数据DATA_OUT。
例如，地址信号ADR可以提供给列解码器204(其进而又通常提供位线信号BL)和行解码器202(其进而又通常提供字线信号WL)，以便选择存储器区域200中的给定存储器子区域。通常，所选择的子区域具有与数据信号DATA(即，信号DATA_IN和DATA_OUT)的比特数相对应的比特数。
通常，地址信号ADR通常不直接提供给行解码器和列解码器，而是通常将地址信号ADR存储在地址缓冲器208中。同样，数据信号DATA也可以存储在数据缓冲器214中。
具体地，在所考虑的示例中，存储器20支持可以借助控制信号W/R选择的读取和写入操作。为此，存储器区域200具有关联的写入和读取接口206。例如，接口206可以包括用于将数据DATA_IN写入所选择的存储器子区域中的写入电路212(即，所谓的“程序驱动器”)以及用于从所选择的存储器单元CELL读取数据DATA_OUT的读取电路210(例如，感测放大器)。
例如，参考相变存储器，非晶态和多晶态之间电导率的(相当大的)差异使得二进制数据与单元CELL的材料所处的状态相关联，例如通过借助测量/读取电路210测量指示单元CELL的材料的电阻的参数，可以容易地检测该数据。
因此，为了在存储器单元CELL中写入信息，写入电路212应能够对存储器单元的状态(无论是非晶态还是多晶态)进行写入/编程。
具体地，如图2A所示，为了使得相变存储器20的存储器单元CELL处于第一低电导率状态(以下称为复位状态)，写入电路212应该将电流Icell＝Ireset应用于单元达短暂的时间间隔ΔT1，此后电流Icell急剧变为零。具体地，该电流Icell应足够高，以使得单元CELL的材料达到熔点Tmelt，从而使得单元CELL的材料熔化。然后进行的快速冷却使得材料处于非晶态。
相反，如图2B所示，为了使得存储器单元CELL从第一状态(复位)到第二高电导率状态(在下文中被称为置位状态)，写入电路212应该将电流Icell＝Iset应用于单元达短暂的时间间隔ΔT2，其中Iset<IReset，该电流随后在时间间隔ΔT3期间根据斜坡或步进减小。具体地，该电流Icell＝Iset应足以达到结晶温度Tx，其中Tx<Tmelt。在这种情况下获得的逐渐冷却使得晶体形成，并因此导致高电导率的条件。
图3A、图3B和图3C示出了单个存储器单元CELL的实现的一些示例。
具体地，如前所述，PCM的单元CELL包括由GST(例如，硫属化物合金)制成的存储器元件，其被连接在位线BL和字线WL之间。
例如，在图3A中，GST存储器元件被连接到位于位线BL和参考电压(例如，接地GND)之间的场效应晶体管(FET)T1(例如，金属氧化物半导体场效应晶体管(MOSFET)，例如，n沟道类型的NMOS晶体管)。此外，字线WL驱动晶体管T1的栅极端子。
相反，在图3B中，晶体管FET已用双极结型晶体管T2代替。
最后，在图3C中，使用了二极管D；即，存储器元件GST被连接在线BL和WL之间。
基本上，这些示例的共同点是，通过向字线WL施加给定电压，选择器/电子开关(T1、T2或D)导通，从而使得电流Icell能够从所选择的位线BL流过存储器元件GST。
例如，图4示出了存储器20的一个实现。
具体地，在所考虑的示例中，图示了连接在位线BLr和字线WLq之间的单个存储器单元CELL。
如前所述，写入电路212应将电流Icell施加到单元CELL的位线BLr。为此，写入电路212包括驱动电路2126(即，一个或多个程序驱动器)，驱动电路2126被配置用于生成电流Icell，电流Icell借助多路复用器204施加到位线BLr。通常，还可以使用若干驱动电路2126，其中每个驱动电路2126针对相应单元生成电流。例如，驱动电路2126的数目可以等于数据信号DATA_IN的比特数。
具体地，在所考虑的示例中，驱动电路2126接收一个或多个控制信号CTRL，一个或多个控制信号CTRL对由驱动电路2126提供的电流Icell的值进行设置。例如，使用数字控制信号，驱动电路2126基本上实现当前的数模转换器(IDAC)。
在所考虑的示例中，控制信号CTRL由控制电路2124根据(写入/读取)信号W/R和待写入的对应数据比特DATA_IN<n>来提供。
具体地，通常将写入步骤划分为两个子步骤：
-在第一步骤期间，待对其执行相应单元CELL的复位的所有比特DIN<n>被编程，这使得能够在时间间隔ΔT1中提供相应电流Icell＝Ireset(例如，W/R＝“1”，并且DATA_IN<n>＝“0”)；以及
-在第二步骤期间，待对其执行相应单元CELL的置位的所有比特DIN<n>被编程，这使得能够在时间间隔(ΔT2+ΔT3)中提供相应电流Icell＝Iset(例如，W/R＝“1”，并且DATA_IN<n>＝“1”)。
因此，实际上，执行了两个编程操作，其中仅电流Icell发生了变化。因此，控制信号CTRL可以包括信号DIN，信号DIN指示将待被写入的单元。例如，假设信号DATA_IN＝“0011”，则在第一步骤期间，信号DIN可以被设置为DIN＝“1100”，并且在第二步骤期间，信号DIN可以被设置为DIN＝“0011”。
通常，这两个步骤也可以颠倒，并且例如当实现了只能写入一次的存储器时，第一步骤仅是可选的。备选地，复位步骤也可以在单独的擦除步骤期间执行，这通常在闪速存储器中发生。
例如，图5示出了驱动电路2126的一个实施例。具体地，在所考虑的示例中，驱动电路2120包括两个电路2120和2122。
具体地，电路2122提供信号MAX，信号MAX指示待向单元提供的电流Icell的最大值(例如，信号MAX与图2中的电流Iset或电流Ireset成比例)。具体地，在所考虑的示例中，电路2122被配置用于根据指示增益的信号PG_DAC、优选地数字信号PG_DAC<i:0>(即，具有i+1比特)来生成信号MAX。
相反，电路2120接收：
-信号WRITE_EN，其指示是否要执行编程/写入操作；即，信号WRITE_EN表示电路2120的使能信号；
-信号DIN，其指示是否要对相应选择的单元进行编程(无论是置位编程操作还是复位编程操作)；
-信号MAX，其指示向待被写入的单元提供的电流的最大值(即，其指示是置位编程操作还是复位编程操作)；以及
-指示下降斜坡的信号PART_NUM。
具体地，在所考虑的示例中，电路2120使得可以借助数字信号PART_CURR<k:0>(即，具有k+1比特)来指定表征置位脉冲的下降斜坡，数字信号PART_CURR<k:0>通过划分经由信号MAX指示的电流来操作。因此，信号PART_CURR<k:0>使得可以指定向待被写入的单元中注入的电流Icell的时间图。
因此，在所考虑的实施例中，信号WRITE_EN、DIN、PG_DAC<i:0>和PART_CURR<k:0>表示图4的控制信号CTRL。
例如，电路2120和2122可以借助具有适当增益的一个或多个电流镜来实现。
通常，驱动电路2126(特别是电路2120)需要供电电压VPL_REG。该电压的值通常取决于电路结构和所使用的晶体管的SOA(安全操作区)。如果提供给存储器20的外部供电电压Vcc太高，使得超过了绝对最大值，则在这种情况下，必须使用电压调节器2128来将电压Vcc缩小到安全极限内(参见例如图5)。
图6A和图6B中所示的是能够从电压Vcc开始生成电压VPL_REG的通用闭环电压调节器的典型结构。
具体地，在所考虑的示例中，调节器包括电容器Ct，其中电容器Ct两端的电压对应于电压VPL_REG。
在任一情况下，电容器Ct通过包括运算放大器O1的反馈回路被充电到给定参考电压。具体地，为此目的，电压VPL_REG例如借助包括两个电阻器R1和R2的分压器来进行检测，并且检测到的电压与参考电压VBGAP进行比较，参考电压例如对应于带隙类型的电压。
具体地，在图6A中，电压VBGAP被施加到运算放大器O1的负端子，并且经由分压器R1/R2检测到的电压被施加到放大器的正端子。因此，在这种情况下，放大器的输出可以驱动连接在电压Vcc和电容器Ct之间的p沟道FET M1的栅极端子。
相反，在图6B中，电压VBGAP被施加到运算放大器O1的正端子，并且经由分压器R1/R2检测到的电压被施加到放大器的负端子。因此，在这种情况下，放大器的输出可以驱动连接在电压Vcc与电容器Ct之间的n沟道FET M2的栅极端子。
这些方案由具有输出电压VPL_REG的反馈的反馈回路进行表征，反馈回路包括输出级。这种包括通常需要以响应速度为代价，使用重补偿来实现足够的频率稳定性裕度。在负载电流快速变化的情况下，这导致输出电压的稳定性很差，这一事实使得这些调节器与写入操作期间PCM所需的电流Icell的调节和脉冲供应特性不兼容。
实用新型内容
为了至少部分或全部地解决本领域的技术问题，特别是现有的调节器与写入操作期间PCM所需的电流Icell的调节和脉冲供应特性不兼容方面的不足，本公开提供了一种相变存储器、电子系统和电压调节器。
在第一方面，提供了一种相变存储器，该相变存储器包括：多个相变存储器单元的阵列，其中通过施加置位电流达第一间隔，存储器单元能够从具有低电导率的非晶态改变为具有高电导率的多晶态；地址解码器，被配置用于接收地址信号并且选择多个存储器单元的阵列中的子区域，所选择的子区域具有给定数目比特的数据信号；以及写入电路，包括：控制电路，控制电路被配置用于接收数据信号，并且针对所选择的子区域中的每个存储器单元，确定数据信号的相应比特是否指示存储器单元将从非晶态改变为多晶态；一个或多个驱动电路，一个或多个驱动电路经由经调节的电压供电，并且被配置用于向将从非晶态改变为多晶态的存储器单元施加置位电流达第一间隔；以及电压调节器，包括：用于接收供电电压的正输入端子和负输入端子、以及用于向一个或多个驱动电路提供经调节的电压的正输出端子和负输出端子；电容器，电容器被连接在正输出端子和负输出端子之间；输出级，输出级包括多个分支，其中每个分支包括电压发生器，电压发生器被连接在正输入端子和正输出端子之间，其中每个电压发生器被配置用于根据驱动信号和经调节的电压而生成可变电流，并且其中每个电压发生器根据相应的使能信号被选择性地激活；以及调节电路，调节电路被配置用于以如下方式生成用于电压发生器的驱动信号：将正输出端子和负输出端子之间的电压调节到所需值，其中控制电路被配置用于：确定将从非晶态改变为多晶态的存储器单元的数目；以及根据将从非晶态改变为多晶态的存储器单元的数目来生成使能信号。
根据一个实施例，输出级的分支的数目对应于预定系数乘以数据信号的预定比特数。
根据一个实施例，预定系数等于1。
根据一个实施例，一个或多个驱动电路被配置用于向将从非晶态改变为多晶态的存储器单元施加电流，电流在第二间隔内，根据划分信号，从置位电流减小到零。
根据一个实施例，根据将从非晶态改变为多晶态的存储器单元的数目来生成使能信号包括以如下方式生成使能信号：使得第二可变数目的电压发生器在第二间隔期间被激活，第二可变数目根据第一数目和划分信号而被确定。
根据一个实施例，根据将从非晶态改变为多晶态的存储器单元的数目来生成使能信号包括以如下方式生成使能信号：使得第一数目的电压发生器在第一间隔期间被激活，并且其中第一数目对应于预定系数乘以将从非晶态改变为多晶态的存储器单元的数目。
根据一个实施例，预定系数等于1。
根据一个实施例，一个或多个驱动电路被配置用于向将从非晶态改变为多晶态的存储器单元施加电流，电流在第二间隔内，根据划分信号，从置位电流减小到零。
根据一个实施例，根据将从非晶态改变为多晶态的存储器单元的数目来生成使能信号包括以如下方式生成使能信号：使得第二可变数目的电压发生器在第二间隔期间被激活，第二可变数目根据第一数目和划分信号而被确定。
根据一个实施例，每个电压发生器包括第一场效应晶体管和电子开关，第一场效应晶体管和电子开关被串联连接在正输入端子与正输出端子之间，其中第一场效应晶体管的栅极端子经由相应的驱动信号而被驱动，并且其中电子开关经由相应的使能信号而被驱动。
根据一个实施例，相变存储器还包括：第二场效应晶体管和第一电流发生器，第二场效应晶体管和第一电流发生器被串联连接在正输入端子和负输入端子之间，其中第二场效应晶体管具有与第一场效应晶体管相同类型的沟道；分压器，分压器被配置用于提供与第一电流发生器上的电压成比例的电压；以及运算放大器，运算放大器包括第一输入端子、第二输入端子和输出端子，其中第一输入端子被连接至参考电压，第二输入端子被连接至与第一电流发生器上的电压成比例的电压，并且输出端子被连接到第一场效应晶体管的栅极端子和第二场效应晶体管的栅极端子。
根据一个实施例，相变存储器还包括：第三场效应晶体管和第二电流发生器，第三场效应晶体管和第二电流发生器被串联连接在正输入端子和负输入端子之间，其中第三场效应晶体管具有与第一场效应晶体管相同类型的沟道，其中第二电流发生器被配置用于提供与由第一电流发生器提供的电流相对应的电流，其中运算放大器的输出端子被连接到第三场效应晶体管的栅极端子，并且其中第三场效应晶体管和第二电流发生器之间的中间点被连接到正输出端子。
根据一个实施例，第一电流发生器被配置用于根据选择信号来提供与置位电流成比例的电流。
根据一个实施例，其中通过施加复位电流达第三间隔，存储器单元能够从多晶态改变为非晶态，并且其中一个或多个驱动电路被配置用于向所选择的子区域中的存储器单元施加复位电流达第三间隔。
根据一个实施例，第一电流发生器被配置用于根据选择信号来提供与复位电流成比例的电流。
在第二方面，提供了一种电子系统，该电子系统包括：处理单元；以及根据第一方面的相变存储器。
在第三方面，提供了一种电压调节器，该电压调节器包括：用于接收供电电压的正输入端子和负输入端子、以及用于向一个或多个驱动电路提供经调节的电压的正输出端子和负输出端子；电容器，电容器被连接在正输出端子和负输出端子之间；输出级，输出级包括多个分支，其中每个分支包括电压发生器，电压发生器被连接在正输入端子和正输出端子之间，其中每个电压发生器被配置用于根据驱动信号和经调节的电压而生成可变电流，并且其中每个电压发生器根据相应的使能信号被选择性地激活；以及调节电路，调节电路被配置用于以如下方式生成用于电压发生器的驱动信号：将正输出端子和负输出端子之间的电压调节到所需值。
根据一个实施例，每个电压发生器包括第一场效应晶体管和电子开关，第一场效应晶体管和电子开关被串联连接在正输入端子与正输出端子之间，其中第一场效应晶体管的栅极端子经由相应的驱动信号而被驱动，并且其中电子开关经由相应的使能信号而被驱动。
根据一个实施例，电压调节器还包括：第二场效应晶体管和第一电流发生器，第二场效应晶体管和第一电流发生器被串联连接在正输入端子和负输入端子之间，其中第二场效应晶体管具有与第一场效应晶体管相同类型的沟道；分压器，分压器被配置用于提供与第一电流发生器上的电压成比例的电压；以及运算放大器，运算放大器包括第一输入端子、第二输入端子和输出端子，其中第一输入端子被连接至参考电压，第二输入端子被连接至与第一电流发生器上的电压成比例的电压，并且输出端子被连接到第一场效应晶体管的栅极端子以及第二场效应晶体管的栅极端子。
通过本公开的实施例，能够在写入操作期间保持输出电压的稳定性。
附图说明
现在将参考附图来描述本公开的实施例，这些附图仅通过非限制性示例的方式提供，并且在附图中：
图1示出了包括多个相变存储器单元的存储器的一个示例；
图2A和图2B示出了用于执行存储器单元的复位和置位的示例；
图3A、图3B和图3C示出了相变存储器单元的示例；
图4示出了图1的存储器的写入接口的第一示例；
图5示出了图1的存储器的写入接口的第二示例，其中写入接口借助电压调节器来供电；
图6A和图6B示出了电压调节器的示例；
图7示出了相变存储器的写入接口的一个实施例；
图8示出了图7的写入接口的驱动电路的第一实施例；
图9A和图9B示出了图7的写入接口的驱动电路的第二实施例；
图10示出了图7的写入接口的电压调节器的一个实施例；
图11示出了例示了图7的写入接口的操作的信号；
图12示出了图10的电压调节器的控制信号的一个示例；以及
图13示出了包括根据本公开的存储器的系统的一个实施例。
具体实施方式
实施例提供了相变存储器，相变存储器包括用于调节驱动电路的供电电压的创新电路装置。
各种其他实施例提供了被配置用于存储具有给定数目的比特的数据信号的相变存储器。在各种实施例中，相变存储器包括多个相变存储器单元的阵列，其中通过施加置位电流达(第一)置位间隔，存储器单元可以从具有低电导率的非晶态进入具有高电导率的多晶态。在各个实施例中，相变存储器还包括地址解码器，地址解码器被配置用于接收地址信号并选择阵列中的子区域，其中所选择的子区域具有与数据信号相同的比特数。
在各种实施例中，相变存储器包括写入电路，写入电路包括控制电路和一个或多个驱动电路。控制电路被配置用于接收数据信号，并且针对所选择的子区域中的每个存储器单元确定数据信号的相应比特是否指示存储器单元将从非晶态进入多晶态。在各个实施例中，一个或多个驱动电路经由经调节的电压来供电，并且被配置为将置位电流施加到待从非晶态进入多晶态的存储器单元达置位间隔。
在各个实施例中，相变存储器因此还包括电压调节器，电压调节器包括：用于接收供电电压的正输入端子和负输入端子；以及用于向一个或多个驱动电路提供经调节的电压的正输出端子和负输出端子。
具体地，在各个实施例中，电压调节器包括：连接在正输出端子和负输出端子之间的电容器、输出级和调节电路。
在各个实施例中，输出级包括多个分支，其中每个分支包括连接在正输入端子和正输出端子之间的电压发生器，其中每个电压发生器被配置用于根据驱动信号和经调节的电压而生成可变电流，其中每个电压发生器可以根据相应的使能信号而选择性地被激活。
例如，在各个实施例中，每个电压发生器包括第一场效应晶体管和串联连接在正输入端子与正输出端子之间的电子开关，其中第一场效应晶体管的栅极端子经由相应的驱动信号被驱动，并且其中电子开关经由相应的使能信号被驱动。
在各个实施例中，调节电路被配置用于生成用于电压发生器的驱动信号，使得将正输出端子与负输出端子之间的电压调节至所需值。
例如，在各个实施例中，第二场效应晶体管和第一电流发生器被串联连接在正输入端子和负输入端子之间，其中第二场效应晶体管具有与第一场效应晶体管相同类型的沟道。在这种情况下，分压器可以提供与第一电流发生器上的电压成比例的电压，并且运算放大器可以根据比例电压来生成驱动信号。具体地，在各个实施例中，运算放大器的第一输入端子被连接至参考电压，运算放大器的第二输入端子被连接至由分压器提供的电压，并且运算放大器的输出端子被连接至第一场效应晶体管的栅极端子和第二场效应晶体管的栅极端子。
在各种实施例中，调节电路还包括串联连接在正输入端子和负输入端子之间的第二电流发生器和第三场效应晶体管，其中第三场效应晶体管具有与第一场效应晶体管相同类型的沟道，其中第二电流发生器被配置用于提供与由第一电流发生器提供的电流相对应的电流，其中运算放大器的输出端子被连接到第三场效应晶体管的栅极端子，并且其中第三场效应晶体管和第二电流发生器之间的中间点被连接到正输出端子。
在各个实施例中，控制电路因此可以根据预期的电流吸收来生成使能信号，从而减少电压调节器关于负载变化的响应时间。例如，控制电路可以确定待从非晶态进入多晶态的存储器单元的数目，并根据该数目生成使能信号。例如，通常，输出级的分支的数目对应于预定系数乘以数据信号的比特数。
在这种情况下，控制电路可以生成使能信号，使得第一数目的电压发生器在置位间隔期间被激活，其中第一数目根据预定系数和待从非晶态进入多晶态的存储器单元的数目来确定。例如，第一数目可以对应于预定系数乘以待从非晶态进入多晶态的存储器单元的数目(其中结果是通过舍入(例如，向上或向下)而获得的整数)。
在各个实施例中，一个或多个驱动电路被配置用于向待从非晶态进入多晶态的存储器单元施加电流，电流根据划分信号在随后的第二间隔内从置位电流减小到零。在这种情况下，控制电路可以生成使能信号，使得在第二间隔期间第二可变数目的电压发生器被激活，其中第二可变数目根据第一数目和划分信号来确定。
在随后的描述中，说明了各种具体细节，旨在提供对实施例的深入理解。可以在没有一个或多个特定细节的情况下，或者利用其他方法、组件、材料等来获得实施例。在其他情况下，没有详细说明或描述已知的结构、材料或操作，使得实施例的各个方面不会被遮盖。
在本说明书的框架中对“实施例”或“一个实施例”的引用旨在指示相对于实施例描述的特定配置、结构或特性包括在至少一个实施例中。因此，在本说明书的各个方面中可能出现的诸如“在实施例中”或“在一个实施例中”的短语不一定指代同一实施例。此外，在一个或多个实施例中，可以以任何适当的方式来将特定的构造、结构或特性进行组合。
本文中使用的附图标记仅是为了方便而提供，因此没有限定保护范围或实施例的范围。
在下文描述的图7至图12中，已参考图1至图6描述的部件、元件或组件由先前在这些附图中使用的相同附图标记表示。为了使得本详细描述不繁琐，在下文中将不再重复先前提出的这些元素的描述。
图7示出了根据本说明书的相变存储器的写入电路212a的第一实施例。
同样在这种情况下，写入电路212a包括控制电路2124a、电压调节器2128a和驱动电路2126a。
对于驱动电路2126的整体描述，可以参考图4和图5的描述。
例如，图8示出了与参考图5所描述的一致的驱动电路2126a的可能实施例。
具体地，在所考虑的实施例中，驱动电路2126a包括被配置用于提供电流Imax的可变电流发生器2132，其中电流Imax可以根据信号PG_DAC<i:0>，(至少)在与电流Iset成比例的电流和与电流Ireset成比例的电流之间进行选择。例如，在图7中，电路2128利用具有给定分辨率的IDAC实现。例如，在所考虑的实施例中，电流发生器2132包括i+1个电流发生器IR0,...,IRi，i+1个电流发生器IR0,...,IRi可以根据信号PG_DAC<i:0>而经由相应开关S0,...,Si选择性地启用。因此，可以通过根据信号PG_DAC<i:0>，启用给定数目的电流发生器IR0,...,IRi来选择电流Imax的幅度。具体地，在各个实施例中，每个电流发生器IR0,...,IRi提供相同的电流。
由电流发生器2132提供的电流Imax还遍历电流镜(例如，p沟道FET)的输入(例如，借助FET Q1(电流镜的输入)和多个FET Q2(电流镜的输出)来实现)。因此，晶体管Q2中的每一个允许与电流Imax成比例的电流IQ2通过，例如，IQ2＝Imax。
在所考虑的实施例中，晶体管Q2中的每一个还串联连接电子开关S3，电子开关S3使得能够根据信号PART_CURR、信号WRITE_EN和相应比特DIN<n>来激活借助相应晶体管Q2提供的电流。因此，在所考虑的示例中，电流Icell对应于由借助相应开关S3启用的晶体管Q2提供的电流之和。
例如，在所考虑的示例中，信号PART_CURR<k:0>具有k+1比特，并且使用了对应数目的晶体管Q20,...,Q2k，以及相应电子开关S30,...,S3k。例如，在所考虑的示例中，每个开关S30,...,S3k在以下情况下闭合：
a)将信号PART_CURR<k:0>的相应比特设置为给定逻辑电平(例如，高电平)；以及
b)信号WRITE_EN启用电路2126a；以及
c)相应信号DIN指示编程操作(置位或复位)待执行。
例如，为此，在图8中使用了相应逻辑门(例如，AND门)。因此，通过闭合所有开关S30,...,S3k，电流Icell对应于(k+1)IQ2。相反，当所有开关S30,...,S3k断开时，电流Icell等于零。因此，信号PART_CURR<k:0>允许以k+1步来划分所提供的电流。
因此，在所考虑的示例中，可变电流发生器2132和电流镜(晶体管Q1)的输入实现了电路2122。相反，电流镜(晶体管Q2)的输出、开关S3和逻辑门2130实现了电路2120。最后，信号MAX对应于电流Imax。
因此，在所考虑的实施例中，驱动电路2126a包括：
第一电路，被配置用于根据第一控制信号PG_DAC来生成指示电流Icell的最大值的信号MAX，其中基于待执行置位操作还是复位操作来确定控制信号PG_DAC的值；以及
第二电路，被配置用于特别是参考置位操作，在单元待被编程的情况下，根据信号MAX和第二控制信号PART_CURR来生成电流Icell，第二控制信号PART_CURR可以指定经由信号MAX指示的最大电流的划分。
图9A和图9B表示电路2126a的一个备选实施例。
如前所述，电流发生器2132可以是DAC，其包括可以选择性地启用的多个电流发生器IR0,...,IRi，并且其中这些电流发生器提供同一电流。
在所考虑的实施例中，上述电流发生器IR0,...,IRi通过以下方式来实现：
提供参考电流的电流发生器IREF；以及
例如使用p沟道FET实现的电流镜，电流镜包括输入级/输入晶体管Q3和i+1个输出级/输出晶体管Q40,...,Q4i。
因此，在实施例中，每个输出晶体管Q40,...,Q4i具有与其连接的相应电子开关S0,...,Si(例如，p沟道FET)，其中电子开关S0,...,Si根据信号PG_DAC来被驱动。
因此，如已经参考图8所述，电流发生器2132根据信号PG_DAC来提供电流Imax。然后将该电流再次被施加到电流镜，电流镜包括输入晶体管Q1(在电路2122中)和多个输出晶体管Q20,...,Q2k(在电路2120中)。例如，在所考虑的实施例中，使用具有n沟道晶体管的电流镜。
在所考虑的实施例中，开关S3的作用已被划分。具体地，电路2120包括与每个输出晶体管Q20,...,Q2k串联连接的相应电子开关S40,...,S4k(例如，n沟道FET)，其中电子开关S40,...,S4k根据信号PART_CURR而被驱动，使得它们提供根据信号PART_CURR而被划分的电流I'cell。此外，电路2120包括电子开关S5(例如，p沟道FET)，电子开关S5可以启用电流I'cell。在所考虑的实施例中，开关S5因此根据信号WRITE_EN和DIN<n>，例如借助NAND门2130'的输出来驱动，NAND门2130'在输入处接收上述信号。
在所考虑的实施例中，电流I'cell不直接提供给单元，而是使用包括输入晶体管Q5和输出晶体管Q6的另一电流镜，其中输入晶体管Q5接收电流I'cell，并且输出晶体管Q6提供电流Icell。例如，在所考虑的实施例中，使用具有p沟道晶体管的电流镜，其中这些晶体管的源极端子被连接到电压VPL_REG。
如图7所示，控制电路2124a不仅生成用于驱动电路2126a的控制信号PG_DAC、PART_CURR、DIN和WRITE_EN，而且还生成用于电压调节器2128a的另一控制信号OUT_STAGE。
图9示出了根据本公开的电压调节器2128a的一个实施例。
具体地，以类似于已参考图6A和图6B描述的方式，电路2128a包括：
电容器Ctank，电容器Ctank两端的电压对应于电压VPL_REG；
FET NB，其被连接在供电电压Vcc和电容器Ctank之间，其中晶体管NB表示源极跟随器配置中的电压发生器；以及
调节电路，其对晶体管NB的栅极端子进行驱动以用于将电压VPL_REG调节到所需值。
因此，通常，电压调节器2128a包括用于接收输入电压Vcc的正输入端子30a和负输入端子30b(通常表示接地gnd)。例如，前述端子30a和30b可以被连接到包括存储器20的集成电路的相应焊盘或引脚。此外，电压调节器2128a包括用于提供输出电压VPL_REG的正输出端子32a和负输出端子32b，其中负输出端子32b(例如，直接地)连接至负输入端子30b(例如，接地gnd)。
在所考虑的实施例中，电容器Ctank因此被连接(例如，直接)在端子32a和32b之间。此外，端子32a通过晶体管NB连接到端子30a(即，连接到电压Vcc)。
如前所述，电压调节器2128a应根据电流Icell具有高响应速度。在该上下文中，发明人已注意到，当晶体管NB提供与由驱动电路2126a吸收的电流相当的电流时，可以改进电压调节器2128a的响应。
具体地，对于具有(h+1)比特的信号DATA_IN<h:0>(以及因此对于对应的信号DIN<h:0>)，所吸收的电流取决于有效写入的比特数y(0≤y≤h+1)(例如，信号DIN<h:0>的被设置为“1”的比特数)(即，写入并行性)。例如，假设必须写入y＝5比特：
在置位操作的情况下，在间隔ΔT2期间所需的电流对应于Imax,h＝5Iset；并且
在复位操作的情况下，在间隔ΔT1期间所需的电流对应于Imax,h＝5Ireset。
相反，考虑划分为16个电平，然后在间隔ΔT3期间逐渐减小上述电流(例如，Imax,h,14/16Imax,h,…,1/16Imax,h,0)。
因此，在所考虑的实施例中，不仅使用了一个晶体管NB，而是使用了(m+1)个晶体管NB(在下文中被称为晶体管NB<m:0>)。具体地，晶体管NB<m:0>中的每一个晶体管NB(例如，直接地)连接到在端子30a和32a之间的相应开关PB，开关的集合在下文中被称为开关PB<m:0>。因此，每个开关PB使得能够选择性地激活流过相应FET NB的电流。例如，在所考虑的实施例中，开关PB也是FET。例如，在各种实施例中，开关PB是p沟道FET(例如，PMOS)，而晶体管NB是n沟道FET(例如，NMOS)。在这种情况下，每个晶体管PB的源极端子可以(例如，直接)连接到端子30a，每个晶体管PB的漏极端子可以(例如，直接)连接到相应晶体管NB的漏极端子，并且相应晶体管NB的源极端子可以(例如，直接)连接到端子32a。
具体地，在所考虑的实施例中，开关PB中的每一个(例如，相应栅极端子)借助信号OUT_STAGE被驱动，因此，信号OUT_STAGE具有在下文中由OUT_STAGE<m:0>表示的对应比特数。因此，信号OUT_STAGE使得能够选择性地激活流过晶体管NB<m:0>的电流。因此，控制电路2124a可以借助信号OUT_STAGE<m:0>来配置电流供应的特性。
具体地，发明人已注意到，所需电流的主要变化是由于待编程的单元的数目的变化。实际上，通常，驱动电路的数目对应于信号DIN/DATA_IN的比特数(h+1)。因此，在间隔ΔT1开始时所需的电流范围为0至Imax,h＝Ireset·y，并且在间隔ΔT2开始时所需的电流范围为0至Imax,h＝Iset·y，其中y对应于待写入的信号DIN的比特数。因此，在各个实施例中，分支的数目(m+1)对应于信号DIN的比特数(h+1)。例如，考虑32比特数据信号DIN，调节器2128a可以包括32个分支。因此，分支的数目(m+1)取决于系数x和信号DIN的比特数(h+1)，即(m+1)＝x·(h+1)。例如，在这种情况下，待被激活的分支的数目可以对应于x·y。
相反，要考虑到在置位操作的间隔ΔT3期间对电流(PART_CURR<k:0>)的划分，应在间隔ΔT3期间逐步减少所激活的分支的数目。例如，假设将电流划分为(k+1)＝16个电平(从15到0)，并且待写入的比特数y等于32，则控制电路2124a可以将信号OUT_STAGE设置为使得在间隔ΔT2(x＝1)期间激活32个分支，然后将所激活的分支的数目从30逐渐减少到0(例如，30、28、26，…，2、0)；即，所激活的分支的数目以对应于(x·y)/(k+1)的步减少。
例如，在各种实施例中，控制电路2124a不直接提供信号OUT_STAGE<m:0>，而是提供具有(p+1)比特的信号OSTAGE<p:0>，其中(m+1)＝2^(p+1)。特别地，该信号OSTAGE<p:0>的值可以直接指示待被激活的分支的数目。例如，在图10中，图示了解码器电路38，解码器电路38在输入处接收信号OSTAGE并且在输出处提供信号OUT_STAGE，使得待被激活的分支的数目对应于利用信号OSTAGE编码的值。例如，这在图10中进行了示意性表示，其中输出级36包括32个分支，并且信号OSTAGE的值对应于31，然后逐渐减小(如下所示：29、27、25，…，1、0)。具体地，在这种情况下，待被激活的分支的数目可以对应于OSTAGE+1，例如针对OSTAGE的值为31的32个分支。在这种情况下，输出级36的分支中的一个分支因此始终在信号WRITE_EN启用输出级36时被激活。
因此，通常，控制电路2124a生成信号OUT_STAGE(或OSTAGE)，使得激活给定数目的分支，该给定数目的分支(除比例因子x之外)取决于待写入的数据信号DIN的比特数(y)，并且在置位操作的情况下，取决于电流的划分(k+1个电平)。
因此，当比例因子x低时，减小可能不对应于整数，因此补偿不是最佳的。然而，如将在下文中更详细地描述的，由于晶体管NB用作源极跟随器，并且根据栅极端子和源极端子之间的电压差，或多或少地使得电流流过，因此上述差异在任何情况下都可以得到补偿。
通常，待被激活的分支的数目与随后划分之间的关系也可以存储在查找表中。
相反，也要考虑由单独单元吸收的最大电流(由信号PG_DAC<i:0>指示的Iset或Ireset)，调节电路应当向每个晶体管NB<m:0>的栅极端子施加电压，使得每个晶体管NB令电流IC通过，电流IC应与Iset或Ireset基本成比例，即，IC＝Iset/x或IC＝Ireset/x。例如，考虑分支的数目(m+1)对应于信号DATA_IN的比特数(h+1)的情况，每个分支应实质上提供根据信号PG_DAC<i:0>所选择的电流IC＝Iset或IC＝Ireset。
基本上，在所考虑的实施例中，调节电路包括第一分支，第一分支包括串联连接在端子30a与端子30b之间的晶体管N1(具有与晶体管NB相同的沟道类型)和电流发生器2132a。在各种实施例中，晶体管P1(具有与晶体管PB相同类型的沟道)还可以被串联连接到晶体管N1，以补偿晶体管PB的存在。通常，晶体管P1的栅极端子可以连接至使得能够将晶体管P1闭合的电压，例如在使用p沟道FET时连接至端子30b上的电压。
例如，在所考虑的实施例中，晶体管P1是p沟道FET，晶体管N1是p沟道FET。在这种情况下，晶体管P1的源极端子可以(例如，直接地)连接到端子30a，晶体管P1的漏极端子可以(例如，直接地)连接到晶体管N1的漏极端子，并且晶体管N1的源极端子可以(例如，直接)通过电流发生器2132a连接到端子30b。
在所考虑的实施例中，晶体管N1与电流发生器2132a之间的中间点上的电压VREPLICA通过分压器被提供给运算放大器O2的第一输入端子。具体地，在所考虑的实施例中，分压器包括两个电阻器R3和R4，两个电阻器R3和R4连接在晶体管N1与电流发生器2132a之间的中间点与端子30b之间。因此，分压器提供与电压VREPLICA成比例的电压。运算放大器O2的第二输入端子连接到参考电压VBGAP，并且运算放大器O2的输出驱动晶体管N1的栅极端子。因此，运算放大器O2改变晶体管N1的栅极端子上的电压，使得晶体管N1的源极端子上的电压对应于VREPLICA＝VBGAP·(1+R3/R4)。
例如，当晶体管N1(以及同样地晶体管NB)是n沟道FET时，分压器R3/R4可以连接到运算放大器O2的负输入端子，并且电压VBGAP可以连接到正输入端子。相反，当晶体管N1(以及同样地晶体管NB)是p沟道FET时，分压器R3/R4可以连接到运算放大器O2的正输入端子，并且电压VBGAP可以连接到负输入端子。优选地，电压VBGAP是非常稳定并且实际上对工艺扩展以及供电和温度变化不敏感的参考电压。
在所考虑的实施例中，调节电路包括与第一分支相对应的第二分支；即，第二分支包括串联连接在端子30a和30b之间的晶体管N2(其具有与晶体管N1相同的沟道类型)和电流发生器2132b。在各种实施例中，晶体管P2(其具有与晶体管P1相同的沟道类型)还可以被串联连接至晶体管N2，以补偿晶体管PB的存在。通常，晶体管P2的栅极端子可以连接至与晶体管P1的栅极端子所连接至的电压相同的电压(例如，连接至端子30b)。
基本上，晶体管N2也被配置为源极跟随器，并且当级36的任何分支都不被激活时，对电压VPL_REG进行调节。
在所考虑的实施例中，晶体管N2和晶体管NB的栅极端子被(例如，直接)连接到晶体管N1的栅极端子；即，它们因此由相同的电压驱动。附加地，端子32a被连接到晶体管N2和电流发生器2132b之间的中间点。
具体地，在所考虑的实施例中，发生器2132a和2132b被配置用于提供相同的电流，其中可以根据信号PG_DAC来选择所提供的电流，使得其与Iset或Ireset成比例。为此，电流发生器可以基本上对应于参考图8描述的发生器2132。
因此，在所考虑的实施例中，晶体管N1、N2和NB被配置为源极跟随器，并且调节不是基于输出电压VPL_REG的反馈，而是基于其副本VREPLICA的反馈，益处在于频率稳定性和响应速度。电路基本上基于“副本”的概念，其中作为被相同电流遍历(在禁用晶体管PD的情况下)的源极跟随器的晶体管N1和N2之间的匹配使得可以跟踪工艺扩展和温度变化，从而将输出电压VPL_REG维持在期望值处。
因此，在各个实施例中，相变存储器包括相变存储器单元CELL的阵列200，其中通过施加置位电流Iset达给定时间间隔ΔT2，存储器单元CELL可以从具有低电导率的非晶态进入具有高电导率的多晶态。地址解码器202和204使得能够选择阵列200中的子区域，其中所选择的子区域具有与数据信号DATA_IN相同的比特数。
在各个实施例中，控制电路2124a针对所选择的子区域中的每个存储器单元来确定数据信号DATA_IN的相应比特是否指示存储器单元将从具有低电导率的非晶态进入具有高电导率的多晶态，反之亦然。相反，一个或多个驱动电路2126a将置位电流Iset施加到前述存储器单元。因此，由一个或多个驱动电路2126a吸收的电流基于待被编程的存储器单元的数目而改变。
在各个实施例中，一个或多个驱动电路2126a经由经调节的电压VPL_REG来供电，该经调节的电压经由电压调节器2128a而被提供。
具体地，在各种实施例中，前述电压调节器2128a包括：用于接收供电电压Vcc的正输入端子30a和负输入端子30b；以及用于提供经调节的电压VPL_REG的正输出端子32a和负输出端子32b。具体地，如图9所示，前述电压调节器2128a包括连接在正输出端子32a和负输出端子32b之间的电容器Ctank。
在各个实施例中，电压调节器2128a的输出级36包括多个分支。通常，每个分支包括连接在正输入端子30a和正输出端子32a之间的电压发生器。具体地，每个电压发生器被配置用于生成(例如，借助相应晶体管NB)电流IC，电流IC根据驱动信号和电压VPL_REG(具体地，驱动信号的电压和电压VPL_REG之间的差)而变化。附加地，每个电压发生器可以根据相应信号OUT_STAGE被选择性地激活(例如，经由相应电子开关PB)，信号OUT_STAGE基本上表示使能信号。
最后，电压调节器2128a的调节电路生成用于可变电流发生器(例如，用于晶体管NB的栅极端子)的驱动信号，以将输出端子之间的电压VPL_REG调节(例如，直接遵循图6A或图6B中所示的方案，例如利用输出级36代替晶体管M1或M2，或如图9所示间接地)到所需值。
在这种情况下，在各种实施例中，控制电路2124a因此可以确定待被编程/置位的存储器单元的数目，并且根据上述数目来生成使能信号OUT_STAGE。
具体地，在图9所示的实施例中，输出级36包括一定数目(m+1)的分支，这些分支与构成可借助配置信号OUT_STAGE而被激活的串联晶体管P2-N2和P1-N1的分支相同。一旦确定待被编程的单元的数目(y)，控制电路2124a就可以确定待被激活的输出级36的分支的数目(x·y)，使得在写入操作期间，输出电压VPL_REG保持精确等于所需电压VREPLICA。
在由负载吸收的电流可以非常快速地从零传递到稳态值的瞬态期间，也保持输出电压VPL_REG的稳定性。例如，为此，不能将信号OUT_STAGE直接施加到开关PB，但是可以借助逻辑门34(例如，AND门)来驱动开关PB，逻辑门34在输入处接收信号OUT_STAGE和信号WRITE_EN。因此，以这种方式，仅当驱动电路2126a吸收电流时才激活输出级36。该同步使得能够在存在负载电流的快速变化的情况下，减小在根据现有技术的闭环调节器典型的输出振荡处出现的风险。
实际上，在任何情况下，不可避免的时间偏移可能生成输出电压的细微变化，可以通过在调节器的输出上使用滤波电容来减小其变化量。
如前所述，通过针对级36选择适当数目的分支，当执行存储器单元的复位时，补偿可以基本上是完美的。相反，在置位脉冲的情况下(其中单元的电流根据阶梯模式被划分)，控制电路2124a在任何情况下都可以实现输出级36的驱动能力与负载(即，驱动电路2126a)有效所需的电流的连续适配。如前所述，控制电路2124a可为此使用查找表，利用与信号PART_CURR<k:0>同步的适当定时来从查找表中取回提供给输出级36的信号OUT_STAGE的比特配置。
因此，如图12所示，对于输出级36的32个分支的示例情况(其中信号OSTAGE在0到31之间选择(即，当信号WRITE_EN被置位时已启用了一个分支))，这样的查找表通常具有等于y的最大数目的行数和等于步数(k+1)的列数(即，在所考虑的实施例中等于组成信号矢量PART_CURR<k:0>的元素数目)。例如，图12中所示的是信号OSTAGE的对应二进制值。
图13示出了根据本公开的电子系统130的一部分。电子系统130可以用在电子设备(例如，PDA(个人数字助理)；可能具有无线数据传输能力的便携式或固定计算机；移动电话；数字音频播放器；相机或摄像机；或能够处理、存储、传输和接收信息的其他设备)中。
具体地，电子系统130包括具有先前描述的相变存储器单元的(非易失性)存储器20和处理单元131(例如，配备有微处理器、DSP或微控制器)，其均耦合至总线136，总线136被设计用于与存储器20交换数据。因此，处理单元131可以生成先前描述的信号ADR和DATA_IN。
此外，电子系统130可以可选地包括与总线136耦合的以下元件中的一个或多个元件：
输入/输出设备132(例如，配备有小键盘和显示器)，用于数据的输入和显示；
无线接口134(例如，天线)，用于通过射频无线通信网络来发射和接收数据；
RAM 135；
电池137，其可以用作电子系统130中的电源；即，电池137可以提供供电电压Vcc；以及
相机和/或摄像机138。
在各种实施例中，处理单元131可以通过与总线136不同并且可能附加于总线136的专用连接而连接到存储器20(因此总线136可以存在或不存在)。
当然，在不损害本实用新型的原理的情况下，构造的细节和实施例可以相对于仅通过举例的方式在本文中描述和说明的内容大范围地变化，而不由此脱离如所附权利要求所限定的本实用新型的范围。

Claims (19)

1.一种相变存储器，其特征在于，包括：
多个相变存储器单元的阵列，其中通过施加置位电流达第一间隔，存储器单元能够从具有低电导率的非晶态改变为具有高电导率的多晶态；
地址解码器，被配置用于接收地址信号并且选择所述多个存储器单元的所述阵列中的子区域，所选择的所述子区域具有给定数目比特的数据信号；以及
写入电路，包括：
控制电路，所述控制电路被配置用于接收所述数据信号，并且针对所选择的所述子区域中的每个存储器单元，确定所述数据信号的相应比特是否指示所述存储器单元将从所述非晶态改变为所述多晶态；
一个或多个驱动电路，所述一个或多个驱动电路经由经调节的电压供电，并且被配置用于向将从所述非晶态改变为所述多晶态的所述存储器单元施加所述置位电流达所述第一间隔；以及
电压调节器，包括：
用于接收供电电压的正输入端子和负输入端子、以及用于向所述一个或多个驱动电路提供所述经调节的电压的正输出端子和负输出端子；
电容器，所述电容器被连接在所述正输出端子和所述负输出端子之间；
输出级，所述输出级包括多个分支，其中每个分支包括电压发生器，所述电压发生器被连接在所述正输入端子和所述正输出端子之间，其中每个电压发生器被配置用于根据驱动信号和所述经调节的电压而生成可变电流，并且其中每个电压发生器根据相应的使能信号被选择性地激活；以及
调节电路，所述调节电路被配置用于以如下方式生成用于所述电压发生器的驱动信号：将所述正输出端子和所述负输出端子之间的电压调节到所需值，
其中所述控制电路被配置用于：
确定将从所述非晶态改变为所述多晶态的所述存储器单元的数目；以及
根据将从所述非晶态改变为所述多晶态的所述存储器单元的数目来生成所述使能信号。
2.根据权利要求1所述的相变存储器，其特征在于，所述输出级的分支的数目对应于预定系数乘以所述数据信号的预定比特数。
3.根据权利要求2所述的相变存储器，其特征在于，所述预定系数等于1。
4.根据权利要求2所述的相变存储器，其特征在于，所述一个或多个驱动电路被配置用于向将从所述非晶态改变为所述多晶态的所述存储器单元施加电流，所述电流在第二间隔内，根据划分信号，从所述置位电流减小到零。
5.根据权利要求4所述的相变存储器，其特征在于，根据将从所述非晶态改变为所述多晶态的所述存储器单元的数目来生成所述使能信号包括以如下方式生成所述使能信号：使得第一数目的所述电压发生器在所述第一间隔期间被激活，并且第二可变数目的所述电压发生器在所述第二间隔期间被激活，其中所述第一数目对应于所述预定系数乘以将从所述非晶态改变为所述多晶态的所述存储器单元的数目，并且其中所述第二可变数目根据所述第一数目和所述划分信号而被确定。
6.根据权利要求1所述的相变存储器，其特征在于，根据将从所述非晶态改变为所述多晶态的所述存储器单元的数目来生成所述使能信号包括以如下方式生成所述使能信号：使得第一数目的所述电压发生器在所述第一间隔期间被激活，并且其中所述第一数目对应于预定系数乘以将从所述非晶态改变为所述多晶态的所述存储器单元的数目。
7.根据权利要求6所述的相变存储器，其特征在于，所述预定系数等于1。
8.根据权利要求6所述的相变存储器，其特征在于，所述一个或多个驱动电路被配置用于向将从所述非晶态改变为所述多晶态的所述存储器单元施加电流，所述电流在第二间隔内，根据划分信号，从所述置位电流减小到零。
9.根据权利要求8所述的相变存储器，其特征在于，根据将从所述非晶态改变为所述多晶态的所述存储器单元的数目来生成所述使能信号包括以如下方式生成所述使能信号：使得第二可变数目的所述电压发生器在所述第二间隔期间被激活，所述第二可变数目根据所述第一数目和所述划分信号而被确定。
10.根据权利要求1所述的相变存储器，其特征在于，每个电压发生器包括第一场效应晶体管和电子开关，所述第一场效应晶体管和所述电子开关被串联连接在所述正输入端子与所述正输出端子之间，其中所述第一场效应晶体管的栅极端子经由相应的驱动信号而被驱动，并且其中所述电子开关经由相应的使能信号而被驱动。
11.根据权利要求10所述的相变存储器，其特征在于，还包括：
第二场效应晶体管和第一电流发生器，所述第二场效应晶体管和所述第一电流发生器被串联连接在所述正输入端子和所述负输入端子之间，其中所述第二场效应晶体管具有与所述第一场效应晶体管相同类型的沟道；
分压器，所述分压器被配置用于提供与所述第一电流发生器上的电压成比例的电压；以及
运算放大器，所述运算放大器包括第一输入端子、第二输入端子和输出端子，其中所述第一输入端子被连接至参考电压，所述第二输入端子被连接至与所述第一电流发生器上的电压成比例的所述电压，并且所述输出端子被连接到所述第一场效应晶体管的所述栅极端子和所述第二场效应晶体管的栅极端子。
12.根据权利要求11所述的相变存储器，其特征在于，还包括：第三场效应晶体管和第二电流发生器，所述第三场效应晶体管和所述第二电流发生器被串联连接在所述正输入端子和所述负输入端子之间，其中所述第三场效应晶体管具有与所述第一场效应晶体管相同类型的沟道，其中所述第二电流发生器被配置用于提供与由所述第一电流发生器提供的所述电流相对应的电流，其中所述运算放大器的所述输出端子被连接到所述第三场效应晶体管的栅极端子，并且其中所述第三场效应晶体管和所述第二电流发生器之间的中间点被连接到所述正输出端子。
13.根据权利要求11所述的相变存储器，其特征在于，所述第一电流发生器被配置用于根据选择信号来提供与所述置位电流成比例的电流。
14.根据权利要求1所述的相变存储器，其特征在于，
其中通过施加复位电流达第三间隔，所述存储器单元能够从所述多晶态改变为所述非晶态，并且
其中所述一个或多个驱动电路被配置用于向所选择的所述子区域中的所述存储器单元施加所述复位电流达所述第三间隔。
15.根据权利要求14所述的相变存储器，其特征在于，第一电流发生器被配置用于根据选择信号来提供与所述复位电流成比例的电流。
16.一种电子系统，其特征在于，包括：
处理单元；以及
根据权利要求1所述的相变存储器。
17.一种电压调节器，其特征在于，包括：
用于接收供电电压的正输入端子和负输入端子、以及用于向一个或多个驱动电路提供经调节的电压的正输出端子和负输出端子；
电容器，所述电容器被连接在所述正输出端子和所述负输出端子之间；
输出级，所述输出级包括多个分支，其中每个分支包括电压发生器，所述电压发生器被连接在所述正输入端子和所述正输出端子之间，其中每个电压发生器被配置用于根据驱动信号和所述经调节的电压而生成可变电流，并且其中每个电压发生器根据相应的使能信号被选择性地激活；以及
调节电路，所述调节电路被配置用于以如下方式生成用于所述电压发生器的驱动信号：将所述正输出端子和所述负输出端子之间的电压调节到所需值。
18.根据权利要求17所述的电压调节器，其特征在于，每个电压发生器包括第一场效应晶体管和电子开关，所述第一场效应晶体管和所述电子开关被串联连接在所述正输入端子与所述正输出端子之间，其中所述第一场效应晶体管的栅极端子经由相应的驱动信号而被驱动，并且其中所述电子开关经由相应的使能信号而被驱动。
19.根据权利要求18所述的电压调节器，其特征在于，还包括：
第二场效应晶体管和第一电流发生器，所述第二场效应晶体管和所述第一电流发生器被串联连接在所述正输入端子和所述负输入端子之间，其中所述第二场效应晶体管具有与所述第一场效应晶体管相同类型的沟道；
分压器，所述分压器被配置用于提供与所述第一电流发生器上的电压成比例的电压；以及
运算放大器，所述运算放大器包括第一输入端子、第二输入端子和输出端子，其中所述第一输入端子被连接至参考电压，所述第二输入端子被连接至与所述第一电流发生器上的电压成比例的电压，并且所述输出端子被连接到所述第一场效应晶体管的所述栅极端子以及所述第二场效应晶体管的栅极端子。
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