IT201900011523A1

IT201900011523A1 - Memoria a cambiamento di fase con circuito di regolazione della tensione di alimentazione

Info

Publication number: IT201900011523A1
Application number: IT102019000011523A
Authority: IT
Inventors: Placa Michele La; Fabio Enrico Carlo Disegni; Federico Goller
Original assignee: St Microelectronics Srl
Priority date: 2019-07-11
Filing date: 2019-07-11
Publication date: 2021-01-11
Also published as: US20210012836A1; CN112216326A; EP3767627B1; CN213424593U; US11557340B2; US11107525B2; EP3767627A1; US20210383865A1

Description

DESCRIZIONE dell’invenzione industriale dal titolo:

“Memoria a cambiamento di fase con circuito di regolazione della tensione di alimentazione”

TESTO DELLA DESCRIZIONE

Campo Tecnico

Le forme di attuazione della presente descrizione si riferiscono a circuiti di regolazione della tensione di alimentazione di circuiti di scrittura per la scrittura di celle di una memoria a cambiamento di fase.

Descrizione della tecnica relativa

La Figura 1 mostra uno schema di una memoria a cambiamento di fase (Phase Change Memory, PCM) 20 che comprende un’area di memoria 200 comprendente una pluralità di celle di memoria CELL. Per esempio, spesso le celle di memoria CELL sono disposte in una pluralità di colonne e opzionalmente di righe.

In particolare, in memorie a cambiamento di fase, ciascuna cella di memora CELL è basata sull’impiego di leghe, ad esempio leghe di calcogenuro, per es. GexSbyTez (più brevemente indicato con GST), le quali, a seguito di opportuni trattamenti termici passano in maniera reversibile da uno stato amorfo a bassa conducibilità elettrica a uno stato poli-cristallino ad alta conducibilità. Ad esempio, in questo contesto possono essere citate le domande di brevetto US 2019/096480 A1, US 2019/140175 A1 o US 2019/140176 A1, i cui contenuti sono incorporati a tale scopo qui per riferimento.

Tipicamente, la memoria 20 riceve in ingresso un segnale di indirizzo ADR, in cui il segnale di indirizzo ADR è usato per selezionare una data sotto-area di memoria all’interno dell’area di memoria 200. La memoria 20 comprende inoltre uno o più terminali di ingresso e/o di uscita per scambiare un segnale di dati DATA con la memoria 20, in cui il segnale di dati DATA può comprendere dati da scrivere DATA_IN e/o dati che sono stati letti DATA_OUT.

Per esempio, il segnale di indirizzo ADR può essere fornito a un decodificatore di colonna 204 (che tipicamente fornisce un segnale di bitline BL) e a un decodificatore di riga 202 (che tipicamente fornisce un segnale di wordline WL), al fine di selezionare una data sotto-area di memoria nell’area di memoria 200. Tipicamente, la sotto-area selezionata ha un numero di bit che corrisponde al numero di bit del segnale di dati DATA, ovvero dei segnali DATA_IN e DATA_OUT.

Spesso, il segnale di indirizzo ADR non viene fornito direttamente al decodificatore di riga e di colonna, ma il segnale di indirizzo ADR viene tipicamente memorizzato in un buffer di indirizzo 208. Similmente, anche il segnale di dati DATA può essere memorizzato in un buffer di dati 214.

In particolare, nell’esempio considerato, la memoria 20 supporta operazioni sia di lettura sia di scrittura, che possono essere selezionate attraverso un segnale di controllo W/R. A tale scopo, l’area di memoria 200 ha associata un’interfaccia di scrittura e di lettura 206. Per esempio, l’interfaccia 206 può comprendere un circuito di scrittura 212, cosiddetto circuito di pilotaggio di scrittura o “program driver”, al fine di scrivere i dati DATA_IN nella sotto-area di memoria selezionata, e un circuito di lettura 210, quale ad esempio un amplificatore di rilevamento, al fine di leggere dati DATA_OUT dalla cella di memoria CELL selezionata.

Ad esempio, con riferimento alle memorie a cambiamento di fase, la (notevole) differenza di conducibilità dello stato amorfo e lo stato poli-cristallino, permette di associare un’informazione binaria allo stato in cui il materiale di una cella CELL viene portato, informazione che può essere facilmente rilevata, ad esempio misurando mediante il circuito di misura/lettura 210 un parametro indicativo della resistenza elettrica del materiale della cella CELL.

Quindi, al fine di scrivere informazione in una cella di memoria CELL, il circuito di scrittura 212 dovrebbe essere in grado di scrivere/programmare lo stato (amorfo o policristallino) della cella di memoria.

Specificamente, come mostrato in Figura 2A, per portare una cella di memoria CELL della memoria a cambiamento di fase 20 in uno primo stato a bassa conducibilità (indicato in seguito come stato RESET), il circuito di scrittura 212 dovrebbe applicare alla cella una corrente Icell = Ireset per un breve intervallo di tempo ΔT1, trascorso il quale la corrente Icell viene annullata bruscamente. In particolare, tale corrente I<cell >dovrebbe essere abbastanza grande per portare il materiale della cella CELL alla temperatura di fusione Tmelt, provocando quindi la fusione del materiale della cella CELL. Il raffreddamento rapido che ne consegue lascia poi il materiale nello stato amorfo.

Invece, come mostrato in Figura 2B, per portare una cella di memoria CELL dal primo stato (RESET) in uno secondo stato ad alta conducibilità (indicato in seguito come stato SET), il circuito di scrittura 212 dovrebbero applicare alla cella una corrente Icell = Iset, con Iset < IReset, per un breve intervallo di tempo ΔT2, che successivamente viene ridotta con un andamento a rampa o gradini durante un intervallo di tempo ΔT3. In particolare, tale corrente Icell = Iset dovrebbe essere sufficiente per raggiungere la temperatura di cristallizzazione Tx, con Tx < Tmelt. Il raffreddamento graduale che si ottiene in questo caso induce la formazione di cristalli e quindi la condizione di alta conducibilità.

Le Figure 3A, 3B e 3C mostrano alcuni esempi dell’implementazione di una singola cella di memoria CELL.

In particolare, come menzionato in precedenza, la cella CELL di una memoria PCM comprende un elemento di memoria GST, quale ad esempio una lega di calcogenuro, connessa tra una bitline BL e una wordline WL.

Ad esempio, nella Figura 3A, l’elemento di memoria GST è collegato con un transistor a effetto di campo (Field Effect Transistor, FET) T1, quale ad esempio un Metal-Oxide-Semiconductor Field-Effect Transistor (MOSFET), ad esempio a canale n, ad esempio un NMOS, tra la linea BL e una tensione di riferimento, ad esempi massa GND. Inoltre, la linea WL pilota il terminale gate del transistor T1.

Invece, nella Figura 3B, il transistor FET è stato sostituito con un transistor a giunzione bipolare T2.

Infine, nella Figura 3C, si utilizza un diodo D, ovvero l’elemento di memoria GST è collegato tra le linee BL e WL.

Sostanzialmente, questi esempi hanno in comune che applicando una determinata tensione alla linea WL un selettore/interruttore elettronico (T1, T2 o D) si accende permettendo il passaggio di una corrente Icell dalla bitline selezionata BL attraverso l’elemento di memoria GST.

Ad esempio, la Figura 4 mostra un’implementazione della memoria 20.

In particolare, nell’esempio considerato è mostrata una singola cella di memoria CELL che è collegato tra una bitline BLr e una wordline WLq.

Come spiegato in precedenza, il circuito di scrittura 212 dovrebbe applicare alla bitline BLr della cella CELL una corrente Icell. A tale scopo, il circuito di scrittura 212 comprende uno circuito di pilotaggio 2126, ovvero il o i program drivers, configurato per generare una corrente Icell che viene applicata mediante un multiplexer 204 alla bitline BLr. In generale, possono essere utilizzati anche più circuito di pilotaggio 2126, in cui ciascun circuito di pilotaggio 2126 generare una corrente per una rispettiva cella. Ad esempio, il numero di circuiti di pilotaggio 2126 può essere pari al numero di bit del segnale di dati DATA_IN.

In particolare, nell’esempio considerato, il circuito di pilotaggio 2126 riceve uno o più segnali di controllo CTRL che impostano il valore della corrente Icell fornita dal circuito di pilotaggio 2126. Ad esempio, utilizzando segnali di controllo digitali, il circuito di pilotaggio 2126 implementa sostanzialmente un convertitore digitaleanalogico a corrente (current analog/digital converter, IDAC).

Nell’esempio considerato, i segnali di controllo CTRL vengono forniti da un circuito di controllo 2124 in funzione del segnale W/R (scrittura o lettura) e il relativo bit in scrittura DATA_IN<n>.

In particolare, tipicamente la fase di scrittura è divisa in due sotto-fasi:

- durante una prima fase vengono programmati tutti i bit DIN<n> per cui dovrebbe essere effettuato un reset della rispettiva cella CELL, il che abilita l’erogazione di una rispettiva corrente Icell = Ireset nell’intervallo di tempo ΔT1 (per es. W/R = “1” e DATA_IN<n> = “0”), e

- durante una seconda fase vengono programmati tutti i bit DIN<n> per cui dovrebbe essere effettuato un set della rispettiva cella CELL, il che abilita l’erogazione di una rispettiva corrente Icell = Iset nell’intervallo di tempo (ΔT2+ΔT3) (per es. W/R = “1” e DATA_IN<n> = “1”).

Pertanto, in realtà vengono effettuate due operazioni di programmazione, in cui cambia soltanto la corrente Icell. Pertanto, il segnale di controllo CTRL può comprendere un segnale DIN che indica le celle che debbono essere scritte. Per esempio, assumendo un segnale DATA_IN = “0011”, il segnale DIN può essere impostato a DIN = “1100” durante la prima fase e DIN = “0011” durante la seconda fase.

In generale, le due fasi possono anche essere invertite, e la prima fase è puramente opzionale, ad esempio quando si implementa una memoria scrivibile solo una volta. Alternativamente, la fase di reset può essere effettuata anche durante una separata fase di cancellazione come avviene tipicamente con memorie flash.

Ad esempio, la Figura 5 mostra una forma di attuazione del circuito di pilotaggio 2126. In particolare, nell’esempio considerato, il circuito di pilotaggio 2120 comprende due circuiti 2120 e 2122.

In particolare, il circuito 2122 fornisce un segnale MAX che indica il valore massimo della corrente Icell da fornire alla cella (ad esempio il segnale MAX è proporzionale alla corrente Iset o alla corrente Ireset in Figura 2). In particolare, nell’esempio considerato, il circuito 2122 è configurato per generare il segnale MAX in funzione di un segnale PG_DAC che indica un guadano, preferibilmente un segnale digitale PG_DAC<i:0> (ovvero con i 1 bit).

Invece, il circuito 2120 riceve:

- un segnale WRITE_EN che indica se dovrebbe essere effettuato un’operazione di programmazione/scrittura, cioè il segnale WRITE_EN rappresenta un segnale di abilitazione per il circuito 2120;

- un segnale DIN che indica se la rispettiva cella selezionata dovrebbe essere programmata (a prescindere del fatto se si tratta di un set o reset);

- il segnale MAX che indica il valore massimo della corrente da fornire alla cella in scrittura (indicando con cioè se si tratta di un set o reset); e

- un segnale PART_NUM che indica la rampa di discese. In particolare, nell’esempio considerato, il circuito 2120 permette di specificare la rampa discendente che caratterizza l’impulso di set mediante un segnale digitale PART_CURR<k:0> (ovvero con k 1 bit) che opera il partizionamento della corrente indicata tramite il segnale MAX. Quindi il segnale PART_CURR<k:0> permette di specificare l’andamento temporale della corrente Icell iniettata nelle celle in scrittura.

Pertanto, nella forma di attuazione considerata, i segnali WRITE_EN, DIN, PG_DAC<i:0> e PART_CURR<k:0> rappresentano i segnali di controllo CTRL della Figura 4.

Ad esempio, i circuiti 2120 e 2122 possono essere implementati mediante uno o più specchi di corrente con un opportuno guadagno.

In generale, il circuito di pilotaggio 2126 e in particolare il circuito 2120, richiede una tensione di alimentazione VPL_REG. Il valore di tale tensione dipende tipicamente dalla struttura circuitale e dalla SOA (safe operating area) dei transistori utilizzati. Se la tensione di alimentazione esterna Vcc fornita alla memoria 20 è troppo alta, per cui vengono superati i valori massimi assoluti, in tal caso si rende necessario l’impiego di un regolatore di tensione 2128 per scalare la tensione Vcc entro i limiti di sicurezza (vedere per es. Figura 5).

Nelle Figure 6A e 6B sono mostrate delle tipiche strutture di generici regolatori di tensione ad anello chiuso in grado di generare la tensione VPL_REG a partire dalla tensione Vcc.

In particolare, negli esempi considerata, il regolatore comprende un condensatore Ct, in cui la tensione al condensatore Ct corrisponde alla tensione VPL_REG.

In entrambi i casi, il condensatore Ct viene caricato ad una data tensione di riferimento attraverso un anello di retroazione comprendente un amplificatore operazionale O1. In particolare, a tale scopo si effettua una rilevazione della tensione VPL_REG, ad esempio mediante un partitore di tensione comprendente due resistori R1 e R2, e la tensione rilevata viene confrontata con una tensione di riferimento VBGAP, che corrisponde ad esempio ad una tensione di tipo bandgap.

In particolare, nella Figura 6A, la tensione VBGAP è applicata al terminale negativo dell’amplificatore operazionale O1 e la tensione rilevata tramite il partitore di tensione R1/R2 è applicata al terminale positivo dell’amplificatore. In questo caso, l’uscita dell’amplificatore può quindi pilotare il terminale gate di un FET a canale p M1, che è collegato tra la tensione Vcc e il condensatore Ct.

Invece, nella Figura 6B, la tensione VBGAP è applicata al terminale positivo dell’amplificatore operazionale O1 e la tensione rilevata tramite il partitore di tensione R1/R2 è applicata al terminale negativo dell’amplificatore. In questo caso, l’uscita dell’amplificatore può quindi pilotare il terminale gate di un FET a canale n M2, che è collegato tra la tensione Vcc e il condensatore Ct.

Questi schemi sono caratterizzati da un anello di retroazione della tensione di uscita VPL_REG, che include lo stadio di uscita. Tale inclusione richiede tipicamente l’impiego di pesanti compensazioni necessarie per conseguire un adeguato margine di stabilità in frequenza, a discapito della velocità di risposta. Ciò si traduce in una scarsa stabilità della tensione di uscita in presenza di rapide variazioni della corrente di carico, cosa che rende questi regolatori incompatibili con le caratteristiche di regolazione e di erogazione impulsiva della corrente Icell richieste dalle memorie PCM durante le operazioni di scrittura.

Scopo e sintesi

In considerazione di quanto precede, uno scopo di varie forme di attuazione della presente descrizione sono memorie a cambiamento di fase che comprendono un innovativo circuito di regolazione della tensione di alimentazione dei circuiti di pilotaggio.

Secondo una o più forme di attuazione, lo scopo precedente è raggiunto per mezzo di una memoria a cambiamento di fase avente gli elementi distintivi esposti specificamente nelle rivendicazioni che seguono.

Le rivendicazioni sono parte integrante dell’insegnamento tecnico della descrizione qui fornita.

Come menzionato in precedenza, varie forme di attuazione della presente descrizione riguardano una memoria a cambiamento di fase configurata per memorizzare un segnale di dati avente un predeterminato numero di bit. In varie forme di attuazione, la memoria a cambiamento di fase comprende una matrice di una pluralità di celle di memoria a cambiamento di fase, in cui una cella di memoria può essere portata da uno stato amorfo a bassa conducibilità elettrica a uno stato poli-cristallino ad alta conducibilità applicando per un (primo) intervallo di set una corrente di set. In varie forme di attuazione, la memoria a cambiamento di fase comprende inoltre un decoder di indirizzo configurato per ricevere un segnale di indirizzo e selezionare una sottoarea nella matrice, in cui la sotto-area selezionata ha il numero di bit del segnale di dati.

In varie forme di attuazione, la memoria a cambiamento di fase comprende un circuito di scrittura comprendente un circuito di controllo e uno o più circuiti di pilotaggio. Il circuito di controllo è configurato per ricevere il segnale di dati e determinare per ciascuna celle di memoria nella sotto-area selezionata, se un rispettivo bit del segnale di dati indica che la cella di memoria deve essere portata dallo stato amorfo allo stato poli-cristallino. In varie forme di attuazione, il o i circuiti di pilotaggio sono alimentati tramite una tensione regolata e sono configurati per applicare la corrente di set alle celle di memoria che debbono essere portate dallo stato amorfo allo stato policristallino per l’intervallo di set.

In varie forme di attuazione, la memoria a cambiamento di fase comprende quindi anche un regolatore di tensione comprendente un terminale positivo d’ingresso e un terminale negativo d’ingresso per ricevere una tensione di alimentazione, e un terminale positivo d’uscita e un terminale negativo d’uscita per fornire la tensione regolata al o ai circuiti di pilotaggio.

In particolare, in varie forme di attuazione, il regolatore di tensione comprende un condensatore collegato tra il terminale positivo d’uscita e il terminale negativo d’uscita, uno stadio di uscita e un circuito di regolazione.

In varie forme di attuazione, lo stadio di uscita comprendente una pluralità di rami, in cui ciascun ramo comprende un generatore di tensione collegato tra il terminale positivo d’ingresso e il terminale positivo d’uscita, in cui ciascun generatore di tensione è configurato per generate una corrente variabile in funzione di un segnale di pilotaggio e la tensione regolata, e in cui ciascun generatore di tensione è selettivamente attivabile in funzione di un rispettivo segnale di abilitazione.

Ad esempio, in varie forme di attuazione, ciascun generatore di tensione comprende un primo transistor a effetto di campo e un interruttore elettronico collegati in serie tra il terminale positivo d’ingresso e il terminale positivo d’uscita, in cui un terminale gate del primo transistor a effetto di campo viene pilotato tramite un rispettivo segnale di pilotaggio, e in cui l’interruttore elettronico viene pilotato tramite un rispettivo segnale di abilitazione.

In varie forme di attuazione, il circuito di regolazione è configurato per generare i segnali di pilotaggio per i generatori di tensione in modo tale da regolare la tensione tra il terminale positivo d’uscita e il terminale negativo d’uscita su un valore richiesto.

Ad esempio, in varie forme di attuazione, un secondo transistor a effetto di campo e un primo generatore di corrente sono collegati in serie tra il terminale positivo d’ingresso e il terminale negativo d’ingresso, in cui il secondo transistor a effetto di campo ha lo stesso tipo di canale del primo transistor a effetto di campo. In questo caso, un partitore di tensione può fornire una tensione proporzionale alla tensione al primo generatore di corrente e un amplificatore operazionale può generare i segnali di pilotaggio in funzione di tale tensione proporzionale. In particolare, in varie forme di attuazione, un primo terminale di ingresso dell’amplificatore operazionale è collegato ad una tensione di riferimento, un secondo terminale di ingresso dell’amplificatore operazionale è collegato alla tensione fornita dal partitore di tensione e il terminale di uscita dell’amplificatore operazionale è collegato ai terminali gate dei primi transistori a effetto di campo e al terminale gate del secondo transistor a effetto di campo.

In varie forme di attuazione, il circuito di regolazione comprende inoltre un terzo transistor a effetto di campo e un secondo generatore di corrente collegati in serie tra il terminale positivo d’ingresso e il terminale negativo d’ingresso, in cui il terzo transistor a effetto di campo ha lo stesso tipo di canale del primo transistor a effetto di campo, in cui il secondo generatore di corrente è configurato per fornire una corrente che corrisponde alla corrente fornita dal primo generatore di corrente, in cui il terminale di uscita dell’amplificatore operazionale è collegato a un terminale gate del terzo transistor a effetto di campo, e in cui un punto intermedio tra il terzo transistor a effetto di campo e il secondo generatore di corrente è collegato al terminale positivo d’uscita.

In varie forme di attuazione, il circuito di controllo può quindi generare i segnali di abilitazione in funzione dell’assorbimento di corrente atteso, riducendo in questo modo il tempo di risposta del regolatore di tensione rispetto alle variazioni del carico. Ad esempio, il circuito di controllo può determinare il numero delle celle di memoria che debbono essere portate dallo stato amorfo allo stato poli-cristallino, e generare i segnali di abilitazione in funzione di tale numero. Per esempio, in generale, il numero di rami dello stadio di uscita corrisponde a un predeterminato coefficiente moltiplicato per il numero di bit del segnale di dati.

In questo caso, il circuito di controllo può generare i segnali di abilitazione in modo tale che un primo numero di generatori di tensione è attivato durante l’intervallo di set, in cui il primo numero è determinato in funzione del predeterminato coefficiente e il numero delle celle di memoria che debbono essere portate dallo stato amorfo allo stato poli-cristallino. Ad esempio, il primo numero può corrispondere al predeterminato coefficiente moltiplicato per il numero delle celle di memoria che debbono essere portate dallo stato amorfo allo stato poli-cristallino (in cui il risultato è un numero intero ottenuto tramite arrotondato, arrotondato per difetto o arrotondato per eccesso).

In varie forme di attuazione, il o i circuiti di pilotaggio sono configurati per applicare alle celle di memoria che debbono essere portate dallo stato amorfo allo stato poli-cristallino per un successivo secondo intervallo una corrente che diminuisce dalla corrente di set a zero in funzione di un segnale di partizionamento. In questo caso, il circuito di controllo può generare i segnali di abilitazione in modo tale che un variabile secondo numero di generatori di tensione è attivato durante il secondo intervallo, in cui il variabile secondo numero viene determinato in funzione del primo numero e il segnale di partizionamento.

Breve descrizione delle rappresentazioni annesse

Le forme di attuazione della presente descrizione saranno ora descritte con riferimento ai disegni annessi, che sono forniti puramente a titolo di esempio non limitativo, e nei quali:

- la Figura 1 mostra un esempio di una memoria comprendente una pluralità di celle di memoria a cambiamento di fase;

- le Figure 2A e 2B mostrano esempi per effettuare un reset e un set di una cella di memoria

- le Figure 3A, 3B e 3C mostrano esempi di celle di memoria a cambiamento di fase;

- la Figura 4 mostra un primo esempio di un’interfaccia di scrittura della memoria di Figura 1;

- la Figura 5 mostra un secondo esempio di un’interfaccia di scrittura della memoria di Figura 1, in cui l’interfaccia di scrittura viene alimentata mediante un regolatore di tensione;

- le Figure 6A e 6B mostrano esempi di regolatori di tensione.

- la Figura 7 mostra una forma di attuazione di un’interfaccia di scrittura di una memoria a cambiamento di fase;

- la Figura 8 mostra una prima forma di attuazione di un circuito di pilotaggio della interfaccia di scrittura della Figura 7;

- le Figura 9A e 9B mostrano una seconda forma di attuazione di un circuito di pilotaggio della interfaccia di scrittura della Figura 7;

- la Figura 10 mostra una forma di attuazione di un regolatore di tensione della interfaccia di scrittura della Figura 7;

- la Figura 11 mostra esemplari segnali del funzionamento della interfaccia di scrittura della Figura 7;

- la Figura 12 mostra un esempio dei segnali di controllo per il regolatore di tensione della Figura 10; e - la Figura 13 mostra una forma di attuazione di un sistema che comprende una memoria in accordo con la presente descrizione.

Descrizione particolareggiata di forme di attuazione Nella seguente descrizione sono illustrati vari dettagli specifici finalizzati ad un’approfondita comprensione delle forme di attuazione. Le forme di attuazione possono essere realizzate senza uno o più dei dettagli specifici, o con altri metodi, componenti, materiali ecc. In altri casi, strutture, materiali o operazioni noti non sono mostrati o descritti in dettaglio per evitare di rendere oscuri vari aspetti delle forme di attuazione.

Il riferimento ad “una forma di attuazione” nell’ambito di questa descrizione sta ad indicare che una particolare configurazione, struttura o caratteristica descritte in relazione alla forma di attuazione è compresa in almeno una forma di attuazione. Quindi, frasi come “in una forma di attuazione”, eventualmente presenti in diversi luoghi di questa descrizione, non sono necessariamente riferite alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinati in un modo adeguato in una o più forme di attuazione.

I riferimenti qui utilizzati sono soltanto per comodità e non definiscono dunque l’ambito di tutela o la portata delle forme di attuazione.

Nelle Figure da 7 a 12 a seguire, parti, elementi o componenti che siano stati già descritti con riferimento alle Figure da 1 a 6 sono indicati dagli stessi riferimenti precedentemente utilizzati in tali Figure; la descrizione di tali elementi descritti in precedenza non verrà ripetuta in quanto segue al fine di non appesantire la presente descrizione dettagliata.

La Figura 7 mostra una prima forma di attuazione del circuito di scrittura 212a di una memoria a cambiamento di fase in accordo come la presente descrizione.

Anche in questo caso, il circuito di scrittura 212a comprende un circuito di controllo 2124a, un regolatore di tensione 2128a e un circuito di pilotaggio 2126a.

Per una descrizione generale del circuito di pilotaggio 2126 può essere fatto riferimento alla descrizione delle Figure 4 e 5.

Ad esempio, la Figura 8 mostra una possibile forma di attuazione del circuito di pilotaggio 2126a in linea con quanto descritto con riferimento alla Figura 5.

In particolare, nella forma di attuazione considerata, il circuito di pilotaggio 2126a comprende un generatore di corrente variabile 2132 configurato per fornire una corrente Imax, in cui la corrente Imax può essere scelta (almeno) tra una corrente proporzionale alla corrente Iset e una corrente proporzionale alla corrente I<reset >in funzione del segnale PG_DAC<i:0>. Ad esempio, nella Figura 7, il circuito 2128 è implementato con un convertitore digitale-analogico a corrente avente una determinata risoluzione. Ad esempio, nella forma di attuazione considerata, il generatore di corrente 2132 comprende i+1 generatori di corrente IR0..IRi che possono essere abilitati selettivamente tramite rispettivi interruttori S0..Si in funzione del segnale PG_DAC<i:0>. Pertanto, l’ampiezza della corrente Imax può essere scelta abilitando un determinato numero di generatori di corrente IR0..IRi in funzione del segnale PG_DAC<i:0>. In particolare, in varie forme di attuazione, ciascun generatore di corrente IR0..IRi fornisce la stessa corrente.

La corrente Imax fornita dal generatore di corrente 2132 attraversa anche l’ingresso di uno specchio di corrente, implementato ad esempio mediante un FET Q1 (ingresso dello specchio di corrente) e una pluralità di FET Q2 (uscite dello specchio di corrente), quali ad esempio FET a canale p. Pertanto, ciascuno dei transistori Q2 permette il passaggio di una corrente IQ2 proporzionale alla corrente Imax, per es. IQ2 = Imax.

Nella forma di attuazione considerata, ciascuno dei transistor Q2 ha collegato in serie anche un interruttore elettronico S3 che permette di attivare la corrente fornita mediante il rispettivo transistor Q2 in funzione del segnale PART_CURR, del segnale WRITE_EN e del rispettivo bit DIN<n>. Nell’esempio considerato, la corrente Icell corrisponde quindi alla somma delle correnti fornite dai transistori Q2 che sono abilitati attraverso il rispettivo interruttore S3.

Ad esempio, nell’esempio considerato, il segnale PART_CURR<k:0> ha k 1 bit e si usa un corrispondente numero di transistori Q20..Q2k con rispettivi interruttori elettronici S30..S3k. Ad esempio, nell’esempio considerato ciascun interruttore S30..S3k viene chiuso quando:

a) un rispettivo bit del segnale PART_CURR<k:0> è impostato ad un dato livello logico (ad esempio alto), e b) il segnale WRITE_EN abilita il circuito 2126a, e c) il rispettivo segnale DIN indica che una operazione di programmazione (set o reset) dovrebbe essere effettuata.

Ad esempio, nella Figura 8 si utilizza a tale scopo rispettive porte logiche, per es. porte AND. Pertanto, chiudendo tutti gli interruttori S30..S3k, la corrente Icell corrisponde a (k+1)IQ2. Invece, aprendo tutti gli interruttori S30..S3k, la corrente Icell è pari a zero. Quindi, il segnale PART_CURR<k:0> permette un partizionamento della corrente fornita in k 1 steps/gradini.

Pertanto, nell’esempio considerato il generatore di corrente variabile 2132 e l’ingresso dello specchio di corrente (transistor Q1) implementano il circuito 2122. Invece, le uscite dello specchio di corrente (transistori Q2), gli interruttori S3 e la porta logica 2130 implementano il circuito 2120. Infine il segnale MAX corrisponde alla corrente Imax.

Pertanto, nella forma di attuazione considerata, il circuito di pilotaggio 2126a comprende:

- un primo circuito configurato per generare un segnale MAX indicativo del valore massimo della corrente Icell in funzione di un primo segnale di controllo PG_DAC, in cui il valore del segnale di controllo PG_DAC è determinato in base al fatto se si vuole svolgere un’operazione di set o reset; e

- un secondo circuito configurato per generare, nel caso in cui la cella dovrebbe essere programmato, la corrente I<cell >in funzione del segnale MAX e un secondo segnale di controllo PART_CURR che permette di specificare il partizionamento della corrente massima indicata tramite il segnale MAX, in particolare con riferimento ad un’operazione di set.

Le Figure 9A e 9B mostrano una alternativa forma di attuazione del circuito 2126a.

Come spiegato in precedenza, il generatore di corrente 2132 può essere un DAC che comprende una pluralità di generatori di corrente IR0..IRi che possono essere abilitati selettivamente, e in cui questi generatori di corrente forniscono la stessa corrente.

Nella forma di attuazione considerata, tali generatori di corrente IR0..IRi sono implementati con:

- un generatore di corrente IREF che fornisce una corrente di riferimento, e

- uno specchio di corrente, ad esempio con transistori FET a canale p, che comprende uno stadio di ingresso/transistor di ingresso Q3 e i+1 stadi di uscita/transistori di uscita Q40..Q4i.

Pertanto, nella forma di attuazione, ciascun transistori di uscita Q40..Q4i ha collegato un rispettivo interruttore elettronico S0..Si, quali ad esempio transistori FET a canale p, in cui gli interruttori elettronici S0..Si sono pilotati in funzione del segnale PG_DAC.

Pertanto, simile a quanto descritto con riferimento alla Figura 8, il generatore di corrente 2132 fornisce una corrente Imax in funzione del segnale PG_DAC. Tale corrente viene poi applicata nuovamente ad uno specchio di corrente comprendente un transistor di ingresso Q1 (nel circuito 2122) ed una pluralità di transistori di uscita Q20..Q2k (nel circuito 2120). Ad esempio, nella forma di attuazione considerata si utilizza uno specchio di corrente con transistori a canale n.

Nella forma di attuazione considerata, il ruolo degli interruttori S3 è stato divisa. In particolare, il circuito 2120 comprende un rispettivo interruttore elettronico S40..S4k, quale ad esempio un transistor FET a canale n, collegato in serie con ciascuno transistor di uscita Q20..Q2k, in cui gli interruttori elettronici S40..S4k sono pilotati in funzione del segnale PART_CURR, fornendo in questo modo una corrente I’cell partizionata in funzione del segnale PART_CURR. Inoltre, il circuito 2120 comprende un interruttore elettronico S5, quale ad esempio un transistor FET a canale p, che permette di abilitare la corrente I’cell. Nella forma di attuazione considerata, l’interruttore S5 viene quindi pilotato in funzione dei segnali WRITE_EN e DIN<n>, ad esempio mediante l’uscita di una porta NAND 2130’ che riceve in ingresso tali segnali.

Nella forma di attuazione considerata, la corrente I’cell non viene fornita direttamente alla cella, ma si utilizza un ulteriore specchio di corrente comprendente un transistor di ingresso Q5 e un transistor di uscita Q6, in cui transistor di ingresso Q5 riceve la corrente I’cell e il transistor di uscita Q6 fornisce la corrente Icell. Ad esempio, nella forma di attuazione considerata, si utilizza uno specchio di corrente con transistori a canale p, in cui il terminale source di tali transistori è collegato alla tensione VPL_REG.

Come mostrato in Figura 7, il circuito di controllo 2124a non genera soltanto i segnali di controllo PG_DAC, PART_CURR, DIN e WRITE_EN per il circuito di pilotaggio 2126a, ma anche un ulteriore segnale di controllo OUT_STAGE per il regolatore di tensione 2128a.

La Figura 9 mostra una forma di attuazione di un regolatore di tensione 2128a in accordo con la presente descrizione.

In particolare, simile a quanto descritto con riferimento alle Figure 6A e 6B, il circuito 2128a comprende:

- un condensatore Ctank, in cui la tensione a tale condensatore Ctank corrisponde alla tensione VPL_REG; - un FET NB collegato tra la tensione di alimentazione Vcc e il condensatore Ctank, in cui tale transistor NB rappresenta un generatore di tensione nella configurazione inseguitore di source; e

- un circuito di regolazione che pilota il terminale gate del transistor NB per regolare la tensione VPL_REG su un valore richiesto.

Pertanto, in generale, il regolatore di tensione 2128a comprende un terminale positivo d’ingresso 30a ed un terminale negativo d’ingresso 30b (che tipicamente rappresenta una massa gnd) per ricevere una tensione di ingresso Vcc. Ad esempio, tali terminali 30a e 30b possono essere collegati a rispetti pad o pin di un circuito integrato che comprende la memoria 20. Inoltre, il regolatore di tensione 2128a comprende un terminale positivo d’uscita 32a ed un terminale negativo d’uscita 32b per fornire una tensione d’uscita VPL_REG, in cui terminale negativo d’uscita 32b è collegato (ad esempio direttamente) al terminale negativo d’ingresso 30b, per es. alla massa gnd.

Nella forma di attuazione considerata, il condensatore Ctank è quindi collegato (ad esempio direttamente) tra i terminali 32a e 32b. Inoltre, il terminale 32a è collegato attraverso il transistor NB al terminale 30a, ovvero alla tensione Vcc.

Come spiegato in precedenza, il regolatore di tensione dovrebbe 2128a avere una elevata velocità di risposta al variare della corrente Icell. In questo contesto, l’inventore ha osservato che la risposta del regolatore di tensione 2128a può essere migliorata quando il transistor NB fornisce una corrente paragonabile alla corrente assorbita dal circuito di pilotaggio 2126a.

In particolare, per un segnale DATA_IN<h:0> avente (h 1) bit (e quindi anche per un relativo segnale DIN<h:0>) la corrente assorbita dipende dal numero di bit y (0 ≤ y ≤ h 1) che effettivamente devono essere scritti (ad esempio, il numero di bit del segnale DIN<h:0> che sono impostati a “1”), ovvero il parallelismo di scrittura. Ad esempio, assumendo la scrittura di y = 5 bit:

- in caso di set, la corrente richiesta durante l’intervallo ΔT2 corrisponde a Imax,h = 5 Iset, e

- in caso di reset, la corrente richiesta durante l’intervallo ΔT1 corrisponde a Imax,h = 5 Ireset.

Invece, considerando un partizionamento in 16 livelli, tale corrente viene poi ridotto progressivamente durante l’intervallo ΔT3, per esempio 15/16 Imax,h, 14/16 Imax,h, … 1/16 Imax,h, 0.

Pertanto, nella forma di attuazione considerata, non si utilizza un singolo transistor NB, ma (m 1) transistori NB, indicati in seguito come transistori NB<m:0>. In particolare, ciascun transistor NB dei transistori NB<m:0> è collegato (ad esempio direttamente) con un rispettivo interruttore PB, indicati in seguito come interruttori PB<m:0>, tra i terminali 30a e 32a. Pertanto, ciascun interruttore PB permette di attivare selettivamente il flusso di corrente attraverso il rispettivo FET NB. Ad esempio, nella forma di attuazione considerata, anche gli interruttori PB sono FET. Ad esempio, in varie forme di attuazione, gli interruttori PB sono FET a canale p, per es. PMOS, e i transistori NB sono transistori FET a canale n, per es. NMOS. In questo caso, un terminale source di ciascun transistor PB può essere collegato (ad esempio direttamente) al terminale 30a, un terminale drain di ciascun transistor PB può essere collegato (ad esempio direttamente) ad un terminale drain di un rispettivo transistor NB e un terminale source del rispettivo transistor NB può essere collegato (ad esempio direttamente) al terminale 32a.

In particolare, nella forma di attuazione considerata, ciascun degli interruttori PB (ad esempio i rispettivi terminali gate) vengono pilotati mediante il segnale OUT_STAGE, che quindi ha un corrispondente numero di bit indicati in seguito con OUT_STAGE<m:0>. Pertanto, il segnale OUT_STAGE permette di attivare selettivamente il flusso di corrente attraverso i transistori NB<m:0>. Quindi il circuito di controllo 2124a può configurare attraverso i segnali OUT_STAGE<m:0> la caratteristica di erogazione di corrente.

In particolare, gli inventori hanno osservato che la principale variazione della corrente richiesta e dovuto alla variazione del numero di celle da programmare. Infatti, tipicamente, il numero di circuiti di pilotaggio corrisponde al numero di bit (h 1) del segnale DIN/DATA_IN. Pertanto, la corrente richiesta all’inizio dell’intervallo ΔT1 varia da 0 a Imax,h = Ireset · y, e all’inizio dell’intervallo ΔT2 varia da 0 a Imax,h = Iset · y, dove y corrisponde al numero di bit del segnale DIN che devono essere programmati. Pertanto, in varie forme di attuazione, il numero di rami (m 1) corrisponde al numero di bit (h 1) del segnale DIN. Per esempio, considerando un segnale di dati DIN con 32 bit, il regolatore 2128a può comprendere 32 rami. Pertanto, il numero di rami (m 1) dipende da un coefficiente x e il numero di bit (h 1) del segnale DIN, ovvero (m 1) = x·(h 1). Ad esempio, in questo caso il numero di rami da attivare può corrispondere a x·y.

Invece, per tenere conto anche del partizionamento della corrente (PART_CURR<k:0>) durante l’intervallo ΔT3 di un’operazione di set, il numero di rami attivati dovrebbe essere ridotto progressivamente durante l’intervallo ΔT3. Ad esempio, assumendo un partizionamento della corrente in (k 1) = 16 livelli (tra 15 e 0), e un numero di bit y che devono essere scritti pari a 32, il circuito di controllo 2124a può impostare il segnale OUT_STAGE in modo tale da attivare 32 rami durante l’intervallo ΔT2 (con x = 1), e poi ridurre il numero di rami attivati progressivamente da 30 a 0, per esempio 30, 28, 26 … 2, 0, ovvero il numero di rami attivati viene ridotto con un step che corrisponde a (x · y)/(k 1).

Ad esempio, in varie forme di attuazione, il circuito di controllo 2124a non fornisce direttamente il segnale OUT_STAGE<m:0> ma un segnale OSTAGE<p:0> avente (p 1) bit, con (m 1) = 2^(p 1). In particole, il valore di tale segnale OSTAGE<p:0> può indicare direttamente il numero di rami da attivare. Ad esempio, in Figura 10 è mostrato un circuito decodificatore 38, che riceve in ingresso il segnale OSTAGE e fornisce in uscita il segnale OUT_STAGE in modo tale che il numero di rami da attivare corrisponde al valore codificato con il segnale OSTAGE. Ad esempio, questo è schematicamente mostrato in Figura 10, in cui lo stadio d’uscita 36 comprende 32 rami e il valore del segnale OSTAGE corrisponde a 31 e poi diminuisce progressivamente 29, 27, 25..1, 0. In particolare, in questo caso, il numero di rami da attivare può corrispondere a OSTAGE 1, ad esempio 32 rami per un valore di OSTAGE di 31. In questo caso uno dei rami dello stadio d’uscita 36 è quindi sempre attivato quando il segnale WRITE_EN abilita lo stadio d’uscita 36.

Quindi, in generale, il circuito di controllo 2124a genera il segnale OUT_STAGE (o OSTAGE) in modo tale da attivare un determinato numero di rami che (a parte del scaling x) dipende dal numero di bit del segnale di dati DIN che devono essere programmati (y) e, in caso di set del partizionamento della corrente (k 1 livelli).

Pertanto, quando il scaling x è basso, la riduzione può non corrispondere ad un numero intero, e pertanto la compensazione non è ottima. Tuttavia, come verrà descritto in maggior dettaglio in seguito, tale differenza può comunque essere compensata poiché i transistor NB lavorano come inseguitori di source, che quindi fanno passare più o meno corrente in base alla differenza di tensione tra il terminale gate e il terminale source.

In generale, la relazione tra il numero di rami da attivare e il successivo partizionamento può anche essere memorizzato in una look-up table.

Invece, per tenere conto anche della corrente massima assorbita dalla singola cella (Iset o Ireset come indicato tramite il segnale PG_DAC<i:0>), il circuito di regolazione dovrebbe applicare al terminale gate di ciascun transistor NB<m:0> una tensione in modo che ciascun transistor NB fa passare una corrente IC che dovrebbe essere sostanzialmente proporzionale a Iset o Ireset, ovvero IC = Iset/x o IC = Ireset/x. Ad esempio, considerando il caso in cui il numero di rami (m 1) corrisponde al numero dei bit (h 1) del segnale DATI_IN, ciascun ramo dovrebbe fornire sostanzialmente una corrente I<C >= I<set >o I<C >= I<reset >scelto in funzione del segnale PG_DAC<i:0>.

Sostanzialmente, nella forma di attuazione considerata, il circuito di regolazione comprende un primo ramo comprendente un transistor N1 (che è dello stesso tipo di canale come i transistori NB) e un generatore di corrente 2132a che sono collegati in serie tra i terminali 30a e 30b. In varie forme di attuazione, anche un transistore P1 (che è dello stesso tipo di canale come i transistori PB) può essere collegato in serie con il transistor N1 per compensare la presenza del transistor PB. In generale, il terminale gate del transistor P1 può essere collegato ad una tensione che permette di chiudere il transistor P1, ad esempio al terminale 30b quando si utilizza un FET a canale p.

Ad esempio, nella forma di attuazione considerata, il transistor P1 è un FET a canale p e il transistor N1 è un FET a canale p. In questo caso, un terminale source del transistor P1 può essere collegato (ad esempio direttamente) al terminale 30a, un terminale drain del transistor P1 può essere collegato (ad esempio direttamente) ad un terminale drain del transistor N1 e un terminale source del transistor N1 può essere collegato (ad esempio direttamente) attraverso il generatore di corrente 2132a al terminale 30b.

Nella forma di attuazione considerata, la tensione VREPLICA al punto intermedio tra il transistor N1 e il generatore di corrente 2132a viene fornita attraverso un partitore di tensione ad un primo terminale di ingresso di amplificatore operazionale O2. In particolare, nella forma di attuazione considerata, il partitore di tensione comprende due resistori R3 e R4 che sono collegati tra il punto intermedio tra il transistor N1 e il generatore di corrente 2132a, e il terminale 30b. Pertanto, il partitore di tensione fornisce una tensione proporzionale alla tensione VREPLICA. Un secondo terminale di ingresso dell’amplificatore operazionale O2 è collegato ad una tensione di riferimento VBGAP, e l’uscita dell’amplificatore operazionale O2 pilota il terminale gate del transistor N1. Pertanto, l’amplificatore operazionale O2 varia la tensione al terminale gate del transistor N1 in modo tale che la tensione al terminale source del transistor N1 corrisponde a VREPLICA = VBGAP · (1 R3/R4).

Ad esempio, quando il transistor N1 (e il transistor NB) è un FET a canale n, il partitore di tensione R3/R4 può essere collegato al terminale negativo di ingresso dell’amplificatore operazionale O2 e la tensione VBGAP può essere collegato al terminale positivo di ingresso. Invece, quando il transistor N1 (e il transistor NB) è un FET a canale p, il partitore di tensione R3/R4 può essere collegato al terminale positivo di ingresso dell’amplificatore operazionale O2 e la tensione VBGAP può essere collegato al terminale negativo di ingresso. Preferibilmente, la tensione VBGAP è una tensione di riferimento molto stabile e poco sensibile alle variazioni di processo, alimentazione e temperatura.

Nella forma di attuazione considerata, il circuito di regolazione comprende un secondo ramo che corrisponde al primo ramo, ovvero il secondo ramo comprende un transistor N2 (che è dello stesso tipo di canale come il transistore N1) e un generatore di corrente 2132b che sono collegati in serie tra i terminali 30a e 30b. In varie forme di attuazione, anche un transistore P2 (che è dello stesso tipo di canale come il transistor P1) può essere collegato in serie con il transistor N2 per compensare la presenza del transistor PB. In generale, il terminale gate del transistor P2 può essere collegato alla stessa tensione del terminale gate del transistor P1, ad esempio al terminale 30b.

Sostanzialmente, anche il transistore N2 è configurato come inseguitore di source e regola la tensione VPL_REG quando nessuno dei rami dello stadio 36 è attivato.

Nella forma di attuazione considerata, il terminale gate del transistor N2 e dei transistori NB sono collegati (ad esempio direttamente) al terminale gate del transistor N1, ovvero vengono pilotati quindi con la stessa tensione. Inoltre, il terminale 32a è collegato al punto intermedio tra il transistor N2 e il generatore di corrente 2132b.

In particolare, nella forma di attuazione considerata, i generatori 2132a e 2132b sono configurati per fornire la stessa corrente, in cui la corrente fornita può essere scelta per essere proporzionale alla corrente Iset o Ireset in funzione del segnale PG_DAC. A tale scopo, i generatori di corrente possono corrispondere sostanzialmente al generatore 2132 descritto con riferimento alla Figura 8.

Pertanto, nella forma di attuazione considerata, i transistori N1, N2 e NB sono configurati come inseguitori di source e la regolazione non è basata su una retroazione della tensione d’uscita VPL_REG ma della sua replica VREPLICA, con benefici sulla stabilità in frequenza e la rapidità di risposta. Il circuito si basa sostanzialmente sul concetto di “replica”, in cui il matching tra i transistori N1 e N2, inseguitori di source attraversati dalla stessa corrente (con i transistori PD disabilitati) consente di tracciare le variazioni di processo e di temperatura, mantenendo la tensione di uscita VPL_REG al valore desiderato.

Pertanto, in varie forme di attuazione la memoria a cambiamento di fase comprende una matrice 200 di celle di memoria CELL a cambiamento di fase, in cui una cella di memoria CELL può essere portata da uno stato amorfo a bassa conducibilità elettrica a uno stato poli-cristallino ad alta conducibilità applicando per un dato intervallo di tempo ΔT2 una corrente di set Iset. I decoder di indirizzo 202 e 204 permettono di selezionare una sotto-area nella matrice 200, in cui la sotto-area selezionata ha lo stesso numero di bit del segnale di dati DATA_IN.

In varie forme di attuazione, il circuito di controllo 2124a determina per ciascuna celle di memoria nella sottoarea selezionata, se un rispettivo bit del segnale di dati DATA_IN indica che la cella di memoria dovrebbe essere portata dallo stato amorfo a bassa conducibilità elettrica allo stato poli-cristallino ad alta conducibilità o viceversa. Invece, il o i circuiti di pilotaggio 2126a applicano a tali celle di memoria la corrente di set Iset. Pertanto, la corrente assorbita dal o dai circuiti di pilotaggio 2126a cambia in base al numero di cella di memoria che devono essere programmati.

In varie forme di attuazione, il o i circuiti di pilotaggio 2126a sono alimentati tramite la tensione regolata VPL_REG, che viene fornita tramite il regolatore di tensione 2128a.

In particolare, in varie forme di attuazione, tale regolatore di tensione 2128a comprendente un terminale positivo d’ingresso 30a e un terminale negativo d’ingresso 30b per ricevere una tensione di alimentazione Vcc, e un terminale positivo d’uscita 32a e un terminale negativo d’uscita 32b per fornire la tensione regolata VPL_REG. In particolare, come mostrato in figura 9, tale regolatore di tensione 2128a comprende un condensatore Ctank collegato tra il terminale positivo d’uscita 32a e il terminale negativo d’uscita 32b.

In varie forme di attuazione, lo stadio di uscita 36 del regolatore di tensione 2128a comprende una pluralità di rami. In generale, ciascun ramo comprende un generatore di tensione collegato tra il terminale positivo d’ingresso 30a e il terminale positivo d’uscita 32a. In particolare, ciascun generatore di tensione è configurato per generate (ad esempio mediante un rispettivo transistor NB) una corrente variabile IC in funzione di un segnale di pilotaggio e la tensione VPL_REG (in particolare la differenza tra la tensione del segnale di pilotaggio e la tensione VPL_REG). Inoltre, ciascun generatore di tensione è selettivamente attivabile (ad esempio mediante un rispettivo interruttore elettronico PB) in funzione di un rispettivo segnale OUT_STAGE, che sostanzialmente rappresenta un segnale di abilitazione.

Infine, il circuito di regolazione del regolatore di tensione 2128a genera i segnali di pilotaggio per i generatori di corrente variabile (per es. per i terminali gate dei transistori NB) in modo tale da regolare (per es. direttamente seguendo gli schemi mostrati nelle Figure 6A o 6B, per esempio sostituendo i transistori M1 o M2 con lo stadio di uscita 36, o indirettamente come mostrato in Figura 9) la tensione VPL_REG tra i terminali d’uscita su un valore richiesto.

In questo contesto, in varie forme di attuazione, il circuito di controllo 2124a può determinare quindi il numero di celle di memoria che debbono essere programmate/settate e genera gli segnali di abilitazione OUT_STAGE in funzione di tale numero.

In particolare, nella forma di attuazione mostrata in Figura 9, lo stadio di uscita 36 comprende un certo numero (m 1) di rami identici ai rami costituenti le serie di transistori P2-N2 e P1-N1, attivabili mediante i segnali di configurazione OUT_STAGE. Determinato il numero (y) di celle da programmare, il circuito di controllo 2124a può quindi determinare il numero di rami dello stadio d’uscita 36 da attivare (x · y), perché, durante l’operazione di scrittura, la tensione di uscita VPL_REG si mantenga esattamente uguale alla tensione desiderata VREPLICA.

La stabilità della tensione di uscita VPL_REG viene mantenuta pure nei transitori durante i quali la corrente assorbita dal carico può passare in maniera molto rapida da zero al valore di regime. Ad esempio, a tale scopo, il segnale OUT_STAGE non può essere applicato direttamente agli interruttori PB, ma gli interruttori PB possono essere pilotati mediante una porta logica 34, quale ad esempio una porta AND, che riceve in ingresso il segnale OUT_STAGE e il segnale WRITE_EN. Pertanto, in questo modo, lo stadio di uscita 36 viene soltanto attivato quando i circuiti di pilotaggio 2126a assorbono corrente. Questa sincronizzazione permette di ridurre il rischio che in uscita si verifichino le oscillazioni tipiche dei regolatori ad anello chiuso dell’arte nota, in presenza di rapide variazioni della corrente di carico.

Nella pratica, gli inevitabili disallineamenti temporali possono comunque generare piccole variazioni della tensione di uscita la cui entità può essere ridotta con l’impiego di capacità di filtraggio sull’uscita del regolatore.

Come spiegato in precedenza, scegliendo un opportuno numero di rami per lo stadio 36, la compensazione può essere sostanzialmente perfetta quando si effettua un reset delle celle di memoria. Invece, nel caso di impulso di set, in cui la corrente della cella viene parzializzata secondo un andamento a gradinata, il circuito di controllo 2124a può comunque effettuare un adattamento continuo della “driving capability” dello stadio di uscita 36 alla corrente effettivamente richiesta dal carico, ovvero i circuiti di pilotaggio 2126a. Come menzionato in precedenza, il circuito di controllo 2124a può utilizzare a tale scopo una look-up table dove prelevare le configurazioni dei bit del segnale OUT_STAGE, da fornire allo stadio di uscita 36 con un’appropriata temporizzazione sincronizzata con i segnali PART_CURR<k:0>.

Pertanto, come mostrato in figura 12 per il caso esemplare di 32 rami per lo stadio di uscita 36 in cui il segnale OSTAGE è scelto tra 0 e 31 (ovvero un ramo è già abilitato quando il segnale WRITE_EN è impostato), una tale look-up table ha tipicamente un numero di righe pari al il numero massimo di y, e un numero di colonne uguale al numero di step (k 1), ossia nella forma di attuazione considerata al numero di elementi che costituiscono il vettore di segnali PART_CURR<k:0>. Ad esempio, nella Figura 12 è mostrato il corrispondente valore binario per il segnale OSTAGE.

La Figura 13 mostra una parte di un sistema elettronico 130 in accordo con la presente descrizione. Il sistema elettronico 130 può essere utilizzato in dispositivi elettronici, quali: un PDA (Personal Digital Assistant); un computer portatile o fisso, eventualmente con capacità di trasferimento dati senza fili; un telefono cellulare; un lettore audio digitale; una macchina fotografica o videocamera; o altri dispositivi in grado di elaborare, memorizzare, trasmettere e ricevere informazioni.

In particolare, il sistema elettronico 130 comprende la memoria (non volatile) 20 con celle di memoria a cambio di fase precedentemente descritto e un’unità di elaborazione 131 (ad esempio, dotato di microprocessore, DSP o microcontrollore), entrambi accoppiati ad un bus 136 progettato per scambiare data con la memoria 20. Pertanto, l’unità di elaborazione 131 può generare i segnali ADR e DATA_IN descritti in precedenza.

Inoltre, il sistema elettronico 130 può comprendere, facoltativamente, accoppiato al bus 136, uno o più dei seguenti elementi:

- un dispositivo di ingresso/uscita 132 (ad esempio, dotato di tastiera e display), per l'ingresso e la visualizzazione dei dati;

- un'interfaccia senza fili 134, ad esempio un'antenna, per trasmettere e ricevere dati attraverso una rete di comunicazione senza fili a radiofrequenza;

- una memoria RAM 135;

- una batteria 137, che può essere utilizzata come fonte di alimentazione elettrica nel sistema elettronico 130, ovvero la batteria 137 può fornire la tensione di alimentazione Vcc; e

- una fotocamera e/o una videocamera 138.

In varie forme di attuazione, l’unità di elaborazione 131 può essere collata alla memoria 20 attraverso una connessione dedicata diversa ed eventualmente aggiuntiva al bus 136 (quest'ultimo può quindi essere presente o assente).

Naturalmente, fermo restando il principio dell’invenzione, i particolari di costruzione e le forme di realizzazione potranno essere ampiamente variati rispetto a quanto descritto ed illustrato a puro titolo di esempio, senza per questo uscire dall'ambito della presente invenzione, così come definito dalle rivendicazioni che seguono.

Claims

RIVENDICAZIONI 1. Una memoria a cambiamento di fase (20) configurata per memorizzare un segnale di dati (DATA_IN) avente un predeterminato numero di bit, detta memoria a cambiamento di fase (20) comprendente: - una matrice (200) di una pluralità di celle di memoria (CELL) a cambiamento di fase, in cui una cella di memoria (CELL) può essere portata da uno stato amorfo a bassa conducibilità elettrica a uno stato poli-cristallino ad alta conducibilità applicando per un primo intervallo (ΔT2) una corrente di set (Iset); - un decoder di indirizzo (202, 204) configurato per ricevere un segnale di indirizzo (ADR) e selezionare una sotto-area in detta matrice (200) di detta pluralità di celle di memoria (CELL), detta sotto-area selezionata avente detto predeterminato numero di bit di detto segnale di dati (DATA_IN); - un circuito di scrittura (212) comprendente: - un circuito di controllo (2124) configurato per ricevere detto segnale di dati (DATA_IN) e determinare (WRITE_EN) per ciascuna celle di memoria (CELL) in detta sotto-area selezionata, se un rispettivo bit (DATA_IN<n>) di detto segnale di dati (DATA_IN) indica che la cella di memoria (CELL) deve essere portata da detto stato amorfo a bassa conducibilità elettrica a detto stato poli-cristallino ad alta conducibilità; - uno o più circuiti di pilotaggio (2126; 2120, 2122) alimentati tramite una tensione regolata (VPL_REG) e configurati per applicare a dette celle di memoria (CELL) che debbono essere portate da detto stato amorfo a bassa conducibilità elettrica a detto stato poli-cristallino ad alta conducibilità per detto primo intervallo (ΔT2) detta corrente di set (Iset); e - un regolatore di tensione (2128) comprendente un terminale positivo d’ingresso (30a) e un terminale negativo d’ingresso (30b) per ricevere una tensione di alimentazione (Vcc), e un terminale positivo d’uscita (32a) e un terminale negativo d’uscita (32b) per fornire detta tensione regolata (VPL_REG) a detti uno o più circuiti di pilotaggio (2126; 2120, 2122); caratterizzato dal fatto che detto regolatore di tensione (2128a) comprende: - un condensatore (Ctank) collegato tra detto terminale positivo d’uscita (32a) e detto terminale negativo d’uscita (32b); - uno stadio di uscita (36) comprendente una pluralità di rami, in cui ciascun ramo comprende un generatore di tensione (NB, PB) collegato tra detto terminale positivo d’ingresso (30a) e detto terminale positivo d’uscita (32a), in cui ciascun generatore di tensione (NB, PB) è configurato per generate una corrente variabile (IC) in funzione di un segnale di pilotaggio e detta tensione regolata (VPL_REG), e in cui ciascun generatore di tensione (NB, PB) è selettivamente attivabile (PB) in funzione di un rispettivo segnale di abilitazione (OUT_STAGE); - un circuito di regolazione (O1, R3, R4, N1, N2, P1, P2, 2132a, 2132b) configurato per generare detti segnali di pilotaggio per detti generatori di tensione (NB) in modo tale da regolare la tensione tra detto terminale positivo d’uscita (32a) e detto terminale negativo d’uscita (32b) su un valore richiesto (VBGAP); e in cui detto circuito di controllo (2124a) è configurato per: - determinare il numero di dette celle di memoria (CELL) che debbono essere portate da detto stato amorfo a bassa conducibilità elettrica a detto stato poli-cristallino ad alta conducibilità, e - generare detti segnali di abilitazione (OUT_STAGE) in funzione di detto numero di dette celle di memoria (CELL) che debbono essere portate da detto stato amorfo a bassa conducibilità elettrica a detto stato poli-cristallino ad alta conducibilità.
2. Memoria a cambiamento di fase (20) secondo la rivendicazione 1, in cui il numero di rami di detto stadio di uscita (36) corrisponde a un predeterminato coefficiente moltiplicato per detto predeterminato numero di bit di detto segnale di dati (DATA_IN)
3. Memoria a cambiamento di fase (20) secondo la rivendicazione 2, in cui detto generare detti segnali di abilitazione (OUT_STAGE) in funzione di detto numero di dette celle di memoria (CELL) che debbono essere portate da detto stato amorfo a bassa conducibilità elettrica a detto stato poli-cristallino ad alta conducibilità comprende: - generare detti segnali di abilitazione (OUT_STAGE) in modo tale che un primo numero di detti generatore di tensione (NB, PB) è attivato durante detto primo intervallo (ΔT2), in cui detto primo numero corrisponde a detto predeterminato coefficiente moltiplicato per detto numero di dette celle di memoria (CELL) che debbono essere portate da detto stato amorfo a bassa conducibilità elettrica a detto stato policristallino ad alta conducibilità.
4. Memoria a cambiamento di fase (20) secondo la rivendicazione 2 o la rivendicazione 3, in cui detto predeterminato coefficiente è pari a uno.
5. Memoria a cambiamento di fase (20) secondo una delle precedenti rivendicazioni da 2 a 4, in cui detti uno o più circuiti di pilotaggio (2126; 2120, 2122) sono configurati per applicare a dette celle di memoria (CELL) che debbono essere portate da detto stato amorfo a bassa conducibilità elettrica a detto stato poli-cristallino ad alta conducibilità per un secondo intervallo (ΔT3) una corrente che diminuisce da detta corrente di set (Iset) a zero in funzione di un segnale di partizionamento (PART_CURR).
6. Memoria a cambiamento di fase (20) secondo la rivendicazione 5, in cui detto generare detti segnali di abilitazione (OUT_STAGE) in funzione di detto numero di dette celle di memoria (CELL) che debbono essere portate da detto stato amorfo a bassa conducibilità elettrica a detto stato poli-cristallino ad alta conducibilità comprende: - generare detti segnali di abilitazione (OUT_STAGE) in modo tale che un variabile secondo numero di detti generatore di tensione (NB, PB) è attivato durante detto secondo intervallo (ΔT3), in cui detto variabile secondo numero viene determinato in funzione di detto primo numero e detto segnale di partizionamento (PART_CURR).
7. Memoria a cambiamento di fase (20) secondo una delle precedenti rivendicazioni, in cui ciascun generatore di tensione (NB, PB) comprende un primo transistor a effetto di campo (NB) e un interruttore elettronico (PB) collegati in serie tra detto terminale positivo d’ingresso (30a) e detto terminale positivo d’uscita (32a), in cui un terminale gate di detto primo transistor a effetto di campo (NB) viene pilotato tramite un rispettivo segnale di pilotaggio, e in cui detto interruttore elettronico (PB) viene pilotato tramite un rispettivo segnale di abilitazione (OUT_STAGE).
8. Memoria a cambiamento di fase (20) secondo la rivendicazione 7, comprendente: - un secondo transistor a effetto di campo (N1) e un primo generatore di corrente (2132a) collegati in serie tra detto terminale positivo d’ingresso (30a) e detto terminale negativo d’ingresso (30b), in cui detto secondo transistor a effetto di campo (N1) ha lo stesso tipo di canale di detto primo transistor a effetto di campo (NB); - un partitore di tensione (R3, R4) configurato per fornire una tensione proporzionale alla tensione a detto primo generatore di corrente (2132a); e - un amplificatore operazionale (O2) comprendente un primo ed un secondo terminale di ingresso e un terminale di uscita, in cui detto primo terminale di ingresso è collegato ad una tensione di riferimento (VBGAP), detto secondo terminale di ingresso è collegato a detta tensione proporzionale alla tensione a detto primo generatore di corrente (2132a) e detto terminale di uscita è collegato a detti terminali gate di detti primi transistori a effetto di campo (NB) e a un terminale gate di detto secondo transistor a effetto di campo (N1).
9. Memoria a cambiamento di fase (20) secondo la rivendicazione 8, comprendente un terzo transistor a effetto di campo (N2) e un secondo generatore di corrente (2132b) collegati in serie tra detto terminale positivo d’ingresso (30a) e detto terminale negativo d’ingresso (30b), in cui detto terzo transistor a effetto di campo (N2) ha lo stesso tipo di canale di detto primo transistor a effetto di campo (NB), in cui detto secondo generatore di corrente (2132b) è configurato per fornire una corrente che corrisponde alla corrente fornita da detto primo generatore di corrente (2132a), in cui detto terminale di uscita di detto amplificatore operazionale (O2) è collegato a un terminale gate di detto terzo transistor a effetto di campo (N2), e in cui un punto intermedio tra detto terzo transistor a effetto di campo (N2) e detto secondo generatore di corrente (2132b) è collegato a detto terminale positivo d’uscita (32a).
10. Memoria a cambiamento di fase (20) secondo una delle precedenti rivendicazioni, in cui: - dette celle di memoria (CELL) possono essere portate da detto stato poli-cristallino ad alta conducibilità ad detto stato amorfo a bassa conducibilità elettrica applicando per un terzo intervallo (ΔT1) una corrente di reset (Ireset); e - detti uno o più circuiti di pilotaggio (2126; 2120, 2122) sono configurati per applicare a dette celle di memoria (CELL) in detta sotto-area selezionata detta corrente di reset (Ireset) per detto terzo intervallo (ΔT1).
11. Memoria a cambiamento di fase (20) secondo la rivendicazione 8 e la rivendicazione 10, in cui detto primo generatore di corrente (2132a) è configurato per fornire una corrente proporzionale a detta corrente di set (Iset) o detta corrente di reset (Ireset) in funzione di un segnale di selezione (PG_DAC).
12. Sistema elettronico comprendente un’unita di elaborazione (131) ed una memoria a cambiamento di fase (20) secondo una delle precedenti rivendicazioni.