KR101784006B1 - 제어전압 생성 회로 및 그것을 구비한 불휘발성 기억 장치 - Google Patents

제어전압 생성 회로 및 그것을 구비한 불휘발성 기억 장치 Download PDF

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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 발명의 제어전압 생성 회로는 기준전압을 발생하는 기준전압 발생 회로와; 비트선과 센스 앰프 사이에 접속되어 상기 비트선의 전압을 조정하는 클램프용 트랜지스터의 게이트에 공급하는 제어전압을, 상기 기준전압에 의거하여 생성하는 전압 변환 회로를 구비하고, 상기 전압 변환 회로는, 상기 기준전압에 비례한 전압에, 상기 클램프용 트랜지스터의 임계치 전압에 상당하는 전압을 가산한 전압을 상기 제어전압으로서 상기 클램프용 트랜지스터의 게이트에 출력한다.

Description

제어전압 생성 회로 및 그것을 구비한 불휘발성 기억 장치{CONTROL VOLTAGE GENERATION CIRCUIT AND NONVOLATILE STORAGE DEVICE HAVING THE SAME}
본 발명은, 제어전압 생성 회로 및 그것을 구비한 불휘발성 기억 장치에 관한 것이다. 상세하게는, 비트선과 센스 앰프 사이에 접속된 클램프용 트랜지스터의 게이트에 공급하는 제어전압을 생성하는 제어전압 생성 회로 및 그것을 구비한 불휘발성 기억 장치에 관한 것이다.
컴퓨터 등의 정보 기기에서는, 고속 동작이 가능한 고밀도의 DRAM(Dynamic Random Access Memory)이 널리 이용되고 있다. 그러나, DRAM에서는, 전자 기기에 이용되는 일반적인 논리 회로나 신호 처리 회로 등과 비교하여 제조 프로세스가 복잡하기 때문에, 제조 비용이 높다는 문제가 있다. 또한, DRAM은, 전원을 끊으면 정보가 사라져 버리는 휘발성 메모리이고, 빈번하게 리프레시 동작을 행할 필요가 있다.
그래서, 전원을 끊어도 정보가 사라지지 않는 불휘발성의 반도체 기억 장치(불휘발성 기억 장치)가 널리 이용되고 있다. 불휘발성 기억 장치로서, 예를 들면, 플래시 메모리, FeRAM(Ferroelectric Random Access Memory ; 강유전체 메모리)이나, MRAM(Magnetoresistive Random Access Memory ; 자기 기억 소자) 등이 알려져 있다. MRAM은, 저항 변화형의 불휘발성 기억 장치이고, 고속화의 관점 등으로 주목받고 있는 불휘발성 기억 장치이다.
또한, 저항 변화형의 불휘발성 기억 장치로서, 메모리 셀의 미세 가공의 한계에 대해 유리한, 새로운 타입의 불휘발성 기억 장치도 제안되어 있다. 이 불휘발성 기억 장치의 메모리 셀은, 2개의 전극 사이에, 특정한 금속을 포함하는 이온 전도체를 끼우는 구조로 되어 있고, 2개의 전극의 어느 한쪽에 이온 전도체에 포함되는 금속을 포함시키고 있다. 그리고, 2개의 전극 사이에 전압을 인가한 경우에, 전극중에 포함되는 금속이 이온 전도 체중에 이온으로서 확산하고, 이온 전도체의 저항치 등의 전기 특성이 변화한다(일본 특표2002-536840호 공보(이하, 특허 문헌 1) 참조).
그런데, 불휘발성 기억 장치에서는, 메모리 셀로부터의 데이터 판독은, 메모리 셀로부터 비트선에 판독 신호를 센스 앰프로 증폭함에 의해 행하여진다. 센스 앰프와 비트선 사이에는, 비트선의 전압을 조정하는 클램프용 트랜지스터가 마련되어 있고, 메모리 셀로부터의 데이터 판독시에는, 제어전압 생성 회로로부터 클램프용 트랜지스터의 게이트에 제어전압이 인가된다. 이에 의해, 비트선의 전압이 조정된다(특허 문헌 1 참조).
여기서, 메모리 셀로부터 데이터를 판독하기 위한 데이터 판독 회로의 구성을 구체적으로 설명한다. 도 10은 종래의 불휘발성 기억 장치의 데이터 판독 회로의 구성을 도시하고 있다.
도 10에 도시하는 바와 같이, 데이터의 판독 회로는, 제어전압 생성 회로(51), 센스 앰프(52), 클램프용 트랜지스터(QN51, QN52), 칼럼 선택용 트랜지스터(QN53, QN54), 참조 셀(RC)을 갖고 있다.
한쪽의 칼럼 선택용 트랜지스터(QN53)는, 클램프용 트랜지스터(QN51)와 비트선(BL) 사이에 접속되어 있고, 판독 대상으로서 워드선에서 선택된 메모리 셀(MC)에 기억된 데이터에 응한 신호를 클램프용 트랜지스터(QN51)를 통하여 센스 앰프(52)에 판독한다.
또한, 다른쪽의 칼럼 선택용 트랜지스터(QN54)는, 클램프용 트랜지스터(QN52)와 참조 셀(RC) 사이에 접속되어 있고, 참조 셀(RC)에 기억된 데이터에 응한 신호를 클램프용 트랜지스터(QN52)를 통하여 센스 앰프(52)에 판독한다.
센스 앰프(52)는, 메모리 셀(MC)로부터 판독한 신호와 참조 셀(RC)로부터 판독 신호를 비교하고, 비교 결과에 응한 신호를 출력한다. 이에 의해, 메모리 셀(MC)로부터의 데이터의 판독이 행하여진다. 또한, 센스 앰프(52)는, 연산 앰프(OP52), 다이오드 접속된 PMOS 트랜지스터(QP53, QP54)로 구성되어 있다.
클램프용 트랜지스터(QN51)는, 비트선(BL)의 전압 상승을 최소화하기 위해 마련되어 있다. 이 클램프용 트랜지스터(QN51)에 의해, 메모리 셀(MC)로부터의 데이터 판독시에, 메모리 셀(MC)에 기억된 데이터의 재기록이 발생하는 일이 없는 전위로 비트선(BL)의 전압이 억제된다.
여기서, 비트선(BL)의 전압을 제어하기 위해, 클램프용 트랜지스터(QN51)의 게이트에 인가되는 제어전압을 생성하는 제어전압 생성 회로(51)에 관해 설명한다.
제어전압 생성 회로(51)는, 기준전압 발생 회로(60)와 전압 변환 회로(61)에 의해 구성되어 있다. 기준전압 발생 회로(60)에서 발생한 기준전압(Vref)은 전압 변환 회로(61)에 입력되고, 전압 변환 회로(61)에서는 기준전압(Vref)에 응한 제어전압(Vcp)을 생성한다. 그리고, 이 제어전압(Vcp)이, 클램프용 트랜지스터(QN51)의 게이트에 인가되게 된다. 또한, 기준전압(Vref)은, 온도나 전원 변동에 의존하지 않는 전압이고, BGR (Band Gap Reference) 회로 등으로 구성된다.
전압 변환 회로(61)는, 연산 앰프(OP51), PMOS 트랜지스터(QP51, QP52), 저항(R51, R52)으로 구성된다. 연산 앰프(OP51)의 반전 입력 단자에는, 기준전압(Vref)이 입력되고, 연산 앰프(OP51)의 비반전 입력 단자는, 노드(N51)(PMOS 트랜지스터(QP51)의 드레인과 저항(R51)의 일단과의 접속 노드)에 접속된다. 또한, PMOS 트랜지스터(QP51)의 소스에는 전원 전압(Vdd)이 입력되고, PMOS 트랜지스터(QP51)의 게이트는 연산 앰프(OP51)의 출력 단자에 접속되고, 저항(R51)의 타단은 그라운드에 접속된다.
따라서 노드(N51)의 전압이 기준전압(Vref)이 되도록 피드백 제어가 행하여지고, 저항(R51)에 흐르는 전류(I51)는 다음에 나타내는 바와 같이 표시할 수 있다.
I51=Vref/R51
또한, PMOS 트랜지스터(QP51)는, PMOS 트랜지스터(QP52)와 함께 커런트 미러를 구성하기 때문에, PMOS 트랜지스터(QP51, QP52)의 트랜지스터 사이즈가 같으면, PMOS 트랜지스터(QP51, QP52)에는 동일한 전류가 흐른다. 따라서, PMOS 트랜지스터(QP52)와 저항(R52) 사이의 노드(N52)에 생기는 제어전압(Vcp)은, 다음에 나타내는 바와 같이 표시할 수 있다.
Vcp=Vref×(R52/R51)
이 제어전압(Vcp)에 의해 클램프용 트랜지스터(QN51, QN52)의 게이트가 구동된다. 이 때, 비트선(BL)의 바이어스 전위(VBL)는, 클램프용 트랜지스터(QN51, QN52)의 임계치 전압을 Vth로 하여, 다음과 같이 표시된다.
VBL=Vcp-Vth=Vref×(R52/R51)-Vth
이 회로 방식에서는, 비트선 전위(VBL)를, 전원 전압이나 온도 변동에 의하지 않고 일정한 전압(Vref)과, 임의의 저항비(R52/R51)에 의해 정밀도 좋게 제어할 수 있다.
더 자세한 정보는 일본 특개2006-351193호를 참조하면 된다.
상기 저항 변화형의 불휘발성 기억 장치에서는, 비트선의 전압이 메모리 셀로부터의 데이터의 판독시에 이용되는 약한 바이어스 전압이라도, 메모리 셀의 편차나 열화에 의해, 데이터 파괴가 문제가 되는 경우가 있다. 그 때문에, 메모리 셀로부터의 데이터의 판독시에 있어서 비트선에는 전원 전압에 대해 충분히 낮은 전압을 인가하여야 한다.
그러나, 상기 종래의 판독 회로의 방식에서는 클램프용 트랜지스터의 임계치 전압(Vth)의 변동 등 온도·프로세스 변동에 의한 능력 변동의 영향을 받기 때문에, 미소 전압의 제어성에 관해 문제가 있다.
그래서, 본 발명은, 클램프용 트랜지스터의 임계치 전압의 변동에 의한 영향을 최소화할 수 있는 제어전압 발생 회로 및 그것을 구비한 불휘발성 기억 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 제 1의 실시예를 따르면, 제어전압 생성 회로에 있어서, 기준전압을 발생하는 기준전압 발생 회로와, 비트선과 센스 앰프 사이에 접속되어 상기 비트선의 전압을 조정하는 클램프용 트랜지스터의 게이트에 공급하는 제어전압을, 상기 기준전압에 의거하여 생성하는 전압 변환 회로를 구비하고, 상기 전압 변환 회로는, 상기 기준전압에 비례한 전압에, 상기 클램프용 트랜지스터의 임계치 전압에 상당하는 전압을 가산한 전압을 상기 제어전압으로서 상기 클램프용 트랜지스터의 게이트에 출력한다.
본 발명의 제 1의 실시예의 제어전압 생성 회로는 상기 제어전압을 조정하는 가변 저항을 구비한다.
또한, 본 발명의 다른 실시예에 따르면, 불휘발성 기억 장치에 있어서, 메모리 셀이 행렬형상으로 배열된 메모리 셀 어레이와, 동일행의 메모리 셀에 접속된 워드선과, 동일렬의 메모리 셀에 접속된 비트선과, 판독 대상으로서 선택된 행의 워드선에 접속된 메모리 셀로부터 상기 비트선을 통하여 판독되는 신호가 한쪽의 입력 단자에 입력되고, 참조 셀로부터 판독되는 신호가 다른쪽의 입력 단자에 접속되는 센스 앰프와, 상기 센스 앰프와 상기 비트선 사이에 접속되고, 게이트에 인가되는 제어전압에 의해 상기 비트선의 전압을 조정하는 클램프용 트랜지스터와, 상기 제어전압을 생성하는 제어전압 생성 회로를 구비하고, 상기 제어전압 생성 회로는, 기준전압을 발생하는 기준전압 발생 회로와, 상기 기준전압에 비례한 전압에, 상기 클램프용 트랜지스터의 임계치 전압에 상당하는 전압을 가산한 출력 전압을 상기 제어전압으로서 상기 클램프용 트랜지스터의 게이트에 출력하는 전압 변환 회로를 구비한다.
또한, 불휘발성 기억 장치에 있어서, 상기 전압 변환 회로는, 상기 제어전압을 조정하는 가변 저항을 구비하는 것으로 하였다.
본 발명에 의하면, 기준전압에 비례한 전압에 클램프용 트랜지스터의 임계치 전압에 상당하는 전압을 가산한 전압을 제어전압으로서 클램프용 트랜지스터의 게이트에 인가하고 있고, 이에 의해 클램프용 트랜지스터의 임계치 전압의 변동에 의한 영향을 줄일 수 있다.
도 1은 본 발명의 한 실시 형태에 관한 불휘발성 기억 장치에서의 데이터 판독 회로의 개요를 설명하기 위한 도면.
도 2는 본 발명의 한 실시 형태에 관한 불휘발성 기억 장치의 구성을 도시하는 도면.
도 3은 본 발명의 한 실시 형태에 관한 불휘발성 기억 장치의 데이터 판독 회로의 구성을 도시하는 도면.
도 4는 MOS 트랜지스터로 구성한 가변 저항의 구체적 구성례를 도시하는 도면.
도 5는 본 발명의 실시 형태에서의 데이터 판독 회로의 구성을 도시하는 간략도.
도 6은 본 발명의 다른 구체예에서의 데이터 판독 회로의 구성을 도시하는 간략도.
도 7은 PMOS 트랜지스터의 능력을 게이트 폭으로 전환하는 수단을 도시하는 도면.
도 8은 PMOS 트랜지스터의 능력을 다른 게이트 폭으로 전환하는 수단을 도시하는 도면.
도 9는 본 구체예에서의 데이터 판독 회로의 간헐 동작을 설명하는 도면.
도 10은 종래의 불휘발성 기억 장치의 데이터 판독 회로의 구성을 도시하는 도면.
이하, 발명을 실시하기 위한 형태(이하, 「실시 형태」라고 한다)에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 데이터 판독 회로의 개요(제어전압 생성 회로의 개요)
2. 불휘발성 기억 장치의 구체적 구성
3. 데이터 판독 회로의 구체적 구성
4. 데이터 판독 회로의 다른 구성
[1. 데이터 판독 회로의 개요]
우선, 본 실시 형태에 관한 불휘발성 기억 장치의 데이터 판독 회로에 관해, 그 개요를 도면을 참조하여 설명한다. 도 1은 본 실시 형태에서의 불휘발성 기억 장치에서의 데이터 판독 회로의 개요를 설명하기 위한 도면이다.
본 실시 형태에 관한 불휘발성 기억 장치에서는, 종래와 마찬가지로, 클램프용 트랜지스터에 의해 비트선의 전압을 조정하는 것이고, 기준전압에 의거하여 클램프용 트랜지스터에 인가하는 제어전압(Vcp)을 생성하는 전압 변환 회로에 특징을 갖고 있다.
도 1에 도시하는 바와 같이, 본 실시 형태에 관한 전압 변환 회로(23)는, 종래의 전압 변환 회로와 비교하여, NMOS 트랜지스터(QN1)를 마련한 점, 및 저항(R1, R2)을 가변 저항으로 한 점이 다르다.
즉, 다이오드 접속한 NMOS 트랜지스터(QN1)를 마련함으로써, 클램프용 트랜지스터(QN5)의 임계치 전압(Vth)의 변동에 의한 비트선(BL)의 전압 변동을 최소화하고 있다. 또한, 저항(R1, R2)을 가변 저항으로 함으로써, 메모리 셀(MC)의 전류 능력의 변동에 의한 비트선(BL)의 전압 변동을 최소화하고 있다. 또한, 부호 20은, 제어전압 생성 회로이다.
우선, 다이오드 접속한 NMOS 트랜지스터(QN1)를 마련함에 의해, 비트선(BL)의 전압 변동을 최소화한 점에 관해 설명한다.
전압 변환 회로(23)에서는, 종래의 전압 변환 회로와 마찬가지로, 연산 앰프(OP1)의 반전 입력 단자에 기준전압 발생 회로(22)로부터 기준전압(Vref)이 입력되고, 비반전 입력 단자에 노드(N1)가 접속되어 있다. 노드(N1)는, 게이트에 연산 앰프(OP1)의 출력 단자가 접속된 PMOS 트랜지스터(QP1)의 드레인과 저항(R1)과의 접속점이다. 따라서, 피드백 제어에 의해, 노드(N1)는 기준전압(Vref)이 되도록 조정된다.
이와 같이 노드(N1)의 전압이 기준전압(Vref)이 되도록 피드백 제어가 행하여지기 때문에, 저항(R1)에 흐르는 전류(I1)는 다음에 나타내는 바와 같이 표시할 수 있다.
I1=Vref/R1
또한, 전압 변환 회로(23)에는, 종래 회로와 마찬가지로, PMOS 트랜지스터(QP2), 저항(R2)을 구비하고, 또한, PMOS 트랜지스터(QP2)와 저항(R2) 사이에 NMOS 트랜지스터(QN1)를 구비하고 있다. NMOS 트랜지스터(QN1)의 게이트와 드레인은 서로 접속되어, 다이오드 접속되어 있다.
PMOS 트랜지스터(QP2)는, PMOS 트랜지스터(QP1)와 함께 커런트 미러를 구성하고 있다. PMOS 트랜지스터(QP2)의 드레인은, NMOS 트랜지스터(QN1)의 드레인 및 소스를 통하여 저항(R2)에 접속된다. 여기서는, PMOS 트랜지스터(QP1, QP2)의 트랜지스터 사이즈를 동일하게 하고 있고, PMOS 트랜지스터(QP1, QP2)에는 동일한 전류가 흐른다. 따라서, NMOS 트랜지스터(QN1)의 임계치 전압을 Vth1로 하면, 노드(N2)에 생기는 제어전압(Vcp)은, 다음에 나타내는 바와 같이 표시할 수 있다.
Vcp=Vref×(R2/R1)+Vth1
이 제어전압(Vcp)이 클램프용 트랜지스터인 NMOS 트랜지스터(QN5)의 게이트에 인가되면, 비트선(BL)에 인가되는 전압(Vb)은, 이하의 식(1)에 나타내는 바와 같이 표시할 수 있다. 또한, NMOS 트랜지스터(QN5)의 임계치 전압을 Vth2로 하고 있다.
Vb=Vcp-Vth2=Vref×(R2/R1)+Vth1-Vth2 … (1)
여기서, 예를 들면, NMOS 트랜지스터(QN1, QN5)를 동일 트랜지스터 사이즈로 하여, 임계치 전압(Vth1)과 임계치 전압(Vth2)이 같아지도록 하면, 비트선(BL)에 인가되는 전압(Vb)은, 이하의 식(2)에 나타내는 바와 같이 표시할 수 있다.
Vb=Vcp-Vth2=Vref×(R2/R1) … (2)
따라서 클램프용 트랜지스터인 NMOS 트랜지스터(QN5)의 능력 변동, 특히 임계치 전압(Vth2)의 변동에 의한 영향을 무시할 수 있는 것이 된다. 또한, 저항(R1)과 저항(R2)을 동일 저항치로 하함에 의해, Vb=Vref로 할 수도 있다.
이와 같이, 메모리 셀(MC)로부터 데이터를 판독할 때, 즉, 비트선(BL)에 전원 전압과 비교하여 충분히 낮은 미소 전압을 인가하는 경우에 있어서, 클램프용 트랜지스터(QN5)의 능력 변동에 의한 영향을 최소화함으로써, 정밀도 좋게 제어가 가능해진다. 그 결과, 메모리 셀(MC)에 기억한 데이터가 재기록 등의 데이터 파괴의 발생을 방지할 수 있다.
다음에, 저항(R1, R2)을 가변 저항으로 함으로써, 메모리 셀(MC)의 전류 능력의 변동에 의한 비트선(BL)의 전압 변동을 최소화한 점에 관해 설명한다.
저항 변화형의 불휘발성 기억 장치에서는, 예를 들면, PRAM이나 ReRAM과 같이, 메모리 셀(MC)의 저항치가 저저항 상태와 고저항 상태에서 2 내지 3자릿수의 저항 변동이 있는 것이 있다. 이와 같은 경우, 메모리 셀(MC)의 전류 능력도 그것에 응하여 변동하기 때문에, 비트선(BL)의 전압을 정밀도 좋게 제어하기 위해서는 이 전류 능력의 변동에도 추종하여 대응할 필요가 있다.
그러나, 종래의 제어전압 생성 회로에서는, 비트선의 전압을 클램프하는 클램프용 트랜지스터에 일정한 전압을 인가하는 것은 가능하였지만, 메모리 셀(MC)의 전류 능력의 편차 등에는 추종할 수가 없는 것이였다.
그래서, 본 실시 형태에 관한 기준전압 발생 회로(22)에서는, 저항(R1, R2)을 가변 저항으로 하여, 그 저항치를 제어 가능하게 함으로써, 메모리 셀(MC)의 저항 성분(전류 능력)의 편차 등에 대응할 수 있도록 하고 있다.
즉, 상기 식(1), (2)에 표시하는 바와 같이, 비트선(BL)의 전압(Vb)은, 저항(R1, R2)의 저항치에 의거하여 결정되기 때문에, 저항(R1, R2)을 가변 저항으로 하여, 그 저항치를 제어 가능하게 하여, 비트선(BL)의 전압(Vb)을 조정 가능하게 한 것이다.
그 결과, 메모리 셀(MC)의 저항 성분에 편차가 있은 경우에도, 비트선(BL)의 전압(Vb)을 정밀도 좋게 조정함으로써, 데이터 판독시에 메모리 셀(MC)의 데이터가 재기록되는 등이라는 데이터 파괴의 문제를 억제하는 것이 가능해진다.
또한, 저항(R1, R2)중 어느 한쪽을 가변 저항으로 하고, 다른쪽을 고정 저항으로 하여도 좋지만, 저항(R1, R2)을 함께 가변 저항으로 함으로써, 비트선(BL)의 전압(Vp)의 조정이 용이해지고, 또한, 비트선(BL)의 전압(Vp)를 정밀도 좋게 조정할 수 있다.
또한, 저항(R1, R2)으로서 메모리 셀(MC)의 기억 소자와 같은 기억 소자를 이용하도록 하여도 좋다. 이와 같이 함으로써, 비트선(BL)에서 전압의 추종성이 좋아지고, 프로세스 편차에 대해 강해진다. 예를 들면, 저항 변화형의 메모리 셀(MC)은 불휘발의 저항 변화형 소자와 NMOS 트랜지스터(선택 트랜지스터)로 이루어지는데, 저항 변화형 소자의 저항치는 소자 양단에 인가되는 전압에 대해 선형(線形)이 아닌 특성을 나타낸다. 이와 같은 메모리 셀(MC)에 대해 비트선(BL)을 통하여 임의의 전압을 인가할 때, 종래에서는, 제어전압 발생 회로에 일반적인 폴리실리콘 저항 등 바이어스 의존성이 선형인 저항 소자를 이용하였다. 그러나, 메모리 셀(MC)측과 제어전압 발생 회로측의 각각의 저항 소자의 프로세스 편차와 전압 의존성이 다르기 때문에, 비트선(BL)의 전압의 제어성이 저하되어 있다. 그래서, 기준전압 발생 회로(22)에서는, 저항(R1, R2)으로서 메모리 셀(MC)의 기억 소자와 같은 기억 소자를 이용하는 것으로 하고 있다. 예를 들면, 저항 변화형의 메모리 셀(MC)의 경우, 저항(R1, R2)으로서, 저항 변화형 소자를 이용한다. 이와 같이 함으로써, 비트선(BL)의 전압의 제어성을 향상시킬 수 있다.
[2. 불휘발성 기억 장치의 구체적 구성]
다음에, 본 실시 형태에서의 불휘발성 기억 장치의 구성에 관해 도면을 이용하여 설명한다. 도 2는 본 실시 형태에 관한 불휘발성 기억 장치의 구성을 도시하는 도면이다.
도 2에 도시하는 불휘발성 기억 장치(10)는, 복수의 워드선 드라이버 회로(11), 디코더/컨트롤 회로(12), 메모리 셀 어레이(13), 라이트 버퍼/센스 앰프(14) 등으로 구성되어 있다. 또한, 메모리 셀 어레이(13)는, 복수의 메모리 블록(BKL)으로 구성된다.
여기서는 설명의 간략화를 위해, 워드선 드라이버(NAND 회로와 인버터 회로로 구성)과 메모리 블록(BKL)을 각 하나밖에 도시하고 있지 않다. 그러나, 실제는 소정 수의 워드선(WL)(WL1, WL2, …)을 단위로 하여서 배치된 메모리 셀 블록이 소정 수 존재한다. 또한, 동일행의 메모리 셀에 접속된 각 워드선(WL)에 대해 메모리 셀(MC)(MC-11, MC-12, …)이 접속된다.
디코더/컨트롤 회로(12)는, 프리 디코더, 내부 타이밍 제어 회로 등으로 구성되고, 입력되는 어드레스 데이터를 디코드하고, 또한 외부 클록(ECK)을 기준으로 내부 클록 신호, 제어 신호 등을 발생한다.
디코더에는 로(row) 어드레스 디코더 외에 칼럼(column) 어드레스 디코더도 있고, 이 칼럼 어드레스 디코더는 입력된 어드레스 데이터에 의거하여 칼럼(열방향)의 어드레스를 선택한다.
또한, 컨트롤 회로는, 외부 제어 신호와 외부 클록(ECK)이 공급되어 동작한다. 예를 들면, 컨트롤 회로는, 라이트 이네이블 신호나 리드 이네이블 신호를 디코드하여 프리 디코더 및 워드선 드라이버 회로(11)에 공급하여 어드레스 신호를 디코드시키고, 워드선(WL)을 활성화 또는 불활성화시킨다. 또한, 컨트롤 회로는, 클록을 발생하고, 라이트 버퍼/센스 앰프(14)에 라이트 이네이블 신호를 출력하고, 기록 타이밍을 제어하고, 라이트 버퍼/센스 앰프(14)에 리드 이네이블 신호를 출력하고, 판독 타이밍을 제어한다. 또한, 비트선(BL)상의 데이터를 증폭하는 센스 앰프(21)에 센스 앰프 이네이블 신호를 출력한다. 또한, 칼럼 디코더로부터 출력하는 칼럼 어드레스를 제어하는 타이밍 신호를 출력한다.
워드선 드라이버 회로(11)는 프리 디코더에서 1개 선택되고, 이 선택된 특정한 워드선 드라이버 회로(11)에, 디코더/컨트롤 회로(12)로부터 출력된 클록 등의 신호가 공급된다. 이 선택된 워드선 드라이버 회로(11)의 블록에서는, 예를 들면 디코더의 단위가 3비트인 경우, 8개의 워드선으로부터 1개의 워드선(WL)에 H레벨의 전압을 공급하여 액티브(활성화)하고, 동시에 다른 워드선(WL)에는 L레벨의 전압을 공급하고, 비활성화한다.
메모리 셀 어레이(13)는, 복수의 메모리 셀(MC-11 내지 MC-mn)이 매트릭스형상으로 배열되어 구성되고, 동일 행의 메모리 셀(MC)에 워드선(WL)이 접속되고, 동일 열의 메모리 셀에 비트선(BL)이 접속된다. 예를 들면, MC-11 내지 MC-m1이 동일한 워드선(WL1)에 접속되고, MC-11 내지 MC-1n이 동일한 비트선(BL1)에 접속된다. 이 메모리 셀(MC)은, 예를 들면, 저항 변화형의 불휘발성 기억 장치에서는, 저항 변화 소자를 갖는 메모리 셀이다.
라이트 버퍼/센스 앰프(14)에는, 데이터 기록시에 있어서, 라이트 이네이블 신호, 칼럼 실렉트 신호, 및 입력 데이터(Data) 등이 공급된다. 칼럼 실렉트 신호로 비트선(BL)이 선택되면, 라이트 버퍼 회로를 통하여 메모리 셀(MC)에 데이터가 기록된다. 또한, 라이트 버퍼/센스 앰프(14)는, 데이터 판독시에 있어서, 선택된 메모리 셀(MC)로부터 비트선(BL)상에 출력되어 있는 데이터를 증폭하고, 라이트 버퍼/센스 앰프(14)의 출력 버퍼를 통하여 데이터를 출력한다.
[3. 데이터 판독 회로의 구체적 구성]
다음에, 본 실시 형태에 관한 불휘발성 기억 장치(10)의 데이터 판독 회로의 구체적인 한 예에 관해 도면을 참조하여 설명한다. 도 3은 본 발명의 실시 형태에서의 불휘발성 기억 장치(10)의 데이터 판독 회로의 구성을 도시하는 도면이다.
도 3에 도시하는 바와 같이, 데이터 판독 회로는, 기준전압 발생 회로(31) 및 전압 변환 회로(32)로 이루어지는 제어전압 생성 회로(30), 센스 앰프(45), 클램프용 트랜지스터(QN21, QN22), 칼럼 선택용 트랜지스터(QN23, QN24) 등을 갖고 있다. 또한, 데이터 판독 회로는, 참조 셀(RC) 외에, 메모리 셀(MC)의 데이터 판독 경로와 동등한 구성으로 하기 위해, 클램프용 트랜지스터(QN31, QN32), 칼럼 선택용 트랜지스터(QN33, QN34)가 마련되어 있다.
기준전압 발생 회로(31)는, CMOS 프로세스를 이용한 밴드 갭 리퍼런스 회로(도시 생략)를 가지며, 이 밴드 갭 리퍼런스 회로로부터 출력되는 저전압이면서 고정밀도의 밴드 갭 리퍼런스 전압(Vbg)에 의거하여 기준전압(Vref)을 생성한다.
밴드 갭 리퍼런스 전압(Vbg)에 의거하여, 연산 앰프(OP10), NMOS 트랜지스터(QN10), 및 저항(R11 내지 R13)으로 이루어지는 전압 변환 회로는, 전압치가 다른 2개의 기준전압(Vref1, Vref2)을 출력 가능하게 하고 있다.
구체적으로는, 연산 앰프(OP10)의 반전 입력 단자에 밴드 갭 리퍼런스 전압(Vbg)을 입력하고, 비반전 입력 단자에 NMOS 트랜지스터(QN10)의 소스를 접속하고 있다. 또한, NMOS 트랜지스터(QN10)의 드레인에 전원 전압(Vdd)을 입력하고, NMOS 트랜지스터(QN10)의 게이트를 연산 앰프(OP10)의 출력 단자에 접속하고 있다. 이에 의해, NMOS 트랜지스터(QN10)의 소스의 전압이 밴드 갭 리퍼런스 전압(Vbg)과 같은 전압이 되도록 피드백 제어가 행하여진다.
또한, NMOS 트랜지스터(QN10)의 소스와 그라운드 사이에는, 직렬로 접속된 저항(R11 내지 R13)이 접속된다. 그리고, 저항(R11)과 저항(R12)의 접속 노드로부터 기준전압(Vref)으로서 제 1 기준전압(Vref1)을 출력 가능하게 하고, 저항(R12)과 저항(R13)의 접속 노드로부터 기준전압(Vref)으로서 제 2 기준전압(Vref2)을 출력 가능하게 하고 있다. 이와 같이 생성되는 기준전압(Vref)(제 1 기준전압(Vref1), 제 2 기준전압(Vref2))은, 전원 전압(Vdd)이나 온도의 변동에 의존하지 않는 전압이다. 기준전압 발생 회로(31)는, 기준전압(Vref)으로서, 제 1 기준전압(Vref1) 및 제 2 기준전압(Vref2)의 어느 쪽을 출력하는지를 선택하는 스위치(SW11)를 갖고 있다. 이 스위치(SW11)는, 라이트 버퍼/센스 앰프(14)에 의해 제어되고, 비트선(BL)에 인가가 필요한 전압치에 응한 선택이 행하여진다.
전압 변환 회로(32)는, 제 1 전압 변환 회로(40)와, 제 2 전압 변환 회로(41)와, 제 3 전압 변환 회로(42)를 갖고 있다. 제 1 전압 변환 회로(40)는, 메모리 셀(MC)로부터의 통상의 데이터 판독시의 제어전압(Vcp1)을 생성하는 회로이다. 제 2 전압 변환 회로(41)는, 메모리 셀(MC)에의 데이터 기록을 행한 후, 메모리 셀(MC)에 올바르게 데이터의 기록이 되어 있는지를 확인하기 위한 제어전압(Vcp2)을 생성하는 회로이다. 또한, 제 3 전압 변환 회로(42)는, 기록 처리에 의해 메모리 셀(MC)의 데이터를 소거한 후, 메모리 셀(MC)의 데이터가 올바르게 소거되어 있는지를 확인하기 위한 제어전압(Vcp3)을 생성하는 회로이다. 제 1 전압 변환 회로(40), 제 2 전압 변환 회로(41) 및 제 3 전압 변환 회로(42)는 동일 구성의 회로이고, 이하에서는, 제 2 전압 변환 회로(41) 및 제 3 전압 변환 회로(42)의 설명은 생략하고 있다.
제 1 전압 변환 회로(40)는, 제 1 레귤레이터부(43)와 복수의 제 2 레귤레이터부(44)(441 내지 44m)로 구성된다. 또한, 제 2 레귤레이터부(44)는, 비트선(BL)마다 마련되어 있다.
제 1 레귤레이터부(43)는, 연산 앰프(OP11), 저항(R21), PMOS 트랜지스터(QP11), 복수의 PMOS 트랜지스터(QP12)(QP121 내지 QP12m), MOS 커패시터(C11)를 갖고 있다. PMOS 트랜지스터(QP12)는, 제 2 레귤레이터부(44)마다 마련된다.
연산 앰프(OP11)의 반전 입력 단자에는, 기준전압 발생 회로(31)로부터 기준전압(Vref)이 입력되고, 연산 앰프(OP11)의 비반전 입력 단자는 노드(N11)에 접속되어 있다. 이 노드(N11)는, PMOS 트랜지스터(QP11)의 드레인과 저항(R21)의 일단과의 접속점이다. 또한, 연산 앰프(OP11)의 출력 단자에는, PMOS 트랜지스터(QP11)의 게이트가 접속되어 있다. 이와 같이 구성함으로써, 노드(N11)의 전압이, 기준전압(Vref)과 같은 전압이 되도록 피드백 제어가 행하여진다. 또한, MOS 커패시터(C11)는, 피드백 제어를 안정시키기 위해, 연산 앰프(OP11)의 출력 단자와 노드(N11)의 사이에 배치되어 있다. 또한, PMOS 트랜지스터(QP11)의 소스에는 전원 전압(Vdd)이 입력되고, 저항(R21)의 타단은 그라운드에 접속되어 있다.
연산 앰프(operational amplifier)(OP11)의 출력 단자에는, 복수의 PMOS 트랜지스터(QP121 내지 QP12m)의 게이트에 접속되어 있고, PMOS 트랜지스터(QP121 내지 QP12m)는 PMOS 트랜지스터(QP11)와 함께 커런트 미러를 구성하고 있다. 이에 의해, PMOS 트랜지스터(QP121 내지 QP12m)에서는, 저항(R21)의 저항치에 응한 전류가 흐르게 된다. 여기서는, PMOS 트랜지스터(QP11, QP121 내지 QP12m)의 트랜지스터 사이즈를 동일하게 하고 있고, PMOS 트랜지스터(QP11, QP121 내지 QP12m)에는 같은 전류가 흐르도록 하고 있다. 이 때, PMOS 트랜지스터(QP121 내지 QP12m)에 흐르는 전류의 전류치는, 저항(R21)의 저항치 및 기준전압(Vref)에 의해 정해지는 전류치가 된다. 또한, 반드시 트랜지스터 사이즈를 같게 할 필요는 없다. 즉, PMOS 트랜지스터(QP11)와 PMOS 트랜지스터(QP121 내지 QP12m)의 트랜지스터 사이즈비를 1:k(k는 1 이외)로 하여도 좋다. 이 경우, PMOS 트랜지스터(QP121 내지 QP12m)에 흐르는 전류의 전류치는, 저항(R21)의 저항치, 트랜지스터 사이즈비(1:k) 및 기준전압(Vref)에 의해 정해지는 전류치가 된다.
이처럼 제 1 레귤레이터부(43)에서는, 저항(R21)의 저항치 및 기준전압(Vref)에 응한 전류치로 한 전류를 각 제 2 레귤레이터부(44)에 공급하도록 하고 있다.
제 2 레귤레이터부(44)는, NMOS 트랜지스터(QN11 내지 QN15), 정전류원(I11, I12), 스위치(SW12), MOS 커패시터(C12, C13)를 갖고 있다.
제 1 레귤레이터부(43)로부터 공급되는 전류는, 직렬로 그라운드 사이에 접속된 NMOS 트랜지스터(QN11, QN14, QN15) 및 저항(R22)에 흐른다.
NMOS 트랜지스터(QN14, QN15)는, 후술한 칼럼 선택용 트랜지스터(QN23, QN24)에 의해 센스 앰프(45)와 비트선(BL) 사이에 생기는 전압을 상쇄하기 위해 마련되어 있고, 그 트랜지스터 사이즈는 칼럼 선택용 트랜지스터(QN23, QN24)와 트랜지스터 사이즈와 동일하게 하고 있다. 또한, 칼럼 선택용 트랜지스터(QN33, QN34)도 마찬가지이다. NMOS 트랜지스터(QN14, QN15)는, 칼럼 선택용 트랜지스터(QN23, QN24, QN33, QN34)와 마찬가지로, 메모리 셀(MC)로부터의 데이터 판독을 행할 때에, 온 상태가 된다.
또한, NMOS 트랜지스터(QN11)의 드레인과 게이트는, NMOS 트랜지스터(QN12)의 게이트 및 소스를 통하여 접속되어 있다. 이 NMOS 트랜지스터(QN11, QN12)에 의해, 직렬로 접속된 클램프용 트랜지스터(QN21, QN22)에 의해 센스 앰프(45)와 비트선(BL) 사이에 생기는 전압을 상쇄하고 있다.
제 2 레귤레이터부(44)에서는, 생성하는 제어전압(Vcp1)을 조정하기 위해 NMOS 트랜지스터(QN13), 스위치(SW12), 정전류원(I12)이 마련되어 있다. 제 1 레귤레이터부(43)로부터 공급되는 전류가 제 1 기준전압(Vref1) 제 2 기준전압(Vref2)에 의거하여 생성되고 있는 경우에는, 도시하지 않은 제어 회로로부터 스위치(SW12)가 온 상태로 제어된다. 이에 의해, NMOS 트랜지스터(QN11)의 게이트에 NMOS 트랜지스터(QN13)의 소스, 정전류원(I12)이 접속되고, 생성하는 제어전압(Vcp1)이 조정된다.
전압 변환 회로(32)의 각 제 2 레귤레이터부(44)로부터 출력되는 제어전압(Vcp1)은, 클램프용 트랜지스터(QN21, QN22, QN31, QN32)의 게이트에 접속된다.
센스 앰프(45)의 비반전 입력 단자는, 클램프용 트랜지스터(QN21, QN22) 및 칼럼 선택용 트랜지스터(QN23, QN24)를 통하여 비트선(BL)에 접속되어 있고, 비트선(BL)에 접속된 메모리 셀(MC)로부터 판독된 신호를 비트선(BL)을 통하여 입력한다.
한편, 센스 앰프(45)의 반전 입력 단자는, 클램프용 트랜지스터(QN31, QN32) 및 칼럼 선택용 트랜지스터(QN33, QN34)를 통하여 참조 셀(RC)에 접속되어 있고, 참조 셀(RC)에 생기는 전압에 응한 전압을 입력한다.
이와 같이 구성된 전압 변환 회로(32)에서는, NMOS 트랜지스터(QN11 내지 QN15)에 의해, 클램프용 트랜지스터(QN21, QN22)(QN23, QN24)의 임계치 전압의 변동이 센스 앰프의 입력 단자에서 검출하는 전압에 영향을 주지 않도록 상쇄된다. 또한, 마찬가지로, 전압 변환 회로(32)는, 칼럼 선택용 트랜지스터(QN23, QN24)(QN33, QN34)의 임계치 전압의 변동이 센스 앰프의 입력 단자에서 검출하는 전압에 영향을 주지 않도록 상쇄한다. 메모리 셀(MC)로부터 데이터를 판독할 때, 비트선(BL)에 전원 전압에 비하여 충분히 낮은 미소 전압을 인가하게 되는데, 이와 같이 클램프용 트랜지스터(QN21, QN22)나 칼럼 선택용 트랜지스터(QN23, QN24)의 능력 변동에 의한 영향을 억제함으로써, 정밀도 좋은 제어가 가능해진다. 그 결과, 디스터브에 의한 데이터 파괴의 발생을 방지할 수 있다. 또한, 도시하지 않지만 센스 앰프(45)는, 도 5에 도시하는 종래의 센스 앰프(52)와 같은 회로 구성이다.
또한, 스위치(SW3)는, 판독 제어의 내용에 응하여 전환된다. 판독 제어는, 통상 판독, 기록 베리파이, 소거 베리파이의 3종류가 있다. 통상 판독은, 메모리 셀(MC)로부터의 데이터를 판독하는 통상의 판독 동작이다. 기록 베리파이는, 메모리 셀(MC)에의 데이터 기록을 행한 후, 메모리 셀(MC)에 올바르게 데이터의 기록이 되어 있는지를 확인할 때에 행하여지는 데이터의 판독이다. 소거 베리파이는, 기록 처리에 의해 메모리 셀(MC)의 데이터를 소거한 후, 메모리 셀(MC)의 데이터가 올바르게 소거되어 있는지를 확인하기 위해 데이터를 판독하는 동작이다. 그리고, 스위치(SW3)에 의해, 통상 판독시에는 제 1 전압 변환 회로(40)의 제어전압(Vcp1)이 선택되고, 기록 베리파이시에는 제 2 전압 변환 회로(41)의 제어전압(Vcp2)이 선택되고, 소거 베리파이시에는 제 3 전압 변환 회로(42)의 제어전압(Vcp3)이 선택된다.
여기서, 저항(R21, R22)은 가변 저항으로 하고 있고, 그 저항치를 제어 가능하게 함으로써, 메모리 셀(MC)의 저항 성분(전류 능력)의 편차 등에 대응할 수 있도록 하고 있다.
저항(R21, R22)은, 복수의 MOS 트랜지스터로 구성할 수 있다. 도 4에 MOS 트랜지스터로 구성한 가변 저항의 구체적 구성례를 도시한다.
도 4에 도시하는 바와 같이, 이 가변 저항은, 직렬로 접속된 NMOS 트랜지스터(QN41 내지 QN46)로 이루어지는 가변 저항부(46)와, NMOS 트랜지스터(QN41 내지 QN46)를 각각 단락 가능하게 한 NMOS 트랜지스터(QN71 내지 QN76)를 갖는 저항 선택 스위치부(47)를 구비한다.
가변 저항부(46)는, NMOS 트랜지스터(QN41 내지 QN46)의 트랜지스터 사이즈가 차례로 1배, 2배, 4 , …, 32배가 되도록 구성되어 있고, NMOS 트랜지스터(QN41 내지 QN46)의 게이트에는 임의의 전압이 인가된다.
NMOS 트랜지스터(QN71 내지 QN76)는, 트리밍 신호(TRIM(0) 내지 TRIM(5))에 의해 제어되고, NMOS 트랜지스터(QN71 내지 QN76)를 선택적으로 단락 가능하게 하고 있다. 이와 같이 가변 저항부(46)의 저항치가 6bit의 트리밍 신호에 의해 제어되기 때문에, 64종류의 조합에 의한 저항치의 선택이 가능해진다.
따라서 가변 저항인 저항(R21, R22)의 저항치의 변경 범위를 극히 넓게 취할 수 있고, 메모리 소자에 있어서 2 내지 3자릿수의 저항 변화가 있는 저항 변화형의 불휘발성 기억 장치의 판독 동작에 있어서 극히 유효하게 된다.
또한, 이 가변 저항에서는, 선택용 트랜지스터(QN61, QN62)가 마련되어 있고, 선택 제어 신호에 의해 그 온/오프가 제어된다. 이 선택용 트랜지스터(QN61, QN62)가 오프 상태인 경우, NMOS 트랜지스터(QN41 내지 QN46)에는 전류가 흐르지 않기 때문에, 데이터의 판독 동작 등을 행하지 않는 때에, 선택용 트랜지스터(QN61, QN62)를 오프 상태로 함으로써, 전력 절약화를 도모할 수 있다.
또한, 가변 저항부(46)는, NMOS 트랜지스터(QN41 내지 QN46)가 아니고, 메모리 셀(MC)의 기억 소자와 같은 디바이스를 이용하여도 좋다. 이와 같이 함으로써, 비트선(BL)에서의 전압의 추종성을 향상시키고, 프로세스 편차에 의한 영향을 억제하고 있다.
[4. 데이터 판독 회로의 다른 구성]
다음에, 본 실시 형태에 관한 불휘발성 기억 장치의 데이터 판독 회로의 다른 한 예에 관해 도면을 참조하여 설명한다. 본 구체예에서의 데이터 판독 회로는, 피드백용의 연산 앰프를 이용하는 일 없이 비트 라인 인가 전압을 제어하도록 한 것이다. 도 5는 본 발명의 실시 형태에서의 데이터 판독 회로의 구성을 도시하는 간략도이고, 도 6은 본 발명의 다른 구체예에서의 데이터 판독 회로의 구성을 도시하는 간략도이다.
본 실시 형태에서의 데이터 판독 회로(도 3 참조)를 간략하면, 도 5에 도시하는 바와 같은 회로가 된다. 즉, 도 5에 도시하는 데이터 판독 회로는, 도 3에 도시하는 판독 회로로부터 기준전압 발생 회로(31)로부터 스위치(SW11)를 생략하고, 제 1 레귤레이터부(43)로부터 MOS 커패시터(C11)를 생략하고, 제 2 레귤레이터부(44)로부터 MOS 커패시터 C12, NMOS 트랜지스터(QN12), 스위치(SW12), 정전류원(I12)을 생략한다.
상술한 데이터 판독 회로(도 5 참조)에 대해, 본 구체예에서의 데이터 판독 회로는 도 6에 도시하는 바와 같이, 기준전압 발생 회로(53), 레귤레이터 회로(54) 등을 갖고 있다.
기준전압 발생 회로(53)는, 상술한 기준전압 발생 회로(31)와 제 1 레귤레이터부(43)를 통합한 것이고, 상술한 제어전압 생성 회로(30)와 같은 기능을 갖는 것이다. 이 기준전압 발생 회로(53)는, CMOS 프로세스를 이용한 밴드 갭 리퍼런스 회로(도시 생략)로부터 출력되는 저전압이면서 고정밀도의 밴드 갭 리퍼런스 전압(Vbg)에 의거하여 기준전압(Vref)을 생성한다.
기준전압 발생 회로(53)는, 도 6에 도시하는 바와 같이, NMOS 트랜지스터(QN30)와, PMOS 트랜지스터(QP31, QP32)와, 저항(R21)에 의해 구성되어 있다. PMOS 트랜지스터(QP31)는, 그 소스가 스위치(SW41)를 통하여 전원 전압(Vdd)에 접속되고, 그 드레인이 NMOS 트랜지스터(QN30)의 드레인에 접속되어 있다. 또한, NMOS 트랜지스터(QN30)는, 그 게이트가 스위치(SW11)를 통하여 밴드 갭 리퍼런스 회로(도시 생략)에 접속되고, 그 소스가 저항(R21)의 일단에 접속되어 있다. 또한, 저항(R21)의 타단은 스위치(S4)2)를 통하여 그라운드에 접속되어 있다. 또한, NMOS 트랜지스터(QN30)의 게이트와 스위치(SW11) 사이에는 MOS 커패시터(C14)가 접속되어 있다.
PMOS 트랜지스터(QP32)는, 그 소스가 스위치(SW43)를 통하여 전원 전압(Vdd)에 접속되고, 그 드레인이 후술하는 레귤레이터 회로(54)를 구성하는 NMOS 트랜지스터(QN12)의 게이트에 접속되어 있다. 또한, PMOS 트랜지스터(QP32)의 게이트는, PMOS 트랜지스터(QP31)의 게이트에 접속되어 있고, PMOS 트랜지스터(QP31, P32)에 의해 커런트 미러를 구성하고 있다.
또한, 레귤레이터 회로(54)는, NMOS 트랜지스터(QN11, QN12, QN14, QN15, QN31)와, MOS 커패시터(C12, C13)와, 저항(R22)에 의해 구성되어 있다. NMOS 트랜지스터(QN11)는, 그 드레인이 기준전압 발생 회로(53)를 구성하는 PMOS 트랜지스터(QP32)의 드레인에 접속되고, 그 소스가 NMOS 트랜지스터(QN14)의 드레인에 접속되어 있다. 또한, NMOS 트랜지스터(QN14)의 소스는 NMOS 트랜지스터(QN15)의 드레인에 접속되고, NMOS 트랜지스터(QN15)의 소스는 저항(R22)의 일단에 접속되어 있다. 또한, 저항(R22)의 타단은, 스위치(SW44)를 통하여 그라운드에 접속되어 있다.
NMOS 트랜지스터(QN12)의 드레인은 스위치(SW45)를 통하여 전원 전압(Vdd)에 접속되어 있다. 또한, NMOS 트랜지스터(QN12)의 소스는, NMOS 트랜지스터(QN12)의 게이트 및 NMOS 트랜지스터(QN31)의 드레인에 접속됨과 함께, 제어전압(Vcp0)이 출력되도록 되어 있다. 또한, NMOS 트랜지스터(QN12)의 소스는 스위치(SW46)를 통하여 MOS 커패시터(C13)에 접속되어 있다.
NMOS 트랜지스터(QN13)는, 그 소스는 스위치(SW47)를 통하여 그라운드에 접속되고, 그 게이트가 NMOS 트랜지스터(QN30)와 MOS 커패시터(C14) 사이에 접속되어 있다.
이와 같은 구성을 갖는 데이터 판독 회로에서는, 기준전압 발생 회로(53)를 구성하는 NMOS 트랜지스터(QN30)의 게이트에 밴드 갭 리퍼런스 전압(Vbg)을 인가하면, 이 밴드 갭 리퍼런스 전압(Vbg), NMOS 트랜지스터(QN30)의 임계치 및 저항(R2)에 의해 노드(N31)의 전위가 결정된다.
즉, 저항(R21)에 흐르는 전류치(기준 전류)(Iref)는 NMOS 트랜지스터(QN30)의 임계치를 Vth1로 하면,
Iref=(Vbg-Vth1)/R21
이 되고, PMOS 트랜지스터(QP31)에 흐르는 전류와 동등하게 된다.
커런트 미러 회로를 구성하는 PMOS 트랜지스터(QP31, QP32)에서는, PMOS 트랜지스터(QP31)에 흐르는 전류의 전류치가, PMOS 트랜지스터(QP32)에 흐르는 전류의 전류치에 카피된다.
여기서, PMOS 트랜지스터(QP31)의 전류와 PMOS 트랜지스터(QP32)의 전류의 전류비는 PMOS 트랜지스터(QP31)와 PMOS 트랜지스터(QP32)의 능력비에 의해 결정된다. 또한, 여기서는 Tr의 게이트 폭(長)로 능력을 결정하고 있다고 하여, PMOS 트랜지스터(QP31)의 게이트 폭을 W31, PMOS 트랜지스터(QP32)의 게이트 폭을 W32로 한다.
즉, 저항(R22)에 흐르는 전류치는, 다음에 나타내는 바와 같이 표시할 수 있다.
(Vbg-Vth1)/R21×W32/W31
따라서 노드(N32)에 나타나는 전압치는, 다음에 나타내는 바와 같이 표시할 수 있다.
(Vbg-Vth1)×R22/R21×W32/W31
그리고, Vcp0에 나타나는 전압은 QN11의 임계치를 Vth2로 하면, 이하의 식이 된다.
Vcp0=(Vbg-Vth1)×R22/R21×W32/W31+Vth2
Vcp0=Vcp1(Φ3 ON일 때)
이와 같이, 임의의 스위치(W32)와 스위치(W31)의 능력을 조정함으로써, Vcp1의 전압을 조정할 수 있고, 상술한 BL 전압(VBL)(도 3 참조)을 제어할 수 있다. 따라서 연산 앰프(OP10, OP11)를 이용하는 일 없이 저소비 전력의 시스템이 구축된다.
다음에, 도 7 및 도 8을 참조하여, PMOS 트랜지스터(QP31)의 게이트 폭(W31) 및 PMOS 트랜지스터(QP32)의 게이트 폭(W32)의 능력을 전환하는 수단의 예를 나타낸다. 도 7은 PMOS 트랜지스터(QP32)의 게이트 폭(W32)의 능력을 전환하는 수단을 도시하는 도면이고, 도 8은 PMOS 트랜지스터(QP31)의 게이트 폭(W31)의 능력을 전환하는 수단을 도시하는 도면이다.
게이트 폭(W31, W32)의 능력을 전환하는 수단의 한 예로서, 예를 들면, 도 7에 도시하는 바와 같이, 커런트 미러 회로를 구성하는 PMOS 트랜지스터(QP32)로서, 병렬로 접속된 복수 PMOS 트랜지스터(QP321 내지 QP32m)를 마련할 수 있다. 각 PMOS 트랜지스터(QP321 내지 QP32m)의 소스와 스위치(SW43) 사이에는 각각 스위치(SW51 내지 SW5m)를 마련하여 각 PMOS 트랜지스터(QP321 내지 QP32m)를 독립하여 동작 가능하게 구성한다.
도 7에 도시하는 예에서는, 소망하는 스위치(SW51 내지 SW5m)에 디코드 신호를 인가하여 동작시키는 PMOS 트랜지스터(QP321 내지 QP32m)를 전환함으로써, 게이트 폭(W31, W32)의 능력을 조정한다. 이에 의해, 게이트 폭(W32)의 능력이 전환된다.
게이트 폭(W31, W32)의 능력을 전환하는 수단의 다른 예로서, 예를 들면, 도 8에 도시하는 바와 같이, 커런트 미러 회로를 구성하는 PMOS 트랜지스터(QP31)로서, 병렬로 접속된 복수 PMOS 트랜지스터(QP311 내지 QP31m)를 마련할 수 있다. 각 PMOS 트랜지스터(QP311 내지 QP31m)의 소스와 스위치(SW41) 사이에는 각각 스위치(SW61 내지 SW6m)를 마련하여 각 PMOS 트랜지스터(QP311 내지 QP31m)를 독립하여 동작 가능하게 구성한다. 이에 의해, 게이트 폭(W31)의 능력이 전환된다.
도 8에 도시하는 예에서는, 소망하는 스위치(SW61 내지 SW6m)에 디코드 신호를 인가하여 동작시키는 PMOS 트랜지스터(QP311 내지 QP31m)를 전환함으로써, 게이트 폭(W31, W32)의 능력을 조정한다.
또한, 상술한 도 7 및 도 8의 예에서는, 전환의 회로를 PMOS 트랜지스터(QP31), PMOS 트랜지스터(PQ32)의 어느 하나에 구비하도록 하였지만, 이것으로는 한정되지 않고, 양쪽의 PMOS 트랜지스터(QP31, QP32)에 구비할 수도 있다. 또한, 게이트 폭(W31, W32)의 능력을 전환할 때는, 디코드 신호에 의해, 임의의 PM 트랜지스터(OS)를 하나 선택하여 능력을 조정하여도 좋고, 복수를 선택하여 능력을 조정하여도 좋다.
또한, 상술한 도 3의 방식에서는, VBL 전위를 제어하는데는 항상 ON 시켜 둘 필요가 있지만, 본 구체예의 방식에서는 Φ1 내지 Φ3의 스위치(SW)를 갖게 하여, 본 회로를 간헐적으로 동작시켜, 회로를 셧다운시켜 두는 경우에 MOS 커패시터(C13)의 용량에 Vcp0의 전위를 유지시킴으로써 Vcp1의 전위로 하여, 항상 ON의 상태보다 더욱 저소비의 회로 동작을 실현한다.
다음에, 본 구체예에서의 데이터 판독 회로의 간헐 동작을 설명한다. 도 9는, 본 구체예에서의 데이터 판독 회로의 간헐 동작을 설명하는 도면이다. 도 9에서, Φ1 내지 Φ3은, 각 스위치(SW)가 Hi의 기간이 ON, Lo의 기간이 OFF가 된다.
도 9에 도시하는 바와 같이, t0의 기간에서 Vcp1을 안정시키고, Φ3을 Lo로 하려 Vcp1을 분리하고, MOS 커패시터(C13)의 용량으로 Vcp1의 전위를 유지시킨다.
다음에, Φ2를 Lo로 하여, 기준전압 발생 회로(53) 및 레귤레이터 회로(54)를 Floating으로 하여, 동작 전류를 없앤다.
다음에, Φ1을 Lo로 하여, MOS 커패시터(C14)에 밴드 갭 리퍼런스 전압(Vbg)의 전위를 유지한다. 이 동작은, 기준전압 회로를 저소비 전력 동작시키기 위해, 기준전압 회로도 간헐 동작을 시키는 경우를 상정하고 있지만, 기준전압 회로가 항상 ON 또는 Vbg가 항상 유지되어 있는 경우, 즉, 샘플 홀드 동작이 기준 전원 회로에서 실시되어 있는 경우는, Φ1의 스위치(SW)는 불필요하게 된다.
t1의 기간(장시간)에서는, Vcp1은 MOS 커패시터(C13)의 용량으로 전위를 유지시킨다. Φ1의 스위치(SW)가 있기 때문에, 밴드 갭 리퍼런스 전압(Vbg)을 공급하는 기준전압 회로는 항상 ON이라도, 저소비 전력화를 위해 OFF라도 어느것이라도 좋다.
t2의 기간에서, Φ1의 스위치(SW)를 Hi로 하고, 밴드 갭 리퍼런스 전압(Vbg)을 53의 NMOS 트랜지스터(QN30, QN31)에 전한다. 다음에 Φ2를 Hi로 하여, 기준전압 발생 회로(53) 및 레귤레이터 회로(54)를 이네이블로 하고 Vcp0을 설정 전압으로 한다.
그 후, Φ3을 Hi로 하여, Vcp0과 Vcp1을 접속하여 Vcp1의 재구동을 행한다. Vcp1의 재 충전이 완료되면 Φ3, Φ2, Φ1의 순서로 Lo로 하고 t1의 동작으로 이동한다. t1→t2→t1→t2…로 사이클을 반복한다. 이에 의해, 기준전압 발생 회로(53) 및 레귤레이터 회로(54)를 간헐 동작시켜, 항상 ON의 상태에 대해 저소비 전력 동작을 달성한다.
상술한 바와 같이, Φ1의 신호는 기준전압 회로를 저소비 전력 동작시키기 위해, 기준전압 회로도 간헐 동작을 시키는 경우를 상정하고 있는 것이지만, 기준전압 회로가 항상 ON 또는 밴드 갭 리퍼런스 전압(Vbg)이 항상 유지되어 있는 경우, 즉, 샘플 홀드 동작이 기준 전원 회로에서 실시되어 있는 경우는 Φ1의 스위치(SW)는 불필요하게 된다.
이와 같이, 본 구체예의 데이터 판독 회로에 의하면, 피드백 AMP를 이용하는 일 없이, 밴드 갭 리퍼런스 전압(Vbg)과 NMOS 트랜지스터에 의해 기준 전류(Vref)를 생성할 수 있다. 이에 의해, 비트 라인 인가 전압을 제어할 수 있음과 함께, 회로의 간략화를 가능하게 할 수 있다.
또한, PMOS 사이즈로 반환 전류량을 조정하도록 하였기 때문에, 바이어스 전압을 조정할 수도 있다.
또한, 샘플 홀드 회로를 구비하고, 간헐 동작을 행하도록 하였기 때문에, 저소비 전력 동작을 가능하게 할 수도 있다.
이상, 본 발명의 실시 형태의 몇가지를 도면에 의거하여 상세히 설명하였지만, 이들은 예시이고, 당업자의 지식에 의거하여 여러가지의 변형, 개량을 시행한 다른 형태로 본 발명을 실시하는 것이 가능하다.
본 발명은 일본특허출원 JP2010-259714(2010.11.22), 일본특허출원 JP2010-054199(2010.03.11)의 우선권 주장 출원이다.
10 : 불휘발성 기억 장치
20, 30, 51 : 제어전압 생성 회로
22, 31, 60 : 기준전압 발생 회로
23, 40 내지 42 : 전압 변환 회로
BL : 비트선
MC : 메모리 셀
QN5, QN6, QN21, QN22, QN31, QN32 : 클램프용 트랜지스터
R1, R2, R21, R22 : 가변 저항
RC : 참조 셀
WL : 워드선

Claims (4)

  1. 삭제
  2. 삭제
  3. 메모리 셀이 행렬형상으로 배열된 메모리 셀 어레이와,
    동일 행의 메모리 셀에 접속된 워드선과,
    동일 열의 메모리 셀에 접속된 비트선과,
    판독 대상으로서 선택된 행의 워드선에 접속된 메모리 셀로부터 상기 비트선을 통하여 판독되는 신호가 한쪽의 입력 단자에 입력되고, 참조 셀로부터 판독되는 신호가 다른쪽의 입력 단자에 접속되는 센스 앰프와,
    상기 센스 앰프와 상기 비트선 사이에 접속되고, 게이트에 인가되는 제어전압에 의해 상기 비트선의 전압을 조정하는 클램프용 트랜지스터와,
    상기 제어전압을 생성하는 제어전압 생성 회로를 구비하고,
    상기 제어전압 생성 회로는,
    기준전압을 발생하는 기준전압 발생 회로와;
    상기 기준전압에 비례한 전압에, 상기 클램프용 트랜지스터의 임계치 전압에 상당하는 전압을 가산한 출력 전압을 상기 제어전압으로서 상기 클램프용 트랜지스터의 게이트에 출력하는 전압 변환 회로를 구비하고,
    상기 전압 변환 회로는, 다이오드 접속한 NMOS 트랜지스터를 마련하고, 저항 변화형의 메모리 셀의 기억 소자를 이용하는 가변 저항을 구비한 것을 특징으로 하는 불휘발성 기억 장치.
  4. 삭제
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