KR101559445B1 - 상변화 메모리 장치 및 메모리 시스템 - Google Patents

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Abstract

상변화 메모리 장치는 복수의 상변화 메모리 셀들을 구비하는 메모리 셀 어레이, 리드 바이어스 제공부, 클램핑부 및 클램핑 제어 신호 생성부를 포함한다. 리드 바이어스 제공부는 복수의 상변화 메모리 셀들 중 선택된 상변화 메모리 셀의 저항 레벨을 리드하기 위한 리드 바이어스를 센싱 노드에 제공한다. 클램핑부는 클램핑 제어 신호에 응답하여 복수의 상변화 메모리 셀들 중 선택된 상변화 메모리 셀과 커플링된 비트라인으로 흐르는 클램핑 전류의 양을 조절한다. 클램핑 제어 신호 생성부는 동작 전압에 연결되어 클램핑 제어 신호를 클램핑부에 제공한다.

Description

상변화 메모리 장치 및 메모리 시스템{Phase change memory device and memory system having the same}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 상변화 메모리 장치에 관한 것이다.
저항체(resistive material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: phase change random access memory), 저항 메모리 장치(RRAM: resistive RAM), 자기 메모리 장치(MRAM: magnetic RAM) 등이 있다. 동적 메모리 장치(DRAM: dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항제의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(magnetic tunnel junction)의 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서 상변화 메모리 셀을 예들 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정(crystalline) 상태 또는 비정질(amorphous) 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고, 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고, 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
상변화 메모리 장치의 리드(read) 동작의 신뢰성을 확보하기 위하여는 쓰기 동작후 결정되는 셋 상태와 리셋 상태의 저항 분포의 차이를 변별할 수 있는 센싱 마진이 중요한데 여러 가지 요인들, 온도(temperature), 공정(Process) 동작전원전압(VPP)에 의하여 센싱 마진이 감소하게 되면 셋 상태와 리셋 상태를 정확하게 구분하지 못하게 되어 신뢰성이 떨어지고 수율감소로 이어질 수 있다.
이에 따라, 본 발명의 일 목적은 리드 동작의 신뢰성이 향상된 상변화 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 리드 동작의 신뢰성이 향상된 상변화 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 상변화 메모리 장치는 복수의 상변화 메모리 셀들을 구비하는 메모리 셀 어레이, 리드 바이어스 제공부, 클램핑부 및 클램핑 제어 신호 생성부를 포함한다. 상기 리드 바이어스 제공부는 상기 복수의 상변화 메모리 셀들 중 선택된 상변화 메모리 셀의 저항 레벨을 리드하기 위한 리드 바이어스를 센싱 노드에 제공한다. 상기 클램핑부는 클램핑 제어 신호에 응답하여 상기 복수의 상변화 메모리 셀들 중 상기 선택된 상변화 메모리 셀과 커플링된 비트라인으로 흐르는 클램핑 전류의 양을 조절한다. 클램핑 제어 신호 생성부는 동작 전압에 연결되어 상기 클램핑 제어 신호를 상기 클램핑부에 제공하며, 외부 온도 변화, 공정 및 상기 동작 전압의 레벨 변화 중 적어도 하나 이상에 요인에 의한 상기 센싱 노드의 레벨 변화를 보상하도록 상기 클램핑 제어 신호의 레벨을 조절한다.
실시예에 있어서, 상기 클램핑 제어 신호 생성부는 셀프 트래킹 회로 및 레벨 쉬프터를 포함할 수 있다. 상기 셀프 트래킹 회로는 상기 동작 전압에 연결되고, 상기 하나 이상의 요인에 의한 상기 센싱 노드의 레벨 변화를 보상하도록 레벨이 변하는 중간 클램핑 제어 신호를 생성할 수 있다. 상기 레벨 쉬프터는 상기 중간 클램핑 제어 신호의 레벨을 변환하여 상기 클램핑 제어 신호로 제공한다.
상기 셀프 트래킹 회로는 상기 동작 전압에 연결되는 적어도 하나의 피모스 트랜지스터, 상기 적어도 하나의 피모스 트랜지스터와 연결되며, 서로 직렬 연결되는 적어도 두 개의 저항들, 상기 두 개의 저항들과 연결되는 적어도 하나의 엔모스 트랜지스터 및 상기 적어도 하나의 피모스 트랜지스터에 바이어스 전압을 공급하는 바이어스 전압 제공부를 포함할 수 있다. 상기 두 개의 저항이 서로 연결되는 노드에서 상기 중간 클램핑 제어 신호가 제공되고, 상기 적어도 하나의 엔모스 트랜지스터는 다이오드 연결될 수 있다.
상기 레벨 쉬프터는 제1 입력 단자에 상기 중간 클램핑 제어 신호가 인가되는 연산 증폭기, 상기 동작 전압에 연결되는 소스와 상기 연산 증폭기의 출력 단자에 연결되는 게이트 및 드레인에서 상기 클램핑 제어 신호를 제공하는 피모스 트랜 지스터 및 상기 피모스 트랜지스터의 드레인에 연결되고 적어도 제1 및 제2 저항들을 구비하여 상기 클램핑 제어 신호의 레벨을 조절하는 레벨 조절부를 포함할 수 있다.
실시예에 있어서, 상기 클램핑 제어 신호의 레벨은 상기 동작 전압에 대하여 선형적으로 증가할 수 있다.
실시예에 있어서, 상기 클램핑 제어 신호의 레벨은 상기 외부 온도에 대하여 선형적으로 감소할 수 있다.
실시예에 있어서, 상기 클램핑 제어 신호의 레벨은 상기 공정에 따른 엔모스 트랜지스터의 문턱 전압값 변화에 대하여 동일한 방향으로 변하고 피모스 트랜지스터의 문턱 전압값 변화에 대하여 반대 방향으로 변할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템은 데이터를 저장하는 복수의 상변화 메모리 셀들을 포함하는 상변화 메모리 장치 및 상기 상변화 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함한다. 상기 상변화 메모리 장치는 리드 바이어스 제공부, 클램핑부 및 클램핑 제어 신호 생성부를 포함한다. 상기 리드 바이어스 제공부는 상기 복수의 상변화 메모리 셀들 중 선택된 상변화 메모리 셀의 저항 레벨을 리드하기 위한 리드 바이어스를 센싱 노드에 제공한다. 상기 클램핑부는 클램핑 제어 신호에 응답하여 상기 복수의 상변화 메모리 셀들 중 상기 선택된 상변화 메모리 셀과 커플링된 비트라인으로 흐르는 클램핑 전류의 양을 조절한다. 클램핑 제어 신호 생성부는 동작 전압에 연결되어 상기 클램핑 제어 신호를 상기 클램핑부에 제공하며, 외부 온도 변화, 공정 및 상기 동작 전압의 레벨 변화 중 적어도 하나 이상에 요인에 의한 상기 센싱 노드의 레벨 변화를 보상하도록 상기 클램핑 제어 신호의 레벨을 조절한다.
실시예에 있어서, 상기 클램핑 제어 신호의 레벨은 상기 동작 전압에 대하여 선형적으로 증가하고, 상기 외부 온도에 대하여 선형적으로 감소하고, 상기 공정에 따른 엔모스 트랜지스터의 문턱 전압값 변화에 대하여 동일한 방향으로 변하고 피모스 트랜지스터의 문턱 전압값 변화에 대하여 반대 방향으로 변할 수 있다.
본 발명에 따르면, 여러 가지 요인에 의한 센싱 마진의 변화를 보상할 수 있어 리드 동작의 신뢰성을 확보할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 상변화 메모리 장치(1100), 메모리 컨트롤러(1200)를 포함한다. 메모리 시스템(1000)은 외부 장치 또는 사용자와 통신을 위한 인터페이스(1300)를 더 포함할 수 있다.
상변화 메모리 장치(1100)는 데이터를 저장하기 위한 복수의 상변화 메모리 셀들을 포함한다. 메모리 컨트롤러(1200)는 상변화 메모리 장치(1100)의 입출력 동작을 전반적으로 제어한다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 나타내는 블록도이다. 도 3은 도 2의 각 블록을 예시적으로 도시한 회로도이다. 도 3에서 로우 선택 회로는 도시하지 않았다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 상변화 메모리 장치(1100)는 메모리 셀 어레이(10), 컬럼 선택 회로(20), 로우 선택 회로(30), 리드 회로(100), 제어 바이어스 생성 회로(200) 및 클램핑 제어 신호 생성 회로(300)를 포함한다.
메모리 셀 어레이(10)는 매트릭스 형태로 배열된 복수의 상변화 메모리 셀(MC)을 포함한다. 또한 상변화 메모리 셀(MC)은 결정 상태 또는 비정질 상태에 따라 서로 다른 2개의 저항 값을 갖는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다.
여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도면에서는 가변 저항 소자(RC)로 다이오드를 도시하였다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
컬럼 선택 회로(20)는 다수의 워드 라인(WL0~WLm) 중에서 일부의 워드 라인(예를 들어, WL0)을 선택하고, 로우 선택 회로(30)는 다수의 비트 라인(BL0~BLn) 중에서 일부의 비트 라인(예를 들어, BL0)을 선택한다. 리드 회로(100)는 메모리 셀 어레이(10) 내에서 선택된 비휘발성 메모리 셀(MC)에 저장된 데이터를 리드하기 위한 회로이다. 구체적으로, 리드 회로(100)는 제어 바이어스(VBIAS1)를 제공받아 선택된 비휘발성 메모리 셀(MC)에 리드 바이어스(Icell)를 제공하여, 비휘발성 메 모리 셀(MC)의 저항 레벨을 리드하게 된다.
이러한 리드 회로(100)는 도 3에 도시되어 있는 바와 같이, 디스차지부(110), 프리차지부(120), 리드 바이어스 제공부(130), 클램핑부(140), 센스 앰프부(150)를 포함한다.
디스차지부(110)는 리드 동작에 선행되어 선택된 비휘발성 메모리 셀과 커플링된 비트 라인(예를 들어, BL0) 및/또는 센싱 노드(NS)를 일정 레벨, 예를 들어, 접지 전압(VSS)으로 디스차지한다. 디스차지부(110)는 비트 라인(BL0)과 접지 전압(VSS) 사이에 커플링되고 디스차지 신호(PDIS)를 게이트로 인가받는 NMOS 트랜지스터(MN1)와, 센싱 노드(NS)와 접지 전압(VSS) 사이에 커플링되고 디스차지 신호(PDIS)를 게이트로 인가받는 NMOS 트랜지스터(MN2)를 포함할 수 있다.
프리차지부(120)는 데이터 리드 동작 내의 프리차지 기간 동안 센싱 노드(NS)를 일정 레벨, 예를 들어, 전원 전압(VCC)으로 프리차지시킨다. 프리차지부(120)는 전원 전압(VCC)과 센싱 노드(NS) 사이에 커플링되고, 프리 차지 신호(PCHB)를 게이트로 인가받는 PMOS 트랜지스터(MP1)일 수 있다.
리드 바이어스 제공부(130)는 선택된 상변화 메모리 셀(MC)의 저항 레벨을 리드하기 위해 제어 바이어스(VBIAS)에 응답하여 센싱 노드(NS)에 리드 바이어스(Icell)를 제공한다. 비휘발성 메모리 셀(MC)에 저장된 데이터가 셋 데이터인 경우에는 상변화 물질의 저항이 작기 때문에 비휘발성 메모리 셀을 관통하는 전류의 양이 크고, 리셋 데이터인 경우에는 상변화 물질의 저항이 크기 때문에 관통하는 전류의 양이 작다. 여기서, 리드 바이어스 제공부(130)에서 제공하는 리드 바이어 스(Icell)의 양은 리셋 상태에서의 관통 전류(Ith)를 보상하는 정도일 수 있다. 이와 같이 하게 되면, 리셋 데이터가 저장되어 있는 경우에는 센싱 노드(NS)의 레벨이 일정하게 유지 되거나 다소 상승되는 반면, 셋 데이터가 저장되어 있는 경우에는 센싱 노드(NS)의 레벨은 떨어지게 된다. 따라서, 리셋 데이터에서의 센싱 노드(NS)의 레벨과 셋 데이터에서의 센싱 노드(NS)의 레벨은 큰 차이를 갖게 되므로, 셋 데이터와 리셋 데이터를 구분하기가 용이하다. 이와 같이 함으로써 센싱 마진을 증가시킬 수 있다. 이러한 리드 바이어스 제공부(130)는 동작 전압(VPP)과 노드(N0) 사이에 커플링되고 선택 신호(PBIASB)를 게이트로 인가받는 PMOS 트랜지스터(MP2)와, 노드(N0)와 센싱 노드(NS) 사이에 커플링되고 제어 바이어스(VBIAS)를 게이트로 인가받는 PMOS 트랜지스터(MP3)일 수 있다. PMOS 트랜지스터(MP2, MP3)가 형성된 기판 영역은 각각 동작 전압(VPP)과 커플링되어 있을 수 있다.
클램핑부(140)는 비트 라인(BL0)을 일정 바이어스 레벨, 예를 들어, 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이되면, 선택된 상변화 메모리 셀(MC)의 상변화 물질의 상이 변화할 수 있기 때문이다. 클램핑부(140)는 비트 라인(BL0)과 센싱 노드(NS) 사이에 커플링되고, 클램핑 제어 신호(VCMP)를 게이트로 인가받는 NMOS 트랜지스터(MN3)일 수 있다. 클램핑부(140)는 클램핑 제어 신호(VCMP)에 응답하여 클램핑 전류(Ivcmp)를 제공한다. 여기서, 클램핑 제어 신호(VCMP)는 정전압 신호일 수 있으나, 이에 한정되는 것은 아니다. 센스 앰프부(150)는 센싱 노드(NS)의 레벨과 기준 레벨(VREF)을 비교하여, 비교 결 과(SA_OUT)를 출력한다. 예를 들어, 센싱 노드(NS)의 레벨이 기준 레벨(VREF)보다 높으면 하이 레벨의 비교 결과(SA_OUT)가 출력되고, 센싱 노드(NS)의 레벨이 기준 레벨(VREF)보다 낮으면 로우 레벨의 비교 결과(SA_OUT)가 출력될 수 있다. 비교 결과(SA_OUT)가 하이 레벨인 경우에는 상변화 메모리 셀(MC)에 저장된 데이터가 리셋 데이터이고, 비교 결과(SA_OUT)가 로우 레벨인 경우에는 상변화 메모리 셀(MC)에 저장된 데이터가 셋 데이터이다. 센스 앰프부(150)는 기준 전류에 대해 선택된 상변화 메모리 셀(MC)의 비트 라인(BL0)을 통해서 흘러나가는 전류의 변화를 감지하는 전류 센스 앰프일 수도 있고, 기준 전압에 대해 전압의 변화를 감지하는 전압 센스 앰프일 수도 있으나, 도면에서는 전압 센스 앰프를 예로 들어 도시하였다.
그런데 외부 온도의 변화, 모스 트랜지스터 제조 공정의 차이로 인한 트랜지스터들의 문턱 전압 값의 차이 및 동작 전압의 레벨 변화 등에 의하여 리드 동작시 메모리 셀(MC)의 상태를 판별할 수 있는 기준이 되는 센싱 노드(NS)의 레벨이 변동될 수 있다.
도 4는 외부 온도의 변화에 따른 상변화 물질의 저항과의 상관관계를 나타내는 도면이다.
도 5는 외부 온도의 변화에 따른 상변화 메모리 셀의 셋 저항 분포와 리셋 전항 분포를 설명하기 위한 도면이다.
도 6은 외부 온도의 변화에 따른 센싱 노드의 레벨 변화를 설명하기 위한 도면이다.
외부 온도가 증가함에 따라 도 4에서와 같이 상변화 물질의 셋 저항과 리셋 저항은 작아지게 된다. 또한 온도가 증가함에 따라 셋 저항이 작아지는 정도에 비해 리셋 저항이 작아지는 정도가 크다. 따라서 도 5에서와 같이 통상의 실내 온도(room temperature)에서 셋 저항과 리셋 저항 사이의 마진(margin)이 △M1이라면, 통상의 실내 온도보다 높은 온도에서는 셋 저항과 리셋 저항 사이의 마진이 △M2로 줄어든다.
또한, 외부 온도가 증가함에 따라 셋 저항과 리셋 저항이 작아지기 때문에, 상변화 물질의 저항에 의존적인 관통 전류(Ith)의 양은 늘어난다. 따라서, 외부 온도가 증가하면 셋 상태의 센싱 노드(NS)의 레벨과 리셋 상태의 센싱 노드(NS)의 레벨이 도 6에서와 같이 떨어지게 된다. 도 6의 x축은 외부 온도이고, y축은 센싱 노드(NS)의 전압 레벨이고, a1, a2는 각각 통상의 실내 온도에서 리셋 상태의 센싱 노드(NS)의 레벨, 셋 상태의 센싱 노드(NS)의 레벨을 나타내고, b1, b2는 각각 통상의 실내 온도보다 높은 온도에서 리셋 상태의 센싱 노드(NS)의 레벨, 셋 상태의 센싱 노드(NS)의 레벨을 나타낸다. 도 6에서 도시된 바와 같이, 외부 온도가 증가함에 따라 셋 상태의 센싱 노드(NS)의 레벨과 리셋 상태의 센싱 노드(NS)의 레벨 사이의 마진이 줄어들게 된다. 따라서 센스 앰프부(150)는 셋 상태와 리셋 상태를 정확히 구분하지 못할 수 있고, 리셋 상태를 셋 상태로 센싱하는 동작 오류를 일으킬 수 있다.
또한 동작 전압(VPP)의 레벨이 변화함에 따라 리드 바이어스 제공부(130)에서 제공되는 리드 바이어스(Icell)의 레벨도 변화한다. 리드 바이어스(Icell)의 레벨이 변화함에 따라 셋 상태와 리셋 상태의 센싱 노드(NS)의 전압 레벨이 변화하여 센스 앰프부(150)는 셋 상태와 리셋 상태를 정확히 구분하지 못할 수 있다.
또한 공정 조건의 변화에 따라 리드 회로(100)에 포함되는 트랜지스터들은 서로 다른 문턱전압을 갖을 수 있다. 보다 상세하게는 리드 바이어스 제공부(130)에는 피모스 트랜지스터들(MP2, MP3)이 포함되고 프리차지부(110)에는 엔모스 트랜지스터들(MN1, MN2)이 포함된다. 이러한 트랜지스터들이 공정 조건의 변화에 따라 서로 다른 문턱 전압을 갖게 되어 리드 바이어스 제공부(130)에서 상변화 메모리 셀(MC)에 제공되는 리드 바이어스(Icell)의 레벨이 공정 변화에 따라 변할 수 있다.
자세히 설명하면, 제조 공정을 통해서 하나의 웨이퍼 내에는 다수의 칩(chip)이 생성된다. 그런데, 웨이퍼 내에서의 위치에 따라, 각 칩의 특성이 조금씩 다를 수 있다. 예를 들어, 한쪽 구석(one corner)에 있는 PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 높고, NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 낮아질 수 있다. 이러한 경우에는 리드 바이어스 제공부(130)에서 상변화 메모리 셀(MC)에 제공되는 리드 바이어스(Icell)의 레벨이 트랜지스터의 문턱 전압이 기설정된 경우보다 증가할 수 있다. 예를 들어, 다른 구석(another corner)에 있는 칩에서는 PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 낮고, NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 높이질 수 있다. 이러한 경우에는 리드 바이어스 제공부(130)에서 상변화 메모리 셀(MC)에 제공되는 리드 바이어스(Icell)의 레벨이 트랜지스터의 문턱전압이 기설정된 경우보다 감소할 수 있다.
도 7은 여러 가지 요인들에 의한 상변화 물질의 셋 전류 분포와 리셋 전류 분포를 설명하기 위한 도면이다.
도 7에서는 공정상의 요인, 외부 온도 변화, 동작 전압의 레벨 변화에 따른 상변화 물질의 셋 전류 분포와 리셋 리셋 분포를 한꺼번에 개략적으로 나타내었다. 도 7은 클램핑 제어 신호(VCMP)의 레벨이 일정한 경우이다. 도 7에서 참조번호들(211, 212)은 각각 보통의 경우, 즉 실내온도, 공정상의 변화가 없을 때, 및 동작 전압의 레벨 변화가 없는 경우의 상변화 물질의 셋 전류 분포와 리셋 전류 분포를 나타낸다.
도 7에서 참조 번호들(221, 222)은 외부 온도가 증가하는 경우, PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 높거나, NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 낮은 경우 또는, 동작 전압(VPP)의 레벨이 감소하는 경우의 상변화 물질의 셋 전류 분포와 리셋 전류 분포를 나타낸다. 도 7에서 참조번호들(231, 232)은 외부 온도가 감소하는 경우, PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 낮거나, NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 높은 경우 또는, 동작 전압(VPP)의 레벨이 증가하는 경우의 상변화 물질의 셋 전류 분포와 리셋 전류 분포를 나타낸다. 도 7에 도시된 바와 같이 참조 번호들(221, 222) 또는 참조번호들(231, 232)의 경우에는 참조번호들(211, 212)의 경우보다 셋 상태의 센싱 노드(NS)의 레벨과 리셋 상태의 센싱 노드(NS)의 레벨 사이의 마진이 줄어들게 됨을 알 수 있다. 따라서 센스 앰프부(150)는 셋 상태와 리셋 상태를 정확히 구분하지 못할 수 있고, 리셋 상태를 셋 상태로 센싱하는 동작 오류를 일으킬 수 있다.
도 8은 클램핑 제어 신호의 레벨 변화에 따른 상변화 물질의 셋 전류 분포와 리셋 전류 분포를 설명하기 위한 도면이다.
도 8은 리드 바이어스(Icell)의 레벨은 고정된 경우를 나타낸다. 도 8에서 참조번호들(241, 242)은 클램핑 제어 신호(VCMP)의 레벨이 고정된 경우의 상변화 물질의 셋 전류 분포와 리셋 전류 분포를 나타낸다. 참조번호들(251, 252)은 클램핑 제어 신호(VCMP)의 레벨이 증가된 경우의 상변화 물질의 셋 전류 분포와 리셋 전류 분포를 나타낸다. 참조번호들(261, 262)은 클램핑 제어 신호(VCMP)의 레벨이 감소된 경우의 상변화 물질의 셋 전류 분포와 리셋 전류 분포를 나타낸다. 클램핑 제어 신호(VCMP)의 레벨이 증가되면 클램핑 전류(Ivcmp)의 양이 증가하므로, 도 6에서와 유사하게 관통 전류(Ith)의 양이 증가하여 셋 상태의 센싱 노드(NS)의 레벨과 리셋 상태의 센싱 노드(NS)의 레벨이 떨어지게 된다. 또한 클램핑 제어신호(VCMP)의 레벨이 감소하게 되면 클램핑 전류(Ivcmp)의 양이 감소하므로 관통 전류(Ith)의 양이 감소하여 셋 상태의 센싱 노드(NS)의 레벨과 리셋 상태의 센싱 노드(NS)의 레벨이 올라가게 된다.
이러한 문제점들을 극복하기 위하여 본 발명의 일 실시예에서는 여러 요인들에 의한 센싱 노드(NS)의 레벨을 보상하는 방향으로 클램핑 제어 신호(VCMP)의 레벨을 조절한다. 즉 클램핑 제어 신호(VCMP)의 레벨을 조절하여 클램핑 전류(Icmp)의 양을 조절한다.
도 9는 본 발명의 일 실시예에 따른 클램핑 제어 신호 생성부를 나타낸다.
도 9를 참조하면, 클램핑 제어 신호 생성부(300)부는 셀프 트래킹 회로(310) 및 레벨 쉬프터(350)를 포함한다.
셀프 트래킹 회로(310)는 동작 전압(VPP)에 연결되는 피모스 트랜지스터들(311, 312)과 피모스 트랜지스터(312)와 노드(N1)에서 연결되는 저항들(R3, R4), 저항(R4)과 연결되는 엔모스 트랜지스터들(313, 314) 및 바이어스 전압 제공부(320)를 포함한다. 바이어스 전압 제공부(320)는 전원전압(VDD)과 접지 사이에서 서로 직렬로 연결되는 저항들(R1, R2)로 구성된다. 바이어스 전압 제공부(310)는 노드(N1)에서 피모스 트랜지스터들(311, 312)에 일정한 바이어스 전압, 예를 들어 R2*VDD/(R1+R2)의 바이어스 전압을 제공한다. 이 일정한 바이어스 전압을 제공받은 피모스 트랜지스터들(311, 312)은 항상 턴 온 상태를 유지한다. 도 9의 실시예에서는 두 개의 피모스 트랜지스터들(311, 312)과 두 개의 엔모스 트랜지스터들(313, 314)이 포함되었지만 하나의 피모스 트랜지스터와 하나의 엔모스 트랜지스터로도 셀프 트래킹 회로(310)를 구현할 수 있다.
피모스 트랜지스터들(311, 312)은 동작 전압(VPP)과 저항(R3) 사이에서 서로 직렬로 연결된다. 엔모스 트랜지스터들(313, 314)은 저항(R4)과 접지 사이에 서로 직렬로 연결된다. 또한 엔모스 트랜지스터들(313, 314)은 각각 다이오드-연결된다. 저항들(R3, R4)은 피모스 트랜지스터(312)와 엔모스 트랜지스터(313) 사이에 서로 직렬로 연결된다. 저항들(R3, R4)이 연결되는 노드(N2)에서 중간 클램핑 제어 신호(VCMPI)가 제공된다.
상기한 바와 같이 셀프 트래킹 회로(310)가 피모스 트랜지스터들(311, 312), 저항들(R3, R4) 및 엔모스 트랜지스터들(313, 314)로 구성되므로 셀프 트래킹 회 로(310)에서는 외부 온도 변화, 공정 및 동작 전압(VPP)의 레벨 변화 중 적어도 하나 이상에 요인에 의한 센싱 노드(NS)의 레벨 변화를 보상하도록 중간 클램핑 제어 신호(VCMPI)의 레벨이 조절된다.
레벨 쉬프터(350)는 연산 증폭기(351), 피모스 트랜지스터(361) 및 레벨 조절부(370)를 포함한다.
연산 증폭기(351)의 (-) 입력 단자에는 중간 클램핑 제어 신호(VCMPI)가 입력된다. 피모스 트랜지스터(3621)의 소스는 동작 전압(VDD)에 연결되고, 게이트는 연산 증폭기(350)의 출력 단자에 연결되고, 드레인은 노드(N3)에서 레벨 조절부(370)에 연결된다. 또한 노드(N3)에서는 클램핑 제어 신호(VCMP)가 제공된다. 레벨 조절부(370)는 노드(N3)와 접지 사이에 서로 직렬 연결된 저항들(R5, R6)로 구성된다. 저항들(R5, R6)이 연결되는 노드(N4)는 연산 증폭기(350)의 (+) 입력 단자에 연결된다. 레벨 쉬프터(350)는 외부 온도 변화, 공정 및 동작 전압(VPP)의 레벨 변화 중 적어도 하나 이상에 요인에 의한 중간 클램핑 제어 신호(VCMPI)의 레벨 보상율은 유지하면서 중간 클램핑 제어 신호(VCMPI)의 레벨은 레벨 조절부(370)의 저항들(R5, R6)에 의하여 목표 레벨로 변환하는 역할을 한다.
레벨 쉬프터(350)에서 중간 클램핑 제어 신호(VCMPI)와 클램핑 제어 신호(VCMP) 사이에는 하기의 [수학식]과 같은 관계가 성립한다.
[수학식]
VCMP = (1 + R5/R6)*VCMPI
따라서 저항들(R5, R6)을 조절하여 클램핑 제어 신호(VCMP)의 레벨을 목표 레벨로 조절할 수 있다.
이하 도 7 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 클램핑 제어 신호 생성회로(300)의 동작을 상세히 설명한다.
먼저, 클램핑 제어 신호 생성회로(300)의 피모스 트랜지스터들(311, 312)은 동작 전압(VPP)에 연결되어 있다. 따라서 동작 전압(VPP)의 레벨이 변하는 방향으로 중간 클램핑 제어 신호(VCMPI) 또는 클램핑 제어 신호(VCMP)의 레벨도 변하게 된다. 예들 들어 동작 전압(VPP)의 레벨이 낮아지면, 도 7에서와 같이 상변화 메모리 셀(MC)의 전류 분포가 방향(215)으로 이동하게 된다. 하지만 중간 클램핑 제어 신호(VCMPI)의 레벨도 같이 감소하게 되어 도 8에서와 같이 상변화 메모리 셀(MC)의 전류 분포가 방향(246)으로 이동하게 센싱 노드(NS)의 레벨 변화를 보상하게 된다. 예를 들어 동작 전압(VPP)의 레벨이 높아지면, 도 7에서와 같이 상변화 메모리 셀(MC) 저항 분포가 방향(216)으로 이동하게 된다. 하지만 중간 클램핑 제어 신호(VCMPI)의 레벨도 같이 증가하게 되어 도 8에서와 같이 상변화 메모리 셀(MC)의 전류 분포가 방향(245)으로 이동하게 센싱 노드(NS)의 레벨 변화를 보상하게 된다.
공정상의 요인으로 인하여, PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 높거나, NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 낮은 경우에는 도 7에서와 같이 상변화 메모리 셀(MC)의 전류 분포가 방향(215)으로 이동하게 된다. 하지만 이 경우에 노드(N2)로 흐르는 전류(Ic)의 크기가 감소하여 중간 클램핑 제어 신호(VCMPI)의 레벨이 감소하게 되어 도 8에서와 같이 상변화 메모리 셀(MC)의 전류 분포가 방향(246)으로 이동하게 센싱 노드(NS)의 레벨 변화를 보상하게 된다. 또한 PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 낮거나, NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 높은 경우에는 도 7에서와 같이 상변화 메모리 셀(MC)의 전류 분포가 방향(216)으로 이동하게 된다. 하지만 이 경우에 노드(N2)로 흐르는 전류(Ic)의 크기가 증가하여 중간 클램핑 제어 신호(VCMPI)의 레벨이 증가하게 되어 도 8에서와 같이 상변화 메모리 셀(MC)의 전류 분포가 방향(245)으로 이동하게 센싱 노드(NS)의 레벨 변화를 보상하게 된다.
외부 온도가 증가하게 되는 경우에는 도 7에서와 같이 상변화 메모리 셀(MC)의 전류 분포가 방향(215)으로 이동하게 된다. 하지만 이 경우, 저항들(R3, R4)의 저항값이 증가하여 노드(N2)로 흐르는 전류(Ic)의 크기가 감소하여 중간 클램핑 제어 신호(VCMPI)의 레벨이 감소하게 되어 도 8에서와 같이 상변화 메모리 셀(MC)의 전류 분포가 방향(246)으로 이동하게 센싱 노드(NS)의 레벨 변화를 보상하게 된다. 또한 외부 온도가 감소하게 되는 경우에는 도 7에서와 같이 상변화 메모리 셀(MC)의 전류 분포가 방향(216)으로 이동하게 된다. 하지만 이 경우, 노드(N2)로 흐르는 전류(Ic)의 크기가 증가하여 중간 클램핑 제어 신호(VCMPI)의 레벨이 증가하게 되어 도 8에서와 같이 상변화 메모리 셀(MC)의 전류 분포가 방향(245)으로 이동하게 센싱 노드(NS)의 레벨 변화를 보상하게 된다.
도 10a 내지 10c는 여러 가지 요인들의 변화에 따른 본 발명의 실시예에 따른 클램핑 제어 신호 생성부에서 제공되는 클램핑 제어 신호의 레벨 변화를 나타낸다.
도 10a는 외부 온도와 공정 상의 요인으로 인한 엔모스 트랜지스터의 문턱 전압값의 변화에 따른 클램핑 제어 신호(VCMP) 또는 중간 클램핑 제어 신호(VCMPI)의 레벨 변화를 나타낸다. 도 10a에서 참조번호(411)는 엔모스 트랜지스터의 문턱 전압값이 전형적인 경우이고, 참조번호(412)는 엔모스 트랜지스터의 문턱 전압값이 기설정된 값보다 높은 경우이고, 참조번호(413)는 엔모스 트랜지스터의 문턱 전압값이 기설정된 값보다 낮은 경우를 나타낸다. 도 10a에서 알 수 있듯이 클램핑 제어 신호(VCMP) 또는 중간 클램핑 제어 신호(VCMPI)의 레벨 변화는 엔모스 트랜지스터의 문턱 전압값 변화와 동일한 방향인 것을 알 수 있다. 즉, 엔모스 트랜지스터의 문턱 전압이 전형적인 경우(411)보다 높은 경우(412)에는 클램핑 제어 신호(VCMP) 또는 중간 클램핑 제어 신호(VCMPI)의 레벨이 증가하고, 엔모스 트랜지스터의 문턱 전압이 전형적인 경우(411)보다 낮은 경우(413)에는 클램핑 제어 신호(VCMP) 또는 중간 클램핑 제어 신호(VCMPI)의 레벨이 감소하는 것을 알 수 있다.
도 10b는 외부 온도와 공정 상의 요인으로 인한 피모스 트랜지스터의 문턱 전압값의 변화에 따른 클램핑 제어 신호(VCMP) 또는 중간 클램핑 제어 신호(VCMPI)의 레벨 변화를 나타낸다. 도 10b에서 참조번호(421)는 피모스 트랜지스터의 문턱 전압값이 전형적인 경우이고, 참조번호(422)는 피모스 트랜지스터의 문턱 전압값이 기설정된 값보다 낮은 경우이고, 참조번호(423)는 피모스 트랜지스터의 문턱 전압값이 기설정된 값보다 높은 경우를 나타낸다. 도 10b에서 알 수 있듯이 클램핑 제어 신호(VCMP) 또는 중간 클램핑 제어 신호(VCMPI)의 레벨 변화는 피모스 트랜지스터의 문턱 전압값 변화와 반대 방향인 것을 알 수 있다. 즉, 피모스 트랜지스터의 문턱 전압이 전형적인 경우(421)보다 낮은 경우(422)에는 클램핑 제어 신호(VCMP) 또는 중간 클램핑 제어 신호(VCMPI)의 레벨이 증가하고, 피모스 트랜지스터의 문턱 전압이 전형적인 경우(421)보다 높은 경우(423)에는 클램핑 제어 신호(VCMP) 또는 중간 클램핑 제어 신호(VCMPI)의 레벨이 감소하는 것을 알 수 있다.
도 10c는 동작 전압(VPP)과 외부 온도 변화에 따른 클램핑 제어 신호(VCMP) 또는 중간 클램핑 제어 신호(VCMPI)의 레벨 변화를 나타낸다. 도 10c에서 참조번호(431)는 외부 온도가 실내온도(room temperature)인 경우를 나타내고, 참조번호(432)는 외부 온도가 실내온도(room temperature)보다 낮은 경우를 나타내고, 참조번호(433)는 외부 온도가 실내온도(room temperature)보다 높은 경우를 나타낸다. 도 10c에서 알 수 있듯이 클램핑 제어 신호(VCMP) 또는 중간 클램핑 제어 신호(VCMPI)의 레벨은 동작 전압(VPP) 및 외부 온도 변화에 대하여 선형적으로 증가하는 것을 알 수 있다.
도 10a 내지 도 10c에 도시된 바와 같이 본 발명의 실시예에 따르면 클램핑 제어 신호(VCMP)의 레벨이 여러 가지 요인들에 의한 센싱 노드(NS)의 레벨 변화를 보상하는 방향으로 변하는 것을 알 수 있다.
도 11a 및 11b는 본 발명의 실시예에 따른 효과를 설명하기 위한 도면이다.
도 11a는 여러 가지 요인들이 변하는 경우 클램핑 제어 신호(VCMP)의 레벨이 변하지 않고 고정된 경우의 상변화 메모리 셀(MC)의 셋 상태의 전류 분포와 리셋 상태의 전류 분포를 나타낸다.
도 11b는 여러 가지 요인들이 변하는 경우 본 발명의 실시예에서와 같이 클램핑 제어 신호(VCMP)의 레벨이 변하는 경우의 상변화 메모리 셀(MC)의 셋 상태의 전류 분포와 리셋 상태의 전류 분포를 나타낸다.
도 11a와 도 11b에서 참조번호(511, 512)는 여러 가지 요인들이 변하기 전의 상변화 메모리 셀(MC)의 셋 상태의 전류 분포와 리셋 상태의 전류 분포를 나타낸다. 참조 번호(521, 522)는 외부 온도가 증가하는 경우, PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 높거나, NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 낮은 경우 또는, 동작 전압(VPP)의 레벨이 감소하는 경우의 상변화 물질의 셋 상태의 전류 분포와 리셋 상태의 전류 분포를 나타낸다. 참조번호(531, 532)는 외부 온도가 감소하는 경우, PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 낮거나, NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 높은 경우 또는, 동작 전압(VPP)의 레벨이 증가하는 경우의 상변화 물질의 셋 저항 분포와 리셋 저항 분포를 나타낸다.
여러 가지 요인들이 변하는 경우 도 11a에서와 같이 클램핑 제어 신호(VCMP)의 레벨이 고정되면, 셋 상태의 저항 분포와 리셋 상태의 저항 분포 사이에는 센싱 마진이 거의 없어 리드 동작을 정확히 수행할 수 없음을 알 수 있다. 하지만 도 11b에서와 같이 여러 가지 요인들이 변하는 경우, 이러한 요인들에 의한 센싱 노드(NS)의 레벨 변화를 보상하는 방향으로 클램핑 제어 신호(VCMP)의 레벨이 변하면 센싱 마진이 확보되어 리드 동작을 정확히 수행할 수 있음을 알 수 있다.
본 발명에 따르면, 여러 가지 요인에 의한 센싱 마진의 변화를 보상할 수 있어 리드 동작의 신뢰성을 확보할 수 있으므로 대용량의 상변화 메모리 장치 및 메 모리 시스템에 유용하게 이용되어 수율향상 도움이 될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 각 블록을 예시적으로 도시한 회로도이다.
도 4는 외부 온도의 변화에 따른 상변화 물질의 저항과의 상관관계를 나타내는 도면이다.
도 5는 외부 온도의 변화에 따른 상변화 메모리 셀의 셋 저항 분포와 리셋 저항 분포를 설명하기 위한 도면이다.
도 6은 외부 온도의 변화에 따른 센싱 노드의 레벨 변화를 설명하기 위한 도면이다.
도 7은 여러 가지 요인들에 의한 상변화 물질의 셋 전류 분포와 리셋 전류 분포를 설명하기 위한 도면이다.
도 8은 클램핑 제어 신호의 레벨 변화에 따른 상변화 물질의 셋 전류 분포와 리셋 전류 분포를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 클램핑 제어 신호 생성부를 나타낸다.
도 10a 내지 10c는 여러 가지 요인들의 변화에 따른 본 발명의 실시예에 따른 클램핑 제어 신호 생성부에서 제공되는 클램핑 제어 신호의 레벨 변화를 나타낸다.
도 11a 및 11b는 본 발명의 실시예에 따른 효과를 설명하기 위한 도면이다.

Claims (10)

  1. 복수의 상변화 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 복수의 상변화 메모리 셀들 중 선택된 상변화 메모리 셀의 저항 레벨을 리드하기 위한 리드 바이어스를 센싱 노드에 제공하는 리드 바이어스 제공부;
    클램핑 제어 신호에 응답하여 상기 복수의 상변화 메모리 셀들 중 상기 선택된 상변화 메모리 셀과 커플링된 비트라인으로 흐르는 클램핑 전류의 양을 조절하는 클램핑부; 및
    동작 전압에 연결되어 상기 클램핑 제어 신호를 상기 클램핑부에 제공하며, 외부 온도 변화, 공정 및 상기 동작 전압의 레벨 변화 중 적어도 하나 이상에 요인에 의한 상기 센싱 노드의 레벨 변화를 보상하도록 상기 클램핑 제어 신호의 레벨을 조절하는 클램핑 제어 신호 생성부를 포함하는 상변화 메모리 장치.
  2. 제1항에 있어서, 상기 클램핑 제어 신호 생성부는,
    상기 동작 전압에 연결되고, 상기 하나 이상의 요인에 의한 상기 센싱 노드의 레벨 변화를 보상하도록 레벨이 변하는 중간 클램핑 제어 신호를 생성하는 셀프 트래킹 회로; 및
    상기 중간 클램핑 제어 신호의 레벨을 변환하여 상기 클램핑 제어 신호로 제공하는 레벨 쉬프터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  3. 제2항에 있어서, 상기 셀프 트래킹 회로는,
    상기 동작 전압에 연결되는 적어도 하나의 피모스 트랜지스터;
    상기 적어도 하나의 피모스 트랜지스터와 연결되며, 서로 직렬 연결되는적어도 두 개의 저항들;
    상기 두 개의 저항들과 연결되는, 적어도 하나의 엔모스 트랜지스터; 및
    상기 적어도 하나의 피모스 트랜지스터에 바이어스 전압을 공급하는 바이어스 전압 제공부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  4. 제3항에 있어서, 상기 두 개의 저항이 서로 연결되는 노드에서 상기 중간 클램핑 제어 신호가 제공되고, 상기 적어도 하나의 엔모스 트랜지스터는 다이오드 연결되는 것을 특징으로 하는 상변화 메모리 장치.
  5. 제2항에 있어서, 상기 레벨 쉬프터는,
    제1 입력 단자에 상기 중간 클램핑 제어 신호가 인가되는 연산 증폭기;
    상기 동작 전압에 연결되는 소스와 상기 연산 증폭기의 출력 단자에 연결되는 게이트 및 드레인에서 상기 클램핑 제어 신호를 제공하는 피모스 트랜지스터; 및
    상기 피모스 트랜지스터의 드레인에 연결되고 적어도 제1 및 제2 저항들을 구비하여 상기 클램핑 제어 신호의 레벨을 조절하는 레벨 조절부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  6. 제1항에 있어서, 상기 클램핑 제어 신호의 레벨은 상기 동작 전압에 대하여 선형적으로 증가하는 것을 특징으로 하는 상변화 메모리 장치.
  7. 제1항에 있어서, 상기 클램핑 제어 신호의 레벨은 상기 외부 온도에 대하여 선형적으로 감소하는 것을 특징으로 하는 상변화 메모리 장치.
  8. 제1항에 있어서, 상기 클램핑 제어 신호의 레벨은 상기 공정에 따른 엔모스 트랜지스터의 문턱 전압값 변화에 대하여 동일한 방향으로 변하고 피모스 트랜지스터의 문턱 전압값 변화에 대하여 반대 방향으로 변하는 것을 특징으로 하는 상변화 메모리 장치.
  9. 데이터를 저장하는 복수의 상변화 메모리 셀들을 포함하는 상변화 메모리 장치; 및
    상기 상변화 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 상변화 메모리 장치는,
    상기 복수의 상변화 메모리 셀들 중 선택된 상변화 메모리 셀의 저항 레벨을 리드하기 위한 리드 바이어스를 센싱 노드에 제공하는 리드 바이어스 제공부;
    클램핑 제어 신호에 응답하여 상기 복수의 상변화 메모리 셀들 중 상기 선택된 상변화 메모리 셀과 커플링된 비트라인으로 흐르는 클램핑 전류의 양을 조절하 는 클램핑부; 및
    상기 클램핑 제어 신호를 상기 클램핑부에 제공하며, 동작 전압에 연결되며, 외부 온도 변화, 공정 및 상기 동작 전압의 레벨 변화 중 적어도 하나 이상에 요인에 의한 상기 리드 바이어스의 레벨 변화를 보상하도록 상기 클램핑 제어 신호의 레벨을 조절하는 클램핑 제어 신호 생성부를 포함하는 메모리 시스템.
  10. 제9항에 있어서, 상기 클램핑 제어 신호의 레벨은 상기 동작 전압에 대하여 선형적으로 증가하고, 상기 외부 온도에 대하여 선형적으로 감소하고, 상기 공정에 따른 엔모스 트랜지스터의 문턱 전압값 변화에 대하여 동일한 방향으로 변하고 피모스 트랜지스터의 문턱 전압값 변화에 대하여 반대 방향으로 변하는 것을 특징으로 하는 메모리 시스템.
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