TWI470632B - 偏壓產生器以及用於半導體記憶體裝置之產生偏壓之方法 - Google Patents

Description

偏壓產生器以及用於半導體記憶體裝置之產生偏壓之方法

本發明係關於一種偏壓產生器及一種用於半導體記憶體裝置之產生偏壓之方法。更特定言之，本發明係關於一種具有增大之感測裕度及電阻分散曲線之改良之解析度的偏壓產生器，以及一種在半導體記憶體裝置內產生偏壓之相關方法。

本申請案主張2006年12月28日申請之第10-2006-0136115號及2007年1月11日申請之第10-2007-0003123號之韓國專利申請案權利，其全部的標的均以引用的方式併入本文中。

理想半導體記憶體裝置將具有高資料儲存容量但將以低功率消耗操作。因此，已作出大量研究及開發努力來開發密集整合之非揮發性記憶體裝置。此等記憶體裝置之新興實例包括相變隨機存取記憶體(PRAM)、電阻性隨機存取記憶體(RRAM)及磁性隨機存取記憶體(MRAM)。

PRAM使用一或多種相變材料以根據材料相態來儲存資料。當前相變材料包括具有電阻之硫族化物，該電阻隨可藉由施加熱能而改變之相態而變化。一種此類材料為GexSbyTez(下文中被稱為"GST")，其為鍺(Ge)、銻(Sb)及碲(Te)之合金。

可併入於PRAM中之相變材料必須能夠非常迅速地穩定地改變相態(例如，在結晶狀態與非晶狀態之間)。在習知PRAM裝置中，相變材料在非晶狀態下具有高電阻且在結 晶狀態下具有低電阻。如當前在半導體記憶體裝置中所使用的，相變材料之非晶狀態可被定義為"重設"狀態或資料值"1"，且結晶狀態可被定義為"設定"狀態或資料值"0"，或相變材料之非晶狀態可被定義為"設定"狀態或資料值"0"，且結晶狀態可被定義為"重設"狀態或資料值"1"。

PRAM中之通用記憶體單元類型包括電晶體結構或二極體結構。具有電晶體結構之記憶體單元包括串聯連接之相變材料及存取電晶體。具有二極體結構之記憶體單元包括串聯連接之相變材料及二極體。

與具有電晶體結構之PRAM記憶體單元相比，具有二極體結構之PRAM記憶體單元能夠施加根據所施加之電壓而按指數規律增大的相對較大之寫入電流。此較大寫入電流能力允許相對較小之二極體用於PRAM記憶體單元之陣列的實施中，藉此減小構成記憶體裝置之總尺寸。因此，預期具有二極體結構之PRAM記憶體單元將愈來愈多地用於要求高整合密度、高操作速度及低功率消耗之記憶體裝置中。

圖1說明具有二極體結構之PRAM記憶體單元50。如圖1中所示，PRAM記憶體單元50包含二極體D及可變電阻器R。該可變電阻器係使用一或多種相變材料而實施。

形成記憶體單元50之二極體D連接於字元線WL與可變電阻器R之間。亦即，二極體D之陰極端子連接至字元線WL，且陽極端子連接至可變電阻器R之一端。可變電阻器R之另一端連接至位元線。

在併有如同記憶體單元50之記憶體單元之陣列的半導體 記憶體裝置中，資料寫入操作係使用可變電阻器R之可逆特性而執行。亦即，在施加至記憶體單元50之寫入操作期間，經由至低電壓位準或接地位準的位元線BL及字元線WL轉變來供應電流。接著，將正向偏壓施加至二極體D，使得電流路徑形成於位元線BL與字元線WL之間。接著，根據正施加之電流及電流之施加時間而改變可變電阻器R之相位。由低電阻狀態指示之"設定資料"或由高電阻狀態指示之"重設資料"可儲存於記憶體單元50中。在工作實例中，設定資料可與資料值"0"相關聯且重設資料可與資料值"1"相關聯，或設定資料可與資料值"1"相關聯且重設資料可與資料值"0"相關聯。

讀取操作可用於藉由區別記憶體單元50之狀態來判定所儲存之資料值。亦即，流經記憶體單元50之電流量與其電阻狀態相關。當重設資料儲存於記憶體單元50中時，記憶體單元50具有高電阻值且通過記憶體單元50之電流相對較小。然而，當設定資料儲存於記憶體單元50中時，記憶體單元50具有低電阻值且通過記憶體單元50之電流相對較大。因此，可根據通過記憶體單元50之電流的位準或根據與通過記憶體單元50之電流之位準相關的電壓位準改變來感測資料。

將關於如圖2中所說明之PRAM裝置的例示性資料讀取電路而有些額外詳細地描述感測儲存於PRAM記憶體單元中之資料的功能。

在圖2中，PRAM裝置之資料讀取電路包含：一感測放大器S/A、一電流源20、一箝位部件10、一行選擇部件40及 一單元陣列區塊30。

感測放大器S/A可包括一電流感測放大器或一電壓感測放大器。該感測放大器S/A藉由比較感測節點Nsa(其連接至在感測節點Nsa與記憶體單元M之間的電流路徑PA1)處之電壓位準與參考電壓位準Vref來感測資料。舉例而言，當施加至感測放大器S/A之輸入端子的在感測節點Nsa處之電壓高於參考電壓Vref時，判定且輸出"高"資料狀態。當感測節點Nsa處之電壓低於參考電壓Vref時，判定"低"資料狀態且在輸出端子SAout處輸出該狀態。"高"狀態指示記憶體單元M具有高電阻狀態，且"低"狀態指示記憶體單元M具有低電阻狀態。

電流源20係由偏壓Vbias控制且將感測電流Icell供應至電流路徑PA1。在所說明之實例中，電流源20包括一連接至感測節點Nsa之PMOS電晶體PB及一端子Vsa，源電壓VDD或高於源電壓VDD之高電壓VPP施加至該端子Vsa。

箝位部件10包括由箝位信號Vclamp控制之箝位電晶體NC。箝位電晶體NC將來自陣列區塊30之任一記憶體單元(其選自形成陣列區塊30之複數個單元陣列區塊)電連接至感測放大器S/A之感測節點Nsa。此外，箝位電晶體NC保持特定電壓位準，使得與選定單元陣列區塊30相關聯的位元線BL之電壓在相變材料之臨限電壓Vth之範圍內。因此，箝位信號Vclamp之位準被建立成與箝位功能一致。

行選擇部件40包含由行選擇信號Y0~Yn切換之複數個行選擇電晶體N0~Nn。行選擇電晶體N0~Nn形成在與選定單元陣列區塊30中之選定記憶體單元M相關聯的位元線BL1 與感測節點Nsa之間的電流路徑PA1，其係經由箝位電晶體NC而連接。亦即，感測放大器S/A之感測節點Nsa與記憶體單元M之間的電流路徑PA1係藉由施加至箝位電晶體NC及行選擇電晶體N0~Nn的切換操作而形成。舉例而言，當行選擇電晶體N1由行選擇信號Y1開啟時，電流路徑PA1形成於記憶體單元M與感測節點Nsa之間。

單元陣列區塊30包括在字元線WL0~WLn與位元線BL0~BLn之交叉處安置的記憶體單元。每一記憶體單元可具有諸如圖1中所示之二極體結構的二極體結構。

資料讀取電路執行下述步驟以自單元陣列區塊30中之選定記憶體單元M中讀取資料。

當施加讀取命令、位址信號及箝位信號Vclamp時，箝位信號Vclamp及行選擇信號Y1經施加以形成在記憶體單元M與感測節點Nsa之間的電流路徑PA1。此時，連接至記憶體單元M之字元線保持於接地位準。

在形成電流路徑PA1後或在形成電流路徑PA1的同時，將偏壓Vbias供應至電流源20以將電流供應至電流路徑PA1。因此，取決於記憶體單元M之電阻值的感測電流(或穿透電流)Icell流入電流路徑PA1中。

流經電流路徑PA1之感測電流Icell的位準根據記憶體單元M之資料狀態(亦即，記憶體單元M是處於重設資料狀態還是處於設定資料狀態)而改變。當記憶體單元M處於重設資料狀態時，因為其具有高電阻值，所以小位準之感測電流Icell流經電流路徑PA1。然而，當記憶體單元處於設定 資料狀態時，其具有低電阻值且相對較大位準之感測電流Icell流經電流路徑PA1。因此，連接至感測放大器S/A之輸入端子的感測節點Nsa之電壓位準改變，且藉由比較感測節點Nsa處之電壓位準與參考位準Vref來執行資料感測。

在前述資料讀取電路中，因為控制供應感測電流Icell之電流源10的偏壓Vbias判定流經記憶體單元M之電流量及感測節點Nsa處之電壓位準，所以其必須被小心地控制。舉例而言，當選定記憶體單元M儲存由高電阻值指示之資料(例如，重設資料或資料值1)時，偏壓Vbias之位準應經設定以使得感測節點Nsa處所指示之電壓位準高於參考電壓位準Vref(例如，供應電壓之一半(VDD/2))。然而，當選定記憶體單元M儲存由低電阻值指示之資料(例如，設定資料或資料值0)時，偏壓Vbias之位準應經設定以使得感測節點Nsa處所指示之電壓位準低於參考電壓位準Vref。此並不意謂偏壓Vbias應視資料狀態而被設定為不同位準。實情為，此意謂偏壓Vbias應被設定為用於資料感測之滿足上述條件的固定位準。

圖3為關於圖2中所施加之輸入偏壓Vbias的在感測節點Nsa處之電壓位準及參考電壓位準Vref的電阻值點之偏壓曲線(G10)。曲線圖指示表示設定資料及重設資料之例示性電阻分散的設定及重設狀態。

在圖3中，以對數標度來說明展示設定資料及重設資料之電阻分散的設定狀態及重設狀態之曲線圖。在所說明之實例中，設定資料曲線圖"設定"具有在0至10KΩ之間的範 圍內之電阻分散，且重設資料曲線圖"重設"具有在50KΩ至1MΩ(或更大)之間的範圍內之電阻分散。因此，如由曲線G10所說明，偏壓Vbias之位準應經設定以使得在感測節點Nsa之電壓位準變為參考電壓位準Vref之點處之電阻值在10KΩ至50KΩ之間的範圍內。在此狀況下，偏壓位準裕度範圍"S"被指示為在約1.4V至2.3V之間。此係相對較小之裕度範圍且應被增大以改良記憶體單元之效能。

在其他PRAM實施例中，每一構成記憶體單元能夠儲存多個位元之資料。此等實施例會加重提供能夠以可接受之裕度感測多位元資料的偏壓精度的難處。

參看圖4及圖5來描述一實例。圖4為含有比較曲線(G10)之曲線圖，該比較曲線(G10)展示關於圖2之輸入偏壓Vbias的在感測節點Nsa處之電壓位準變為參考電壓位準Vref之點之電阻值。圖5為對應於輸入偏壓Vbias的每一位元之多位元資料狀態00、01、10及11的分布曲線。總體而言，圖4及圖5說明能夠儲存處於四種狀態00、01、10及11之2位元資料或第一資料00、第二資料01、第三資料10及第四資料11的記憶體單元。

在工作實例中，假定第一資料00係由0至R1之電阻分散來指示，第二資料01係由R2至R3之電阻分散來指示，第三資料10係由R4至R5之電阻分散來指示，且第四資料11係由R6或更大之電阻分散來指示。可進一步假定滿足關係R1<R2<R3<R4<R5<R6。

如圖4及圖5中所說明，第一資料00係在輸入偏壓Vbias 之位準為最低的第一區段I上分布，第二資料01係在輸入偏壓之位準高於第一區段I之第二區段II上分布，第三資料10係在輸入偏壓之位準高於第二區段II之第三區段III上分布，且第四資料11係在輸入偏壓之位準高於第三區段III之第四區段IV上分布。

第一感測區段S1(其為用於感測第一資料00及其他資料01、10及11之偏壓Vbias之位準區段)位於第一區段I與第二區段II之間。當具有在第一感測區段S1內之特定位準的電壓作為偏壓Vbias而施加時，感測儲存於記憶體單元中之資料是第一資料00還是第二資料01、第三資料10及第四資料11中之任一者。

此外，用於在第一資料00與第二資料01之間或在第三資料10與第四資料11之間感測之第二感測區段S2位於第二區段II與第三區段III之間。當具有在第二感測區段S2內之特定位準的電壓作為偏壓Vbias而施加時，感測儲存於記憶體單元中之資料是第一資料00及第二資料01中之任一者還是第三資料10及第四資料11中之任一者。當感測操作係由第一感測區段S1之偏壓Vbias及第二區段S2之偏壓Vbias執行時且當儲存於記憶體單元中之資料為第一資料00或第二資料01時，其被感測。

接著，用於區別第一資料00、第二資料01及第三資料10與第四資料11之第三感測區段S3位於第三區段III與第四區段IV之間。當具有在第三感測區段S3內之特定位準的電壓作為偏壓Vbias而施加時，感測儲存於記憶體單元中之資 料是為第一資料00、第二資料01及第三資料10中之任一者還是第四資料11。當儲存於記憶體單元中之資料為第四資料11時，經由第三感測區段S3之偏壓Vbias由感測操作來感測該資料。然而，當儲存於記憶體單元中之資料為其他資料00、01及/或10時，有必要施加第二感測區段S2之偏壓Vbias及/或第一感測區段S1之偏壓Vbias以用於感測其他資料00、01及/或10。

在圖4中所說明之電阻值之曲線圖G10中，第一感測區段S1及第二感測區段S2中之每一者具有足夠範圍，但第三感測區段S3具有較窄範圍。出現此結果之原因與電阻值之曲線G10之斜率有關，因為其自第三感測區段S3之最接近範圍增大了PMOS電晶體(其為電流源20之一部分)之臨限電壓。當電流源20由電晶體形成時，會出現此問題。儘管此問題並不影響二進位資料狀態之間的判定，但是當每一記憶體單元儲存較大數目之資料狀態時，會產生具有較窄範圍之感測區段(如同所說明之實例中之第三感測區段S3)。此外，如圖5中所示，每一區段中之資料之分布範圍並不恆定。亦即，與分布第一資料00之第一區段I及分布第二資料01之第二區段II相比，分布第三資料10之第三區段III及分布第四資料11之第四區段IV的範圍會窄得多。此外，因為第三感測區段S3(其為第三區段III與第四區段IV之間的感測區段)形成於較窄範圍中，所以感測裕度較小。

在一實施例中，本發明提供一種產生一偏壓以控制供應 至記憶體單元之感測電流的偏壓產生器，其包含：一電路，其回應於所施加之輸入電壓而提供偏壓，使得關於輸入電壓之偏壓之斜率對於輸入電壓區別之不同電壓位準的至少兩個區段而言係不同的。

在另一實施例中，本發明提供一種半導體記憶體裝置，其包含：一記憶體單元，其特徵在於由儲存於記憶體單元中之不同資料值界定的不同電阻值；一感測放大器，其根據與形成於感測節點與記憶體單元之間的電流路徑相關聯的電流或電壓之位準來感測所儲存之資料值；一電源，其由偏壓來控制且將感測電流供應至電流路徑；及一偏壓產生器，其回應於所施加之輸入電壓藉由控制關於由輸入電壓之位準區別的經界定之區段的偏壓之斜率而輸出偏壓。

在另一實施例中，本發明提供一種產生偏壓以控制供應至記憶體單元之感測電流的方法，該方法包含：回應於所施加之輸入電壓藉由控制關於根據輸入電壓之位準而分別界定之複數個區段的偏壓之斜率來輸出偏壓。

在另一實施例中，本發明提供一種產生複數個偏壓以控制供應至儲存多位元資料之記憶體單元之感測電流的多位準偏壓產生器，其包含：一電路，其在選自複數個非感測區段之兩個非感測區段之間界定選自複數個感測區段的感測區段，其中該複數個感測區段中之每一者對應於選自複數個偏壓的具有不同斜率且對應於所施加之輸入電壓之位準的偏壓，使得每一感測區段中之偏壓的斜率低於每一非感測區段中之偏壓的斜率。

現將參看隨附圖式來描述本發明之實施例。然而，本發明可以許多不同形式來實施且不應被理解為僅限於所說明之實施例。實情為，將此等實施例呈現為教示實例。

本發明之各種實施例可應用於具有允許感測使用電阻值而儲存於記憶體單元中之資料之結構的各種半導體記憶體裝置。此半導體記憶體裝置之實例包括具有電晶體結構或二極體結構之半導體記憶體裝置。將在相變隨機存取記憶體(PRAM)裝置之情形下描述許多可能應用之一實例。然而，本發明之範疇不僅限於PRAM裝置。

圖6為根據本發明之實施例的偏壓產生器100之電路圖。偏壓產生器100控制施加至資料讀取電路(諸如，圖2中所說明之資料讀取電路)之感測電流。

舉例而言，圖6之偏壓產生器100可經應用以產生施加至如同圖2中所說明之電流源的電流源之偏壓Vbias。

偏壓產生器100回應於所施加之輸入電壓VBIAS(I)而輸出偏壓VBIAS(O)，且包含一偵測部件110、一放大部件120及一補償部件130。應注意，關於輸入電壓VBIAS(I)之不同位準，偏壓VBIAS(O)可以不同斜率輸出。

偵測部件110包含一偵測電路112，該偵測電路112在輸入電壓VBIAS(I)之位準低於第一位準VBIAS_L時不增且不減地輸出輸入電壓VBIAS(I)，但亦在輸入電壓VBIAS(I)之位準大於或等於第一位準VBIAS_L時藉由將輸入電壓VBIAS(I)箝位至第一位準VBIAS_L或最接近第一位準 VBIAS_L之位準而輸出輸入電壓VBIAS(I)。可將偵測部件110中箝位之參考位準設定為不同於第一位準VBIAS_L之位準的特定位準。

低於第一位準VBIAS_L之臨限值可以輸入電壓VBIAS(I)之位準等於或小於第一位準VBIAS_L之臨限值來替代，且大於或等於第一位準VBIAS_L之臨限值可以大於第一位準VBIAS_L之臨限值來替代。

第一位準VBIAS_L可指示輸入電壓VBIAS(I)之位準，該輸入電壓VBIAS(I)之位準對應於圖2中之感測節點Nsa之電壓位準成為參考電壓位準Vref之點的電阻值。換言之，第一位準VBIAS_L可為輸入電壓VBIAS(I)之位準，該輸入電壓VBIAS(I)之位準對應於在感測範圍內(例如，在10KΩ至50KΩ之範圍內)的電阻值中之最小電阻值。在其他實施例中，第一位準VBIAS_L可指示與對應於設定資料之最大電阻值之電壓位準相同的位準或高於預定位準之位準。作為實例，當設定資料之電阻分散中的最大電阻值為10KΩ時，第一位準VBIAS_L可為對應於最大電阻值10KΩ的輸入電壓VBIAS(I)之位準。在此實施例中，儘管第一位準VBIAS_L係基於輸入電壓VBIAS(I)而設定，但是其可基於偏壓VBIAS(O)而設定。

因此，直至輸入電壓VBIAS(I)之位準成為第一位準VBIAS_L為止，偵測部件110之輸出信號VBIAS1的位準以恆定斜率增大至與輸入電壓VBIAS(I)之位準相同的位準。當輸入電壓VBIAS(I)之位準高於第一位準VBIAS_L時，輸 入電壓VBIAS(I)被箝位至第一位準VBIAS_L或最接近第一位準VBIAS_L之位準。

放大部件120以預定比率放大偵測部件110之輸出信號VBIAS1以輸出偏壓VBIAS(O)。圖6之所說明之實例中的放大部件120包含OP放大器電路122、PMOS電晶體P120及電阻器R1及R2。

OP放大器電路122具有一連接結構，其中來自偵測部件110之輸出信號VBIAS1在(-)輸入端子中輸入且(+)輸入端子形成反饋迴路。PMOS電晶體P120具有一連接結構，其用於藉由對OP放大器電路122之輸出信號之控制而將一電流供應至偏壓VBIAS(O)之輸出節點NOUT。亦即，PMOS電晶體P120可連接於與OP放大器電路122之操作源位準相同的位準VPPsa之端子與偏壓VBIAS(O)之輸出節點NOUT之間。OP放大器電路122之操作源位準VPPsa可為通用半導體記憶體裝置之源電壓VDD的位準或高於源電壓VDD之位準的位準VPP。

電阻器R1及R2彼此串聯連接於偏壓VBIAS(O)之輸出節點NOUT與接地端子之間。OP放大器電路122之(+)輸入端子連接至電阻器R1及R2之連接區域。

電阻器R1及R2充當判定關於輸入電壓VBIAS(I)之偏壓VBIAS(O)之斜率的元件。亦即，電阻器R1及R2之電阻值判定斜率。因此，斜率可藉由改變電阻器R1及R2之值來控制。

因此，對於所說明之實例，放大部件120以(1+R2/R1)之 比率來放大偵測部件110之輸出信號VBIAS1。亦即，放大部件120之輸出信號作為"(1+R2/R1)*(VBIAS1)"之位準而輸出。

補償部件130可用於增大電阻分散曲線之解析度。補償部件130將電流供應至偏壓VBIAS(O)之輸出節點NOUT(其為放大部件120之輸出端子)以增大偏壓VBIAS(O)之位準。

補償部件130在輸入電壓VBIAS(I)之位準低於第二位準VBIAS_H時不操作，但在輸入電壓VBIAS(I)之位準大於或等於第二位準VBIAS_H時操作。

補償部件130包含一差動放大器132及一PMOS電晶體P130以用於供應補償電流。當輸入電壓VBIAS(I)在(-)輸入端子中輸入且第二位準VBIAS_H之固定電壓在(+)輸入端子中輸入時，差動放大器132放大輸入電壓VBIAS(I)與第二位準VBIAS_H之間的差以加以輸出。

PMOS電晶體P130連接於用於供應輸入電壓VBIAS(I)之端子與偏壓VBIAS(O)之輸出節點NOUT之間。PMOS電晶體P130經設計以具有適當臨限電壓Vth，使得PMOS電晶體P130在輸入電壓VBIAS(I)之位準低於第二位準VBIAS_H時不操作，但僅在輸入電壓VBIAS(I)之位準大於或等於第二位準VBIAS_H時操作。舉例而言，當差動放大器之輸出具有正(+)電壓位準時，PMOS電晶體P130可設計有阻止PMOS電晶體P130被開啟的臨限電壓。

如上文所描述，補償部件130僅在輸入電壓VBIAS(I)之位準大於或等於第二位準VBIAS_H時將補償電流供應至偏 壓VBIAS(O)之輸出節點NOUT。此外，因為輸入電壓VBIAS(I)與第二位準VBIAS_H之間的位準差變大，所以補償部件130逐漸增大地將電流供應至偏壓VBIAS(O)之輸出節點NOUT。

第二位準VBIAS_H為高於第一位準VBIAS_L之預定位準。第二位準VBIAS_H指示對應於圖2中之感測節點Nsa處之電壓位準變為參考電壓位準Vref之點之電阻值的輸入電壓VBIAS(I)之位準。換言之，第二位準VBIAS_H可指示對應於在感測範圍內(例如，在10KΩ~50KΩ之範圍內)的電阻值中之最大電阻值的輸入電壓VBIAS(I)之位準。換言之，第二位準VBIAS_H可意謂與對應於重設資料之最小電阻值的電壓位準相同或小於該位準的位準。作為實例，當重設資料之電阻分散中的最小電阻值為50KΩ時，第二位準VBIAS_H可為對應於50KΩ之最小電阻值的輸入電壓VBIAS(I)之位準。

在所說明之實施例中，儘管第二位準VBIAS_H係基於輸入電壓VBIAS(I)而設定，但是其可或者基於偏壓VBIAS(O)而設定。

正經由偏壓VBIAS(O)之輸出節點NOUT而輸出的偏壓VBIAS(O)可作為偏壓Vbias而輸入以控制用於將感測電流Icell供應至電流路徑PA1的電源20，如圖2中所說明。

現將關於圖5中所示之例示性曲線圖的每一電壓"區段"來描述偏壓產生器100之操作。圖7包括分別指示構成圖6之偏壓產生器100的偵測部件100之輸出及放大部件120之 輸出以及偏壓產生器100之最終輸出的曲線G110、G120及G130。

為清楚起見，輸入電壓VBIAS(I)之位準低於第一位準VBIAS_L的區段被界定為第一區段I，輸入電壓VBIAS(I)之位準為第一位準VBIAS_L或高於該第一位準VBIAS_L且為第二位準VBIAS_H或低於該第二位準VBIAS_H的區段被界定為第二區段II，且輸入電壓VBIAS(I)之位準超過第二位準VBIAS_H的區段被界定為第三區段III。

在圖7中，曲線G12表示輸入電壓VBIAS(I)，曲線G110表示偵測部件110之關於輸入電壓VBIAS(I)之輸出信號VBIAS1，曲線G120表示放大部件120之輸出信號，且曲線G130表示當偏壓產生器100包含補償部件130時為偏壓產生器100之最終輸出信號的偏壓VBIAS(O)之位準。假定以如由曲線G12指示之線性恆定斜率來施加輸入電壓VBIAS(I)。

在第一區段I中，僅偵測部件110及放大部件120操作。當輸入電壓VBIAS(I)以恆定斜率輸入時，由偵測部件110輸出具有與輸入電壓VBIAS(I)之位準相同的位準之輸出信號VBIAS1。偵測部件110在第一區段I中之輸出信號VBIAS1具有與輸入電壓VBIAS(I)之斜率相同的斜率。

接著，放大部件120以預定比率(1+R2/R1)放大由偵測部件110提供的輸出信號VBIAS1且輸出經放大之輸出信號。因此，放大部件120在第一區段I中之輸出信號具有大於偵測部件110之輸出信號VBIAS1之斜率的斜率。放大部件 120之輸出信號之斜率可視包括於放大部件120內的電阻值之比率變化而控制。因為補償部件130在第一區段I中不操作，所以放大部件120之輸出信號變為偏壓VBIAS(O)，偏壓VBIAS(O)為偏壓產生器100之最終輸出。

接著，在第二區段II中，如同第一區段I，僅偵測部件110及放大部件120操作。然而，當輸入電壓VBIAS(I)達到第一位準VBIAS_L時，偵測部件110藉由將輸入電壓VBIAS(I)箝位至第一位準VBIAS_L或最接近第一位準VBIAS_L之位準而輸出該輸出信號VBIAS1，如曲線G110中所示。亦即，由偵測部件110在第二區段II中提供之輸出信號VBIAS1之斜率可具有幾乎為"0"之值或最接近"0"之值。第一位準VBIAS_L為用以判定偏壓VBIAS(O)之感測裕度的重要要素。因此，若需要，可改變第一位準VBIAS_L以具有適當位準。

接著，放大部件120以預定比率(1+R2/R1)放大由偵測部件110提供的輸出信號VBIAS1且輸出經放大之輸出信號。因此，如由曲線G120所示，放大部件120在第二區段II中之輸出信號具有低於放大部件120在第一區段I中之輸出信號之斜率的斜率。

由放大部件120提供之輸出信號的斜率可視放大部件120內之電阻值的比率變化而控制。因為補償部件130在第二區段II中仍不操作，所以放大部件120之輸出信號變為偏壓VBIAS(O)，偏壓VBIAS(O)為偏壓產生器100之最終輸出。

接著，在第三區段III中，不同於第一區段I及第二區段 II，補償部件130操作。亦即，當輸入電壓VBIAS(I)達到第二位準VBIAS_H時，補償部件130操作。偵測部件110及放大部件120之操作與第二區段II中之操作相同，但補償部件130額外地操作。

因此，偵測部件110藉由將輸入電壓VBIAS(I)箝位至第一位準VBIAS_L或最接近第一位準VBIAS_L之位準而輸出該輸出信號VBIAS1，如曲線G110中所示。放大部件120以預定比率(1+R2/R1)放大由偵測部件110提供之輸出信號VBIAS1且輸出經放大之輸出信號。因此，如由曲線G120所指示，在第三區段III中來自放大部件120之輸出信號具有遠低於放大部件120在第一區段I中之輸出信號之斜率的斜率。

接著，補償部件130將與輸入電壓VBIAS(I)與第二位準VBIAS_H之間的位準差成比例的電流供應至偏壓VBIAS(O)之輸出節點NOUT。因此，如由曲線G130所指示，偏壓VBIAS(O)之輸出節點NOUT在第三區段III中的電壓位準增大，且斜率大於第二區段II中之斜率。

因此，如由曲線G130所指示，正由偏壓產生器100輸出之偏壓VBIAS(O)具有在第二區段II中比在第一區段I及第三區段III中更低的關於輸入電壓VBIAS(I)的斜率。

圖8為可與圖3之曲線圖作比較的曲線圖。圖8將曲線G200添加至圖3中所示之曲線中。曲線G200說明圖2之感測節點Nsa處之電壓位準關於輸入電壓VBIAS(I)變為參考電壓位準之點之電阻值。假定輸入電壓VBIAS(I)與圖3之 輸入偏壓Vbias相同。換言之，在曲線G10中，將輸入偏壓Vbias施加至電源20，且在曲線G200中，自偏壓產生器100輸出的偏壓VBIAS(O)被輸入至電源20。

如圖8中所說明，以對數標度來說明表示儲存於構成記憶體單元中之設定資料及重設資料之設定及重設條件。一般而言，設定資料曲線圖"設定"具有在0~10KΩ之範圍內的電阻分散，且重設資料曲線圖"重設"具有在50KΩ~1MΩ或更大之範圍內的電阻分散。如參看圖3所解釋，在曲線G10中，輸入電壓位準之範圍S係建立於1.4V至2.3V處。然而，如由曲線G200所示，當根據本發明之實施例的偏壓產生器用於類似目的時，可將輸入電壓位準之範圍建立在0.5V至2.5V之間的範圍內，該範圍為第二區段II之範圍。因此，應注意，與以往提供之範圍相比，由本發明之實施例提供的輸入電壓位準之範圍擴大。亦即，提供關於所施加之輸入電壓的增大之感測裕度。

下文將描述本發明之其他例示性實施例所應用至之多位準儲存記憶體單元。

圖9示意性地說明根據本發明之另一實施例的半導體記憶體裝置，且更特定言之，半導體記憶體裝置之資料讀取電路。

如圖9中所說明，半導體記憶體裝置具有多位準偏壓產生器200包括於另一習知半導體記憶體裝置中的結構，如同圖2中所說明之結構。亦即，圖9之半導體記憶體裝置包含多位準偏壓產生器200、感測放大器S/A、電源20、箝位 部件10、行區段40及單元陣列區塊30。

多位準偏壓產生器200具有一感測區段插入於兩個非感測區段之間的結構。在該結構中，建立複數個感測區段及複數個非感測區段，且回應於外部輸入電壓Vbias_in而產生偏壓Vbias_out。偏壓Vbias_out經產生以使得在感測區段之每一者中的關於輸入電壓Vbias_in之偏壓Vbias_out之斜率低於在非感測區段之每一者中的相對於輸入電壓Vbias_in之偏壓Vbias_out之斜率。現將參看圖10及圖11有些額外詳細地描述多位準偏壓產生器200之例示性組態及操作。

此處，再次，可使用電流感測放大器或電壓感測放大器來實施感測放大器S/A。

感測放大器S/A藉由比較連接至電流路徑PA1(其形成於感測節點Nsa與選定之記憶體單元之間)之感測節點Nsa處的電壓位準與參考電壓位準Vref來感測資料。舉例而言，當感測節點Nsa(其為感測放大器S/A之輸入端子)之電壓高於參考電壓Vref時，"高"被判定且被輸出，且當感測節點Nsa之電壓低於參考電壓Vref時，"低"被判定且被輸出至輸出端子SAout。當"高"被判定時，記憶體單元M具有高電阻狀態，且當"低"被判定時，記憶體單元M具有低電阻狀態。

電源20係由偏壓Vbias來控制以將感測電流Icell供應至電流路徑PA1。電源20包含連接於端子Vsa(源電壓VDD或具有高於源電壓VDD之位準的電壓(下文中，稱為"源電 壓")被施加至該端子Vsa)與感測節點Nsa之間的PMOS電晶體PB。

箝位部件10包含由箝位信號Vclamp控制的箝位電晶體NC。箝位電晶體NC將選自陣列區塊30之記憶體單元電連接至感測放大器S/A之感測節點Nsa。此外，箝位電晶體NC保持特定電壓位準，使得與選定記憶體單元陣列區塊30相關聯的位元線BL之電壓在所使用之相變材料的臨限電壓Vth之範圍內。因此，箝位信號Vclamp之位準可經適當地設定以用於此箝位功能。

行選擇部件40包含由行選擇信號Y0~Yn切換的複數個行選擇電晶體N0~Nn。行選擇電晶體N0~Nn形成自位元線BL1(其連接至選定單元陣列區塊30中之選定記憶體單元M)至感測節點Nsa的電流路徑PA1(其經由箝位電晶體NC而連接)。亦即，感測放大器S/A之感測節點Nsa與記憶體單元M之間的電流路徑PA1係由箝位電晶體NC與行選擇電晶體N0~Nn之切換操作而形成。舉例而言，當行選擇電晶體N1由行選擇信號Y1開啟時，電流路徑PA1形成於記憶體單元M與感測節點Nsa之間。

單元陣列區塊30包括在字元線WL0~WLn與位元線BL0~BLn之交叉處安置的記憶體單元。記憶體單元可具有如同圖1中所說明之二極體結構的二極體結構。在工作實例中，假定記憶體單元以具有能夠儲存多位元資料之結構。舉例而言，假定記憶體單元具有能夠儲存由第一資料00、第二資料01、第三資料10及第四資料11指示的2位元 資料之結構。然而，此僅為可能之多位元記憶體單元結構之一實例。此外，記憶體單元可為PRAM單元、RRAM單元或以可變電阻材料操作之類似記憶體單元。

半導體記憶體裝置中之資料讀取電路控制針對單元陣列區塊30中之選定記憶體單元M的讀取操作之執行。當施加讀取命令、位址信號及箝位信號Vclamp時，箝位信號Vclamp及行選擇信號Y1經施加以使得電流路徑PA1形成於記憶體單元M與感測節點Nsa之間。接著，連接至記憶體單元M之字元線保持接地位準。

在形成電流路徑PA1後或在形成電流路徑PA1的同時，將特定位準之偏壓Vbias_out供應至電流源20以將電流供應至電流路徑PA1。因此，取決於記憶體單元M之電阻值的感測電流(或穿透電流)Icell流經電流路徑PA1。

感測電流Icell之位準取決於記憶體單元M是儲存第一資料00、第二資料01、第三資料10還是第四資料11。當記憶體單元M儲存第四資料11時，因為其具有高電阻值，所以相對較小量的感測電流Icell流經電流路徑PA1。然而，當記憶體單元M儲存第一資料00時，因為其具有低電阻值，所以相對較大位準的感測電流Icell流經電流路徑PA1。當第二資料01或第三資料10儲存於記憶體單元M中時，感測電流Icell之位準將以第四資料11之狀況與第一資料00之狀況之間的不同量來變化。

感測節點Nsa(其為感測放大器S/A之輸入端子)處之電壓位準根據流經電流路徑PA1之電流的位準而改變，且藉由 比較感測節點Nsa處之電壓位準與參考電壓位準Vref來感測資料。

圖10為說明圖9中所示之可能的多位準偏壓產生器200之一實施例的電路圖。

如圖10中所說明，多位準偏壓產生器200包含一偵測部件210及一放大部件220。多位準偏壓產生器200可進一步包含一電壓跟隨器電路212。

當輸入電壓Vbias_in以預定第一位準VREF或更大之位準輸入時，偵測部件210藉由將輸入電壓Vbias_in箝位至第一位準或最接近第一位準之位準而輸出信號VBIAS1。

第一位準VREF可指示對應於圖9中之感測節點Nsa處的電壓位準變為參考電壓位準Vref之點之電阻值的輸入電壓Vbias_in之位準。換言之，第一位準VREF可為對應於在第一感測區段S1之感測範圍內(例如，在R1至R2之範圍內)的電阻值中之最小電阻值R1的輸入電壓Vbias_in的位準。換言之，第一位準VREF可指示與對應於第一資料00之電阻分散的最大電阻值之電壓位準相同或高於該位準的位準。作為實例，當第一資料00之電阻分散中之最大電阻值為5KΩ時，第一位準VREF可為對應於最大電阻值5KΩ的輸入電壓Vbias_in之位準。在此實施例中，儘管第一位準VREF係基於輸入電壓Vbias_in而設定，但是其可基於偏壓Vbias_out或偵測部件210之輸出電壓VBIAS1而設定。

因此，直至輸入電壓Vbias_in之位準變為第一位準VREF為止，偵測部件110之輸出信號VBIAS1之位準以恆定斜率 增大至與輸入電壓Vbias_in之位準相同的為準。當輸入電壓Vbias_in之位準與第一位準VREF相同或高於該第一位準VREF時，將輸入電壓Vbias_in箝位至第一位準VREF或最接近第一位準VREF之位準。

所說明之實例中的放大部件220包含複數個放大電路214、216及218，其分別對應於不同操作區段。可使用能夠控制增益之OP放大器電路來實施放大電路214、216及218。包括於放大部件220中之放大電路214、216及218的數目可等於對應於儲存於多位元記憶體單元中之位元之數目的資料狀態之數目減去一。舉例而言，對於具有能夠儲存處於四種狀態之2位元資料之結構的記憶體單元，包括三個放大電路214、216及218，如圖10中所示。由每一放大電路214、216及218提供之增益可為相同的或不同的。

每一放大電路214、216及218以取決於每一操作區段之放大比率來放大由偵測部件210提供之輸出信號VBIAS1。每一放大電路214、216及218之輸出作為偏壓Vbias_out而經由一輸出節點NOUT來施加。

在構成放大部件220之放大電路214、216及218中，第一放大電路214包含OP放大器A00、PMOS電晶體P00及電阻器R001及R002。

OP放大器A00具有一連接結構，其中由偵測部件210提供之輸出信號VBIAS1在(-)輸入端子中輸入且(+)輸入端子形成反饋迴路。PMOS電晶體P00具有一連接結構，其藉由對OP放大器A00之輸出信號的控制而將電流供應至輸出節 點NOUT。亦即，PMOS電晶體P00可具有連接於與OP放大器A00之操作源位準相同之位準Vsa的端子與偏壓Vbias_out之輸出節點NOUT之間的結構。OP放大器A00之操作源位準Vsa可為通用半導體記憶體裝置之源電壓VDD的位準或高於源電壓VDD之位準的位準VPP。

電阻器R001及R002彼此串聯連接於偏壓Vbias_out之輸出節點NOUT與接地端子之間。OP放大器A00之(+)輸入端子連接至電阻器R001及R002之連接區域。

第一放大電路214以(1+R002/R001)之比率放大偵測部件210之輸出信號VBIAS1。亦即，第一放大電路214之輸出信號為"(1+R002/R001)*(VBIAS1)"。第一放大電路214立即放大偵測部件210之輸出信號VBIAS1以便無延遲地輸出。

電阻器R001及R002用於判定關於偵測部件210之輸出信號VBIAS1的偏壓Vbias_out之斜率。亦即，電阻器R001與R002之間的電阻比率判定增益(其為偵測部件210之輸出信號VBIAS1之放大比率)。因此，可藉由對電阻器R001與R002之電阻值比率求微分來控制偏壓Vbias_out之斜率。在半導體記憶體裝置之晶圓狀態或封裝狀態期間，可藉由切割熔絲及其類似物來控制電阻值比率。

在形成放大部件220之放大電路214、216及218中，第二放大電路216包含OP放大器A01、PMOS電晶體P01、延遲電路D01及電阻器R011及R012。除額外地連接於PMOS電晶體P01與用於供應與操作源電壓位準相同之位準Vsa的端 子之間的延遲電路D01外，第二放大電路216具有與第一放大電路214相同之連接結構。"相同連接結構"僅意謂結構彼此類似且並非意謂結構之內部電阻值或增益相同。

延遲電路D01包含一使用PMOS電晶體P011之二極體且延遲第二放大電路216之操作。亦即，延遲電路D01將第二放大電路216之操作延遲了區段d1，直至輸入電壓Vbias_in變為構成延遲電路D01之二極體P011之臨限電壓Vthp的位準為止。因此，可藉由控制二極體P011之臨限電壓Vthp來控制第二放大電路216之延遲區段d1。另外，可將獨立延遲電路添加至第二放大電路216。

第二放大電路216以(1+R012/R011)之比率放大偵測部件210之輸出信號VBIAS1。亦即，由第二放大電路216放大之輸出信號為"(1+R012/R011)*(VBIAS1)"。第二放大電路216在特定延遲d1後放大偵測部件210之輸出信號VBIAS1且輸出經放大之輸出信號。

電阻器R011及R012充當判定關於由偵測部件210提供之輸出信號VBIAS1的偏壓Vbias_out之斜率的元件。亦即，電阻器R011與R012之間的電阻比率判定增益(其為偵測部件210之輸出信號VBIAS1之放大比率)。因此，可藉由對電阻器R011與R012之間的電阻值比率求微分來控制偏壓Vbias_out之斜率，且亦可控制偏壓Vbias_out之輸出。可藉由在半導體記憶體裝置之晶圓狀態或封裝狀態期間切割熔絲及其類似物來設定電阻值比率。

在形成放大部件220之放大電路214、216及218中，第三 放大電路218包含OP放大器A10、PMOS電晶體P10、延遲電路D10及電阻器R101及R102。除包含兩個串聯連接之二極體P101及P102的延遲電路D10外，第三放大電路218具有與第二放大電路216相同之連接結構。相同連接結構僅意謂結構彼此類似且並非意謂結構之內部電阻值或增益彼此相同。

延遲電路D10包含使用兩個PMOS電晶體P101及P102之兩個二極體且延遲第三放大電路218之操作。亦即，延遲電路D10將第三放大電路218之操作延遲了區段d1+d2，區段d1+d2為構成延遲電路D10的二極體P101與P102之臨限電壓Vthp之位準的總和。因此，可藉由控制構成延遲電路D10的二極體P101及P102之臨限電壓Vthp來控制第三放大電路218之延遲區段d1+d2。另外，可將獨立延遲電路添加至第三放大電路218。

第三放大電路218以(1+R102/R101)之比率來放大由偵測部件210提供之輸出信號VBIAS1。由第三放大電路218放大之輸出信號為"(1+R102/R101)*(VBIAS1)"。第三放大電路218在特定延遲d1+d2後放大偵測部件210之輸出信號VBIAS1且輸出經放大之輸出信號。

電阻器R101及R102用於判定關於偵測部件210之輸出信號VBIAS1的偏壓Vbias_out之斜率。亦即，電阻器R101與R102之間的電阻比率判定增益(其為偵測部件210之輸出信號VBIAS1之放大比率)。因此，可藉由對電阻器R101與R102之間的電阻值比率求微分來控制偏壓Vbias_out之斜 率，且亦可控制偏壓Vbias_out之輸出。可藉由在半導體記憶體裝置之晶圓狀態或封裝狀態期間切割熔絲及其類似物來設定電阻值比率。

電壓跟隨器電路212包含OP放大器A11及PMOS電晶體P11。當輸入電壓Vbias_in之位準大於偏壓Vbias_out之位準時，電壓跟隨器電路212將輸入電壓Vbias_in不增或不減地輸出至輸出節點NOUT。因為電壓跟隨器電路212為熟習此項技術者所熟知，所以將不呈現對其構成或操作的描述。

圖11為展示每一區塊之輸出及關於圖10之輸入電壓Vbias_in之偏壓Vbias_out的各種曲線之曲線圖。

為清楚起見，界定感測區段S1、S2及S3與非感測區段I、II、III及IV。對應於第一資料00之分布區段的輸入電壓Vbias_in之位準區段被界定為第一區段I。第一區段I可意謂輸入電壓Vbias_in之位準低於第一位準VREF的區段。

對應於第二資料01之分布區段的輸入電壓Vbias_in之位準區段被界定為第二區段II。在第一區段I與第二區段II之間的區段被界定為第一感測區段S1。對應於第三資料10之分布區段的輸入電壓Vbias_in之位準區段被界定為第三區段III。在第二區段II與第三區段III之間的區段被界定為第二感測區段S2。最終，對應於第四資料11之分布區段的輸入電壓Vbias_in之位準區段被界定為第四區段IV。在第三區段III與第四區段IV之間的區段被界定為第三感測區段S3。

可基於偏壓Vbias_out之位準來界定感測區段S1、S2及S3與非感測區段I、II、III及IV。亦即，偏壓Vbias_out之位準可被界定為第一電壓V1或低於該第一電壓V1的區段可被界定為第一區段I，且在第一電壓V1與第二電壓V2之間的位準區段可被界定為第一感測區段S1。此外，第二電壓V2與第三電壓V3之間的位準區段可被界定為第二區段II，且在第三電壓V3與第四電壓V4之間的位準區段可被界定為第二感測區段S2。接著，第四電壓V4與第五電壓V5之間的位準區段可被界定為第三區段III，且在第五電壓V5與第六電壓V6之間的位準區段可被界定為第三感測區段S3。此外，偏壓Vbias_out之位準為第六電壓V6或高於該第六電壓V6的區段可被界定為第四區段IV。

可藉由包括額外電路而獨立地控制感測區段S1、S2及S3與非感測區段I、II、III及IV，該額外電路能夠控制放大部件220之電阻值或藉由對操作溫度之反應來控制電阻值。另外，假定包括延遲d1之圖10之第二放大電路216在第一感測區段S1之前並不操作，且包括延遲d1+d2之第三放大電路218不操作直至第二感測區段S2為止。亦即，假定第二放大電路216自第二區段II開始操作且第三放大電路218自第三區段III開始操作。視需要，在上述區段之間，放大電路可具有不同延遲。

在圖11中，提供輸入電壓Vbias_in之曲線GIN、由偵測部件210提供之輸出信號VBIAS1之曲線G210、第一放大電路214之輸出信號之曲線G214、第二放大電路216之輸出信 號之曲線G216、第三放大電路218之輸出信號之曲線G218、電壓跟隨器212之輸出信號之曲線G212及偏壓Vbias_out(其為偏壓產生器200之最終輸出信號)之曲線GOUT。此處，假定以如曲線GIN中所示之線性恆定斜率來施加輸入電壓Vbias_in。

在第一區段I中，僅偵測部件210及第一放大電路214操作。當以線性恆定斜率來施加輸入電壓Vbias_in時，偵測部件210輸出與輸入電壓Vbias_in之位準相同的位準之輸出信號VBIAS1。因此，在第一區段I中，由偵測部件210提供之輸出信號VBIASI與輸入信號Vbias_in相同。

接著，第一放大電路214以預定比率(1+R002/R001)來放大由偵測部件210提供之輸出信號VBIAS1且輸出經放大之輸出信號。因此，放大部件220在第一區段I中之輸出信號具有大於偵測部件210之輸出信號之斜率的斜率。可藉由改變構成放大部件220的第一電路214中之電阻值之比率來控制放大部件220在第一區段I中之輸出信號之斜率。

接著，在第一感測區段S1中，如同第一區段I，僅偵測部件210及第一放大電路214操作。在輸入電壓Vbias_in達到第一位準VREF之同時，如由曲線G210所指示，偵測部件210藉由將輸入電壓Vbias_in箝位至第一位準VREF或最接近第一位準VREF之位準而輸出該輸出信號VBIAS1。亦即，由偵測部件210在除第一區段I外之其他區段中提供的輸出信號VBIAS1之斜率可具有幾乎"0"值或最接近"0"之值。

第一位準VREF充當判定偏壓Vbias_out之感測裕度之重要要素。亦即，第一位準VREF充當電壓位準以區別第一區段I與第一感測區段S1。因此，可視需要或視半導體記憶體裝置之操作溫度而將第一位準VREF改變至適當位準。

接著，第一放大電路214以預定比率(1+R002/R001)來放大由偵測部件210提供之輸出信號VBIAS1且輸出經放大之輸出信號。因此，如由曲線G214所指示，放大部件220在第一感測區段S1中之輸出信號具有低於放大部件220在第一區段I中之輸出的斜率。此情形擴大第一感測區段S1之輸入電壓Vbias_in之範圍，亦即，增大感測裕度。可藉由改變構成放大部件220之第一放大電路214中的電阻值之比率來控制放大部件200在第一感測區段S1中之輸出信號的斜率。

在第一區段I及第一感測區段S1中，因為僅偵測部件210及第一放大電路214操作，所以第一放大電路214之輸出為偏壓Vbias_out，偏壓Vbias_out為偏壓產生器200之最終輸出。

接著，在第二區段II中，偵測部件210、第一放大電路214及第二放大電路216操作。因此，在第二區段II中正輸出至輸出節點NOUT之偏壓Vbias_out為第一放大電路214與第二放大電路216之輸出的總和。亦即，由偵測部件210提供之輸出信號VBIAS1藉由被箝位至第一位準VREF或最接近第一位準VREF之位準而被施加至放大部件220。

接著，第一放大電路214以預定比率(1+R002/R001)來放大偵測部件210之輸出信號VBIAS1且輸出經放大之輸出信號。因為輸出信號VBIAS1係以預定比率來放大，所以第一放大電路214之輸出保持類似形狀，同時不同於由偵測部件210提供之輸出信號VBIAS1之位準。

第二放大電路216在第二區段II中開始操作且以預定比率(1+R012/R011)放大由偵測部件210在第一區段I中提供之輸出信號VBIAS1且輸出經放大之輸出信號，類似於第一放大電路214在第一區段I中之操作。因此，如由曲線G216所指示，與由偵測部件210在第一區段I中提供之輸出信號VBIAS1相比，第二放大電路216在第二區段II中之輸出信號具有較大斜率。此外，第二放大電路216在第二區段II中之輸出信號具有類似於第一放大電路214在第一區段I中之輸出信號之形狀的形狀。換言之，第二放大電路216之輸出僅在其各別放大比率方面不同於第一放大電路214之輸出。因此，第二放大電路216之輸出具有藉由在圖11中將第一放大電路214之輸出向右移位而獲得之形狀。

當構成第二放大電路216的電阻器之電阻值比率與構成第一放大電路214的電阻器之電阻值比率相同時，第二放大電路216在第二區段II中之輸出變為與第一放大電路214在第一區段I中之輸出相同。

可藉由改變構成放大部件220之第二放大電路216中的電阻值之比率來控制放大部件220在第二區段II中之輸出信號之斜率。

因此，如由曲線GOUT所指示，第二區段II中之偏壓Vbias_out(亦即，經由輸出節點NOUT之最終輸出)為第一放大電路214與第二放大電路216之輸出的總和。

此外，在第二感測區段S2中，如同第二區段II，僅偵測部件210、第一放大電路214及第二放大電路216操作。因此，在第二感測區段S2中，如由曲線G216所指示，因為第二放大電路216放大由偵測部件210提供之被箝位至第一位準VREF或最接近第一位準VREF之位準的輸出信號，所以與第二區段II相比，第二放大電路216之輸出信號具有相對較小之斜率。此外，除第一區段I外，第一放大電路214連續地輸出具有恆定斜率之信號。

因此，在第二感測區段S2中，因為偵測部件210、第一放大電路214及第二放大電路216操作，所以第一放大電路214與第二放大電路216之輸出的總和變為偏壓Vbias_out，偏壓Vbias_out為偏壓產生器200之最終輸出。第二感測區段S2中之偏壓Vbias_out具有低於第二區段II中之偏壓Vbias_out之斜率的斜率，且第二感測區段S2中之偏壓Vbias_out之斜率與第一感測區段S1中之偏壓Vbias_out之斜率相同或類似，而此等偏壓在電壓位準方面係不同的。

在第三區段III中，第三放大電路218開始額外操作。可根據特定設計目標來判定第三放大電路218開始操作之點。因此，在第三區段III中，偵測部件210及第一放大電路214、第二放大電路216及第三放大電路218操作。

因此，如由曲線G218所指示，藉由對放大比率求微分， 來自第三區段III的第三放大電路218之輸出可具有藉由如圖11中所示向右移位第一放大電路214之輸出或第二放大電路216之輸出而獲得的形狀。

當構成第三放大電路218之電阻器的電阻值比率與構成第一放大電路214或第二放大電路216之電阻器的電阻值比率相同時，來自第三區段III的第三放大電路218之輸出可與來自第一區段I的第一放大電路214之輸出或來自第二區段II的第二放大電路216之輸出相同。

可藉由改變構成放大部件220之第三放大電路218中的電阻值之比率來控制放大部件220在第三區段III中之輸出信號的斜率。

因此，如由曲線組GOUT所指示，第三區段III中之偏壓Vbias_out(亦即，經由輸出節點NOUT之最終輸出)為第一放大電路214、第二放大電路216與第三放大電路218之輸出的總和。

此外，在第三感測區段S3中，如同第三區段III，偵測部件210、第一放大電路214、第二放大電路216及第三放大電路218操作。

如由曲線G218所指示，因為第三放大電路218放大由偵測部件210提供之被箝位至第一位準VREF或最接近第一位準VREF之位準的輸出信號，所以與第三區段III相比，第三放大電路218在第三感測區段S3中之輸出信號具有相對較低之斜率。此外，除第一區段I或第二區段II外，第一放大電路214及第二放大電路216以其各別恆定斜率連續地提 供輸出。

因此，在第三感測區段S3中，第一放大電路214、第二放大電路216與第三放大電路218之輸出的總和變為偏壓Vbias_out，偏壓Vbias_out為偏壓產生器200之最終輸出。第三感測區段S3中之偏壓Vbias_out具有低於第三區段III中之偏壓Vbias_out之斜率的斜率，且第三感測區段S3中之偏壓Vbias_out之斜率與第一感測區段S1或第二感測區段S2中之偏壓Vbias_out之斜率相同或類似，而此等偏壓在電壓位準方面係不同的。

最終，在第四區段IV中，不同於其他區段，電壓跟隨器電路212操作。因此，在第四區段IV中，構成例示性偏壓產生器200之所有電路操作。電壓跟隨器電路212可經設計以在輸入電壓Vbias_in具有高於偏壓位準Vbias_out(其為輸出節點NOUT之電壓)之位準時操作。如同曲線GOUT及GIN，因為在先前區段I、II、III、S1、S2及S3中偏壓Vbias_out保持高於輸入電壓Vbias_in之位準，所以電壓跟隨器電路212並未操作。

電壓跟隨器電路212不增或不減地輸出輸入電壓Vbias_in。可自表示電壓跟隨器電路212之輸出的曲線G212瞭解此情形。

在第四區段IV中，如由曲線GOUT所指示，正自偏壓產生器200輸出的偏壓Vbias_out具有等於第四區段IV中來自第一放大電路214、第二放大電路216、第三放大電路218與電壓跟隨器電路212之輸出的總和之位準。因此，與第

一區段I、第二區段II及第三區段III相比，第四區段IV中偏壓Vbias_out具有較高(較大)斜率。

圖12中進一步說明每一區段中關於輸入電壓Vbias_in之偏壓Vbias_out之曲線GIN及GOUT。如可自圖12所瞭解，在感測區段S1、S2及S3中，偏壓Vbias_out具有低於非感測區段I、II、III及IV中之斜率的斜率，以增大感測裕度。

圖13為表示在應用偏壓產生器200時圖9之感測節點Nsa之電壓位準關於輸入電壓Vbias_in變為參考電壓位準Vref之點之電阻值的對數標度曲線圖。如可自圖13所瞭解，在感測區段S1、S2及S3中，電阻值具有低於非感測區段I、II、III及IV中之斜率之斜率，以增大感測裕度。當與圖4相比時，差別係明顯的。

亦即，假定圖4中之輸入電壓Vbias與圖13中之輸入電壓Vbias_in相同，應注意，與圖4之感測區段S1、S2及S3相比，圖13之該等感測區段顯著擴大。此意謂用於感測每一位元資料之感測裕度增大。作為一實例，為相對於其他資料01、10及11而感測第一資料00，鑒於屬於圖4中之第一感測區段S1的特定輸入電壓Vbias_in需要被作為偏壓來施加，屬於圖13中之第一感測區段S1的特定輸入電壓Vbias_in需要被施加至偏壓產生器200。在此狀況下，當感測區段相對較大時，輸入電壓Vbias_in之範圍相應較大且感測裕度相對較大。

關於第三感測區段S3可注意到較大差別。在圖4中，第三感測區段S3係非常窄且相應感測裕度過小。然而，在圖 13中，第三感測區段S3已顯著被擴大，且相應感測裕度增大。

圖14為在自選定記憶體單元讀取資料之前在資料寫入操作後執行驗證操作時資料00、01、10及11對應於輸入偏壓Vbias_in的所得分布。寫入驗證操作被廣泛用作用於均勻分散儲存於記憶體單元中之資料以增大感測裕度的方法。

亦即，即使儲存於記憶體單元中之資料具有相同資料狀態，資料之電阻值的分布亦係不均勻的。結果，因為不確保寫入操作或讀取操作之可靠性，所以主要執行寫入驗證操作。因為寫入驗證操作為熟習此項技術者所熟知，所以將不呈現對其之描述。

如圖14中所說明，因為執行寫入驗證操作，所以應注意，與圖5相比，資料00、01、10及11之電阻分散更均勻。因此，與圖5之實例相比，感測區段S1、S2及S3顯著較寬。

因此，無關於記憶體單元類型，可提供多位準偏壓產生器以在讀取操作期間增大偏壓之感測裕度。此外，當在記憶體單元之寫入操作後執行寫入驗證操作時，亦可獲得較大感測裕度。

已關於PRAM實例進行實施例之上述描述。然而，本發明適用於具有能夠藉由使用可變電阻值來感測儲存於記憶體單元中之資料之結構的所有半導體記憶體裝置。此等半導體記憶體裝置包括二極體結構與電晶體結構且進一步包括(至少)PRAM、RRAM及MRAM裝置。

如上文所描述，根據本發明之實施例，藉由對待輸入至電源之偏壓的斜率求微分而擴大輸入電壓之輸入範圍，使得可增大感測裕度，且偏壓之感測裕度係藉由控制電阻值或第一位準值及第二位準值來控制。另外，可改良電阻分散曲線之解析度。此外，當在記憶體單元之寫入操作後執行驗證操作時，可顯著增大感測裕度。此外，可獨立地控制感測裕度。

已使用較佳例示性實施例描述本發明。然而，應理解，本發明之範疇不限於所說明之實施例。相反，本發明之範疇意欲包括熟習此項技術者使用當前已知或未來技術及均等物之能力範圍內的各種修改及替代配置。因此，申請專利範圍之範疇應與最廣泛解釋一致以便涵蓋所有此等修改及類似配置。

10‧‧‧箝位部件

20‧‧‧電流源

30‧‧‧單元陣列區塊

40‧‧‧行選擇部件

50‧‧‧PRAM記憶體單元

100‧‧‧偏壓產生器

110‧‧‧偵測部件

112‧‧‧偵測電路

120‧‧‧放大部件

122‧‧‧OP放大器電路

130‧‧‧補償部件

132‧‧‧差動放大器

200‧‧‧偏壓產生器

210‧‧‧偵測部件

212‧‧‧電壓跟隨器電路

214‧‧‧第一放大電路

216‧‧‧第二放大電路

218‧‧‧第三放大電路

220‧‧‧放大部件

A00‧‧‧OP放大器

A01‧‧‧OP放大器

A10‧‧‧OP放大器

A11‧‧‧OP放大器

BL‧‧‧位元線

BL0‧‧‧位元線

BL1‧‧‧位元線

BLn‧‧‧位元線

D‧‧‧二極體

D01‧‧‧延遲電路

d1‧‧‧延遲區段

d2‧‧‧延遲區段

D10‧‧‧延遲電路

G10‧‧‧曲線

G12‧‧‧曲線

G110‧‧‧曲線

G120‧‧‧曲線

G130‧‧‧曲線

G200‧‧‧曲線

G210‧‧‧曲線

G212‧‧‧曲線

G214‧‧‧曲線

G216‧‧‧曲線

G218‧‧‧曲線

GIN‧‧‧曲線

GOUT‧‧‧曲線

Icell‧‧‧感測電流

M‧‧‧記憶體單元

N0‧‧‧行選擇電晶體

N1‧‧‧行選擇電晶體

NC‧‧‧箝位電晶體

Nn‧‧‧行選擇電晶體

NOUT‧‧‧輸出節點

Nsa‧‧‧節點

P00‧‧‧PMOS電晶體

P01‧‧‧PMOS電晶體

P011‧‧‧PMOS電晶體

P10‧‧‧PMOS電晶體

P11‧‧‧PMOS電晶體

P101‧‧‧PMOS電晶體

P102‧‧‧PMOS電晶體

P120‧‧‧PMOS電晶體

P130‧‧‧PMOS電晶體

PA1‧‧‧電流路徑

PB‧‧‧PMOS電晶體

R‧‧‧可變電阻器

R001‧‧‧電阻器

R002‧‧‧電阻器

R011‧‧‧電阻器

R012‧‧‧電阻器

R1‧‧‧電阻器

R2‧‧‧電阻器

R101‧‧‧電阻器

R102‧‧‧電阻器

S‧‧‧偏壓位準裕度範圍

S1‧‧‧第一感測區段

S2‧‧‧第二感測區段

S3‧‧‧第三感測區段

S/A‧‧‧感測放大器

SAout‧‧‧輸出端子

Vbias‧‧‧輸入電壓

VBIAS1‧‧‧輸出信號

VBIAS_H‧‧‧第二位準

VBIAS(I)‧‧‧輸入電壓

Vbias_in‧‧‧輸入電壓/輸入偏壓

VBIAS_L‧‧‧第一位準

VBIAS(O)‧‧‧偏壓

Vbias_out‧‧‧偏壓

Vclamp‧‧‧箝位信號

VPPsa‧‧‧操作源位準

VREF‧‧‧第一位準

Vref‧‧‧參考電壓位準

Vsa‧‧‧操作源位準/位準/端子

WL‧‧‧字元線

WL0‧‧‧字元線

WL1‧‧‧字元線

WLn‧‧‧字元線

Y0‧‧‧行選擇信號

Y1‧‧‧行選擇信號

Yn‧‧‧行選擇信號

I‧‧‧第一區段

II‧‧‧第二區段

III‧‧‧第三區段

IV‧‧‧第四區段

圖1說明通用相變隨機存取記憶體(PRAM)中之呈二極體結構的記憶體單元；圖2說明通用PRAM裝置中之資料讀取電路；圖3展示表示圖2之偏壓之電阻值及設定資料及重設資料之電阻分散的曲線圖；圖4為表示在感測圖2之多位元資料時的對應於偏壓之電阻值的曲線圖；圖5為對應於圖2及圖4之輸入偏壓的每一位元之資料的分布； 圖6為根據本發明之例示性實施例的偏壓產生器之電路 圖；圖7展示表示圖6之每一區段的操作之曲線圖；圖8展示表示圖6之偏壓之電阻值及設定資料及重設資料之電阻分散的曲線圖；圖9為根據本發明之另一例示性實施例的半導體記憶體裝置之示意圖；圖10為用以實施圖9之多位準偏壓產生器之實例的電路圖；圖11展示表示圖10之每一區塊之輸出的曲線圖；圖12為表示作為圖10之最終輸出之偏壓的曲線圖；圖13為表示圖10之輸入電壓之電阻值的曲線圖；及圖14說明在驗證操作後每一位元資料之關於輸入電壓的分布。

100‧‧‧偏壓產生器

110‧‧‧偵測部件

112‧‧‧偵測電路

120‧‧‧放大部件

122‧‧‧OP放大器電路

130‧‧‧補償部件

132‧‧‧差動放大器

NOUT‧‧‧輸出節點

P120‧‧‧PMOS電晶體

P130‧‧‧PMOS電晶體

R1‧‧‧電阻器

R2‧‧‧電阻器

VBIAS1‧‧‧輸出信號

VBIAS_H‧‧‧第二位準

VBIAS(I)‧‧‧輸入電壓

VBIAS(O)‧‧‧偏壓

VPPsa‧‧‧操作源位準

VREF‧‧‧第一位準

Claims (18)

1. 一種產生一偏壓以控制一供應至一記憶體單元之感測電流之偏壓產生器，其包含：一電路，其回應於一所施加之輸入電壓而提供該偏壓，使得關於該輸入電壓之該偏壓之斜率對於該輸入電壓區別之不同電壓位準的至少兩個區段而言係不同的，其中該至少兩個區段係根據一第一位準而區別，且該偏壓在該輸入電壓之該位準小於該第一位準之一第一區段中的該斜率高於該偏壓在該輸入電壓之該位準大於或等於該第一位準之一第二區段中的該斜率。
2. 如請求項1之偏壓產生器，其包含：一偵測部件，其提供一輸出，其中該輸出在該第一區段中為未增大或未減少之該輸入電壓，且該輸出在該第二區段中為被箝位至該輸入電壓或一最接近該第一位準之位準的該輸入電壓；及一放大部件，其藉由放大該偵測部件之該輸出而輸出該偏壓。
3. 如請求項2之偏壓產生器，其中關於該輸入電壓之該偏壓之該斜率對於該輸入電壓之至少四個區段而言係不同的，該至少四個區段包括：該第一區段及該第二區段，其中該第二區段對應於一小於一高於該第一位準之第二位準的輸入電壓位準；及一第三區段，其對應於一大於該第二位準之輸入電壓位準。
4. 如請求項3之偏壓產生器，其中該偏壓在該第二區段中之該斜率係低於該偏壓在該第一區段及該第三區段中之該斜率。
5. 如請求項4之偏壓產生器，其進一步包含：一補償部件，其僅在該第三區段中操作以與該輸入電壓之該位準與該第二位準之間的一電壓差成比例而增大該偏壓之位準。
6. 如請求項5之偏壓產生器，其中該感測電流被供應至一電流路徑，該電流路徑係形成於該記憶體單元與一與該記憶體單元相關聯之感測放大器的一感測節點之間。
7. 如請求項6之偏壓產生器，其中該偏壓被施加至一PMOS電晶體之閘極，該PMOS電晶體係連接於該感測節點與一控制該感測電流之源電壓端子之間。
8. 如請求項1之偏壓產生器，其中關於該第二區段，該偏壓係產生於一範圍中，該範圍係由一對應於一與儲存於該記憶體單元中之設定資料相關聯的最大電阻值之電壓位準及一對應於一與儲存於該記憶體單元中之重設資料相關聯的最小電阻值之電壓位準界定。
9. 一種半導體記憶體裝置，其包含：一記憶體單元，其特徵在於由儲存於該記憶體單元中之不同資料值界定的不同電阻值；一感測放大器，其根據與一形成於一感測節點與該記憶體單元之間的電流路徑相關聯的電流或電壓之一位準來感測一所儲存之資料值； 一電源，其由一偏壓控制且將一感測電流供應至該電流路徑；及一偏壓產生器，其回應於一所施加之輸入電壓藉由控制關於由該輸入電壓之位準區別的經界定之區段的該偏壓之斜率來輸出該偏壓。
10. 如請求項9之半導體記憶體裝置，其中在一區段中之該偏壓係產生於一範圍中，該範圍係由一對應於一與儲存於該記憶體單元中之設定資料相關聯的最大電阻值之電壓位準及一對應於一與儲存於該記憶體單元中之重設資料相關聯的最小電阻值之電壓位準界定。
11. 如請求項10之半導體記憶體裝置，其中該電源包含一PMOS電晶體，該PMOS電晶體係連接於一源電壓端子或一具有一大於源電壓之位準的源端子與該感測節點之間。
12. 一種產生一偏壓以控制一供應至一記憶體單元之感測電流之方法，其包含：回應於一所施加之輸入電壓藉由控制關於分別根據該輸入電壓之位準而界定的複數個區段之該偏壓之斜率而輸出該偏壓，其中該感測電流被供應至一形成於該記憶體單元與一與該記憶體單元相關聯的感測放大器之一感測節點之間的電流路徑且該偏壓被施加至一連接於該感測節點與一源電壓端子之間的PMOS電晶體之閘極，以便控制該感測電流。
13. 如請求項12之方法，其中在該複數個區段中之至少一者中的該偏壓係產生於一範圍中，該範圍係由一對應於一與儲存於該記憶體單元中之設定資料相關聯的最大電阻值之電壓位準及一對應於一與儲存於該記憶體單元中之重設資料相關聯的最小電阻值之電壓位準界定。
14. 一種產生複數個偏壓以控制一供應至一儲存多位元資料之記憶體單元的感測電流之多位準偏壓產生器，其包含：一電路，其在選自複數個非感測區段之兩個非感測區段之間界定一選自複數個感測區段之感測區段，其中該複數個感測區段中之每一者對應於選自該複數個偏壓的具有一不同斜率且對應於一所施加之輸入電壓之一位準的一偏壓，使得該偏壓在每一感測區段中之該斜率低於該偏壓在每一非感測區段中之該斜率。
15. 如請求項14之多位準偏壓產生器，其包含：一偵測部件，其在該輸入電壓之該位準與一第一位準相同或高於該第一位準時藉由將該輸入電壓箝位至一預定第一位準而輸出該輸入電壓；及一放大部件，其包括具有不同操作區段之複數個放大電路，該放大部件藉由放大由該偵測部件針對該複數個區段中之每一者而提供之該輸出而輸出該複數個偏壓。
16. 如請求項15之多位準偏壓產生器，其進一步包含：一電壓跟隨器電路，其在該複數個區段中之至少一區段期間輸出一電壓。
17. 如請求項16之多位準偏壓產生器，其中該感測電流被供應至一形成於該記憶體單元與一與該記憶體單元相關聯的感測放大器之一感測節點之間的電流路徑且該偏壓被施加至一連接於該感測節點與一源電壓端子之間的PMOS電晶體之閘極，以便控制該感測電流。
18. 如請求項17之多位準偏壓產生器，其中該複數個非感測區段中之至少一者係產生於一範圍中，該範圍係由一對應於一與儲存於該記憶體單元中之設定資料相關聯的最大電阻值之電壓位準及一對應於一與儲存於該記憶體單元中之重設資料相關聯的最小電阻值之電壓位準界定，且該複數個感測區段中之每一者係位於該複數個非感測區段中之相鄰區段之間。