KR100872165B1 - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 비휘발성 메모리 셀, 제어 바이어스를 제공받아 비휘발성 메모리 셀에 리드 바이어스를 제공하여, 비휘발성 메모리 셀의 저항 레벨을 리드하는 리드 회로, 및 입력 바이어스를 제공받아 리드 회로에 제어 바이어스를 제공하되, 입력 바이어스에 대한 제어 바이어스의 기울기가 1보다 작은 제어 바이어스 발생 회로를 포함한다.
리드(read), 입력 바이어스, 제어 바이어스, 리드 바이어스 제공부

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 각 블록을 예시적으로 도시한 회로도이다.
도 3은 도 1의 제어 바이어스 발생 회로에서의 동작을 설명하기 위해, 입력 바이어스와 제어 바이어스 사이의 관계를 도시한 도면이다.
도 4는 입력 바이어스와 제어 바이어스의 관계가 도 3과 같은 경우, 입력 바이어스와 저항 사이의 관계를 설명하기 위한 도면이다.
도 5는 입력 바이어스와 제어 바이어스의 관계가 도 3과 같은 경우, 입력 바이어스와 저항 산포 사이의 관계를 설명하기 위한 도면이다.
도 6 내지 도 8은 제어 바이어스 발생 회로에서의 다른 동작들을 설명하기 위해, 입력 바이어스와 제어 바이어스 사이의 관계를 도시한 도면들이다.
도 9 도 1의 제어 바이어스 발생 회로의 예시적 블록도이다.
도 10은 도 1의 제어 바이어스 발생 회로의 예시적 회로도이다.
도 11, 도 12a, 도 12b는 도 1의 제어 바이어스 발생 회로의 동작을 설명하기 위한 도면이다.
도 13, 도 14a, 도 14b는 도 1의 제어 바이어스 발생 회로의 다른 동작을 설명하기 위한 도면이다.
도 15는 도 1의 제어 바이어스 발생 회로의 다른 예시적 회로도이다.
도 16은 도 15의 회로도의 동작을 설명하기 위한 도면이다.
도 17은 도 1의 제어 바이어스 발생 회로의 또 다른 예시적 회로도이다.
도 18은 도 17의 회로도의 동작을 설명하기 위한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 메모리 셀 어레이 20 : 컬럼 선택 회로
30 : 로우 선택 회로 100 : 리드 회로
110 : 디스차지부 120 : 프리차지부
130 : 리드 바이어스 제공부 140 : 클램핑부
150 : 센스 앰프부 200 : 제어 바이어스 발생 회로
210 : 제1 바이어스 발생부 212 : 제1 저항 스트링
214 : 제1 선택부 220 : 제2 바이어스 발생부
222 : 제2 저항 스트링 224 : 제2 선택부
230 : 제3 바이어스 발생부
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 리드 동작 의 신뢰성이 향상된 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
상변화 메모리 셀에 저장되어 있는 데이터를 리드하기 위한 리드 회로는, 예를 들어, 상변화 메모리 셀과 커플링된 센싱 노드와, 제어 바이어스에 응답하여 상변화 메모리 셀의 저항 레벨을 리드하기 위한 리드 바이어스를 상기 센싱 노드에 인가하는 리드 바이어스 제공부와, 상기 센싱 노드의 레벨과 기준 레벨을 비교하여 그 결과를 출력하는 센스 앰프(sense amplifier)를 포함할 수 있다. 특히, 제어 바이어스는 상변화 메모리 셀을 관통하여 흐르는 전류량과 센싱 노드의 레벨을 결정 하는 데 기여하므로, 제어 바이어스의 레벨을 적절하게 조절하는 것이 중요하다.
본 발명이 이루고자 하는 기술적 과제는, 리드 동작의 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은 저장되는 데이터에 따라 저항 레벨이 변하는 비휘발성 메모리 셀, 제어 바이어스를 제공받아 비휘발성 메모리 셀에 리드 바이어스를 제공하여, 비휘발성 메모리 셀의 저항 레벨을 리드하는 리드 회로, 및 입력 바이어스를 제공받아 리드 회로에 제어 바이어스를 제공하되, 입력 바이어스에 대한 제어 바이어스의 기울기가 1보다 작은 제어 바이어스 발생 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 저장되는 데이터에 따라 저항 레벨이 변하는 비휘발성 메모리 셀, 제어 바이어스를 제공받아 비휘발성 메모리 셀에 리드 바이어스를 제공하여, 비휘발성 메모리 셀의 저항 레벨을 리드하는 리드 회로, 및 입력 바이어스를 제공받아 리드 회로에 제어 바이어스를 제공하되, 기울기 제어 신호에 따라 입력 바이어스에 대한 제어 바이어스의 기울기를 제어할 수 있는 제어 바이어스 발생 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 저장되는 데이터에 따라 저항 레벨이 변하는 비휘발성 메모리 셀, 제어 바이어스를 제공받아 비휘발성 메모리 셀에 리드 바이어스를 제공하여, 비휘발성 메모리 셀의 저항 레벨을 리드하는 리드 회로, 및 입력 바이어스를 제공받아 리드 회로에 제어 바이어스를 제공하되, 입력 바이어스에 대한 제어 바이어스의 기울기는 입력 바이어스에 대응하여 구분되는 다수의 구간에서 서로 다른 제어 바이어스 발생 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 입력 바이어스를 제공받아, 입력 바이어스보다 레벨이 높은 제1 바이어스를 발생하는 제1 바이어스 발생부, 입력 바이어스를 제공받아, 입력 바이어스보다 레벨이 낮은 제2 바이어스를 발생하는 제2 바이어스 발생부, 및 제1 및 제2 바이어스를 이용하여 제3 바이어스를 제공하되, 입력 바이어스에 대한 제3 바이어스의 기울기가 1보다 작은 제3 바이어스 발생부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명 세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용 어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 각 블록을 예시적으로 도시한 회로도이다. 설명의 편의상, 도 2에서 로우 선택 회로는 도시하지 않았다. 도 3은 도 1의 제어 바이어스 발생 회로에서의 동작을 설명하기 위해, 입력 바이어스와 제어 바이어스 사이의 관계를 도시한 도면이다. 도 4는 입력 바이어스와 제어 바이어스의 관계가 도 3과 같은 경우, 입력 바이어스와 저항 사이의 관계를 설명하기 위한 도면이다. 도 5는 입력 바이어스와 제어 바이어스의 관계가 도 3과 같은 경우, 입력 바이어스와 저항 산포 사이의 관계를 설명하기 위한 도면이다.
우선, 도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(10), 컬럼 선택 회로(20), 로우 선택 회로(30), 리드 회로(100), 제어 바이어스 발생 회로(200)를 포함한다.
메모리 셀 어레이(10)는 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀(MC)을 포함한다. 다수의 비휘발성 메모리 셀(MC)은 각각, 워드 라인(WL0~WLm)과 비트 라인(BL0~BLn) 사이에 커플링되어 있다. 또한, 비휘발성 메모리 셀(MC)은 결정 상태 또는 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도면에서는 가변 저항 소자(RC)로 다이오드를 도시하였다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
로우 선택 회로(30)는 다수의 워드 라인(WL0~WLm) 중에서 일부의 워드 라인(예를 들어, WL0)을 선택하고, 컬럼 선택 회로(20)는 다수의 비트 라인(BL0~BLn) 중에서 일부의 비트 라인(예를 들어, BL0)을 선택한다.
리드 회로(100)는 메모리 셀 어레이(10) 내에서 선택된 비휘발성 메모리 셀(MC)에 저장된 데이터를 리드하기 위한 회로이다. 구체적으로, 리드 회로(100)는 제어 바이어스(VBIAS1)를 제공받아 선택된 비휘발성 메모리 셀(MC)에 리드 바이어스(Icell)를 제공하여, 비휘발성 메모리 셀(MC)의 저항 레벨을 리드하게 된다.
이러한 리드 회로(100)는 도 2에 도시되어 있는 바와 같이, 디스차지부(110), 프리차지부(120), 리드 바이어스 제공부(130), 클램핑부(140), 센스 앰프부(150)를 포함한다.
디스차지부(110)는 리드 동작에 선행되어 선택된 비휘발성 메모리 셀과 커플링된 비트 라인(예를 들어, BL0) 및/또는 센싱 노드(VSA)를 일정 레벨, 예를 들어, 접지 전압(VSS)으로 디스차지한다. 디스차지부(110)는 비트 라인(BL0)과 접지 전압(VSS) 사이에 커플링되고 디스차지 신호(PDIS)를 게이트로 인가받는 NMOS 트랜지스터(MN1)와, 센싱 노드(VSA)과 접지 전압(VSS) 사이에 커플링되고 디스차지 신호(PDIS)를 게이트로 인가받는 NMOS 트랜지스터(MN2)를 포함할 수 있다.
프리차지부(120)는 데이터 리드 동작 내의 프리차지 기간 동안 센싱 노드(VSA)를 일정 레벨, 예를 들어, 전원 전압(VCC)으로 프리차지시킨다. 프리차지부(120)는 전원 전압(VCC)과 센싱 노드(VSA) 사이에 커플링되고, 프리차지 신호(PCHB)를 게이트로 인가받는 PMOS 트랜지스터(MP1)일 수 있다.
리드 바이어스 제공부(130)는 선택된 비휘발성 메모리 셀(MC)의 저항 레벨을 리드하기 위해 제어 바이어스(VBIAS1)에 응답하여 센싱 노드(VSA)에 리드 바이어스(Icell)를 제공한다. 비휘발성 메모리 셀(MC)에 저장된 데이터가 셋 데이터인 경우에는 상변화 물질의 저항이 작기 때문에 비휘발성 메모리 셀을 관통하는 전류의 양이 크고, 리셋 데이터인 경우에는 상변화 물질의 저항이 크기 때문에 관통하는 전류의 양이 작다. 여기서, 리드 바이어스 제공부(130)에서 제공하는 리드 바이어스(Icell)의 양은 리셋 상태에서의 관통 전류를 보상하는 정도일 수 있다. 이와 같 이 하게 되면, 리셋 데이터가 저장되어 있는 경우에는 센싱 노드(VSA)의 레벨이 일정하게 유지되거나 다소 상승되는 반면, 셋 데이터가 저장되어 있는 경우에는 센싱 노드(VSA)의 레벨은 떨어지게 된다. 따라서, 리셋 데이터에서의 센싱 노드(VSA)의 레벨과 셋 데이터에서의 센싱 노드(VSA)의 레벨은 큰 차이를 갖게 되므로, 셋 데이터와 리셋 데이터를 구분하기가 용이하다. 이와 같이 함으로써 센싱 마진을 증가시킬 수 있다. 이러한 리드 바이어스 제공부(130)는 동작 전압(VPP)과 노드(N0) 사이에 커플링되고 선택 신호(PBIASB)를 게이트로 인가받는 PMOS 트랜지스터(MP2)와, 노드(N0)와 센싱 노드(VSA) 사이에 커플링되고 제어 바이어스(VBIAS)를 게이트로 인가받는 PMOS 트랜지스터(MP3)일 수 있다. PMOS 트랜지스터(MP2, MP3)이 형성된 기판 영역은 각각 동작 전압(VPP)과 커플링되어 있을 수 있다.
클램핑부(140)는 비트 라인(BL0)을 일정 바이어스 레벨, 예를 들어, 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 비휘발성 메모리 셀(MC)의 상변화 물질의 상이 변화할 수 있기 때문이다. 클램핑부(140)는 비트 라인(BL0)과 센싱 노드(VSA) 사이에 커플링되고, 클램핑 제어 신호(VCMP)를 게이트로 인가받는 NMOS 트랜지스터(MN3)일 수 있다. 여기서, 클램핑 제어 신호(VCMP)는 정전압 신호일 수 있으나, 이에 한정되는 것은 아니다.
센스 앰프부(150)는 센싱 노드(VSA)의 레벨과 기준 레벨(VREF)을 비교하여, 비교 결과(SA_OUT)를 출력한다. 예를 들어, 센싱 노드(VSA)의 레벨이 기준 레벨(VREF)보다 높으면 하이 레벨의 비교 결과(SA_OUT)가 출력되고, 센싱 노드(VSA) 의 레벨이 기준 레벨(VREF)보다 낮으면 로우 레벨의 비교 결과(SA_OUT)가 출력될 수 있다. 비교 결과(SA_OUT)가 하이 레벨인 경우에는 비휘발성 메모리 셀(MC)에 저장된 데이터가 리셋 데이터이고, 비교 결과(SA_OUT)가 로우 레벨인 경우에는 비휘발성 메모리 셀(MC)에 저장된 데이터가 셋 데이터이다. 센스 앰프부(150)는 기준 전류에 대해 선택된 비휘발성 메모리 셀(MC)의 비트 라인(BL0)을 통해서 흘러나가는 전류의 변화를 감지하는 전류 센스 앰프일 수도 있고, 기준 전압에 대해 전압의 변화를 감지하는 전압 센스 앰프일 수도 있으나, 도면에서는 전압 센스 앰프를 예로 들어 도시하였다.
특히, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서, 리드 회로(100)(구체적으로는, 리드 바이어스 제공부(130))에 제공되는 제어 바이어스(VBIAS1)는, 제어 바이어스 발생 회로(200)로부터 제공된다. 제어 바이어스 발생 회로(200)는 입력 바이어스(VBIAS0)를 제공받아 제어 바이어스(VBIAS1)를 생성하는데, 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 1보다 작다. 여기서, 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기는, 제어 바이어스(VBIAS1)의 증가량을 입력 바이어스(VBIAS0)의 증가량으로 나눈 값을 의미한다. 따라서, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에서는, 입력 바이어스(VBIAS0)의 증가량보다 제어 바이어스(VBIAS1)의 증가량은 작다.
여기서, 도 3, 도 4, 도 5를 참조하여, 제어 바이어스 발생 회로(200)의 동작을 구체적으로 설명한다.
우선, 도 3을 참조하면, x축은 입력 바이어스(VBIAS0)를 나타내고, y축은 제 어 바이어스(VBIAS1)를 나타낸다. 직선(A)는 설명의 편의를 위해서, 기울기가 1인 직선을 도시한 것이다. 즉, 직선(A)는 기울기가 1이기 때문에, 제어 바이어스 발생 회로가 입력 바이어스(VBIAS0)를 가감없이, 제어 바이어스(VBIAS1)로 출력하는 경우를 의미하는 직선이다.
직선(B1)은 기울기가 1보다 작은 직선이다. 즉, 직선(B1)은 제어 바이어스 발생 회로(200)가 입력 바이어스(VBIAS0)를 제공받아 제어 바이어스(VBIAS1)를 출력하되, 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 1보다 작도록 출력하는 경우를 의미하는 직선이다.
여기서, 도 4를 참조하면, x축은 입력 바이어스(VBIAS0)를 나타내고, y축은 저항(R)을 나타낸다. y축은 저항 분포를 표시하기 용이하도록 로그(log) 스케일로 표시되어 있다.
도면 부호 C는 제어 바이어스 발생 회로(200)가 입력 바이어스(VBIAS0)를 제공받아 도 3의 A와 같이 제어 바이어스(VBIAS1)를 리드 바이어스 제공부(130)에 제공할 때, 센싱 노드(VSA)의 레벨과 기준 레벨(VREF)이 동일해지는 지점의 저항값을 표시한 것이다. 도면 부호 D는 제어 바이어스 발생 회로(200)가 입력 바이어스(VBIAS0)를 제공받아 도 3의 B와 같이 제어 바이어스(VBIAS1)를 리드 바이어스 제공부(130)에 제공할 때, 센싱 노드(VSA)의 레벨과 기준 레벨(VREF)이 동일해지는 지점의 저항값을 표시한 것이다.
센싱 노드(VSA)의 레벨과 기준 레벨(VREF)이 동일해지는 지점이 셋 데이터(SET)의 최고 저항값과 리셋 데이터(RESET)의 최저 저항값 사이에 위치하도록, 입력 바이어스(VBIAS0)의 레벨이 설정되어야 한다. 즉, 입력 바이어스(VBIAS0)는 셋 데이터(SET)의 최고 저항값에 대응되는 레벨(VBIAS_L)과, 리셋 데이터(RESET)의 최저 저항값에 대응되는 레벨(VBIAS_H) 사이의 범위를 갖도록 설정되어야 한다. 예를 들어, 리셋 데이터(RESET)의 저항 분포는 약 50kΩ~1MΩ 범위를 갖고 셋 데이터(SET)의 저항 분포는 약 1kΩ~10kΩ 범위를 갖기 때문에, 약 10kΩ~50kΩ 범위에 대응되는 레벨 범위로 입력 바이어스(VBIAS0)의 레벨이 설정되어야 한다. 이하, 본 명세서에서는 셋 데이터(SET)의 최고 저항값과 리셋 데이터(RESET)의 최저 저항값 사이의 범위를 센싱 범위(SR)라고 칭한다.
도면 부호 C에서의 설정 가능한 입력 바이어스(VBIAS0)의 설정 범위(S1)(즉, 입력 바이어스(VBIAS0)의 센싱 마진에 해당)는 약 1.4V~2.0V 정도이나, 도면 부호 D에서의 설정 가능한 입력 바이어스(VBIAS0)의 설정 범위(S2)(즉, 입력 바이어스(VBIAS0)의 센싱 마진에 해당)는 약 0.8V~2.3V 정도가 된다. 도면 부호 D에서의 설정 가능한 입력 바이어스(VBIAS0)의 설정 범위(S2)가 더 넓음을 알 수 있다. 이는 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 1보다 작기 때문에, 센싱 범위(SR)에 대응되는 입력 바이어스(VBIAS0)의 범위가 넓어지기 때문이다.
도 5를 참조하면, x축은 입력 바이어스(VBIAS0)를 나타내고, y축은 메모리 셀의 개수를 나타낸다.
도면 부호 E1, E2는 각각, 제어 바이어스 발생 회로(200)가 입력 바이어스(VBIAS0)를 제공받아 도 3의 A와 같이 제어 바이어스(VBIAS1)를 리드 바이어스 제공부(130)에 제공할 때, 셋 데이터(SET)의 저항 산포와 리셋 데이터(RESET)의 저항 산포를 나타낸다. 도면 부호 F1, F2는 각각, 제어 바이어스 발생 회로(200)가 입력 바이어스(VBIAS0)를 제공받아 도 3의 B와 같이 제어 바이어스(VBIAS1)를 리드 바이어스 제공부(130)에 제공할 때, 셋 데이터(SET)의 저항 산포와 리셋 데이터(RESET)의 저항 산포를 나타낸다. 도면 부호 E1, E2 에서의 입력 바이어스(VBIAS0)의 센싱 마진(S1)에 비해, 도면 부호 F1, F2에서의 입력 바이어스(VBIAS0)의 센싱 마진(S2)이 더 큼을 알 수 있다.
도 6 내지 도 8은 제어 바이어스 발생 회로에서의 다른 동작들을 설명하기 위해, 입력 바이어스와 제어 바이어스 사이의 관계를 도시한 도면들이다. 도 6은 입력 바이어스에 대한 제어 바이어스의 기울기가 움직일 수 있음을 보여주는 것이다. 도 7 및 도 8은, 입력 바이어스에 대한 제어 바이어스의 기울기가 입력 바이어스의 레벨에 대응하여 구분되는 다수의 구간에서 서로 다른 경우를 도시한 것이다.
우선, 도 6을 참조하면, 본 발명에서 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기는 필요에 따라 움직일 수 있다. 즉, 비휘발성 메모리 장치의 제조 공정 변화, 비휘발성 메모리 장치가 동작하는 환경(예를 들어, 온도) 변화 등에 의해, 센싱 마진이 줄어들 수 있다. 이러한 변화가 생기는 경우, 본 발명에서는 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 제어함으로써, 센싱 마진을 확보할 수 있다.
도 6에서 도시된 것은, 필요에 따라서 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 작게 하는 경우에 관한 것이다. 예를 들어, 직선(B1) 에서, 직선(B2, B3, B4)로 기울기를 변경할 수 있다.
도 6과 같이 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 조절하기 위한, 제어 바이어스 발생 회로(200)의 예시적 블록 및 회로를 도 9 내지 도 14b를 참조하여 후술한다.
이어서, 도 7을 참조하면, 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 입력 바이어스(VBIAS0)의 레벨에 대응하여 구분되는 다수의 구간(I, II)에서 서로 다를 수 있다. 제2 구간(II)에서의 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기는, 제1 구간(I)에서의 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기보다 작을 수 있다. 특히, 제2 구간(II)에서 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 1보다 작을 수 있다.
제1 구간(I)은 입력 바이어스(VBIAS0)가 제1 레벨(VBIAS0_L)보다 작고, 제2 구간(II)은 입력 바이어스(VBIAS0)가 제1 레벨(VBIAS0_L)보다 클 수 있다. 여기서, 제1 레벨(VBIAS0_L)은 셋 데이터의 최고 저항 레벨에 대응되는 바이어스 레벨과 같거나 더 큰 레벨일 수 있다. 예를 들어, 제1 레벨(VBIAS0_L)은 약 0.8V 정도가 될 수 있다(도 4참조). 여기서는, 입력 바이어스(VBIAS0)를 기준으로 제1 레벨(VBIAS0_L)을 설정하고 있으나, 제어 바이어스(VBIAS1)를 기준으로 제1 레벨(VBIAS0_L)을 설정하여도 무방하다.
제2 구간(II)에서 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 1보다 작기 때문에, 센싱 범위(SR)(도 4참조)에 대응되는 입력 바이어 스(VBIAS0)의 범위가 넓어진다.
도 7과 같이 다수의 구간에서 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 서로 다르도록 하기 위한, 제어 바이어스 발생 회로(200)의 예시적 회로를 도 15를 참조하여 후술한다.
이어서, 도 8을 참조하면, 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 입력 바이어스(VBIAS0)의 레벨에 대응하여 구분되는 다수의 구간(I, II, III)에서 서로 다를 수 있다. 제2 구간(II)에서의 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기는, 제1 및 제3 구간(I, III)에서의 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기보다 작을 수 있다. 특히, 제2 구간(II)에서 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 1보다 작을 수 있다.
제1 구간(I)은 입력 바이어스(VBIAS0)가 제1 레벨(VBIAS0_L)보다 작고, 제2 구간(II)은 입력 바이어스(VBIAS0)가 제1 레벨(VBIAS0_L)보다 크고 제2 레벨(VBIAS0_H)보다 작고, 제3 구간(III)은 입력 바이어스(VBIAS0)가 제2 레벨(VBIAS0_H)보다 클 수 있다. 여기서, 제1 레벨(VBIAS0_L)은 셋 데이터의 최고 저항 레벨에 대응되는 바이어스 레벨과 같거나 더 큰 레벨일 수 있다. 예를 들어, 제1 레벨(VBIAS0_L)은 약 0.8V 정도가 될 수 있다(도 4참조). 제2 레벨(VBIAS0_H)은 리셋 데이터의 최저 저항 레벨에 대응되는 바이어스 레벨과 같거나 더 작은 레벨일 수 있다. 예를 들어, 제1 레벨(VBIAS0_L)은 약 0.8V 정도가 될 수 있고, 제2 레벨(VBIAS0_H)은 약 2.3V일 수 있다(도 4 참조). 여기서는, 입력 바이어스(VBIAS0) 를 기준으로 제1 및 제2 레벨(VBIAS0_L, VBIAS0_H)을 설정하도록 하고 있으나, 제어 바이어스(VBIAS1)를 기준으로 제1 및 제2 레벨(VBIAS0_L, VBIAS0_H)을 설정하여도 무방하다.
제2 구간(II)에서 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 1보다 작기 때문에, 센싱 범위(SR)(도 4참조)에 대응되는 입력 바이어스(VBIAS0)의 범위가 넓어진다.
도 8과 같이 다수의 구간에서 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 서로 다르도록 하기 위한, 제어 바이어스 발생 회로(200)의 예시적 회로를 도 17를 참조하여 후술한다.
도 9 및 도 10은 도 1의 제어 바이어스 발생 회로의 예시적 블록도 및 예시적 회로도이다. 도 9 및 도 10은 도 3 및 도 6을 참조하여 설명한 동작을 구현하기 위한 예시적인 제어 바이어스 발생 회로이고, 본 발명이 이에 한정되는 것은 아니다.
도 9 및 도 10을 참조하면, 제어 바이어스 발생 회로는 제1 바이어스 발생부(210), 제2 바이어스 발생부(220), 제3 바이어스 발생부(230)를 포함한다.
제1 바이어스 발생부(210)는 입력 바이어스(VBIAS0)보다 레벨이 높은 제1 바이어스(V1)를 발생한다. 또한, 제1 바이어스 발생부(210)는 기울기 제어 신호(CU1~CU6)를 제공받아, 제1 바이어스(V1)의 레벨을 변경할 수 있다. 이러한 제1 바이어스 발생부(210)는 동작 전압 노드(VPP)와 입력 바이어스(VBIAS0)가 인가되는 노드 사이에 직렬로 커플링된 다수의 저항(RU1~RU6)을 포함하는 제1 저항 스트 링(212)과, 기울기 제어 신호(CU1~CU6)에 응답하여 제1 저항 스트링(212) 사이의 다수의 노드 전압 중 하나를 제1 바이어스(V1)로 선택적으로 출력하는 제1 선택부(214)를 포함한다.
제2 바이어스 발생부(220)는 입력 바이어스(VBIAS0)보다 레벨이 낮은 제2 바이어스(V2)를 발생한다. 또한, 제2 바이어스 발생부(220)는 기울기 제어 신호(CD1~CD6)를 제공받아, 제2 바이어스(V2)의 레벨을 변경할 수 있다. 이러한 제2 바이어스 발생부(220)는 입력 바이어스(VBIAS0)가 인가되는 노드와 접지 전압 노드(VSS) 사이에 직렬로 커플링된 다수의 저항(RD1~RD7)을 포함하는 제2 저항 스트링(222)과, 기울기 제어 신호(CD1~CD6)에 응답하여 제2 저항 스트링(222) 사이의 다수의 노드 전압 중 하나를 제2 바이어스(V2)로 출력하는 제2 선택부(224)를 포함한다.
제3 바이어스 발생부(230)는 제1 및 제2 바이어스(V1, V2)를 이용하여 제어 바이어스(VBIAS1)를 발생한다. 제3 바이어스 발생부(230)는 예를 들어, 제1 및 제2 바이어스(V1, V2)를 전압 분배하여 제어 바이어스(VBIAS1)를 발생할 수 있다. 이러한 제3 바이어스 발생부(230)는 제1 바이어스(V1)가 인가되는 노드와 제2 바이어스(V2)가 인가되는 노드 사이에 커플링된 제3 저항 스트링을 포함할 수 있다.
제어 바이어스 발생 회로는 인에이블 신호(EN), 상보 인에이블 신호(ENB)에 응답하여, 인에이블될 수 있다.
특히, 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 조절하기 위해서, 제1 및 제2 바이어스 발생부(210, 220)는 기울기 제어 신 호(CU1~CU6, CD1~CD6)를 제공받아 각각 제1 및 제2 바이어스(V1, V2)의 레벨을 변경한다. 제3 바이어스 발생부(230)는 제1 및 제2 바이어스(V1, V2)를 이용하여 제어 바이어스(VBIAS1)를 생성하기 때문에, 제1 및 제2 바이어스(V1, V2)의 레벨이 변하면 제어 바이어스(VBIAS1)의 레벨이 변하게 된다.
이하, 수식을 이용하여 보다 자세히 설명한다. 아래식의 R1, R2, R3, R4는 다음과 같이 정의된다. 기울기 제어 신호(예를 들어, CU3)가 활성화되었을 때, 위쪽에 배치된 저항들의 합(즉, RU1+RU2)이 R1이고, 아래쪽에 배치된 저항들의 합(즉, RU3+RU4+RU5+ RU6)이 R2이다. 또한, 기울기 제어 신호(예를 들어, CD3)가 활성화되었을 때, 위쪽에 배치된 저항들의 합(즉, RD1+RD2+RD3)이 R3이고, 아래쪽에 배치된 저항들의 합(즉, RD4+RD5+RD6+ RD7)이 R4이다. 또한, 제3 바이어스 발생부(230)에서의 2개의 저항은 같은 값을 갖는 것으로 가정한다. 이와 같이 정의할 때, V1, V2, VBIAS1은 각각 수학식 1, 수학식 2, 수학식 3과 같이 정의된다.
Figure 112007037936043-pat00001
Figure 112007037936043-pat00002
Figure 112007037936043-pat00003
수학식 3을 참조하면, 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 조절하려면, 활성화되는 기울기 제어 신호(CU1~CU6, CD1~CD6)를 바꿈으로써 상기 R1, R2, R3, R4의 값을 바꾸면 됨을 알 수 있다. 다만, R1, R2의 값이 바뀔 경우에는 직선의 y절편도 같이 바뀌게 된다.
비휘발성 메모리 장치의 제조 공정에서 공정 조건의 변화가 리드 동작에 비치는 영향을 최소화하기 위해, 제1 및 제2 바이어스(V1, V2)를 변경하여 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 조절할 수 있다. 이러한 내용에 대해서는 도 11, 도 12a, 도 12b를 이용하여 자세히 후술한다. 또한, 비휘발성 메모리 장치의 주변 온도가 변하면, 이러한 변화가 리드 동작에 미치는 영향을 최소화하기 위해, 제1 및 제2 바이어스(V1, V2)를 변경하여 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 조절할 수 있다. 이러한 내용에 대해서는 도 13, 도 14a, 도 14b를 이용하여 자세히 후술한다.
도 11, 도 12a, 도 12b는 도 1의 제어 바이어스 발생 회로의 동작을 설명하기 위한 도면이다.
우선, 도 11을 참조하면, 기울기 제어 신호(CU1~CU6, CD1~CD6)는 MRS(Mode Register Set) 또는 퓨즈 박스(240)로부터 제공되는 MRS 신호 또는 퓨즈 박스 신호 일 수 있다.
자세히 설명하면, 제조 공정을 통해서 하나의 웨이퍼 내에는 다수의 칩(chip)이 생성된다. 그런데, 웨이퍼 내에서의 위치에 따라, 각 칩의 특성이 조금씩 다를 수 있다. 예를 들어, 한쪽 구석(corner)에 있는 칩에서는 PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 높고 NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 낮아질 수 있다. 이러한 경우에는, 기울기 제어 신호(CU1~CU6)를 이용하여 제1 바이어스(V1)의 레벨을 조절함으로써, 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 조절할 수 있다. 예를 들어, 퓨즈 박스(240)내의 일부 퓨즈를 커팅하여 기울기 제어 신호(CU1~CU6)를 바꿀 수 있다.
여기서, 도 12a를 참조하면, 도면 부호 G1, G2는 각각, 제조 당시(PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 높고 NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 낮은 경우)의 셋 데이터의 저항 산포와 리셋 데이터의 저항 산포를 나타낸다. 도면 부호 H1, H2는 각각 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 조절한 후의 셋 데이터의 저항 산포와 리셋 데이터의 저항 산포를 나타낸다. G1에 비해 H1이 왼쪽으로 이동됨으로써, 센싱 마진이 증가되었음을 알 수 있다.
또한, 다른 구석(corner)에 있는 칩에서는 PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 낮고 NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 높아질 수 있다. 이러한 경우에는, 기울기 제어 신호(CD1~CD6)를 이용하여 제2 바이어스(V2)의 레벨을 조절함으로써, 입력 바이어스(VBIAS0)에 대한 제어 바이어 스(VBIAS1)의 기울기를 조절할 수 있다.
여기서, 도 12b를 참조하면, 도면 부호 I1, I2는 각각, 제조 당시(PMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 낮고 NMOS 트랜지스터의 문턱 전압은 기설정된 값보다 더 높은 경우)의 셋 데이터의 저항 산포와 리셋 데이터의 저항 산포를 나타낸다. 도면 부호 J1, J2는 각각 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 조절한 후의 셋 데이터의 저항 산포와 리셋 데이터의 저항 산포를 나타낸다. I2에 비해 J2가 오른쪽으로 이동됨으로써, 센싱 마진이 증가되었음을 알 수 있다.
도 13, 도 14a, 도 14b는 도 1의 제어 바이어스 발생 회로의 다른 동작을 설명하기 위한 도면이다.
우선 도 13을 참조하면, 온도 센서(250)가 주변 온도를 센싱하여 온도 코드(TC)를 출력하고, 디코더(252)가 온도 코드(TC)를 디코딩하여 기울기 제어 신호(CU1~CU6, CD1~CD6)를 제1 및 제2 바이어스 발생부(210, 220)에 제공할 수 있다.
예를 들어, 온도 코드는 다음과 같을 수 있다. 여기서, 온도 코드는 3자리 코드를 사용하였지만, 필요에 따라 2자리 또는 4자리 코드를 사용하여도 무방하다.
온도 -10℃ 0℃ 10℃ 20℃ 30℃ 40℃ 50℃ 60℃
온도코드 000 001 010 011 100 101 110 111
구체적으로 설명하면, 주변 온도가 변하면 상변화 물질의 저항도 변하게 된다. 예를 들어, 25℃에서 6kΩ인 셋 데이터의 저항은 85℃에서 3.45kΩ이 되고, 25℃에서 150kΩ인 리셋 데이터의 저항은 85℃에서 50kΩ이 될 수 있다. 따라서, 도 14a에서 도시된 바와 같이, 10℃, 30℃, 85℃에서의 셋 데이터의 저항 산포, 리셋 데이터의 저항 산포가 크게 차이남을 알 수 있다.
그런데, 온도 센서(250)가 주변 온도를 센싱하여 온도 코드(TC)를 출력하고, 디코더(252)가 온도 코드(TC)를 디코딩하여 기울기 제어 신호(CU1~CU6, CD1~CD6)를 변경함으로써, 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 조절할 수 있다. 이와 같이 할 경우, 도 14b에서 도시된 바와 같이 온도와 상관없이 셋 데이터의 저항 산포, 리셋 데이터의 저항 산포가 큰 차이가 없어지고, 입력 바이어스(VBIAS0)의 센싱 마진이 증가함을 알 수 있다.
도 15는 도 1의 제어 바이어스 발생 회로의 다른 예시적 회로도이다. 도 16은 도 15의 회로도의 동작을 설명하기 위한 도면이다. 도 15는 도 7을 참조하여 설명한 동작을 구현하기 위한 예시적인 제어 바이어스 발생 회로이고, 본 발명이 이에 한정되는 것은 아니다.
도 15 및 도 16을 참조하면, 제어 바이어스 발생 회로는 디텍팅부(270)와 증폭부(280)를 포함할 수 있다.
디텍팅부(270)는 입력 바이어스(VBIAS0)가 제1 구간(I) 내에 있는 경우에는 입력 바이어스(VBIAS0)를 가감없이 출력하고, 입력 바이어스(VBIAS0)가 제2 구간(II) 내에 있는 경우에는 입력 바이어스(VBIAS0)를 제1 레벨(VBIAS0_L) 또는 제1 레벨(VBIAS0_L)의 근접레벨로 클램핑한다. 따라서, 도 16에 도시된 바와 같이, 제1 구간(I) 내에서 입력 바이어스(VBIAS0)에 대한 디텍팅부(270)의 출력 신호(Va)의 기울기가 1이고, 제2 구간(II) 내에서 입력 바이어스(VBIAS0)에 대한 디텍팅부(270)의 출력 신호(Va)의 기울기가 1보다 작게 된다(거의 0에 가깝게 된다).
증폭부(280)는 디텍팅부(270)의 출력 신호(Va)를 일정 비율로 증폭하여 제어 바이어스(VBIAS1)를 출력한다. 따라서, 도 16에 도시된 바와 같이, 제1 구간(I) 내에서 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기는 1보다 크더라도, 제2 구간(II) 내에서는 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기는 1보다 작을 수 있다.
이러한 증폭부(280)는 OP 앰프(282), PMOS 트랜지스터(MP4), 및 저항들(Ra, Rb)을 구비할 수 있다.
OP 앰프(282)는 (-)입력 단자에 디텍팅부(270)의 출력 신호(Va)가 연결되고, (+)입력 단자는 궤환루프를 이루는 연결 구조를 가진다. 또한, OP 앰프(282)에는 동작 전압(VPP)이 인가되는데, 동작 전압(VPP)의 레벨은 전원 전압 레벨일 수도 있고, 승압 전압 레벨일 수도 있다.
PMOS 트랜지스터(MP4)는 OP 앰프 회로(282)의 출력신호에 의해 제어되어 출력 노드(NOUT)로 제어 바이어스(VBIAS1)를 제공한다.
저항들(Ra, Rb)은 출력 노드(NOUT)과 접지 전압 노드(VSS) 사이에 직렬로 커플링되고, 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 결정한다. 즉, 저항들(Ra, Rb)의 비율을 달리함으로써 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기를 조절하는 것이 가능하다. 본 발명이 속하는 기술 분야의 당업자에게 잘 알려진 바와 같이, 증폭부(280)는 디텍팅부(270)의 출력 신호(Va)를 (1+Rb/Ra)의 비율로 증폭한다. 즉, 제어 바이어스(VBIAS1)는 (1+Rb/Ra)×Va가 된다.
도 17은 도 1의 제어 바이어스 발생 회로의 또 다른 예시적 회로도이다. 도 18은 도 17의 회로도의 동작을 설명하기 위한 도면이다. 도 17는 도 8을 참조하여 설명한 동작을 구현하기 위한 예시적인 제어 바이어스 발생 회로이고, 본 발명이 이에 한정되는 것은 아니다.
도 17 및 도 18을 참조하면, 제어 바이어스 발생 회로(200)는 디텍팅부(270), 증폭부(280)뿐만 아니라, 보상부(290)를 더 포함한다.
보상부(290)는 입력 바이어스(VBIAS0)가 제3 구간(III)에 있는 경우에, 제어 바이어스(VBIAS1)의 레벨을 더 상승시킨다. 구체적으로 설명하면, 보상부(290)는 입력 바이어스(VBIAS0)가 제2 레벨(VBIAS0_H)보다 작은 구간(즉, 제1 구간(I), 제2 구간(II))에서는 동작하지 않고, 입력 바이어스(VBIAS0_H)보다 큰 구간(즉, 제3 구간(III))에서만 동작하여, 출력 노드(NOUT)로 출력 신호(Vc)를 제공한다. 따라서, 도 18에 도시된 바와 같이, 제1 및 제2 구간(I, II) 내에서 입력 바이어스(VBIAS0)에 대한 보상부(290)의 출력 신호(Vc)의 기울기는 0이고, 제3 구간(III) 내에서 입력 바이어스(VBIAS0)에 대한 보상부(290)의 출력 신호(Vc)의 기울기는 양의 값을 갖는다. 결과적으로, 증폭부(280)의 출력 신호(Vb)와 보상부(290)의 출력 신호(Vc)의 합이 제어 바이어스(VBIAS1)로 출력된다. 따라서, 제2 구간(II)에서의 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기는, 제1 및 제3 구간(I, III)에서의 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기보다 작을 수 있다. 특히, 제2 구간(II)에서 입력 바이어스(VBIAS0)에 대한 제어 바이어스(VBIAS1)의 기울기가 1보다 작을 수 있다.
이러한 보상부(290)는 OP 앰프(292)와 PMOS 트랜지스터(MP5)를 포함한다.
OP 앰프(292)는 (-)입력 단자에 입력 바이어스(VBIAS0)이 입력되고, (+)입력 단자에 제2 레벨(VBIAS0_H)의 고정 바이어스가 입력되고, 입력 바이어스(VBIAS0)과 제2 레벨(VBIAS0_H)의 고정 바이어스와의 차이를 증폭하여 출력한다.
PMOS트랜지스터(MP5)는 입력 바이어스(VBIAS0)가 제2 레벨(VBIAS0_H)보다 작은 구간에서는 동작하지 않고, 입력 바이어스(VBIAS0_H)보다 큰 구간에서만 동작하기 위해, 적절한 문턱 전압을 가지도록 설계된다. 예를 들어, OP 앰프(292)의 출력이 양의 전압 레벨을 가지는 경우에는 PMOS트랜지스터(MP5)가 턴온되지 않도록 문턱 전압을 설계할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 비휘발성 메모리 장치는 입력 바이어스에 대한 제어 바이어스의 기울기를 조절함으로써, 센싱 마진을 크게 할 수 있다. 따라서, 리드 동작에서의 신뢰성을 향상시킬 수 있다.

Claims (28)

  1. 저장되는 데이터에 따라 저항 레벨이 변하는 비휘발성 메모리 셀;
    제어 바이어스를 제공받아 상기 비휘발성 메모리 셀에 리드 바이어스를 제공하여, 상기 비휘발성 메모리 셀의 저항 레벨을 리드하는 리드 회로; 및
    입력 바이어스를 제공받아 상기 리드 회로에 상기 제어 바이어스를 제공하되, 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기가 1보다 작은 제어 바이어스 발생 회로를 포함하는 비휘발성 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제어 바이어스 발생 회로는 기울기 제어 신호를 제공받아, 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기를 제어하는 비휘발성 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 기울기 제어 신호는 온도 신호, MRS(Mode Register Set) 신호, 또는 퓨즈 박스 신호인 비휘발성 메모리 장치.
  4. 제 1항에 있어서, 상기 제어 바이어스 발생 회로는
    상기 입력 바이어스보다 레벨이 높은 제1 바이어스를 발생하는 제1 바이어스 발생부와,
    상기 입력 바이어스보다 레벨이 낮은 제2 바이어스를 발생하는 제2 바이어스 발생부와,
    상기 제1 및 제2 바이어스를 이용하여 제어 바이어스를 발생하는 제3 바이어스 발생부를 포함하는 비휘발성 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 바이어스 발생부 및 제2 바이어스 발생부는 각각 기울기 제어 신호를 제공받아, 상기 제1 바이어스 및 제2 바이어스의 레벨을 변경하는 비휘발성 메모리 장치.
  6. 제 4항에 있어서,
    상기 제1 바이어스 발생부 및 제2 바이어스 발생부는 주변 온도에 따라 제1 바이어스 및 제2 바이어스의 레벨을 변경하는 비휘발성 메모리 장치.
  7. 제 4항에 있어서,
    상기 제1 바이어스 발생부 및 제2 바이어스 발생부는 MOS 트랜지스터의 문턱 전압 변화에 따라 제1 바이어스 및 제2 바이어스의 레벨을 변경하는 비휘발성 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 제2 바이어스 발생부는 입력 바이어스 노드와 접지 전압 노드 사이에 커플링된 제2 저항 스트링과, 기울기 제어 신호에 응답하여 상기 제2 저항 스트링 사이의 다수의 노드 전압 중 하나를 상기 제2 바이어스로 출력하는 제2 선택부를 포함하는 비휘발성 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 제3 바이어스 발생부는 제1 바이어스가 인가되는 노드와 상기 제2 바이어스가 인가되는 노드 사이에 커플링된 제3 저항 스트링을 포함하는 비휘발성 메모리 장치.
  10. 제 1항에 있어서,
    상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기는 상기 입력 바이어스의 레벨에 대응하여 구분되는 다수의 구간에서 서로 다르고,
    상기 다수의 구간 중 적어도 하나의 구간에서, 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기가 1보다 작은 비휘발성 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    상기 다수의 구간은 상기 입력 바이어스가 제1 레벨보다 작은 제1 구간과 상기 입력 바이어스가 상기 제1 레벨보다 큰 제2 구간을 포함하고,
    상기 제2 구간에서의 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기는, 상기 제1 구간에서의 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기보다 작고,
    상기 제2 구간에서의 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기는 1보다 작은 비휘발성 메모리 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11항에 있어서,
    상기 비휘발성 메모리 셀에 저장되는 데이터는 셋 데이터 또는 리셋 데이터이고,
    상기 제1 레벨은 상기 셋 데이터의 최고 저항 레벨에 대응되는 바이어스 레벨과 같거나 큰 비휘발성 메모리 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 다수의 구간은 상기 입력 바이어스가 제1 레벨보다 작은 제1 구간과, 상기 제1 레벨보다 크고 제2 레벨보다 작은 제2 구간과, 상기 제2 레벨보다 큰 제3 구간을 포함하고,
    상기 제2 구간에서의 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울 기는, 상기 제1 구간 및 제3 구간에서의 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기보다 작고,
    상기 제2 구간에서의 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기는 1보다 작은 비휘발성 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13항에 있어서,
    상기 비휘발성 메모리 셀에 저장되는 데이터는 셋 데이터 또는 리셋 데이터이고,
    상기 제1 레벨은 상기 셋 데이터의 최고 저항 레벨에 대응되는 바이어스 레벨과 같거나 크고,
    상기 제2 레벨은 상기 리셋 데이터의 최저 저항 레벨에 대응되는 바이어스 레벨과 같거나 작은 비휘발성 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 다수의 구간은 상기 입력 바이어스가 제1 레벨보다 작은 제1 구간과 상기 입력 바이어스가 상기 제1 레벨보다 큰 제2 구간을 포함하고,
    상기 제어 바이어스 발생 회로는 상기 입력 바이어스가 제1 구간 내에 있는 경우에는 상기 입력 바이어스를 가감없이 출력하고, 상기 입력 바이어스가 상기 제2 구간 내에 있는 경우에는 상기 입력 바이어스를 상기 제1 레벨 또는 제1 레벨의 근접레벨로 클램핑하는 디텍팅부와, 상기 디텍팅부의 출력 신호를 증폭하여 제어 바이어스를 출력하는 증폭부를 포함하는 비휘발성 메모리 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15항에 있어서,
    상기 다수의 구간은 상기 입력 바이어스가 상기 제1 레벨보다 작은 제1 구간과, 상기 제1 레벨보다 크고 상기 제2 레벨보다 작은 제2 구간과, 상기 제2 레벨보다 큰 제3 구간을 포함하고,
    상기 제어 바이어스 발생 회로는 상기 입력 바이어스가 제3 구간 내에 있는 경우에 상기 제어 바이어스의 레벨을 더 상승시키기 위한 보상부를 더 포함하는 비휘발성 메모리 장치.
  17. 제 1항에 있어서, 상기 리드 회로는
    선택된 비휘발성 메모리 셀과 커플링된 비트 라인과 센싱 노드 사이에 커플링되어 상기 비트 라인을 일정 바이어스 레벨로 클램핑하는 클램핑부와,
    상기 센싱 노드를 프리차지하는 프리차지부와,
    상기 제어 바이어스를 제공받아 상기 센싱 노드에 리드 바이어스를 제공하는 리드 바이어스 제공부와,
    상기 센싱 노드의 레벨과 기준 레벨을 비교하여 비교 결과를 출력하는 센스 앰프부를 포함하는 비휘발성 메모리 장치.
  18. 저장되는 데이터에 따라 저항 레벨이 변하는 비휘발성 메모리 셀;
    제어 바이어스를 제공받아 상기 비휘발성 메모리 셀에 리드 바이어스를 제공하여, 상기 비휘발성 메모리 셀의 저항 레벨을 리드하는 리드 회로; 및
    입력 바이어스를 제공받아 상기 리드 회로에 상기 제어 바이어스를 제공하되, 기울기 제어 신호에 따라 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기를 제어할 수 있는 제어 바이어스 발생 회로를 포함하는 비휘발성 메모리 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 18항에 있어서,
    상기 기울기 제어 신호는 온도 신호, MRS(Mode Register Set) 신호, 또는 퓨즈 박스 신호인 비휘발성 메모리 장치.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 18항에 있어서,
    상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기는 1보다 작은 비휘발성 메모리 장치.
  21. 저장되는 데이터에 따라 저항 레벨이 변하는 비휘발성 메모리 셀;
    제어 바이어스를 제공받아 상기 비휘발성 메모리 셀에 리드 바이어스를 제공하여, 상기 비휘발성 메모리 셀의 저항 레벨을 리드하는 리드 회로; 및
    입력 바이어스를 제공받아 상기 리드 회로에 상기 제어 바이어스를 제공하되, 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기는 상기 입력 바이어 스에 대응하여 구분되는 다수의 구간에서 서로 다른 제어 바이어스 발생 회로를 포함하는 비휘발성 메모리 장치.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 21항에 있어서,
    상기 다수의 구간 중 적어도 하나의 구간에서, 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기가 1보다 작은 비휘발성 메모리 장치.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 21항에 있어서,
    상기 다수의 구간은 상기 입력 바이어스가 제1 레벨보다 작은 제1 구간과 상기 입력 바이어스가 상기 제1 레벨보다 큰 제2 구간을 포함하고,
    상기 제2 구간에서의 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기는, 상기 제1 구간에서의 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기보다 작은 비휘발성 메모리 장치.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 21항에 있어서,
    상기 다수의 구간은 상기 입력 바이어스가 제1 레벨보다 작은 제1 구간과, 상기 제1 레벨보다 크고 제2 레벨보다 작은 제2 구간과, 상기 제2 레벨보다 큰 제3 구간을 포함하고,
    상기 제2 구간에서의 상기 입력 바이어스에 대한 상기 제어 바이어스의 기울기는, 상기 제1 구간 및 제3 구간에서의 상기 입력 바이어스에 대한 상기 제어 바 이어스의 기울기보다 작은 비휘발성 메모리 장치.
  25. 입력 바이어스를 제공받아, 상기 입력 바이어스보다 레벨이 높은 제1 바이어스를 발생하는 제1 바이어스 발생부;
    상기 입력 바이어스를 제공받아, 상기 입력 바이어스보다 레벨이 낮은 제2 바이어스를 발생하는 제2 바이어스 발생부; 및
    상기 제1 및 제2 바이어스를 이용하여 제3 바이어스를 제공하되, 상기 입력 바이어스에 대한 상기 제3 바이어스의 기울기가 1보다 작은 제3 바이어스 발생부를 포함하는 비휘발성 메모리 장치.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제 25항에 있어서,
    상기 제1 바이어스 발생부 및 제2 바이어스 발생부는 각각 기울기 제어 신호를 제공받아, 상기 제1 바이어스 및 제2 바이어스의 레벨을 변경하는 비휘발성 메모리 장치.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 25항에 있어서,
    상기 제1 바이어스 발생부는 동작 전압 노드와 입력 바이어스 노드 사이에 커플링된 제1 저항 스트링과, 기울기 제어 신호에 응답하여 상기 제1 저항 스트링 사이의 다수의 노드 전압 중 하나를 상기 제1 바이어스로 출력하는 제1 선택부를 포함하고,
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제 27항에 있어서,
    상기 제3 바이어스 발생부는 제1 바이어스가 인가되는 노드와 상기 제2 바이어스가 인가되는 노드 사이에 커플링된 제3 저항 스트링을 포함하는 비휘발성 메모리 장치.
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