KR100850290B1 - 멀티레벨 바이어스 전압 발생기 및 이를 구비하는 반도체메모리 장치 - Google Patents

Abstract

본 발명은 멀티레벨 바이어스 전압 발생기 및 이를 구비하는 반도체 메모리 장치에 관한 것으로, 본 발명에 따른 멀티 비트 데이터를 센싱하기 위해 메모리 셀에 공급되는 센싱전류를 컨트롤하기 위하여 복수개의 바이어스 전압들을 발생시키는 멀티레벨 바이어스 전압 발생기는, 두개의 비센싱구간들 사이에 하나의 센싱구간이 삽입되는 구조로 복수개의 센싱구간들 및 복수개의 비센싱구간들을 설정하고, 외부 입력전압들에 응답하여 상기 바이어스 전압들을 발생시키되, 상기 복수개의 센싱구간들 각각에서의 상기 입력전압에 대한 상기 바이어스 전압의 기울기가 상기 비센싱구간들에서의 상기 입력전압에 대한 상기 바이어스 전압의 기울기보다 낮도록 상기 바이어스 전압을 발생시키는 것을 특징으로 한다. 본 발명에 따르면, 바이어스 전압의 센싱마진을 크게할 수 있고, 센싱마진의 조절이 가능하다.

바이어스, 센싱전류, 전류원, PRAM, RRAM, 저항

Description

멀티레벨 바이어스 전압 발생기 및 이를 구비하는 반도체 메모리 장치{Multi -level bias voltage generator and semiconductor memory device having the same}

도 1은 일반적인 PRAM의 다이오드 구조의 메모리 셀을 나타낸 것이고,

도 2는 일반적인 상변화 메모리 장치의 데이터 리드 회로를 나타낸 것이고

도 3은 도 2의 바이어스 전압의 저항값 및 셋 데이터와 리셋 데이터의 저항산포를 나타내는 그래프들이고,

도 4는 도 2의 멀티 비트 데이터의 센싱시의 바이어스 전압에 대응되는 저항값을 나타낸 그래프이고,

도 5는 도 2 및 도 4에서의 입력 바이어스 전압에 대응되는 각 비트별 데이터들의 분포도이고,

도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 것이고,

도 7은 도 6의 멀티레벨 바이어스 전압 발생기 구현예를 나타낸 회로도이고,

도 8은 도 7의 각 블록별 출력을 나타낸 그래프들이고,

도 9는 도 7의 최종출력인 바이어스 전압을 나타낸 그래프이고,

도 10은 도 7의 입력전압에 대한 저항값을 나타낸 그래프이고,

도 11은 베리파이 동작 후에 입력전압에 대한 각 비트별 데이터들의 산포를 나타낸 것이다.

*도면의 주요 부분에 대한 부호의 설명*

210 : 디텍팅부 212 : 전압팔로워 회로

214 : 제1증폭회로 216 : 제2증폭회로

218 : 제3증폭회로

본 발명은 멀티레벨 바이어스 발생기 및 이를 구비하는 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 센싱마진을 크게 할 수 있는 멀티레벨 바이어스 발생기 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.

메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로는 상변화 물질을 이용하는 PRAM(Phase change Random Access Memory)과 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성체 물질 을 이용한 MRAM(Magnetic Random Access Memory) 등이 있다.

이들 중 PRAM은 상변화 물질을 저장매체로 이용한 것으로, 상변화 물질이란 온도 변화에 따라 상(phase)이 변화됨으로 인하여 저항이 변화하는 캘코제나이드(chalcogenide)와 같은 물질을 말하여, 일반적으로 게르마늄(Ge;germanium), 안티모니(Sb;antimony) 및 텔루리움(Te;tellurium)의 합금인 GexSbyTez(이하‘GST')와 같은 물질이 이용된다.

상기 상변화 물질은 상(phase)이 온도에 따라 비정질화(amorphous) 상태 또는 결정화(crystalline) 상태의 두 가지 상태로 빠르게 변화될 수 있는 성질 때문에 반도체 메모리 장치에 유용하게 이용될 수 있다.

상기 상변화 물질은 비정질 상태에서는 고 저항 상태가 되고 결정화 상태에서는 저 저항 상태가 되기 때문에, 비정질 상태인 경우를‘리셋(RESET)' 또는 논리 ‘1’이라고 정의하고 상기 상 변환물질이 결정화 상태인 경우를 ’셋(SET)' 또는 논리 ‘0’으로 정의하거나, 이와 반대로 정의함에 의해 반도체 메모리 장치에 응용될 수 있는 것이다.

상술한 바와 같은 PRAM을 구성하는 메모리 셀은 트랜지스터 구조와 다이오드 구조로 나뉜다. 트랜지스터 구조는 상변화 물질과 액세스 트랜지스터를 직렬로 연결한 메모리 셀 구조를 말하여, 다이오드 구조는 상변화 물질과 다이오드를 직렬로 연결한 메모리 셀 구조를 의미한다. 상기와 같은 트랜지스터 구조 및 다이오드 구조의 메모리 셀이 채용된 PRAM의 예는 미국 특허번호 제6,760,017호에 개시되어 있다.

메모리 셀 구조로써 트랜지스터를 구조를 채용하는 PRAM에 비해서 다이오드 구조를 채용하는 PRAM은, 인가되는 전압에 따라 지수함수적으로 증가하는 큰 라이트 전류를 인가할 수 있으며, 이러한 이유에 따라 트랜지스터 사이즈 한계를 벗어날 수 있어 메모리 셀 및 전체 칩 사이즈를 축소에 유연성을 가질 수 있는 등의 장점이 있다. 따라서, 고집적화, 고속화 및 저전력화가 요구되는 반도체 메모리 장치에서 메모리 셀을 다이오드 구조로 채용하는 PRAM이 늘어날 것으로 예상되고 있다.

도 1은 일반적인 PRAM의 다이오드 구조의 메모리 셀을 나타낸 것이다.

도 1에 도시된 바와 같이, 일반적인 PRAM에서의 메모리 셀(50)은 하나의 다이오드(D)와 하나의 가변 저항소자(R)로 구성된다. 여기서 가변저항체는 상술한 바와 같은 상변화 물질로 이루어진다.

상기 메모리 셀(50)을 구성하는 상기 다이오드(D)는 워드라인(WL)과 가변저항소자(R) 사이에 연결되는 데, 캐소드(cathode) 단자가 워드라인(WL)에 연결되고 애노드(anode)단자가 상기 가변저항소자(R)의 일단에 연결된다. 상기 가변저항소자(R)의 타단은 비트라인(BL)에 연결된다.

상기와 같은 구조의 메모리 셀(50)이 채용된 반도체 메모리 장치에서는, 상기 가변저항소자(R)의 가역적인 특성을 이용한 라이트 동작이 행해진다. 즉 임의의 메모리 셀(50)에 라이트 동작을 행할 때 상기 비트라인(BL)을 통하여 전류가 공급되고, 상기 워드라인(WL)이 로우(Low) 레벨 또는 접지레벨로 천이(transition)하게 되면, 다이오드(D)에는 포워드 바이어스(forward bias)가 인가되어, 상기 비트라인(BL)에서 워드라인(WL) 방향으로의 전류패스가 형성된다. 이때 공급되는 전류의 레벨 및 인가시간에 따라 상기 가변저항소자(R)에 상변화가 일어나 상기 메모리 셀(50)에는 저 저항 상태인 ‘셋 데이터’ 또는 고 저항 상태인 ‘리셋 데이터’가 저장된다. 여기서 상기 셋 데이터는 데이터 ‘0’이라 정의 하고, 고 저항 상태의 리셋 데이터를 데이터‘1’로 정의할 수 있다. 물론 이와 반대의 경우도 가능하다.

한편, 리드동작은 메모리 셀(50)의 상태, 즉 저항상태에 따라 상기 메모리 셀(50)을 관통하여 흐르는 전류의 양을 구분하여 데이터를 판단한다. 즉, 메모리 셀(50)에 리셋데이터가 저장된 상태라면, 메모리 셀(50)은 고 저항 값을 가지게 되어 상기 메모리 셀을 관통하는 전류는 적게 된다. 반대로 상기 메모리 셀(50)에 셋 데이터가 저장된 상태라면 메모리 셀(50)은 저 저항 값을 가지게 되어 상기 메모리 셀을 관통하는 전류는 상대적으로 많아지게 된다. 이에 따라 상기 메모리 셀을 관통하는 전류의 양 또는 상기 전류의 양에 따른 전압레벨의 변화를 통하여 데이터 센싱이 이루어진다. 이는 도 2에 나타난 일반적인 상변화 메모리 장치의 데이터 리드 회로를 통하여 다시 설명한다.

도 2에 도시된 바와 같이, 일반적인 상변화 메모리 장치의 데이터 리드회로는, 센스앰프(S/A), 전류원(20), 클램핑부(10), 컬럼 선택부(40), 및 셀 어레이를 구성하는 셀 어레이 블록(30)을 구비한다.

상기 센스앰프(S/A)는 전류 센스 앰프 또는 전압센스앰프가 구비될 수 있다.

상기 센스 앰프(S/A)는 선택된 메모리 셀(M)과의 사이에 형성된 전류패스(PA1)에 연결되는 센싱노드(Nsa)의 전압레벨과 기준전압레벨(Vref)을 비교하여 데이터를 센싱한다. 예를 들어, 상기 센스 앰프(S/A)의 입력단인 센싱노드(Nsa)의 전압이 기준전압(Vref)보다 높으면 ‘하이’로 판정되어 출력되며, 센싱노드(Nsa)의 전압이 기준전압(Vref)보다 낮으면 ‘로우’로 판정되어 출력단(SAout)으로 출력된다. 하이로 판정되는 경우는 상기 메모리 셀(M)이 고저항상태를 가지는 경우이며, 로우로 판정되는 경우는 상기 메모리 셀(M)이 저저항 상태를 가지는 경우이다.

상기 전류원(20)은 바이어스 전압(Vbias)에 의해 컨트롤되어 상기 전류패스(PA1)에 센싱전류(Icell)를 공급한다. 상기 전류원(20)은 상기 센싱노드(Nsa)와 전원전압(VDD) 또는 이보다 더 높은 레벨의 전압(VPP)이 인가되는 단자(Vsa)와의 사이에 연결되는 PMOS트랜지스터(PB)를 구비한다.

상기 클램핑부(10)는 클램프 신호(Vclamp)에 의해 컨트롤되는 클램프 트랜지스터(NC)들을 구비한다.

상기 클램프 트랜지스터(NC)들은 셀 어레이를 구성하는 복수개의 셀 어레이 블록들 중 선택된 어느 하나의 셀 어레이 블록(30)과 상기 센스앰프(S/A)의 센싱노드(Nsa)를 전기적으로 연결시키며, 선택된 셀 어레이 블록(30)의 비트라인(BL)전압이 상 변화막의 임계전압(Vth)을 넘지 않는 범위 내에서 특정한 전압 레벨을 유지하도록 하는 기능을 수행한다. 따라서 이러한 클램핑 기능을 위해 상기 클램프 신호(Vclamp) 레벨은 적절히 설정되는 것이 바람직하다.

상기 컬럼 선택부(40)는 컬럼 선택신호들(Y0~Yn)에 의해 스위칭되는 복수의 컬럼 선택 트랜지스터들(N0~Nn)을 구비한다. 상기 컬럼 선택트랜지스터들(N0~Nn)은 선택된 셀 어레이 블록(30) 내의 선택된 메모리 셀(M)이 연결된 비트라인(BL1)과 상기 클램프 트랜지스터(NC)를 통하여 연결되는 상기 센싱노드(Nsa)와의 전류패 스(PA1)를 구성한다. 즉 상기 클램프 트랜지스터(NC)들 및 상기 컬럼 선택 트랜지스터들(N0~Nn)의 스위칭 작용에 의해 상기 센스앰프(S/A)의 센싱노드(Nsa)와 상기 메모리 셀(M) 간의 전류패스(PA1)가 형성되게 된다. 예를 들어, 컬럼 선택트랜지스터(N1)가 컬럼 선택신호(Y1)에 의해 턴 온됨에 따라 상기 메모리 셀(M)과 상기 센싱노드(Nsa) 간의 전류패스(PA1)가 형성되는 것이다.

상기 셀 어레이 블록(30)은 복수개의 워드라인들(WL0~WLn)과 복수개의 비트라인들(BL0~BLn)의 교차점에 위치하는 메모리 셀들을 구비한다. 상기 메모리 셀들은 도 1과 같이 다이오드 구조를 가질 수 있다.

상기 데이터 리드 회로는 셀 어레이 블록(30) 내의 선택된 메모리 셀(M)에서 데이터를 리드하기 위하여 다음과 같은 동작을 행한다.

우선적으로, 리드 명령 신호(READ)가 인가되고 어드레스 신호 및 클램프 신호(Vclamp)가 인가됨에 따라, 상기 클램프 신호(Vclamp) 및 상기 컬럼 선택신호(Y1)가 인가되어 상기 메모리 셀(M)과 상기 센싱노드(Nsa) 간의 전류패스(PA1)가 형성된다. 이때 상기 메모리 셀(M)에 연결된 워드라인은 접지 레벨 상태를 유지한다. 상기 메모리 셀이 액세스 트랜지스터 구조를 가지는 경우에 상기 메모리 셀(M)에 연결된 워드라인의 레벨 상태는 이와 다를 수 있다.

상기 전류 패스(PA1)의 형성 이후 또는 상기 전류 패스(PA1)의 형성과 동시에 상기 전류원(20)에 특정 레벨의 바이어스 전압(Vbias)이 공급되어 상기 전류 패스(PA1)에 전류를 공급하게 된다. 이에 따라 상기 전류패스(PA1)에는 상기 메모리 셀(M)의 저항값에 의존적인 센싱전류(또는 관통전류)(Icell)가 흐르게 된다.

상기 센싱전류(Icell)는 상기 메모리 셀(M)의 상태가 리셋 데이터 상태 인지 또는 셋 데이터 상태인지의 여부에 따라 다른 양의 전류가 흐르게 된다. 상기 메모리 셀(M)이 리셋데이터 저장 상태라면 고 저항값을 가지게 되어 상기 전류패스(PA1)에는 적은 양의 센싱전류(Icell)이 흐르게 되고, 반대로 셋 데이터 저장상태라면 저 저항값을 가지게 되어 상대적으로 다량의 센싱전류(Icell)가 흐르게 된다. 이에 따라 센스 앰프(S/A)의 입력단인 센싱노드(Nsa)의 전압레벨도 변화하게 되고, 센싱노드(Nsa)의 전압레벨을 기준레벨(Vref)과 비교함에 의해 데이터 센싱이 이루어진다.

상술한 바와 같은 리드회로에서, 상기 센싱전류(Icell)를 공급하는 전류원(20)을 컨트롤 하는 상기 바이어스 전압(Vbias)은 메모리 셀(M)에 흐르는 전류량과 센싱노드(Nsa)의 전압 레벨을 결정하는데 기여하므로, 적절히 조절되는 것이 필요하다. 예를 들어, 선택된 메모리 셀(M)이 상대적으로 높은 저항 값(리셋 데이터(데이터 1))을 가지는 경우에 상기 센싱노드(Nsa)에 나타나는 전압레벨이 기준 전압레벨(Vref, 예컨대 하프 전원전압(VDD/2))보다 높은 레벨이 되도록 상기 바이어스 전압(Vbias) 레벨은 설정되어야 한다. 또한, 선택된 메모리 셀(M)이 상대적으로 낮은 저항값(셋 데이터(데이터 0))을 가지는 경우에 상기 센싱노드(Nsa)에 나타나는 전압레벨이 상기 기준전압레벨(Vref)보다 낮은 레벨이 되도록 상기 바이어스 전압(Vbias) 레벨이 설정되어야 한다. 여기서 상기 바이어스 전압(Vbias) 레벨이 셋 데이터와 리셋 데이터에 따라 서로 다른 레벨을 가지도록 설정된다는 의미는 아니다. 상기 바이어스 전압(Vbias)은 데이터 센싱을 위하여 고정 레벨로 설정되나 위 의 두가지를 다 만족하도록 설정되어야 한다는 의미이다.

도 3은 도 2의 입력 바이어스 전압(Vbias)에 대하여 상기 센싱노드(Nsa)의 전압레벨이 상기 기준전압레벨(Vref)이 되는 지점의 저항 값을 나타낸 그래프(G10) 및 리셋 데이터 및 셋 데이터의 저항산포를 나타낸 그래프(SET,RESET)이다.

도 3에 도시된 바와 같이, 일반적인 메모리 셀에서의 리셋 데이터 및 셋 데이터의 저항산포를 나타낸 그래프(SET,RESET)는 로그(log) 스케일로 도시되어 있으며, 상기 셋 데이터 그래프(SET)는 대체적으로 0 ~ 10KΩ 범위의 저항산포를 가지며, 상기 리셋 데이터 그래프(RESET)는 50KΩ~ 1MΩ이상 범위의 저항산포를 가진다. 따라서 상기 그래프(G10)에 도시된 바와 같이, 상기 센싱노드(Nsa)의 전압레벨이 상기 기준전압레벨(Vref)이 되는 점의 저항 값은 10KΩ ~ 50KΩ 범위가 되도록 상기 바이어스 전압(Vbias) 레벨이 설정되어야 한다. 이 경우의 설정가능한 상기 바이어스 전압레벨의 범위(S)는 1.4 ~ 2.3 V이다. 따라서 상기 바이어스 전압의 레벨 범위(1.4 ~ 2.3 V) 안에서 특정 바이어스 전압을 선택하여 상기 전류원에 인가함에 의하여 데이터의 센싱이 가능하다.

상술한 바와 같이, 일반적인 반도체 메모리 장치에 구비되는 메모리 셀이 두 종류(비트)의 데이터(예를 들면, 셋 데이터('0')와 리셋 데이터('1'))를 저장하는 경우에는 특정 바이어스 전압의 설정을 통하여 데이터 센싱이 가능하다.

그러나 멀티비트 저장이 가능한 메모리 셀의 경우에는 멀티비트 데이터의 센싱을 위한 바이어스 전압의 설정이 어려워질 수 있다. 이는 도 4 및 도 5를 통하여 설명한다.

도 4는 도 2의 입력 바이어스 전압(Vbias)에 대하여 상기 센싱노드(Nsa)의 전압레벨이 상기 기준전압레벨(Vref)이 되는 지점의 저항값을 나타낸 그래프(G10)이고, 도 5는 상기 입력 바이어스 전압(Vbias)에 대응되는 각 비트별 데이터(00,01,10,11)의 분포도를 나타낸 것이다. 도 4 및 도 5에서는 4비트 데이터(00.01.10,11)의 저장이 가능한 메모리 셀이 구비되는 경우를 예로 든 것이다. 설명의 편의를 위하여 각 비트별 데이터(00.01.10,11)를 제1데이터(00), 제2데이터(01), 제3데이터(10), 및 제4데이터(11)로 구분하여 설명하기로 한다.

여기서 상기 제1데이터(00)는 0 ~ R1, 상기 제2데이터(01)는 R2 ~ R3, 상기 제3데이터(10)는 R4 ~ R5, 및 상기 제4데이터(11)는 R6 이상의 저항 산포를 가진다고 가정한다. 그리고, R1<R2<R3<R4<R5<R6 의 관계를 만족한다고 가정한다.

도 4 및 도 5에 도시된 바와 같이, 상기 제1데이터(00)는 상기 입력 바이어스 전압(Vbias)의 레벨이 가장 낮은 범위인 제1구간(Ⅰ)에 대응되어 분포하고, 상기 제2데이터(01)는 상기 제1구간(Ⅰ)보다 높은 레벨 구간인 제2구간(Ⅱ)에 대응되어 분포한다. 또한, 상기 제3데이터(10)는 상기 입력 바이어스 전압(Vbias)의 레벨이 상기 제2구간보다 높은 범위인 제3구간(Ⅲ)에 대응되어 분포하고, 상기 제4데이터(01)는 상기 제3구간(Ⅲ)보다 높은 레벨 구간인 제4구간(Ⅳ)에 대응되어 분포한다.

이때 상기 제1데이터(00)와 나머지 데이터(01,10,11)를 센싱하기 위한 상기 바이어스 전압(Vbias) 레벨 구간인 제1센싱구간(S1)이 상기 제1구간(Ⅰ)과 상기 제2구간(Ⅱ)의 사이에 위치하게 된다. 상기 제1센싱구간(S1)에 속하는 특정레벨의 전 압을 상기 바이어스 전압(Vbias)으로 인가하게 되면, 메모리 셀에 저장된 데이터가 제1데이터(00)인지 아니면 상기 제2데이터(01) 내지 제4데이터(11) 중 어느 하나의 데이터 인지를 센싱하게 된다.

그리고, 제1,2데이터(00,01)와 제3,4 데이터(10,11)를 센싱하기 위한 센싱구간인 제2센싱구간(S2)가 상기 제2구간(Ⅱ)과 상기 제3구간(Ⅲ) 사이에 위치하게 된다. 상기 제2센싱구간(S1)에 속하는 특정레벨의 전압을 상기 바이어스 전압(Vbias)으로 인가하게 되면, 메모리 셀에 저장된 데이터가 제1,2데이터(00,01) 인지 제3,4 데이터(10,11) 인지를 센싱하게 된다. 여기서 상기 제1센싱구간(S1)의 바이어스 전압(Vbias) 및 상기 제2센싱구간(S2)의 바이어스 전압(Vbias)을 통한 센싱동작이 수행되면, 메모리 셀에 저장된 데이터가 제1데이터(00) 또는 상기 제2데이터(01)일 경우에는 센싱이 가능하다.

다음으로 제1,2,3 데이터(00,01,10)과 상기 제4데이터(11)를 센싱하기 위한 센싱구간인 제3센싱구간(S3)가 상기 제3구간(Ⅲ)과 상기 제4구간(Ⅳ) 사이에 위치하게 된다. 상기 제3센싱구간(S3)에 속하는 특정레벨의 전압을 상기 바이어스 전압(Vbias)으로 인가하게 되면, 메모리 셀에 저장된 데이터가 제1,2,3 데이터(00,01,10) 중 어느 하나 인지 상기 제4데이터(11)인지를 센싱할 수 있게 된다. 여기서는 상기 메모리 셀에 저장된 데이터가 제4데이터(11)인 경우에는 상기 제3센싱구간(S3)의 바이어스 전압(Vbias)을 통한 센싱동작으로 데이터의 센싱이 가능하나, 다른 데이터(00,01,10)일 경우에는 상기 제2센싱구간(S2)의 바이어스 전압(Vbias) 또는/및 상기 제1센싱구간(S1)의 바이어스 전압(Vbias)의 인가를 통한 센싱이 더 필요하게 된다.

도 4에서 상기 저항값 그래프(G10)를 살펴보면, 상기 제1센싱구간(S1) 및 상기 제2센싱구간(S2)은 각각 일정범위를 가지나, 제3센싱구간(S3)의 경우에는 그 범위가 좁다. 이는 상기 전류원(20)인 PMOS 트랜지스터의 문턱전압의 영향으로 상기 저항값 그래프(G10)의 기울기가 상기 제3센싱구간(S3)의 인접 범위에서부터 커지기 때문에 발생된다. 이는 상기 전류원(20)이 트랜지스터로 구성되는 경우에 발생되는 문제로써, 2비트 데이터를 저장하는 경우에는 문제되지 않으나 그 이상의 데이터를 저장하는 경우에는 상기 제3센싱구간(S3)과 같이 범위가 좁은 센싱구간이 생겨서 센싱마진이 작다. 그리고, 도 5와 같이, 각 구간에서의 데이터의 분포 범위도 일정하지 않다. 즉 제1데이터(00)가 분포하는 제1구간(Ⅰ) 및 상기 제2데이터(01)이 분포하는 제2구간(Ⅱ)의 범위보다, 상기 제3데이터(10)가 분포하는 상기 제3구간(Ⅲ) 및 상기 제4데이터(11)가 분포하게 되는 상기 제4구간(Ⅳ)의 범위가 훨씬 좁게된다. 그리고, 상기 제3구간(Ⅲ)과 상기 제4구간(Ⅳ) 사이의 센싱구간인 제3센싱구간(S3) 또한 좁은 범위로 형성되므로 그 센싱마진이 작음을 알 수 있다.

따라서, 멀티비트 데이터를 저장하는 메모리셀을 구비하는 반도체 메모리 장치에서, 상기 메모리 셀을 변경하거나 변화시킴이 없이, 상기 바이어스 전압을 통하여 센싱마진을 크게 할 수 있는 멀티레벨 바이어스 발생기의 필요성이 대두 되었다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 멀티레벨 바이어스 발생기 및 이를 구비하는 반도체 메모리 장치를 제공하는 데 있다.

본 발명의 다른 목적은 센싱마진을 크게 할 수 있는 멀티레벨 바이어스 발생기 및 이를 구비하는 반도체 메모리 장치를 제공하는 데 있다.

본 발명의 또 다른 목적은 센싱마진의 컨트롤이 가능한 멀티레벨 바이어스 발생기 및 이를 구비하는 반도체 메모리 장치를 제공하는 데 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른, 멀티 비트 데이터를 센싱하기 위해 메모리 셀에 공급되는 센싱전류를 컨트롤하기 위하여 복수개의 바이어스 전압들을 발생시키는 멀티레벨 바이어스 전압 발생기는, 두개의 비센싱구간들 사이에 하나의 센싱구간이 삽입되는 구조로 복수개의 센싱구간들 및 복수개의 비센싱구간들을 설정하고, 외부 입력전압들에 응답하여 상기 바이어스 전압들을 발생시키되, 상기 복수개의 센싱구간들 각각에서의 상기 입력전압에 대한 상기 바이어스 전압의 기울기가 상기 비센싱구간들에서의 상기 입력전압에 대한 상기 바이어스 전압의 기울기보다 낮도록 상기 바이어스 전압을 발생시키는 것을 특징으로 한다.

상기 멀티레벨 바이어스 전압 발생기는, 상기 입력전압이 상기 외부 입력전압들 마다 각기 미리 설정된 제1레벨 이상으로 입력되는 경우에, 상기 입력전압을 상기 제1레벨 또는 상기 제1레벨 근접 레벨로 클램핑하여 출력하는 디텍팅부와; 서로 다른 동작구간을 가지는 복수의 증폭회로들을 구비하여, 상기 디텍팅부의 출력을 각각의 동작구간에 따라 일정비율로 각각 증폭하고 하나의 출력노드를 통하여 이를 합산하여 상기 바이어스 전압으로서 출력하는 증폭부를, 상기 외부 입력전압들의 수만큼 각기 구비할 수 있다. 그리고, 상기 멀티레벨 바이어스 전압 발생기는, 상기 입력전압 레벨이 상기 바이어스 전압레벨보다 클 때 상기 입력전압을 상기 출력노드로 출력하는 전압 팔로워(follower) 회로를 더 구비할 수 있다.

상기 증폭부는, 상기 메모리 셀에 저장될 수 있는 멀티비트 데이터의 개수에서 하나 적은 수만큼의 증폭회로들을 구비할 수 있으며, 상기 센싱 전류는, 상기 메모리 셀의 데이터 센싱을 위한 센스앰프의 센싱노드와 상기 메모리 셀 간에 형성되는 전류 패스에 공급될 수 있다.

상기 바이어스전압은, 상기 센스앰프의 센싱노드와 전원전압 단자 사이에 연결된 PMOS 트랜지스터의 게이트에 인가되어 상기 센싱 전류를 컨트롤할 수 있다. 또한, 상기 비센싱구간들은, 상기 메모리 셀에 저장될 수 있는 멀티 비트 데이터 각각의 최고저항값에 대응되는 전압 레벨에서부터 상기 데이터 각각의 최저저항값에 대응되는 전압 레벨까지의 범위를 갖는 구간이며, 상기 센싱구간들은, 상기 비센싱구간들 사이에 존재하며, 상기 메모리 셀에 저장될 수 있는 멀티 비트 데이터 중 어느 하나의 데이터의 저항값에도 대응되지 않는 전압레벨들의 범위를 갖는 구간들일 수 있다. 그리고, 상기 증폭회로들은 각각 게인(이득) 컨트롤이 가능한 OP 앰프회로들을 구비할 수 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 반도체 메모리 장치는, 멀티비트 데이터의 저장이 가능하며, 데이터 비트 상태에 따라 서로 다른 저항값을 가지는 메모리 셀과; 상기 메모리 셀과의 사이에 형성된 전류패스에 연결되는 센싱노드의 전류 또는 전압레벨을 통하여 상기 데이터를 센싱하는 센스앰프와; 바이어스 전압에 의해 컨트롤 되며 상기 전류패스에 센싱전류를 공급하기 위한 전류원과; 두개의 비센싱구간들 사이에 하나의 센싱구간이 삽입되는 구조로 복수개의 센싱구간들 및 복수개의 비센싱구간들을 설정하고, 인가되는 입력전압에 응답하여 상기 바이어스 전압을 멀티레벨로 발생시키되, 상기 복수개의 센싱구간들 각각에서의 상기 입력전압에 대한 상기 바이어스 전압의 기울기가 상기 비센싱구간들에서의 상기 입력전압에 대한 상기 바이어스 전압의 기울기보다 낮도록 상기 바이어스 전압을 출력함을 특징으로 하는 멀티레벨 바이어스 전압 발생기를 구비한다.

상기 멀티레벨 바이어스 전압 발생기는, 상기 입력전압이 미리 설정된 제1레벨 이상으로 입력되는 경우에, 상기 입력전압을 상기 제1레벨 또는 상기 제1레벨 근접 레벨로 클램핑하여 출력하는 디텍팅부와; 서로 다른 동작구간을 가지는 복수의 증폭회로들을 구비하여, 상기 디텍팅부의 출력을 각각의 동작구간에 따라 일정비율로 각각 증폭하고 하나의 출력노드를 통하여 이를 합산하여 상기 바이어스 전압으로 출력하는 증폭부를 구비한다. 상기 멀티레벨 바이어스 전압 발생기는, 상기 입력전압 레벨이 상기 바이어스 전압레벨보다 클 때 상기 입력전압을 상기 출력노드로 출력하는 전압 팔로워(follower) 회로를 더 구비할 수 있다.

상기 전류원은, 상기 센스앰프의 센싱노드와 전원전압 단자 사이에 연결되며 게이트로 상기 바이어스 전압이 인가되는 PMOS 트랜지스터를 구비할 수 있으며, 상기 증폭부는, 상기 메모리 셀에 저장될 수 있는 멀티비트 데이터의 개수에서 하나 적은 수만큼의 증폭회로들을 구비할 수 있다. 상기 증폭회로들은 각각 게인(이득) 컨트롤이 가능한 OP 앰프회로들 일 수 있으며, 상기 반도체 메모리 장치는, 상기 메모리 셀에 데이터를 라이트하는 라이트 동작시에 라이트 베리파이(verify) 동작의 수행을 위한 회로를 더 구비할 수 있다. 그리고, 상기 메모리 셀은 PRAM 메모리 셀 또는 RRAM 메모리 셀일 수 있다.

상기한 구성에 따르면, 바이어스 전압의 센싱마진을 크게할 수 있고, 센싱마진의 조절이 가능하다.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.

도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타낸 것으로, 상기 반도체 메모리 장치의 데이터 리드회로를 나타낸 것이다.

도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 도 2의 일반적인 반도체 메모리 장치의 구성에 멀티레벨 바이어스 전압 발생기(200)을 더 구비하는 구조를 가질 수 있다. 즉 상기 멀티레벨 바이어스 전압 발생기(200), 센스앰프(S/A), 전류원(20), 클램핑부(10), 컬럼 선택부(40), 및 셀 어레이를 구성하는 셀 어레이 블록(30)을 구비한다.

상기 멀티 레벨 바이어스 전압 발생기(200)는 두개의 비센싱구간들 사이에 하나의 센싱구간이 삽입되는 구조로 복수개의 센싱구간들 및 복수개의 비센싱구간 들을 설정하고, 외부 입력전압(Vbias_in)들에 응답하여 바이어스 전압들(Vbias_out)을 발생시키되, 상기 복수개의 센싱구간들 각각에서의 상기 입력전압에 대한 상기 바이어스 전압(Vbias_out)의 기울기가 상기 비센싱구간들에서의 상기 입력전압(Vbias_in)에 대한 상기 바이어스 전압(Vbias_out)의 기울기보다 낮도록 상기 바이어스 전압(Vbias_out)을 발생시킨다. 상기 멀티 레벨 바이어스 전압 발생기(200)의 구성 및 동작은 도 7 및 도 8을 통하여 자세히 설명한다.

상기 센스앰프(S/A)는 전류 센스 앰프 또는 전압센스앰프가 구비될 수 있다.

상기 센스 앰프(S/A)는 선택된 메모리 셀(M)과의 사이에 형성된 전류패스(PA1)에 연결되는 센싱노드(Nsa)의 전압레벨과 기준전압레벨(Vref)을 비교하여 데이터를 센싱한다. 예를 들어, 상기 센스 앰프(S/A)의 입력단인 센싱노드(Nsa)의 전압이 기준전압(Vref)보다 높으면 ‘하이’로 판정되어 출력되며, 센싱노드(Nsa)의 전압이 기준전압(Vref)보다 낮으면 ‘로우’로 판정되어 출력단(SAout)으로 출력된다. 하이로 판정되는 경우는 상기 메모리 셀(M)이 고저항상태를 가지는 경우이며, 로우로 판정되는 경우는 상기 메모리 셀(M)이 저저항 상태를 가지는 경우이다.

상기 전류원(20)은 바이어스 전압(Vbias)에 의해 컨트롤되어 상기 전류패스(PA1)에 센싱전류(Icell)를 공급한다. 상기 전류원(20)은 전원전압(VDD) 또는 이보다 더 높은 레벨의 전압(VPP)(이하 통칭하여 '전원전압' 이라 함)이 인가되는 단자(Vsa)와 상기 센싱노드(Nsa)와의 사이에 연결되는 PMOS트랜지스터(PB)를 구비한다.

상기 클램핑부(10)는 클램프 신호(Vclamp)에 의해 컨트롤되는 클램프 트랜지 스터(NC)들을 구비한다.

상기 클램프 트랜지스터(NC)들은 셀 어레이를 구성하는 복수개의 셀 어레이 블록들 중 선택된 어느 하나의 셀 어레이 블록(30)과 상기 센스앰프(S/A)의 센싱노드(Nsa)를 전기적으로 연결시키며, 선택된 셀 어레이 블록(30)의 비트라인(BL)전압이 상 변화막의 임계전압(Vth)을 넘지 않는 범위 내에서 특정한 전압 레벨을 유지하도록 하는 기능을 수행한다. 따라서 이러한 클램핑 기능을 위해 상기 클램프 신호(Vclamp) 레벨은 적절히 설정되는 것이 바람직하다.

상기 컬럼 선택부(40)는 컬럼 선택신호들(Y0~Yn)에 의해 스위칭되는 복수의 컬럼 선택 트랜지스터들(N0~Nn)을 구비한다. 상기 컬럼 선택트랜지스터들(N0~Nn)은 선택된 셀 어레이 블록(30) 내의 선택된 메모리 셀(M)이 연결된 비트라인(BL1)과 상기 클램프 트랜지스터(NC)를 통하여 연결되는 상기 센싱노드(Nsa)와의 전류패스(PA1)를 구성한다. 즉 상기 클램프 트랜지스터(NC)들 및 상기 컬럼 선택 트랜지스터들(N0~Nn)의 스위칭 작용에 의해 상기 센스앰프(S/A)의 센싱노드(Nsa)와 상기 메모리 셀(M) 간의 전류패스(PA1)가 형성되게 된다. 예를 들어, 컬럼 선택트랜지스터(N1)가 컬럼 선택신호(Y1)에 의해 턴 온됨에 따라 상기 메모리 셀(M)과 상기 센싱노드(Nsa) 간의 전류패스(PA1)가 형성되는 것이다.

상기 셀 어레이 블록(30)은 복수개의 워드라인들(WL0~WLn)과 복수개의 비트라인들(BL0~BLn)의 교차점에 위치하는 메모리 셀(M)들을 구비한다. 상기 메모리 셀들은 도 1과 같이 다이오드 구조를 가질 수 있다. 상기 메모리 셀들은 멀티비트 데이터의 저장이 가능한 구조를 가진다. 예를들어, 제1데이터(00), 제2데이터(01), 제3데이터(10), 및 제4데이터(11)의 4비트 데이터의 저장이 가능한 구조를 가질 수 있다. 상기 메모리 셀은 멀티비트 데이터의 저장이 가능하나 이해의 편의 및 설명의 편의를 위하여 여기서는 4비트 데이터 저장이 가능한 구조를 가지는 경우만을 한정하여 설명하기로 하기로 한다. 이의 설명은 4비트 데이터저장이 가능한 경우로 본 발명을 한정한다는 의미가 아니므로, 이를 이유로 하여 본 발명을 한정하여서는 아니 될 것이다.

상기 메모리 셀들은 PRAM 셀 또는 RRAM 셀 일 수 있다. 상기 메모리 셀이 액세스 트랜지스터 구조를 가지는 경우에 상기 셀 어레이 블록(30)의 구조는 이와 다른 구조를 가진다. 상기 메모리 셀이 액세스 트랜지스터 구조를 가지는 경우에 상기 셀 어레이 블록(30)의 구조는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 용이하게 구현가능하므로 그 설명을 생략한다.

상기 반도체 메모리 장치에서 데이터 리드 회로는 셀 어레이 블록(30) 내의 선택된 메모리 셀(M)에서 데이터를 리드하기 위하여 다음과 같은 동작을 행한다.

우선적으로, 리드 명령 신호(READ)가 인가되고 어드레스 신호 및 클램프 신호(Vclamp)가 인가됨에 따라, 상기 클램프 신호(Vclamp) 및 상기 컬럼 선택신호(Y1)가 인가되어 상기 메모리 셀(M)과 상기 센싱노드(Nsa) 간의 전류패스(PA1)가 형성된다. 이때 상기 메모리 셀(M)에 연결된 워드라인은 접지 레벨 상태를 유지한다. 상기 메모리 셀이 액세스 트랜지스터 구조를 가지는 경우에 상기 메모리 셀(M)에 연결된 워드라인의 레벨 상태는 이와 다를 수 있다.

상기 전류 패스(PA1)의 형성 이후 또는 상기 전류 패스(PA1)의 형성과 동시 에 상기 전류원(20)에 특정 레벨의 바이어스 전압(Vbias_out)이 공급되어 상기 전류 패스(PA1)에 전류를 공급하게 된다. 이에 따라 상기 전류패스(PA1)에는 상기 메모리 셀(M)의 저항값에 의존적인 센싱전류(또는 관통전류)(Icell)가 흐르게 된다.

상기 센싱전류(Icell)는 상기 메모리 셀(M)의 상태가 제1데이터(00), 제2데이터(01), 제3데이터(10), 및 제4데이터(11) 저장여부에 따라 다른 양의 전류가 흐르게 된다. 상기 메모리 셀(M)이 제4데이터(11) 저장 상태라면 고 저항값을 가지게 되어 상기 전류패스(PA1)에는 적은 양의 센싱전류(Icell)이 흐르게 되고, 반대로 제1데이터(00) 저장상태라면 저 저항값을 가지게 되어 상대적으로 다량의 센싱전류(Icell)가 흐르게 된다. 또한 제2데이터(01), 및 제3데이터(10)가 저장된 경우에는 서로 다른 양으로 상기 제4데이터(11)의 경우와 상기 제1데이터(00) 경우의 중간정도의 레벨로 전류가 흐르게 되는 것이다.

상기 전류패스(PA1)의 전류 레벨에 따라 상기센스 앰프(S/A)의 입력단인 센싱노드(Nsa)의 전압레벨도 변화하게 되고, 센싱노드(Nsa)의 전압레벨을 기준레벨(Vref)과 비교함에 의해 데이터 센싱이 이루어진다.

도 7은 도 6의 멀티레벨 바이어스 전압 발생기의 구현예를 나타낸 회로도이다.

도 7에 도시된 바와 같이, 상기 멀티레벨 바이어스 전압 발생기(200)는 디텍팅부(210)와 증폭부(220)를 구비한다. 추가적으로 전압 팔로워(follower) 회로(212)를 더 구비할 수 있다.

상기 디텍팅부(210)는, 상기 입력전압(Vbias_in)이 미리 설정된 제1레 벨(VREF) 이상으로 입력되는 경우에, 상기 입력전압(Vbias_in)을 상기 제1레벨 또는 상기 제1레벨 근접 레벨로 클램핑한 신호(VBIAS1)를 출력한다.

상기 제1레벨(VREF)은, 도 6의 상기 센싱노드(Nsa)의 전압레벨이 상기 기준전압레벨(Vref)이 되는 점의 저항값에 대응되는 입력전압(Vbias_in)의 레벨을 의미할 수 있다. 다시 말하면, 상기 제1센싱구간(S1)의 센싱가능 범위에 속하는 저항값들(예를 들면, R1 ~ R2 범위) 중 최저 저항값(R1)에 대응되는 입력전압(Vbias_in)레벨일 수 있다. 다른 의미로는, 제1데이터(00)들의 저항산포중에서 최고 저항값에 대응되는 전압 레벨과 동일하거나 일정레벨이상 높은 레벨을 의미할 수 있다. 하나의 예로, 제1데이터(00)들의 저항산포에서 최고 저항값이 5 KΩ 일 경우에 이에 대응되는 입력전압(Vbias_in)의 레벨일 수 있다. 여기서는 상기 입력전압(Vbias_in)을 기준으로 하여 상기 제1레벨(VREF)을 설정하도록 하고 있으나, 상기 바이어스 전압(Vbias_out) 또는 상기 디텍팅부(210)의 출력전압(VBIAS1)을 기준으로 하여 제1레벨을 설정하도록 하는 것도 가능할 것이다.

이에 따라, 상기 디텍팅부(210)의 출력신호(VBIAS1)는 상기 입력전압(Vbias_in)이 상기 제1레벨(VREF)이 될 까지는 상기 입력전압(Vbias_in)과 동일하게 일정 기울기로 레벨이 증가하는 형태로 나타나고, 상기 입력전압(Vbias_in)이 상기 제1레벨(VREF)보다 같거나 높은 레벨을 가지면, 상기 제1레벨(VREF) 또는 상기 제1레벨(VREF)의 근접레벨로 클램핑 된 형태로 나타나게 된다.

상기 증폭부(220)는, 서로 다른 동작구간을 가지는 복수의 증폭회로들(214,216,218)을 구비한다. 상기 증폭회로들(214,216,218)은 게인(gain) 컨트롤 이 가능한 OP 앰프회로들을 구비할 수 있다. 상기 증폭부(220)에 구비되는 증폭회로들(214,216,218)은 상기 메모리 셀에 저장될 수 있는 멀티비트 데이터의 비트수에 하나 적은 수만큼으로 구비된다. 예를들어, 4비트 데이터의 저장이 가능한 구조의 메모리 셀이 구비되는 경우에 상기 증폭회로들(214,216,218)은 도 7과 같은 3개로 구비된다. 상기 증폭회로들(214,216,218)의 게인은 서로 동일한 값을 가질 수도 있고, 서로 다른 값을 가질 수도 있다.

상기 증폭회로들(214,216,218)은 상기 디텍팅부(210)의 출력(VBIAS1)을 각각의 동작구간에 따라 각각의 증폭비율로 증폭하여 출력한다. 상기 증폭회로들(214,216,218) 각각의 출력은 하나의 출력노드(NOUT)를 통하여 상기 바이어스 전압(Vbias_out)으로 출력된다.

상기 증폭부(220)를 구성하는 증폭회로들(214,216,218) 중 제1증폭회로(214)는 OP 앰프(A00), PMOS 트랜지스터(P00), 및 저항들(R001,R002)을 구비할 수 있다.

상기 OP 앰프(A00)는 (-)입력단자에 상기 디텍팅부(210)의 출력신호(VBIAS1)가 입력되고 (+)입력단자는 궤환루프를 이루는 연결구조를 가진다. 그리고, 상기 PMOS 트랜지스터(P00)는, 상기 OP 앰프(A00)의 출력신호에 의해 컨트롤되어 상기 출력노드(NOUT)에 전류를 공급하기 위한 연결구조를 가진다. 즉 상기 PMOS 트랜지스터(P00)는 상기 OP 앰프회로(A00)의 동작전원전압 레벨과 동일한 레벨(Vsa) 인가 단자와 상기 바이어스 전압(Vbias_out) 출력노드(NOUT)와의 사이에 연결되는 구조를 가질 수 있다. 상기 OP 앰프회로(A00)의 동작 전원 전압레벨(Vsa)은 일반적인 반도체 메모리 장치의 전원전압(VDD)일 수도 있고 이보다 일정레벨 더 높은 레 벨(VPP) 일 수 있다.

상기 저항들(R001,R002)은 서로 직렬로 상기 바이어스 전압(Vbias_out)의 출력노드(NOUT)와 접지 단자 사이에 연결된다. 그리고 상기 OP 앰프(A00)의 (+)입력단자가 상기 저항들(R001,R002)의 연결부위에 연결된다.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 잘 알려진 바와 같이, 상기 제1증폭회로(214)는 상기 디텍팅부(210)의 출력신호(VBIAS1)를 (1+R002/R001)의 비율로 증폭시키게 된다. 즉 상기 제1증폭회로(214)는 출력신호는 ‘(1+R002/R001)*(VBIAS1)'이 된다. 여기서 상기 제1증폭회로(214)는 상기 디텍팅부(210)의 출력(VBIAS1)을 딜레이 없이 바로 증폭하여 출력한다.

상기 저항들(R001,R002)은 상기 디텍팅부(210)의 출력(VBIAS1)에 대한 상기 바이어스 전압(Vbias_out)의 기울기를 결정하는 요소로써 작용한다. 즉 상기 저항들(R001,R002)의 저항비율이 상기 디텍팅부(210)의 출력(VBIAS1)의 증폭비율인 게인을 결정하게 된다. 따라서, 상기 저항들(R001,R002)의 저항값 비율을 달리함에 의하여 상기 기울기를 조절하는 것이 가능하다. 상기 저항값 비율은 상기 반도체 메모리 장치의 제조시에 웨이퍼 상태 또는 패키지 상태에서 퓨즈의 커팅 등으로 컨트롤 가능하다.

상기 증폭부(220)를 구성하는 증폭회로들(214,216,218) 중 제2증폭회로(216)는 OP 앰프(A01), PMOS 트랜지스터(P01), 딜레이회로(D01), 및 저항들(R011,R012)을 구비할 수 있다. 상기 제2증폭회로(216)은 상기 PMOS 트랜지스터(P01)과 상기 OP 앰프회로(A01)의 동작전원전압 레벨과 동일한 레벨(Vsa) 인가 단자와의 사이에 상기 딜레이 회로(D01)가 추가로 연결되는 점을 제외하고는 그 연결구조가 상기 제1증폭회로(214)와 동일하다. 연결구조가 동일하다는 의미는 단순히 그 구조가 유사하다는 것이지 그 내부의 저항값이나 게인이 동일하다는 의미는 아니다.

상기 딜레이회로(D01)는 PMOS트랜지스터(P011)를 이용한 다이오드로 구성된 것으로, 상기 제2증폭회로(216)의 동작을 딜레이시키기 위한 것이다. 즉 상기 입력전압(Vbias_in)이 상기 딜레이회로(D01)를 구성하는 다이오드(P011)의 문턱전압(Vthp)만큼의 레벨로 될 때까지의 구간(d1)만큼 상기 제2증폭회로(216)의 동작을 딜레이시킨다. 따라서 상기 다이오드(P011)의 문턱전압(Vthp)을 컨트롤 함에 의해 상기 제2증폭회로(216)의 딜레이구간(d1)을 컨트롤 하는 것이 가능하다. 이와 달리 별도의 딜레이 회로를 상기 제2증폭회로(216)에 부가하는 것도 가능하다.

상기 제2증폭회로(216)는 상기 디텍팅부(210)의 출력신호(VBIAS1)를 (1+R012/R011)의 비율로 증폭시키게 된다. 즉 상기 제2증폭회로(216)는 출력신호는 ‘(1+R012/R011)*(VBIAS1)'이 된다. 여기서 상기 제2증폭회로(216)는 일정딜레이(d1) 이후에 상기 디텍팅부(210)의 출력(VBIAS1)을 증폭하여 출력한다.

상기 저항들(R011,R012)은 상기 디텍팅부(210)의 출력(VBIAS1)에 대한 상기 바이어스 전압(Vbias_out)의 기울기를 결정하는 요소로써 작용한다. 즉 상기 저항들(R011,R012)의 저항비율이 상기 디텍팅부(210)의 출력(VBIAS1)의 증폭비율인 게인을 결정하게 된다. 따라서, 상기 저항들(R011,R012)의 저항값 비율을 달리함에 의하여 상기 기울기를 조절하는 것이 가능하고, 상기 바이어스 전압(Vbias_out)의 출력 또한 조절하는 것이 가능하다. 그리고, 상기 저항값 비율은 상기 반도체 메모 리 장치의 제조시에 웨이퍼 상태 또는 패키지 상태에서 퓨즈의 커팅 등으로 컨트롤 가능하다.

상기 증폭부(220)를 구성하는 증폭회로들(214,216,218) 중 제3증폭회로(218)는 OP 앰프(A10), PMOS 트랜지스터(P10), 딜레이회로(D10), 및 저항들(R101,R102)을 구비할 수 있다. 상기 제3증폭회로(218)는 딜레이 회로(D10)가 서로 직렬연결되는 두개의 다이오드(P101,P102)로 구성되는 점을 제외하고는 그 연결구조가 상기 제2증폭회로(216)와 동일하다. 연결구조가 동일하다는 의미는 단순히 그 구조가 유사하다는 것이지 그 내부의 저항값이나 게인이 동일하다는 의미는 아니다.

상기 딜레이회로(D10)는 PMOS트랜지스터(P101, P102)를 이용한 두개의 다이오드가 직렬연결되어 구성되며, 상기 제3증폭회로(218)의 동작을 딜레이시키기 위한 것이다. 즉 상기 입력전압(Vbias_in)이 상기 딜레이 회로(D10)를 구성하는 다이오드들(P101,P102)의 문턱전압(Vthp)만큼의 레벨을 합한만큼의 구간(d1+d2)만큼 상기 제3증폭회로(218)의 동작을 딜레이시킨다. 따라서, 상기 딜레이 회로(D10)를 구성하는 상기 다이오드들(P101,P102)의 문턱전압(Vthp)을 컨트롤 함에 의해 상기 제3증폭회로(218)의 딜레이구간(d1+d2)을 컨트롤 하는 것이 가능하다. 이와 달리 별도의 딜레이 회로를 상기 제3증폭회로(218)에 부가하는 것도 가능하다.

상기 제3증폭회로(218)는 상기 디텍팅부(210)의 출력신호(VBIAS1)를 (1+R102/R10141)의 비율로 증폭시키게 된다. 즉 상기 제3증폭회로(218)는 출력신호는 ‘(1+R102/R101)*(VBIAS1)'이 된다. 여기서 상기 제3증폭회로(218)는 일정딜레이(d1+d2) 이후에 상기 디텍팅부(210)의 출력(VBIAS1)을 증폭하여 출력한다.

상기 저항들(R101,R102)은 상기 디텍팅부(210)의 출력(VBIAS1)에 대한 상기 바이어스 전압(Vbias_out)의 기울기를 결정하는 요소로써 작용한다. 즉 상기 저항들(R101,R102)의 저항비율이 상기 디텍팅부(210)의 출력(VBIAS1)의 증폭비율인 게인을 결정하게 된다. 따라서, 상기 저항들(R101,R102)의 저항값 비율을 달리함에 의하여 상기 기울기를 조절하는 것이 가능하고, 상기 바이어스 전압(Vbias_out)의 출력 또한 조절하는 것이 가능하다. 그리고, 상기 저항값 비율은 상기 반도체 메모리 장치의 제조시에 웨이퍼 상태 또는 패키지 상태에서 퓨즈의 커팅 등으로 컨트롤 가능하다.

상기 전압 팔로워 회로(212)는 OP 앰프(A11)와 PMOS 트랜지스터(P11)을 구비하여 구성된다. 상기 전압 팔로워 회로(212)는 상기 입력전압(Vbias_in) 레벨이 상기 바이어스 전압(Vbias_out) 레벨보다 클 때 상기 입력전압(Vbias_in)을 가감없이 그대로 상기 출력노드(NOUT)로 출력한다. 상기 전압 팔로워 회로(212)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 잘 알려져 있으므로 그 구성이나 동작 설명을 생략한다.

도 8은 도 7의 상기 입력전압(Vbias_in)에 대한 각 블록별 출력 및 상기 바이어스 전압(Vbias_out)의 그래프를 나타낸 것이다.

우선 설명의 편의를 위하여, 센싱구간들(S1,S2,S3) 및 비 센싱구간들(Ⅰ,Ⅱ,Ⅲ,Ⅳ)을 정의하기로 하자. 우선 제1데이터(00)분포 구간에 대응되는 상기 입력전압(Vbias_in) 레벨 구간을 제1구간(Ⅰ)으로 정의한다. 여기서 상기 제1구간(Ⅰ)은 상기 입력전압(Vbias_in)의 레벨이 상기 제1레벨(VREF) 미만인 구간을 의미할 수도 있다.

그리고, 제2데이터(01) 분포구간에 대응되는 상기 입력전압(Vbias_in)의 레벨구간을 제2구간(Ⅱ)으로 정의하고, 상기 제1구간(Ⅰ)과 상기 제2구간(Ⅱ) 사이를 제1센싱구간(S1)으로 정의한다. 또한, 제3데이터(10) 분포구간에 대응되는 상기 입력전압(Vbias_in)의 레벨구간을 제3구간(Ⅲ)으로 정의하고, 상기 제2구간(Ⅱ)과 상기 제3구간(Ⅲ) 사이를 제2센싱구간(S2)으로 정의한다. 마지막으로 상기 제4데이터(11) 분포구간에 대응되는 상기 입력전압(Vbias_in)의 레벨구간을 제4구간(Ⅳ)으로 정의하고, 상기 제3구간(Ⅲ)과 상기 제4구간(Ⅳ) 사이를 제3센싱구간(S3)으로 정의한다.

상기 센싱구간들(S1,S2,S3) 및 비 센싱구간들(Ⅰ,Ⅱ,Ⅲ,Ⅳ)은 상기 바이어스 전압(Vbias_out) 레벨을 기준으로 하여 정의될 수도 있다. 즉 상기 바이어스 전압(Vbias_out) 레벨이 제1전압(V1)이하인 경우를 제1구간(Ⅰ)으로 정의하고, 제1전압(V1)과 제2전압(V2) 사이의 레벨구간을 제1센싱구간(S1)으로 정의할 수 있다. 또한 제2전압(V2)과 제3전압(V3) 사이의 레벨 구간을 제2구간(Ⅱ)으로, 상기 제3전압(V3)과 제4전압(V4) 사이의 레벨 구간을 제2센싱구간(S2)으로 정의할 수 있다. 다음으로, 상기 제4전압(V4)와 제5전압(V5) 사이의 레벨구간을 제3구간(Ⅲ)으로, 상기 제5전압(V5)과 제6전압(V6) 사이의 레벨 구간을 제3센싱구간(S3)으로 정의할 수 있다. 그리고, 상기 제6전압(V6) 레벨 이상의 구간을 제4구간(Ⅳ)으로 정의할 수 있다.

상기 센싱구간들(S1,S2,S3) 및 비 센싱구간들(Ⅰ,Ⅱ,Ⅲ,Ⅳ)은 상기 증폭 부(220)를 구성하는 저항값들을 컨트롤하거나, 동작온도에 반응하여 상기 저항값들을 컨트롤 할 수 있는 부가회로를 구비함에 의해 독립적으로 컨트롤 가능하다. 부가적으로 도 7의 상기 제2증폭회로(216)는 상기 제1센싱구간(S1)까지는 동작하지 않도록 딜레이(d1)를 가진다고 가정하고, 상기 제3증폭회로(218)은 상기 제2센싱구간(S2)까지는 동작하지 않도록 하는 딜레이(d1+d2)를 가진다고 가정한다. 즉 상기 제2증폭회로(216)는 상기 제2구간(Ⅱ)부터 동작이 시작되며, 상기 제3증폭회로(218)는 제3구간(Ⅲ)부터 동작이 시작되는 것으로 가정한다. 상기 간물론 동작에 따라 또는 필요에 따라 이와 다른 딜레이를 가지는 것은 당연하다.

도 8에는 상기 입력전압(Vbias_in)을 나타내는 그래프(GIN)와, 상기 디텍팅부(110)의 출력신호(VBIAS1)를 나타내는 그래프(G210)가 나타나 있다. 그리고, 상기 제1증폭회로(214)의 출력신호를 나타내는 그래프(G214), 상기 제2증폭회로(216)의 출력신호를 나타낸 그래프(G216), 및 상기 제3증폭회로(218)의 출력신호를 나타낸 그래프(G218)가 도시된다. 그리고, 상기 전압 팔로워(212)의 출력신호를 나타낸 그래프(G212) 및 최종적인 상기 바이어스 전압 발생기(200)의 출력신호인 상기 바이어스 전압(Vbias_out)을 나타내는 그래프(GOUT)가 도시되어 있다. 여기서 상기 입력전압(Vbias_in)은 그래프(GIN)와 같이 일정기울기를 가지고 선형적(linear)으로 입력되는 것으로 가정한다.

우선 제1구간(Ⅰ)에서는 상기 디텍팅부(210)와 상기 제1증폭회로(214) 만 동작한다. 상기 입력전압(Vbias_in)이 일정 기울기로 입력됨에 따라, 상기 디텍팅부(210)에서는 상기 입력전압(Vbias_in)과 동일 레벨의 출력신호(VBIAS1)가 출력된 다. 상기 제1구간(Ⅰ)에서의 상기 디텍팅부(210)의 출력신호(VBIAS1)는 상기 입력신호(Vbias_in)와 동일하다.

이때 상기 제1증폭회로(214)는 상기 디텍팅부(210)의 출력 신호(VBIAS1)를 미리 정해진 비율인 (1+R002/R001)의 비율로 증폭하여 출력한다. 이에 따라 상기 제1구간(Ⅰ)에서의 상기 증폭부(220)의 출력신호는 상기 디텍팅부(210)의 출력신호(VBIAS1)에 비하여 더 큰 기울기를 가진다. 상기 제1구간(Ⅰ)에서의 상기 증폭부(220)의 출력신호의 기울기는 상기 증폭부(220)를 구성하는 상기 제1증폭회로(214) 내의 저항값의 비율 변화에 따라 조절 가능하다.

다음으로 상기 제1센싱구간(S1)에서도 상기 제1구간(Ⅰ)에서와 마찬가지로 상기 디텍팅부(210)와 상기 제1증폭회로(214)만 동작한다. 상기 입력전압(Vbias_in)이 상기 제1레벨(VREF)에 도달함과 동시에 상기 디텍팅부(210)에서는 그래프(G210)에서와 같이, 상기 입력전압(Vbias_in)을 상기 제1레벨(VREF) 또는 상기 제1레벨(VREF)의 근접레벨로 클램핑 한 형태로 출력신호(VBIAS1)를 출력한다. 즉 상기 디텍팅부(210)의 출력신호(VBIAS1)의 제1구간(Ⅰ)을 제외한 전구간에서의 기울기는 거의 ‘0’값이거나 ‘0’값에 가까운 값을 가질 수 있다.

상기 제1레벨(VREF)은 상기 바이어스 전압(Vbias_out)의 센싱마진을 결정하는 중요한 요소로써 작용한다. 즉 상기 제1레벨(VREF)은 상기 제1구간(Ⅰ)과 상기 제1센싱구간(S1)을 구분하는 전압레벨로써 기능한다. 따라서, 상기 제1레벨(VREF)은 필요에 따라, 또는 상기 반도체 메모리 장치의 동작온도에 따라 적절한 레벨로 변경될 수 있다.

이때 상기 제1증폭회로(214)는 상기 디텍팅부(210)의 출력 신호(VBIAS1)를 미리 정해진 비율인 (1+R002/R001) 배의 비율로 증폭하여 출력한다. 이에 따라 상기 제1센싱구간(S1)에서의 상기 증폭부(220)의 출력신호는 그래프(G214)에서 보여지는 바와 같이, 상기 제1구간(Ⅰ)에서 상기 증폭부(220)의 출력신호보다 더 낮은 기울기를 가지게 된다. 이는 상기 제1센싱구간(S1)을 위한 상기 입력전압(Vbias_in)의 범위를 넓게 하기 위한 것이다. 즉 센싱마진을 크게 하기 위한 것이다. 상기 제1센싱구간(S1)에서의 증폭부(220)의 출력신호의 기울기는 상기 증폭부(220)를 구성하는 상기 제1증폭회로(214) 내의 저항값의 비율 변화에 따라 조절 가능하다.

상기 제1구간(Ⅰ) 및 상기 제1센싱구간(S1)에서는 상기 디텍팅부(210)와 상기 제1증폭회로(214) 만 동작되므로, 상기 제1증폭회로(214)의 출력이 바로 상기 바이어스 전압 발생기(200)의 최종출력인 상기 바이어스 전압(Vbias_out)이 된다.

다음으로 상기 제2구간(Ⅱ)에서는 상기 디텍팅부(210)와 상기 제1증폭회로(214) 및 상기 제2증폭회로(216)가 동작한다. 따라서 상기 제2구간(Ⅱ)에서의 상기 출력노드(NOUT)로 출력되는 상기 바이어스 전압(Vbias_out)은 상기 제1증폭회로(214)의 출력과 상기 제2증폭회로(216)의 출력의 합이 된다.

즉 상기 디텍팅부(210)의 출력신호(VBIAS1)은 상기 제1레벨(VREF) 또는 상기 제1레벨(VREF)의 근접레벨로 클램핑 한 형태로 상기 증폭부(220)에 입력된다.

이때 상기 제1증폭회로(214)는 상기 디텍팅부(210)의 출력 신호(VBIAS1)를 미리 정해진 비율인 (1+R002/R001)의 비율로 증폭하여 출력한다. 일정비율로 증폭되므로 상기 제1증폭회로(214)의 출력은 상기 디텍팅부(210)의 출력 신호(VBIAS1)와는 레벨만 달리할 뿐 유사한 형태를 유지한다.

그리고 상기 제2구간(Ⅱ)에서 동작이 개시되는 상기 제2증폭회로(216)는 상기 제1증폭회로(214)의 상기 제1구간(Ⅰ)에서의 동작과 유사하게 상기 디텍팅부(210)의 상기 제1구간에서의 출력 신호(VBIAS1)를 미리 정해진 비율인 (1+R012/R011)의 비율로 증폭하여 출력한다. 이에 따라 상기 제2구간(Ⅱ)에서의 상기 제2증폭회로(216)의 출력신호는 그래프(G216)에서와 같이, 상기 제1구간(Ⅰ)에서의 상기 디텍팅부(210)의 출력신호(VBIAS1)에 비하여 더 큰 기울기를 가진다. 또한 상기 제1구간(Ⅰ)에서 상기 제1증폭회로(214)의 출력신호와 유사한 형태를 가진다. 다시 말하면 상기 제2증폭회로(216)의 출력은 상기 제1증폭회로(214)의 출력과 증폭비율만 다를 뿐, 상기 제1증폭회로(214)의 출력을 일정부분 우측으로 시프트(shift) 시킨 형태를 가질 수 있다.

상기 제2증폭회로(216)를 구성하는 저항들의 저항값 비율이 상기 제1증폭회로(214)를 구성하는 저항들의 저항값 비율과 같을 경우에는, 상기 제2증폭회로(216)의 상기 제2구간(Ⅱ)에서의 출력은 상기 제1증폭회로(214)의 상기 제1구간(Ⅰ)에서의 출력과 동일하게 된다.

상기 제2구간(Ⅱ)에서의 상기 증폭부(220)의 출력신호의 기울기는 상기 증폭부(220)를 구성하는 상기 제2증폭회로(216) 내의 저항값의 비율 변화에 따라 조절 가능하다.

이에 따라 제2구간(Ⅱ)에서 상기 출력노드(NOUT)를 통한 최종 출력, 즉 상기 바이어스 전압(Vbias_out)는 그래프(GOUT)와 같이, 상기 제1증폭회로(214)의 출력 및 상기 제2증폭회로(216)의 출력의 합이 된다.

그리고 상기 제2센싱구간(S2)에서도 상기 제2구간(Ⅱ)에서와 마찬가지로 상기 디텍팅부(210), 상기 제1증폭회로(214), 및 상기 제2증폭회로(216) 만 동작한다.

상기 제2센싱구간(S2)은 그래프(G216)에서와 같이, 상기 제1레벨(VREF) 또는 상기 제1레벨(VREF)의 근접레벨로 클램핑 한 형태의 상기 디텍팅부(210)의 출력신호를 상기 제2증폭회로(216)가 증폭하는 것이므로, 상기 제2증폭회로(216)의 출력신호는 상기 제2구간(Ⅱ)에 비하여 기울기가 상대적으로 낮게 된다. 또한 제1증폭회로(214) 또한 상기 제1구간(Ⅰ)을 제외하고는 일정기울기의 출력을 계속 출력하고 있다.

따라서, 상기 제2센싱구간(S2)에서는 상기 디텍팅부(210)와 상기 제1증폭회로(214) 및 상기 제2증폭회로(216) 만 동작되므로, 상기 제1증폭회로(214)의 출력 및 상기 제2증폭회로(216)의 출력의 합이 바로 상기 바이어스 전압 발생기(200)의 최종출력인 상기 바이어스 전압(Vbias_out)이 된다. 상기 제2센싱구간(S2)에서의 상기 바이어스 전압(Vbias_out)은 상기 제2구간(Ⅱ)에서의 상기 바이어스 전압(Vbias_out)의 기울기보다는 낮은 기울기를 가지며, 상기 제1센싱구간(S1)에서의 상기 바이어스 전압(Vbias_out)과는 레벨만 다를 뿐 기울기는 동일 또는 유사하게 된다.

상기 제3구간(Ⅲ)에서는 상기 제3증폭회로(218)이 추가적으로 동작을 개시한다. 상기 제3증폭회로(218)의 개시 시점은 상황에 따라 필요에 따라 달리 정해 질 수 있다. 따라서, 상기 제3구간(Ⅲ)에서는 상기 디텍팅부(210), 및 제1 내지 제3증폭회로(214,216,218)이 동작하게 된다.

따라서, 상기 제3구간(Ⅲ) 이후에서의 상기 제3증폭회로(218)의 출력은 그래프(G218)에서와 같이, 상기 제1증폭회로(214)의 출력 또는 상기 제2증폭회로(216)의 출력을 증폭비율만 달리하여 일정부분 우측으로 시프트시킨 형태를 가질 수 있다.

상기 제3증폭회로(218)를 구성하는 저항들의 저항값 비율이 상기 제1증폭회로(214) 또는 상기 제2증폭회로(216)를 구성하는 저항들의 저항값 비율과 같을 경우에는, 상기 제3증폭회로(218)의 상기 제3구간(Ⅲ) 이후에서의 출력은 상기 제1증폭회로(214)의 상기 제1구간(Ⅰ) 이후의 출력 또는 상기 제2증폭회로(216)의 상기 제2구간(Ⅱ) 이후의 출력과 동일하게 될 것이다.

상기 제3구간(Ⅲ)에서의 상기 증폭부(220)의 출력신호의 기울기는 상기 증폭부(220)를 구성하는 상기 제3증폭회로(218) 내의 저항값의 비율 변화에 따라 조절 가능하다.

이에 따라 제3구간(Ⅲ)에서 상기 출력노드(NOUT)를 통한 최종 출력, 즉 상기 바이어스 전압(Vbias_out)는 그래프(GOUT)와 같이, 상기 제1증폭회로(214)의 출력 , 상기 제2증폭회로(216)의 출력, 및 상기 제3증폭회로(218)의 출력의 총합이 된다.

그리고 상기 제3센싱구간(S3)에서도 상기 제3구간(Ⅲ)에서와 마찬가지로 상기 디텍팅부(210), 상기 제1증폭회로(214), 상기 제2증폭회로(216), 및 상기 제3증폭회로(218)이 계속적으로 동작한다.

그래프(G218)에서와 같이, 상기 제1레벨(VREF) 또는 상기 제1레벨(VREF)의 근접레벨로 클램핑 한 형태의 상기 디텍팅부(210)의 출력신호를 상기 제3증폭회로(218)가 증폭하는 것이므로, 상기 제3증폭회로(218)의 상기 제3센싱구간(S3)에서의 출력신호는 상기 제3구간(Ⅲ)에 비하여 기울기가 상대적으로 낮게 된다. 또한 제1증폭회로(214) 및 상기 제2증폭회로(216) 또한 상기 제1구간(Ⅰ) 또는 상기 제2구간(Ⅱ)을 제외하고는 각각 일정기울기의 출력을 계속 출력하고 있다.

따라서, 상기 제3센싱구간(S3)에서는 상기 제1증폭회로(214)의 출력, 상기 제2증폭회로(216)의 출력, 및 상기 제3증폭회로(218)의 출력의 합이 바로 상기 바이어스 전압 발생기(200)의 최종출력인 상기 바이어스 전압(Vbias_out)이 된다. 상기 제3센싱구간(S3)에서의 상기 바이어스 전압(Vbias_out)은 상기 제3구간(Ⅲ)에서의 상기 바이어스 전압(Vbias_out)의 기울기보다는 낮은 기울기를 가지며, 상기 제1센싱구간(S1) 또는 상기 제2센싱구간(S2)에서의 상기 바이어스 전압(Vbias_out)과는 레벨만 다를 뿐 기울기는 동일 또는 유사하게 된다.

마지막으로 상기 제4구간(Ⅳ)에서는 나머지 구간에서와 달리 상기 전압팔로워 회로(212)가 동작하게 된다. 따라서 상기 제4구간(Ⅳ)에서는 상기 바이어스 전압 발생기(200)를 구성하는 모든 회로들이 동작을 하게 된다. 상기 전압팔로워 회로(212)는 상기 입력전압(Vbias_in)이 상기 출력노드(NOUT)의 전압인 상기 바이어 스 전압(Vbias_out) 보다 높은 레벨을 가지는 경우에 동작되도록 설계될 수 있다. 그래프(GOUT,GIN)에서 보는 바와 같이, 이전의 구간(Ⅰ,Ⅱ,Ⅲ,S1,S2,S3)에서는 상기 바이어스 전압(Vbias_out)이 상기 입력전압(Vbias_in) 보다 높은 레벨을 유지하기 때문에 상기 전압팔로워 회로(212)는 동작하지 않는다.

잘 알려진 바와 같이, 상기 전압 팔로워 회로(212)는 상기 입력전압(Vbias_in)을 가감없이 출력하게 된다. 이는 상기 전압팔로워 회로(212)의 출력을 나타낸 그래프(G212)를 통해서도 알 수 있다.

상기 제4구간(Ⅳ)에서는, 그래프(GOUT)에서 보는 바와 같이, 상기 바이어스 전압 발생기(200)에서 출력되는 상기 바이어스 전압(Vbias_out)은, 상기 제4구간(Ⅳ)에서의 상기 제1증폭회로(214)의 출력, 상기 제2증폭회로(216)의 출력, 상기 제3증폭회로(218)의 출력, 및 상기 전압팔로워 회로(212)의 출력을 모두 합한 형태의 레벨을 갖게 된다. 따라서, 상기 제4구간(Ⅳ)에서의 상기 바이어스 전압(Vbias_out)은 상기 제1구간 내지 제3구간(Ⅰ,Ⅱ,Ⅲ)에서보다 더 높은(큰) 기울기를 가지게 된다.

각 구간별 상기 입력전압(Vbias_in)에 대한 상기 바이어스 전압(Vbias_out)의 그래프(GIN,GOUT)가 도 9에 도시된다.

도 9에 도시된 바와 같이, 상기 바이어스 전압(Vbias_out)은 비센싱구간들(Ⅰ,Ⅱ,Ⅲ,Ⅳ)에서 보다는 상기 센싱구간들(S1,S2,S3)에서 낮은 기울기를 가지도록 하여 센싱마진을 크게 할 수 있도록 하고 있다.

도 10은 상기 바이어스 전압 발생기(200)이 적용된 경우의 상기 입력 전 압(Vbias_in)에 대하여 도 6의 상기 센싱노드(Nsa)의 전압레벨이 상기 기준전압레벨(Vref)이 되는 지점의 저항값을 로그(log)스케일로 나타낸 그래프이다.

도 10에 도시된 바와 같이, 비센싱구간들(Ⅰ,Ⅱ,Ⅲ,Ⅳ)에서 보다는 상기 센싱구간들(S1,S2,S3)에서 상기 저항값들이 낮은 기울기를 가지도록 하여 센싱마진을 크게 할 수 있도록 하고 있다. 이는 도 4와 구분될 경우에 그 차이를 확연히 알 수 있다.

즉 도 4에서의 입력전압(Vbias)과 상기 도 10의 입력전압(Vbia_in)이 동일하다고 가정할 경우에, 센싱구간들(S1,S2,S3)이 도 10의 경우에 도 4의 경우보다 훨씬 넓어져 있음을 알 수 있다. 이는 각 비트데이터의 센싱을 위한 센싱마진이 커졌음을 의미하는 것이다. 하나의 예로, 상기 제1데이터(00)와 그외 데이터(01,10,11)의 센싱을 위해서는 도 4에서의 제1센싱구간(S1)에 속하는 특정 입력전압(Vbias)이바이어스 전압으로 인가되어야 하나, 도 10에서는 도 10에서의 제1센싱구간(S1)에 속하는 특정 입력전압(Vbias_in)이 상기 바이어스 전압 발생기(200)에 인가되어야 한다. 이 경우 센싱구간이 크다면 그 만큼 선택 가능한 상기 입력전압(Vbias_in)의 범위가 크다는 것을 의미하기 때문에 센싱마진이 크다고 할 수 있다.

이는 제3센싱구간(S3)의 더욱 큰 차이를 느낄 수 있다. 도 4에서는 제3센싱구간(S3)가 너무 좁아 센싱마진이 적으나, 도 10에서는 제3센싱구간(S3)이 넓게 되어 센싱마진이 커져 있음을 알 수 있다.

도 11은 상기 메모리 셀에 데이터를 리드하기 전 데이터 라이트 동작시에 베리파이(verify) 동작이 수행된 경우의 상기 입력 바이어스 전압(Vbias_in)에 대응 되는 각 비트별 데이터(00,01,10,11)의 분포도를 나타낸 것이다.

라이트 베리파이 동작은 센싱마진을 높이기 위하여 메모리 셀에 저장되는 데이터들의 산포를 균일하게 하는 방법으로 많이 이용된다.

즉 메모리 셀에 저장되는 데이터는 동일한 데이터 상태를 가지는 경우에도 이들의 저항값의 분포가 균일하지 않기 때문에 라이트 동작 또는 리드 동작의 신뢰성을 보장하지 못하기 때문에 주로 수행된다. 상기 라이트 베리파이 동작은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 잘 알려져 있으므로 그 설명을 생략한다.

도 11에 도시된 바와 같이, 라이트 베리파이 동작이 수행된 경우이므로 도 5에 비하여 상기 데이터(00,01,10,11)의 저항산포가 균일하게 되어 있음을 알 수 있다. 이에 따라 센싱구간들(S1,S2,S3)이 도 5의 경우보다 더 넓게 형성되어 있다.

따라서, 상기 메모리 셀과 관계없이 상기 멀티레벨 바이어스 발생기를 구비함에 의해 상기 리드동작시의 바이어스 전압의 센싱마진을 크게 할 수 있게 된다. 또한 상기 메모리 셀에 대한 라이트 동작시 베리파이 동작이 병행되는 경우에는 이보다 더 큰 센싱마진을 얻을 수 있는 효과가 있다.

상술한 설명은 PRAM을 예로 하여 설명하였으나, 본 발명은 가변저항체와 액세스 트랜지스터 구조의 메모리 셀을 가지는 반도체 메모리 장치 및 가변저항체와 다이오드 구조의 메모리 셀을 가지는 반도체 메모리 장치 등 저항값을 이용하여 메모리 셀의 데이터를 센싱하는 구조의 모든 반도체 메모리 장치에 적용가능하다. 예컨대, PRAM, RRAM, 및 MRAM에 적용가능하다.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안 될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

이상 설명한 바와 같이, 본 발명에 따르면, 메모리 셀과 관계없이 상기 멀티레벨 바이어스 발생기를 구비함에 의해 상기 리드동작시의 바이어스 전압의 센싱마진을 크게 할 수 있게 된다. 또한 상기 메모리 셀에 대한 라이트 동작시 베리파이 동작이 병행되는 경우에는 이보다 더 큰 센싱마진을 얻을 수 있는 효과가 있다. 또한 상기 센싱마진을 독립적으로 컨트롤 할 수 있는 효과가 있다.

Claims (18)

1. 멀티 비트 데이터를 센싱하기 위해 메모리 셀에 공급되는 센싱전류를 컨트롤하기 위하여 복수개의 바이어스 전압들을 발생시키는 멀티레벨 바이어스 전압 발생기에 있어서:

   두개의 비센싱구간들 사이에 하나의 센싱구간이 삽입되는 구조로 복수개의 센싱구간들 및 복수개의 비센싱구간들을 설정하고, 외부 입력전압들에 응답하여 상기 바이어스 전압들을 발생시키되, 상기 복수개의 센싱구간들 각각에서의 상기 입력전압에 대한 상기 바이어스 전압의 기울기가 상기 비센싱구간들에서의 상기 입력전압에 대한 상기 바이어스 전압의 기울기보다 낮도록 상기 바이어스 전압을 발생시키는 것을 특징으로 하는 멀티레벨 바이어스 전압 발생기.
2. 제1항에 있어서, 상기 멀티레벨 바이어스 전압 발생기는,

   상기 입력전압이 상기 외부 입력전압들 마다 각기 미리 설정된 제1레벨 이상으로 입력되는 경우에, 상기 입력전압을 상기 제1레벨 또는 상기 제1레벨 근접 레벨로 클램핑하여 출력하는 디텍팅부와;

   서로 다른 동작구간을 가지는 복수의 증폭회로들을 구비하여, 상기 디텍팅부의 출력을 각각의 동작구간에 따라 일정비율로 각각 증폭하고 하나의 출력노드를 통하여 이를 합산하여 상기 바이어스 전압으로서 출력하는 증폭부를,

   상기 외부 입력전압들의 수만큼 각기 구비함을 특징으로 하는 멀티레벨 바이어스 전압 발생기.
3. 제2항에 있어서, 상기 멀티레벨 바이어스 전압 발생기는,

   상기 입력전압 레벨이 상기 바이어스 전압레벨보다 클 때 상기 입력전압을 상기 출력노드로 출력하는 전압 팔로워(follower) 회로를 더 구비함을 특징으로 하는 멀티 레벨 바이어스 전압 발생기.
4. 제2항에 있어서, 상기 증폭부는,

   상기 메모리 셀에 저장될 수 있는 멀티비트 데이터의 개수에서 하나 적은 수만큼의 증폭회로들을 구비함을 특징으로 하는 멀티 레벨 바이어스 전압 발생기.
5. 제4항에 있어서,

   상기 센싱 전류는, 상기 메모리 셀의 데이터 센싱을 위한 센스앰프의 센싱노드와 상기 메모리 셀 간에 형성되는 전류 패스에 공급됨을 특징으로 하는 멀티 레벨 바이어스 전압 발생기.
6. 제5항에 있어서, 상기 바이어스전압은,

   상기 센스앰프의 센싱노드와 전원전압 단자 사이에 연결된 PMOS 트랜지스터의 게이트에 인가되어 상기 센싱 전류를 컨트롤함을 특징으로 하는 바이어스 전압 발생기.
7. 제6항에 있어서,

   상기 비센싱구간들은, 상기 메모리 셀에 저장될 수 있는 멀티 비트 데이터 각각의 최고저항값에 대응되는 전압 레벨에서부터 상기 데이터 각각의 최저저항값에 대응되는 전압 레벨까지의 범위를 갖는 구간임을 특징으로 멀티레벨 바이어스 전압 발생기.
8. 제7항에 있어서

   상기 센싱구간들은, 상기 비센싱구간들 사이에 존재하며, 상기 메모리 셀에 저장될 수 있는 멀티 비트 데이터 중 어느 하나의 데이터의 저항값에도 대응되지 않는 전압레벨들의 범위를 갖는 구간들임을 특징으로 하는 멀티레벨 바이어스 전압 발생기.
9. 제8항에 있어서,

   상기 증폭회로들은 각각 게인(이득) 컨트롤이 가능한 OP 앰프회로들을 구비함을 특징으로 하는 멀티레벨 바이어스 전압 발생기.
10. 제9항에 있어서,

    상기 메모리 셀은 PRAM 메모리 셀 또는 RRAM 메모리 셀임을 특징으로 하는 멀티레벨 바이어스 전압 발생기.
11. 반도체 메모리 장치에 있어서:

    멀티비트 데이터의 저장이 가능하며, 데이터 비트 상태에 따라 서로 다른 저항값을 가지는 메모리 셀과;

    상기 메모리 셀과의 사이에 형성된 전류패스에 연결되는 센싱노드의 전류 또는 전압레벨을 통하여 상기 데이터를 센싱하는 센스앰프와;

    바이어스 전압에 의해 컨트롤 되며 상기 전류패스에 센싱전류를 공급하기 위한 전류원과;

    두개의 비센싱구간들 사이에 하나의 센싱구간이 삽입되는 구조로 복수개의 센싱구간들 및 복수개의 비센싱구간들을 설정하고, 인가되는 입력전압에 각기 응답하여 상기 바이어스 전압을 멀티레벨로 발생시키되, 상기 복수개의 센싱구간들 각각에서의 상기 입력전압에 대한 상기 바이어스 전압의 기울기가 상기 비센싱구간들에서의 상기 입력전압에 대한 상기 바이어스 전압의 기울기보다 낮도록 상기 바이어스 전압을 출력하는 멀티레벨 바이어스 전압 발생기를 구비함을 특징으로 하는 반도체 메모리 장치.
12. 제11항에 있어서, 상기 멀티레벨 바이어스 전압 발생기는,

    상기 입력전압이 미리 설정된 제1레벨 이상으로 입력되는 경우에, 상기 입력전압을 상기 제1레벨 또는 상기 제1레벨 근접 레벨로 클램핑하여 출력하는 디텍팅부와;

    서로 다른 동작구간을 가지는 복수의 증폭회로들을 구비하여, 상기 디텍팅부의 출력을 각각의 동작구간에 따라 일정비율로 각각 증폭하고 하나의 출력노드를 통하여 이를 합산하여 상기 바이어스 전압으로 출력하는 증폭부를 구비함을 특징으로 하는 반도체 메모리 장치.
13. 제12항에 있어서, 상기 멀티레벨 바이어스 전압 발생기는,

    상기 입력전압 레벨이 상기 바이어스 전압레벨보다 클 때 상기 입력전압을 상기 출력노드로 출력하는 전압 팔로워(follower) 회로를 더 구비함을 특징으로 하는 반도체 메모리 장치.
14. 제13항에 있어서, 상기 전류원은,

    상기 센스앰프의 센싱노드와 전원전압 단자 사이에 연결되며 게이트로 상기 바이어스 전압이 인가되는 PMOS 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치.
15. 제14항에 있어서, 상기 증폭부는,

    상기 메모리 셀에 저장될 수 있는 멀티비트 데이터의 개수에서 하나 적은 수만큼의 증폭회로들을 구비함을 특징으로 하는 반도체 메모리 장치
16. 제15항에 있어서,

    상기 증폭회로들은 각각 게인(이득) 컨트롤이 가능한 OP 앰프회로들을 구비함을 특징으로 하는 반도체 메모리 장치.
17. 제16항에 있어서, 상기 반도체 메모리 장치는,

    상기 메모리 셀에 데이터를 라이트하는 라이트 동작시에 라이트 베리파이(verify) 동작의 수행을 위한 회로를 더 구비함을 특징으로 하는 반도체 메모리 장치.
18. 제17항에 있어서,

    상기 메모리 셀은 PRAM 메모리 셀 또는 RRAM 메모리 셀임을 특징으로 하는 반도체 메모리 장치.

Images