KR100919565B1 - 상 변화 메모리 장치 - Google Patents

상 변화 메모리 장치

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KR100919565B1 KR1020070073851A KR20070073851A KR100919565B1 KR 100919565 B1 KR100919565 B1 KR 100919565B1 KR 1020070073851 A KR1020070073851 A KR 1020070073851A KR 20070073851 A KR20070073851 A KR 20070073851A KR 100919565 B1 KR100919565 B1 KR 100919565B1
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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로서, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 레퍼런스 셀 어레이를 이용하여 레퍼런스 전류의 안정성을 향상시키고 센스앰프의 오프셋 특성을 개선할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이 블록과, 워드라인과 레퍼런스 비트라인이 교차하는 영역에 형성되어 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이 블록과, 셀 어레이 블록에 연결되어 해당 비트라인을 선택하기 위한 컬럼 선택부와, 레퍼런스 셀 어레이 블록에 연결되어 레퍼런스 비트라인을 선택하기 위한 레퍼런스 컬럼 선택부, 및 컬럼 선택부와 레퍼런스 컬럼 선택부에 각각 연결되어 레퍼런스 전류와 비트라인의 셀 데이터 전류가 각각 인가되는 센스앰프 및 라이트 구동부를 포함한다.

Description

상 변화 메모리 장치{Phase change memory device}
본 발명은 상 변화 메모리 장치에 관한 것으로서, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 레퍼런스 셀 어레이를 이용하여 레퍼런스 전류의 안정성을 향상시키고 센스앰프의 오프셋 특성을 개선할 수 있도록 하는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
하지만, 상 변화 저항 소자를 이용한 상 변화 메모리 장치에서 레퍼런스 전압을 효과적으로 제어하지 못할 경우 센스앰프의 센싱 효율이 저하된다. 이에 따라, 레퍼런스 전류가 불안정하게 되고 정확도가 저하되며 센스앰프의 오프셋 특성이 저하된다. 따라서, 칩 전체의 데이터 센싱 마진 및 수율이 저하되는 문제점이 있다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 레퍼런스 셀 어레이를 이용하여 레퍼런스 전류의 안정성 및 정확도를 향상시킬 수 있도록 하는데 그 목적이 있다.
둘째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 타이밍 지연 요소가 동일하게 형성된 레퍼런스 셀 어레이를 이용하여 센스앰프의 센싱 효율을 향상시킬 수 있도록 하는데 그 목적이 있다.
셋째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 센스앰프의 구조를 개선하여 센스앰프의 오프셋 특성을 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 상 변화 메모리 장치는, 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이 블록; 워드라인과 레퍼런스 비트라인이 교차하는 영역에 형성되어 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이 블록; 셀 어레이 블록에 연결되어 해당 비트라인을 선택하기 위한 컬럼 선택부; 레퍼런스 셀 어레이 블록에 연결되어 레퍼런스 비트라인을 선택하기 위한 레퍼런스 컬럼 선택부; 및 컬럼 선택부와 레퍼런스 컬럼 선택부에 각각 연결되어 레퍼런스 전류와 비트라인의 셀 데이터 전류가 각각 인가되는 센스앰프 및 라이트 구동부를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 레퍼런스 셀 어레이를 이용하여 레퍼런스 전류의 안정성 및 정확도를 향상시킬 수 있도록 한다.
둘째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 타이밍 지연 요소가 동일하게 형성된 레퍼런스 셀 어레이를 이용하여 센스앰프의 센싱 효율을 향상시킬 수 있도록 한다.
셋째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 센스앰프의 구조를 개선하여 센스앰프의 오프셋 특성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 본 발명에 따른 상 변화 메모리 장치의 상세 회로도.
도 5는 본 발명에 따른 상 변화 메모리 장치의 다른 실시예.
도 6은 본 발명에 따른 상 변화 메모리 장치의 구성도.
도 7은 본 발명에 따른 상 변화 메모리 장치의 다른 실시예.
도 8은 본 발명에 따른 상 변화 메모리 장치의 세트 저항, 리셋 저항 및 레퍼런스 저항의 관계를 나타낸 도면.
도 9는 본 발명에 따른 상 변화 메모리 장치의 리드 전류 관계를 나타낸 도면.
도 10은 도 4의 센스앰프에 관한 상세 회로도.
도 11은 도 4의 센스앰프에 관한 다른 실시예.
도 12는 도 4의 센스앰프에 관한 또 다른 실시예.
도 13은 도 10의 센스앰프에서 1차 및 2차 증폭단의 동작 파형도.
도 14는 도 10의 센스앰프에서 동작 전압을 설명하기 위한 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 상 변화 메모리 장치의 회로도이다.
본 발명은 레퍼런스 셀 어레이 블록(100)과, 셀 어레이 블록(200)과, 레퍼런스 컬럼 선택부(300)와, 컬럼 선택부(400)와, 레퍼런스 저항 Rref과, 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다.
여기서, 셀 어레이 블록(200)은 복수개의 비트라인 BL0~BL2이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL2이 로오 방향으로 배치된다. 그리고, 셀 어레이 블록(200)은 복수개의 비트라인 BL0~BL2과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다. 이러한 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트할 수 있게 된다.
그리고, 레퍼런스 셀 어레이 블록(100)은 레퍼런스 비트라인 RBL이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL2이 로오 방향으로 배치된다. 그리고, 레퍼런스 셀 어레이 블록(100)은 레퍼런스 비트라인 RBL과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 레퍼런스 스위치 RSW를 포함한다.
여기서, 셀 선택 스위치 소자인 레퍼런스 스위치 RSW는 PN 다이오드 소자로 이루어짐이 바람직하다. 그리고, 한 개의 레퍼런스 비트라인 RBL은 복수개의 비트라인 BL에 공통으로 사용된다.
레퍼런스 스위치 RSW의 P형 영역은 레퍼런스 비트라인 RBL에 연결되고, N형 영역은 워드라인 WL에 연결된다. 이러한 레퍼런스 비트라인 RBL을 통해 레퍼런스 전류 Iref가 흐르게 된다.
또한, 레퍼런스 컬럼 선택부(300)는 레퍼런스 비트라인 RBL과 레퍼런스 저항 Rref 사이에 연결되어 게이트 단자를 통해 레퍼런스 컬럼 선택신호 REFCS가 인가되는 레퍼런스 컬럼 스위치를 포함한다. 여기서, 레퍼런스 컬럼 스위치는 NMOS트랜지스터 N1로 이루어지는 것이 바람직하다. 레퍼런스 전류 Iref를 흐르게 하기 위한 레퍼런스 저항 Rref은 NMOS트랜지스터 N1와 레퍼런스 노드 Nref 사이에 연결된다.
또한, 셀 어레이 블록(200)의 각 비트라인 BL은 컬럼 선택부(400)와 연결된다. 컬럼 선택부(400)는 비트라인 BL과 노드 Nbl 사이에 연결되어 게이트 단자를 통해 복수개의 컬럼 선택신호 CS_0~CS_2가 인가되는 복수개의 컬럼 스위치를 포함한다. 여기서, 복수개의 컬럼 스위치는 NMOS트랜지스터 N2~N4로 이루어지는 것이 바람직하다.
센스앰프 S/A는 노드 Nbl와 레퍼런스 노드 Nref를 통해 인가되는 셀 데이터를 감지하여 데이터 "1"과 데이터 "0"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 노드 Nbl에 라이트 데이터에 대응하는 구동 전압을 공급한다.
이에 따라, 리드 동작 모드시 선택된 워드라인 WL에는 로우 전압 레벨이 인가되고, 비트라인 BL에는 리드전압(Vread)이 인가된다. 따라서, 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 워드라인 WL에 흐르는 세트 전류 Iset(또는 리셋전류 Ireset)와 레퍼런스 셀에 흐르는 레퍼런스 전류 Iref를 이용하여 증폭 동작을 수행하게 된다.
도 5는 본 발명에 따른 상 변화 메모리 장치의 다른 실시예이다.
본 발명은 레퍼런스 셀 어레이 블록(100)과, 셀 어레이 블록(200)과, 레퍼런스 컬럼 선택부(300)와, 컬럼 선택부(400)와, 레퍼런스 저항 Rref과, 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다.
여기서, 셀 어레이 블록(200)은 복수개의 비트라인 BL0~BL2이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL2이 로오 방향으로 배치된다. 그리고, 셀 어레이 블록(200)은 복수개의 비트라인 BL0~BL2과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어짐이 바람직하다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다. 이러한 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트할 수 있게 된다.
그리고, 레퍼런스 셀 어레이 블록(100)은 레퍼런스 비트라인 RBL이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL2이 로오 방향으로 배치된다. 그리고, 레퍼런스 셀 어레이 블록(100)은 레퍼런스 비트라인 RBL과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 단위 레퍼런스 셀 RC을 포함한다. 단위 레퍼런스 셀 RC은 상 변화 저항 소자 PCR와 레퍼런스 스위치 RSW를 포함한다. 여기서, 셀 선택 스위치 소자인 레퍼런스 스위치 RSW는 PN 다이오드 소자로 이루어짐이 바람직하다.
상 변화 저항 소자 RCR의 한쪽 전극은 레퍼런스 비트라인 RBL과 연결되고, 다른 한쪽 전극은 레퍼런스 스위치 RSW의 P형 영역에 연결된다. 레퍼런스 스위치 RSW의 N형 영역은 워드라인 WL과 연결된다. 이러한 레퍼런스 비트라인 RBL을 통해 레퍼런스 전류 Iref가 흐르게 된다. 그리고, 한 개의 레퍼런스 비트라인 RBL은 복수개의 비트라인 BL에 공통으로 사용된다.
또한, 레퍼런스 컬럼 선택부(300)는 레퍼런스 비트라인 RBL과 레퍼런스 저항 Rref 사이에 연결되어 게이트 단자를 통해 레퍼런스 컬럼 선택신호 REFCS가 인가되는 레퍼런스 컬럼 스위치를 포함한다. 여기서, 레퍼런스 컬럼 스위치는 NMOS트랜지스터 N1로 이루어지는 것이 바람직하다. 레퍼런스 전류 Iref를 흐르게 하기 위한 레퍼런스 저항 Rref은 NMOS트랜지스터 N1와 레퍼런스 노드 Nref 사이에 연결된다.
또한, 셀 어레이 블록(200)의 각 비트라인 BL은 컬럼 선택부(400)와 연결된다. 컬럼 선택부(400)는 비트라인 BL과 노드 Nbl 사이에 연결되어 게이트 단자를 통해 복수개의 컬럼 선택신호 CS_0~CS_2가 인가되는 복수개의 컬럼 스위치를 포함한다. 여기서, 복수개의 컬럼 스위치는 NMOS트랜지스터 N2~N4로 이루어지는 것이 바람직하다.
센스앰프 S/A는 노드 Nbl와 레퍼런스 노드 Nref를 통해 인가되는 셀 데이터를 감지하여 데이터 "1"과 데이터 "0"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 노드 Nbl에 라이트 데이터에 대응하는 구동 전압을 공급한다.
이에 따라, 리드 동작 모드시 선택된 워드라인 WL에는 로우 전압 레벨이 인가되고, 비트라인 BL에는 리드전압(Vread)이 인가된다. 따라서, 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 워드라인 WL에 흐르는 세트 전류 Iset(또는 리셋전류 Ireset)와 레퍼런스 셀에 흐르는 레퍼런스 전류 Iref를 이용하여 증폭 동작을 수행하게 된다.
도 6은 본 발명에 따른 상 변화 메모리 장치의 제 1실시예이다.
본 발명은 레퍼런스 셀 어레이 블록(100)과, 복수개의 셀 어레이 블록(200)과, 레퍼런스 컬럼 선택부(300)와, 복수개의 컬럼 선택부(400)와, 복수개의 레퍼런스 저항 Rref0~Rref2과 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다.
여기서, 레퍼런스 컬럼 선택부(300)는 레퍼런스 셀 어레이 블록(100)에 대응하여 연결되며, 레퍼런스 셀 어레이 블록(100)의 하부 영역에 배치된다. 이러한 레퍼런스 컬럼 선택부(300)와 레퍼런스 저항 Rref0~Rref2은 하나의 레퍼런스 셀 어레이 블록(100)에 집중하여 배치된다. 그리고, 복수개의 컬럼 선택부(400)는 복수개의 셀 어레이 블록(200)과 일대일 대응하여 연결되며, 각각의 셀 어레이 블록(200)의 하부 영역에 배치된다.
또한, 레퍼런스 컬럼 선택부(300)는 복수개의 레퍼런스 저항 Rref0~Rref2을 통해 레퍼런스 노드 Nref0~Nref2와 연결된다. 복수개의 레퍼런스 저항 Rref0~Rref2은 각각 레퍼런스 컬럼 선택부(300)와 레퍼런스 노드 Nref0~Nref 사이에 연결된다. 이러한 각각의 레퍼런스 노드 Nref0~Nref2는 센스앰프 S/A 및 라이트 구동부 W/D와 연결된다. 또한, 컬럼 선택부(400)는 각각 이와 대응하는 노드 Nbl0~Nbl2와 연결된다.
이러한 본 발명은 노드 Nbl0와 대응하는 레퍼런스 노드 Nref0가 하나의 센스앰프 S/A(0)와 연결된다. 그리고, 노드 Nbl1와 대응하는 레퍼런스 노드 Nref1가 하나의 센스앰프 S/A(1)와 연결되며, 노드 Nbl2와 대응하는 레퍼런스 노드 Nref2가 하나의 센스앰프 S/A(2)와 연결된다.
도 7은 본 발명에 따른 상 변화 메모리 장치의 제 2실시예이다.
본 발명은 복수개의 레퍼런스 셀 어레이 블록(100)과, 복수개의 셀 어레이 블록(200)과, 복수개의 레퍼런스 컬럼 선택부(300)와, 복수개의 컬럼 선택부(400) 및 복수개의 레퍼런스 저항 Rref0~Rref2을 포함한다.
여기서, 각각의 레퍼런스 컬럼 선택부(300)는 레퍼런스 셀 어레이 블록(100)에 일대일 대응하여 연결되며, 레퍼런스 셀 어레이 블록(100)의 하부 영역에 배치된다. 이러한 레퍼런스 컬럼 선택부(300)와 레퍼런스 저항 Rref0~Rref2 및 레퍼런스 셀 어레이 블록(100)은 각각의 셀 어레이 블록(200)에 분산하여 배치된다. 그리고, 복수개의 컬럼 선택부(400)는 복수개의 셀 어레이 블록(200)과 일대일 대응하여 연결되며, 각각의 셀 어레이 블록(200)의 하부 영역에 배치된다.
레퍼런스 셀 어레이 블록(100)은 셀 어레이 블록(200)의 한쪽 측면에 배치되며, 각각의 레퍼런스 셀 어레이 블록은 셀 어레이 블록(200)과 일대일 대응하는 개수로 구비된다. 그리고, 레퍼런스 컬럼 선택부(300)는 컬럼 선택부(400)의 한쪽 측면에 배치되며, 각각의 레퍼런스 컬럼 선택부(300)는 컬럼 선택부(400)와 일대일 대응하는 개수로 구비된다.
또한, 복수개의 레퍼런스 컬럼 선택부(300)는 이와 대응하는 복수개의 레퍼런스 저항 Rref0~Rref2을 통해 레퍼런스 노드 Nref0~Nref2와 연결된다. 복수개의 레퍼런스 저항 Rref0~Rref2은 각각의 레퍼런스 컬럼 선택부(300)와 레퍼런스 노드 Nref0~Nref 사이에 연결된다.
이러한 각각의 레퍼런스 노드 Nref0~Nref2는 센스앰프 S/A 및 라이트 구동부 W/D와 연결된다. 또한, 복수개의 컬럼 선택부(400)는 각각 이와 대응하는 노드 Nbl0~Nbl2와 연결된다.
이러한 본 발명은 노드 Nbl0와 대응하는 레퍼런스 노드 Nref0가 하나의 센스앰프 S/A(0)와 연결된다. 그리고, 노드 Nbl1와 대응하는 레퍼런스 노드 Nref1가 하나의 센스앰프 S/A(1)와 연결되며, 노드 Nbl2와 대응하는 레퍼런스 노드 Nref2가 하나의 센스앰프 S/A(2)와 연결된다.
도 8은 본 발명에 따른 상 변화 메모리 장치의 세트 저항, 리셋 저항 및 레퍼런스 저항의 관계를 나타낸 도면이다.
비트라인 BL을 통해 흐르는 세트 저항 Rset은 레퍼런스 저항 Rref 보다 작은 저항값을 가지며, 비트라인 BL을 통해 흐르는 리셋 저항 Rreset은 레퍼런스 저항 Rref 보다 큰 저항값을 갖는다.
도 9는 본 발명에 따른 상 변화 메모리 장치의 리드 전류 관계를 나타낸 도면이다.
비트라인 BL을 통해 흐르는 세트 전류 Iset는 레퍼런스 전류 Iref 보다 높은 전류 값을 가지며, 비트라인 BL을 통해 흐르는 리셋 전류 Ireset는 레퍼런스 전류 Iref 보다 낮은 전류 값을 갖는다.
도 10은 도 4의 센스앰프 S/A에 관한 상세 회로도이다.
센스앰프 S/A는 이퀄라이징부(500)와, 증폭부(510)와, 풀업부(520)와, 증폭부(530)와, 증폭 활성화 제어부(540)와, 전류 감지 로드부(550) 및 바이어스 제어부(560)를 포함한다.
여기서, 이퀄라이징부(500)는 PMOS트랜지스터 P1~P3를 포함한다. PMOS트랜지스터 P1는 전원전압 VDD 인가단과 출력단 OUT 사이에 연결된다. PMOS트랜지스터 P2는 전원전압 VDD 인가단과 출력단 /OUT 사이에 연결된다. PMOS트랜지스터 P3는 출력단 OUT,/OUT 사이에 연결된다. 그리고, PMOS트랜지스터 P1~P3는 공통 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
증폭부(510)는 PMOS트랜지스터 P4,P5와, NMOS트랜지스터 N5,N6를 포함한다. PMOS트랜지스터 P4,P5와, NMOS트랜지스터 N5,N6는 크로스 커플드 연결된다.
풀업부(520)는 PMOS트랜지스터 P6를 포함한다. 여기서, PMOS트랜지스터 P6는 노드 Nsabl와 노드 Nsaref 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
증폭부(530)는 NMOS트랜지스터 N7,N8를 포함한다. NMOS트랜지스터 N7는 노드 Nsabl와 NMOS트랜지스터 N9 사이에 연결되어 게이트 단자가 노드 Nbl_2에 연결된다. 그리고, NMOS트랜지스터 N8는 노드 Nsaref와 NMOS트랜지스터 N9 사이에 연결되어 게이트 단자를 통해 레퍼런스 전압 Nref_2이 인가된다.
증폭 활성화 제어부(540)는 증폭부(530)와 그라운드 전압 GND 인가단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가되는 NMOS트랜지스터 N9을 포함한다.
전류 감지 로드부(550)는 로드 저항 Rload1,Rload2을 포함한다. 여기서, 로드 저항 Rload1은 전원전압 VDD 인가단과 노드 Nbl_2 사이에 연결된다. 그리고, 로드 저항 Rload2은 전원전압 VDD 인가단과 노드 Nref_2 사이에 연결된다.
바이어스 제어부(560)는 NMOS트랜지스터 N10,N11를 포함한다. 여기서, NMOS트랜지스터 N10는 노드 Nbl_2와 노드 Nbl 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다. 그리고, NMOS트랜지스터 N11는 노드 Nref_2와 노드 Nref 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.
도 11은 도 4의 센스앰프 S/A에 관한 다른 실시예이다.
센스앰프 S/A는 이퀄라이징부(600)와, 증폭부(610)와, 풀업부(620)와, 증폭부(630)와, 증폭 활성화 제어부(640)와, 전류 감지 로드부(650) 및 바이어스 제어부(660)를 포함한다.
여기서, 이퀄라이징부(600)는 PMOS트랜지스터 P7~P9를 포함한다. PMOS트랜지스터 P7는 전원전압 VDD 인가단과 출력단 OUT 사이에 연결된다. PMOS트랜지스터 P8는 전원전압 VDD 인가단과 출력단 /OUT 사이에 연결된다. PMOS트랜지스터 P9는 출력단 OUT,/OUT 사이에 연결된다. 그리고, PMOS트랜지스터 P7~P9는 공통 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
증폭부(610)는 PMOS트랜지스터 P10,P11와, NMOS트랜지스터 N12,N13를 포함한다. PMOS트랜지스터 P10,P11와, NMOS트랜지스터 N12,N13는 크로스 커플드 연결된다.
풀업부(620)는 PMOS트랜지스터 P12~P14를 포함한다. 여기서, PMOS트랜지스터 P12는 전원전압 VDD 인가단과 노드 Nsabl 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. 그리고, PMOS트랜지스터 P14는 전원전압 VDD 인가단과 노드 Nsaref 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. 또한, PMOS트랜지스터 P13는 노드 Nsabl와 노드 Nsaref 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
증폭부(630)는 NMOS트랜지스터 N14,N15를 포함한다. NMOS트랜지스터 N14는 노드 Nsabl와 NMOS트랜지스터 N16 사이에 연결되어 게이트 단자가 노드 Nbl_2에 연결된다. 그리고, NMOS트랜지스터 N15는 노드 Nsaref와 NMOS트랜지스터 N16 사이에 연결되어 게이트 단자를 통해 레퍼런스 전압 Nref_2이 인가된다.
증폭 활성화 제어부(640)는 증폭부(630)와 그라운드 전압 GND 인가단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가되는 NMOS트랜지스터 N16을 포함한다.
전류 감지 로드부(650)는 PMOS트랜지스터 P15,P16을 포함한다. 여기서, PMOS트랜지스터 P15는 전원전압 VDD 인가단과 노드 Nbl_2 사이에 연결되어 게이트 단자를 통해 로드 전압 Vload이 인가된다. 그리고, PMOS트랜지스터 P16는 전원전압 VDD 인가단과 노드 Nref_2 사이에 연결되어 게이트 단자를 통해 로드 전압 Vload이 인가된다.
바이어스 제어부(660)는 NMOS트랜지스터 N17,N18를 포함한다. 여기서, NMOS트랜지스터 N17는 노드 Nbl_2와 노드 Nbl 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다. 그리고, NMOS트랜지스터 N18는 노드 Nref_2와 노드 Nref 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.
도 12는 도 4의 센스앰프 S/A에 관한 또 다른 실시예이다.
센스앰프 S/A는 이퀄라이징부(700)와, 증폭부(710)와, 풀업부(720)와, 증폭부(730)와, 증폭 활성화 제어부(740)와, 전류 감지 로드부(750) 및 바이어스 제어부(760)를 포함한다.
여기서, 이퀄라이징부(700)는 PMOS트랜지스터 P17~P19를 포함한다. PMOS트랜지스터 P17는 전원전압 VDD 인가단과 출력단 OUT 사이에 연결된다. PMOS트랜지스터 P18는 전원전압 VDD 인가단과 출력단 /OUT 사이에 연결된다. PMOS트랜지스터 P19는 출력단 OUT,/OUT 사이에 연결된다. 그리고, PMOS트랜지스터 P17~P19는 공통 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
증폭부(710)는 PMOS트랜지스터 P20,P21와, NMOS트랜지스터 N19,N20를 포함한다. PMOS트랜지스터 P20,P21와, NMOS트랜지스터 N19,N20는 크로스 커플드 연결된다.
풀업부(720)는 PMOS트랜지스터 P22~P24를 포함한다. 여기서, PMOS트랜지스터 P22는 전원전압 VDD 인가단과 노드 Nsabl 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. 그리고, PMOS트랜지스터 P24는 전원전압 VDD 인가단과 노드 Nsaref 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. 또한, PMOS트랜지스터 P23는 노드 Nsabl와 노드 Nsaref 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
증폭부(730)는 NMOS트랜지스터 N21,N22를 포함한다. NMOS트랜지스터 N21는 노드 Nsabl와 NMOS트랜지스터 N23 사이에 연결되어 게이트 단자가 노드 Nbl_2에 연결된다. 그리고, NMOS트랜지스터 N22는 노드 Nsaref와 NMOS트랜지스터 N23 사이에 연결되어 게이트 단자를 통해 레퍼런스 전압 Nref_2이 인가된다.
증폭 활성화 제어부(740)는 증폭부(730)와 그라운드 전압 GND 인가단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가되는 NMOS트랜지스터 N23를 포함한다.
전류 감지 로드부(750)는 로드 저항 Rload3,Rload4을 포함한다. 여기서, 로드 저항 Rload3은 전원전압 VDD 인가단과 노드 Nbl_2 사이에 연결된다. 그리고, 로드 저항 Rload4은 전원전압 VDD 인가단과 노드 Nref_2 사이에 연결된다.
바이어스 제어부(760)는 NMOS트랜지스터 N24,N25를 포함한다. 여기서, NMOS트랜지스터 N24는 노드 Nbl_2와 노드 Nbl 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다. 그리고, NMOS트랜지스터 N25는 노드 Nref_2와 노드 Nref 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.
이러한 구성을 갖는 센스앰프 S/A의 동작 과정을 도 13의 파형도를 참조하여 설명하면 다음과 같다. 본 발명의 센스앰프 S/A의 동작 과정은 도 10의 구성을 그 실시예로 설명한다.
클램프 전압 VCLMP이 상승하게 되면 NMOS트랜지스터 N10,N11가 턴온되어 비트라인 BL의 데이터 전류 Idata가 노드 Nbl에 전달된다. 여기서, NMOS트랜지스터 N10,N11의 게이트 전압은 클램프 전압 VCLMP에 의해 제어된다.
전류 감지 로드부(550)는 로드전압에 의해 제어되는 로드 저항 Rload1,Rload2을 포함한다. 로드 저항 Rload1,Rload2의 로드 값에 의해 비트라인 BL의 전류가 노드 Nbl_2,Nref_2에서 센싱 전압 값으로 변환된다.
증폭 활성화 제어부(540)는 센스앰프 인에이블 신호 SEN에 의해 제어된다. 증폭 활성화 제어부(540)의 상태에 따라 증폭부(510,530)가 활성화된다. 여기서, 증폭부(530)는 NMOS트랜지스터 N7,N8의 이득(Gain)을 이용하여 노드 Nbl_2와 레퍼런스 전압 Nref_2 단의 전압을 증폭한다.
양 노드 Nsabl,Nsaref 단은 풀업부(520)의 동작에 따라 프리차지 기간 동안 하이 레벨로 프리차지된다. 이에 따라, 센스앰프 S/A의 1차 증폭 특성을 개선하게 된다. 즉, t1 구간 동안 양 노드 Nsabl,Nsaref 단은 풀다운 하면서 증폭된 전압 값을 갖게 된다. 증폭부(530)에서 증폭된 전압은 증폭부(510)에 전달되어 2차 증폭부의 증폭 특성을 개선하게 된다.
증폭부(510)는 증폭부(530)의 이득을 다시 한번 증폭하는 역할을 수행하여 센스앰프 S/A의 오프셋 특성을 개선할 수 있도록 한다. 이퀄라이징부(500)는 프치차지 구간 동안 증폭부(510)의 출력을 하이 레벨로 프리차지하게 된다.
도 14는 도 4의 센스앰프 S/A에서 동작 전압을 설명하기 위한 타이밍도이다. 도 14는 두 개의 리드 사이클에서의 데이터 "1"과 데이터 "0"의 전류 센싱 동작에 관한 타이밍도이다.
리드 사이클 n에서 컬럼 선택 신호 CS 및 레퍼런스 컬럼 선택 신호 REFCS가 활성화되면 셀(Cell)의 데이터 전류 Idata와 레퍼런스 전류 Iref가 흐르기 시작한다. 일정 시간 이후에 센스앰프 인에이블 신호 SEN가 활성화되면, 출력단 OUT,/OUT의 전압이 증폭된다. 이때, 셀의 데이터 전류 Idata가 레퍼런스 전류 Iref 보다 크므로 출력단 OUT이 하이로, 출력단 /OUT이 로우 전압 레벨로 출력된다.
이후에, 리드 사이클 n+1에서 컬럼 선택 신호 CS 및 레퍼런스 컬럼 선택 신호 REFCS가 활성화되면 셀(Cell)의 데이터 전류 Idata와 레퍼런스 전류 Iref가 흐르기 시작한다. 일정 시간 이후에 센스앰프 인에이블 신호 SEN가 활성화되면, 출력단 OUT,/OUT의 전압이 증폭된다. 이때, 셀의 데이터 전류 Idata가 레퍼런스 전류 Iref 보다 작으므로 출력단 OUT이 로우로, 출력단 /OUT이 하이 전압 레벨로 출력된다.

Claims (21)

  1. 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이 블록;
    상기 워드라인과 레퍼런스 비트라인이 교차하는 영역에 형성되어 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이 블록;
    상기 셀 어레이 블록에 연결되어 해당 비트라인을 선택하기 위한 컬럼 선택부;
    상기 레퍼런스 셀 어레이 블록에 연결되어 상기 레퍼런스 비트라인을 선택하기 위한 레퍼런스 컬럼 선택부;
    상기 컬럼 선택부와 상기 레퍼런스 컬럼 선택부에 각각 연결되어 상기 레퍼런스 전류와 상기 비트라인의 셀 데이터 전류가 각각 인가되는 센스앰프 및 라이트 구동부; 및
    상기 레퍼런스 컬럼 선택부와 상기 센스앰프 및 라이트 구동부 사이에 연결된 레퍼런스 저항을 포함하는 것을 특징으로 하는 상 변화 메모리 장치로서,
    상기 셀 어레이 블록과 상기 레퍼런스 셀 어레이 블록의 회로 구성이 동일한 것을 특징으로 하는 상 변화 메모리 장치.
  2. 삭제
  3. 제 1항에 있어서, 상기 상 변화 저항 셀은
    전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자와 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항에 있어서, 상기 레퍼런스 셀 어레이 블록은
    상기 레퍼런스 비트라인과 상기 워드라인 사이에 연결된 다이오드 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 4항에 있어서, 상기 레퍼런스 셀 어레이 블록은
    전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이타를 저장하는 상 변화 저항 소자를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 4항에 있어서, 상기 다이오드 소자는 P형 영역이 상기 레퍼런스 비트라인에 연결되고 N형 영역이 상기 워드라인 연결된 PN 다이오드인 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 1항에 있어서, 상기 컬럼 선택부는
    상기 비트라인과 상기 센스앰프 사이에 연결되어 컬럼 선택신호에 의해 제어되는 컬럼 선택 스위치를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 7항에 있어서, 상기 컬럼 선택 스위치는 NMOS트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 1항에 있어서, 상기 레퍼런스 컬럼 선택부는
    상기 레퍼런스 비트라인과 상기 센스앰프 사이에 연결되어 레퍼런스 컬럼 선택신호에 의해 제어되는 레퍼런스 컬럼 선택 스위치를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 9항에 있어서, 상기 레퍼런스 컬럼 선택 스위치는 NMOS트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 1항에 있어서, 상기 레퍼런스 컬럼 선택부는
    상기 레퍼런스 셀 어레이 블록과 일대일 대응하여 연결되며, 상기 레퍼런스 셀 어레이 블록을 하부에 형성되는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 1항에 있어서, 상기 레퍼런스 컬럼 선택부는 상기 레퍼런스 셀 어레이 블록과 일대일 대응하여 연결되며, 상기 레퍼런스 셀 어레이 블록은 상기 셀 어레이 블록의 사이 영역에 분산되어 형성됨을 특징으로 하는 상 변화 메모리 장치.
  13. 제 1항에 있어서, 상기 센스앰프는 다수의 비트라인에 의해 공유되는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 1항에 있어서, 상기 비트라인에 흐르는 리셋 저항은 레퍼런스 저항보다 크며, 세트 저항은 상기 레퍼런스 저항보다 작은 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제 1항에 있어서, 상기 비트라인에 흐르는 리셋 전류는 레퍼런스 전류보다 작으며, 세트 전류는 상기 레퍼런스 전류보다 큰 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 1항에 있어서, 상기 센스앰프는
    프리차지 구간 동안 출력단을 프리차지시키는 이퀄라이징부;
    비트라인 전압단과 레퍼런스 전압단의 전압 레벨에 따라 상기 출력단의 전압을 증폭하는 증폭수단;
    상기 프리차지 구간 동안 상기 증폭수단의 양단 노드를 풀업시키는 풀업부;
    센스앰프 인에이블 신호에 따라 상기 증폭수단의 활성화를 제어하는 증폭 활성화 제어부;
    상기 비트라인의 로드 전압을 제어하는 전류 감지 로드부; 및
    클램프 전압에 따라 상기 레퍼런스 전류와 상기 셀 데이터 전류를 제어하는 바이어스 제어부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제 16항에 있어서, 상기 증폭수단은
    상기 비트라인 전압단과 상기 레퍼런스 전압단의 전압을 증폭하는 제 1증폭부; 및
    상기 제 1증폭부의 전압을 증폭하는 제 2증폭부를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 제 16항에 있어서, 상기 풀업부는
    상기 양단 노드 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호가 인가되는 제 1PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 제 18항에 있어서, 상기 풀업부는
    전원전압단과 상기 비트라인 전압단 사이에 연결되어 상기 센스앰프 인에이블 신호가 인가되는 제 2PMOS트랜지스터; 및
    상기 전원전압단과 상기 레퍼런스 전압단 사이에 연결되어 상기 센스앰프 인에이블 신호가 인가되는 제 3PMOS트랜지스터를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  20. 제 16항에 있어서, 상기 전류 감지 로드부는
    전원전압단과 비트라인 노드 사이에 연결된 제 1로드 저항; 및
    상기 전원전압단과 레퍼런스 노드 사이에 연결된 제 2로드 저항을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  21. 제 16항에 있어서, 상기 전류 감지 로드부는
    전원전압단과 비트라인 노드 사이에 연결되어 게이트 단자를 통해 로드전압이 인가되는 제 4PMOS트랜지스터; 및
    상기 전원전압단과 레퍼런스 노드 사이에 연결되어 게이트 단자를 통해 상기 로드전압이 인가되는 제 5PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
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