CN101364434A - 具有参考单元阵列的相变存储器件 - Google Patents

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Abstract

一种相变存储器件包括与多条字线交叉的多条位线和一条参考位线。单元阵列块具有在字线和位线交叉的地方排列的相变电阻单元。参考单元阵列块，配置成输出参考电流，并且在字线和参考位线交叉的地方形成。列选择单元，配置成选择连接到单元阵列块的相应的位线。参考列选择单元连接到参考单元阵列块，并且配置成选择参考位线。读出放大器连接到列选择单元和参考列选择单元，并且配置成接收参考电流和位线的单元数据电流。

Description

具有参考单元阵列的相变存储器件
技术领域
本发明一般涉及相变存储器件，并且更具体地涉及非易失性存储器件，其利用具有改进的参考电流的稳定性及改进的读出放大器的偏移特性的相变电阻器和参考单元。
背景技术
即使在关断器件的电源时非易失性存储器件也能够保存数据。非易失性存储器的示例包括磁存储器和相变存储器(PCM)。这些示例具有与易失性随机存取存储器(RAM)类似的数据处理速度，并且即使当电源关断时也可以保存数据。
图1a和1b是图解说明传统相变电阻器(PCR)4的图。
PCR 4包括相变材料(PCM)2，其介于顶电极1和底电极3之间。当通过该器件传输电压和电流时，在PCM 2中产生高温度，使得依靠因施加高温而发生的电阻改变来改变电传导状态。PCM 2包括AgLnSbTe。PCM 2包括以硫族元素(S、Se、Te)作为主要成分的硫族元素化物，并且更特别地，PCM 2包括由Ge-Sb-Te组成的锗锑碲。
图2a和2b是图解说明传统PCR 4的操作原理的图。
如图2a中所示，当小于阈值的低电流在PCR 4中流动时可以使PCM 2结晶。结晶的PCM 2具有低电阻。
如图2b中所示，当大于阈值的高电流在PCR 4中流动时PCM 2变成非结晶的，因为这时施加于PCM 2的温度高于它的熔点。非结晶的PCM 2具有高电阻。
利用这种现象，可以将PCR 4配置成保存相应于这两种不同电阻状态的非易失性数据。例如，数据逻辑值“1”相应于结晶的PCR 4(低电阻状态)，以及数据逻辑值“0”相应于非结晶的PCR4(高电阻状态)，并且因此可以利用PCR 4保存数据的逻辑状态。
图3是图解说明传统相变电阻单元的写操作的图。
当电流在PCR 4的顶电极1和底电极3间流动给定时间时产生热。结果，PCM 2的状态依赖于由在顶电极1和底电极3间流过的电流导致的温度而改变成结晶状态或者非结晶状态。
例如，当低电流流动给定时间时，PCM 2由于低温度加热状态而变成结晶体，从而PCR 4处于低电阻状态(置位的状态)。相反，当高电流流动给定时间时，PCM 2由于高温度加热状态而变成非结晶，从而PCR 4处于高电阻状态(重置的状态)。基于电阻的改变来确定这两种相间的差别。
在PCR 4中，为了在写模式中写入置位状态，必须向PCR 4长时间施加用于将相变材料变成结晶状态所需要的低电压。相反，为了在写模式中写入重置状态，只需要向PCR 4短时间施加用于将PCM 2变成非结晶状态所需要的高电压。
然而，相变存储器件不是没有问题的。当没有有效地控制具有相变电阻器的相变存储器件的参考电压时，读出放大器的传感效率下降。这样，参考电流是不稳定的，并且读出放大器的精确性和偏移特性下降，导致芯片的数据传感裕量和成品率的退化。
发明内容
本发明包括解决上述问题的相变存储器件。
本发明的实施例利用包括相变电阻器的相变存储器件中的参考单元阵列提供改进的参考电流的稳定性和精确性。
另外，本发明的实施例利用包括相变电阻器的相变存储器件中的具有相同延时元件的参考单元阵列提供改进的读出放大器的传感效率。
另外，本发明的实施例改进包括相变电阻器的相变存储器件中的读出放大器的偏移特性。
依照第一实施例，一种相变存储器件包括：单元阵列块，包括一个或多个相变电阻单元，在一条或多条字线和一条或多条位线的交叉点上形成每个相变电阻单元；参考单元阵列块，配置成输出参考电流，参考单元阵列块包括一个或多个参考单元，在字线和参考位线的交叉点上形成每个参考单元；列选择单元，连接到单元阵列块的一条或多条位线的每一条，并且配置成选择连接到单元阵列块的一条或多条位线的一条或多条；参考列选择单元，连接到参考单元阵列块并且配置成选择参考位线；以及读出放大器，连接到列选择单元和参考列选择单元，并且依照参考单元阵列块的参考电流以及由列选择单元所选择的位线的单元数据电流进行放大。
依照第二实施例，一种相变存储器件包括：多个单元阵列块，每个单元阵列块包括在字线和位线的交叉点上形成的一个或多个相变电阻单元；多个列选择单元，每个列选择单元被连接到所述多个单元阵列块之一，并且配置成选择连接到所连接的一个单元阵列块的一条或多条位线的一条或多条；单个参考单元阵列块，配置成输出参考电流，该参考单元阵列块包括一个或多个参考单元，在字线和参考位线的交叉点上形成每个参考单元；参考列选择单元，连接到所述单个参考单元阵列块的参考位线，并且配置成选择参考位线；以及多个读出放大器，每个读出放大器被连接到所述列选择单元之一和所述单个参考列选择单元，并且每个读出放大器依照所述单个参考单元阵列块的参考电流以及由所述列选择单元所选择的位线的单元数据电流进行放大。
依照第三实施例，一种相变存储器件包括：多个单元阵列块，每个单元阵列块包括在字线和位线的交叉点上形成的一个或多个相变电阻单元；多个列选择单元，每个列选择单元被连接到所述多个单元阵列块之一，并且配置成选择所连接的单元阵列块的一条或多条位线的一条或多条；多个参考单元阵列块，每个参考单元阵列块相应于单元阵列块之一，其中每个参考单元阵列块被配置成输出参考电流，并且每个参考单元阵列块包括一个或多个参考单元，在字线和参考位线的交叉点上形成每个参考单元；多个参考列选择单元，每个参考列选择单元被连接到所述多个参考单元阵列块之一，并且配置成选择所连接的参考单元阵列块的参考位线；以及多个读出放大器，每个读出放大器被连接到所述列选择单元之一和相应的参考列选择单元，并且每个读出放大器依照参考位线的参考电流以及由所述列选择单元所选择的位线的单元数据电流进行放大。
附图说明
图1a和1b是图解说明传统相变电阻器的图。
图2a和2b是图解说明如图1a和1b所示的传统相变电阻器的操作原理的图。
图3是图解说明传统相变电阻单元的写操作的图。
图4是表示依照本发明的实施例的相变存储器件的电路图。
图5是表示依照本发明的实施例的相变存储器件的电路图。
图6是表示依照本发明的实施例的相变存储器件的结构图。
图7是表示依照本发明的实施例的相变存储器件的结构图。
图8是示出用于图解说明依照本发明的实施例的相变存储器件的置位电阻、重置电阻和参考电阻的关系的图。
图9是示出用于图解说明依照本发明的实施例的相变存储器件的读电流的关系的图。
图10是表示图4的读出放大器的实施例的电路图。
图11是表示图4的读出放大器的另一个实施例的图。
图12是表示图4的读出放大器的另一个实施例的图。
图13是示出用于图解说明图10所示的读出放大器的放大单元的波形图。
图14是示出用于图解说明图10的读出放大器的操作电压的时序图。
具体实施方式
图4是表示依照本发明的实施例的相变存储器件的电路图。
图4的相变存储器件包括参考单元阵列块100、单元阵列块200、参考列选择单元300、列选择单元400、参考电阻器Rref、读出放大器S/A、以及写驱动单元W/D。
单元阵列块200包括沿列方向排列的多条位线BL0～BL2以及沿行方向排列的多条字线WL0～WL3。单元阵列块200包括多个单位单元C，其在位线BL0～BL2和字线WL0～WL3交叉的地方排列。单位单元C包括相变电阻器PCR和二极管D。二极管D包括PN二极管元件。
相变电阻器PCR的一个电极连接到位线BL，并且另一个电极连接到二极管D的P型区。二极管D的N型区连接到字线WL。当写入数据时，基于位线BL中流动的是置位电流Iset还是重置电流Ireset来改变相变电阻器PCR的相。
参考单元阵列块100包括沿列方向排列的参考位线RBL以及沿行方向排列的字线WL0～WL3。参考单元阵列块100包括参考开关RSW，其在参考位线RBL和字线WL0～WL3交叉的地方排列。
具有单元选择开关元件的参考开关RSW包括PN二极管元件。参考位线RBL由多条位线BL0～BL2共同使用。
参考开关RSW具有连接到参考位线RBL的P型区以及连接到字线WL的N型区。参考电流Iref流过参考位线RBL。
参考列选择单元300包括参考列开关，其连接在参考位线RBL和参考电阻器Rref之间。参考列开关具有接收参考列选择信号REFCS的栅极。参考列开关包括NMOS晶体管N1。参考电阻器Rref用来流入参考电流Iref并且连接在NMOS晶体管N1和参考节点Nref之间。
单元阵列块200的每个位线BL连接到列选择单元400。列选择单元400包括多个列开关。每个列开关连接在位线BL0～BL2之一和节点Nbl之间，并且每个列开关具有接收多个列选择信号CS_0～CS_2之一的栅极。列开关包括NMOS晶体管N2～N4。
读出放大器S/A读出通过节点Nbl和参考节点Nref传输的单元数据以将逻辑数据“1”与逻辑数据“0”区分开。在将要将数据写入单元时，写驱动单元W/D向节点Nbl提供与写数据对应的驱动电压。
当在读模式时，将低电压电平传输给所选择的字线WL，以及将读电压Vread传输给位线BL。读出放大器S/A放大通过位线BL、相变电阻器PCR和二极管D流入字线WL的置位电流Iset(或者重置电流Ireset)和流入参考单元的参考电流Iref的数据。
图5是表示依照本发明的实施例的相变存储器件的图。
该相变存储器件包括参考单元阵列块100、单元阵列块200、参考列选择单元300、列选择单元400、参考电阻器Rref、读出放大器S/A、以及写驱动单元W/D。
单元阵列块200包括沿列方向排列的多条位线BL0～BL2以及沿行方向排列的多条字线WL0～WL3。单元阵列块200包括多个单位单元C，其在位线BL0～BL2和字线WL0～WL3交叉的地方排列。单位单元C包括相变电阻器PCR和二极管D。二极管D包括PN二极管元件。
相变电阻器PCR的一个电极连接到位线BL，而另一电极连接到二极管D的P型区。二极管D的N型区连接到字线WL。当写入数据时，基于流入位线BL的是置位电流Iset还是重置电流Ireset来改变相变电阻器PCR的相。
参考单元阵列块100包括沿列方向排列的参考位线RBL以及沿行方向排列的字线WL0～WL3。参考单元阵列块100包括多个单位参考单元RC，其在参考位线RBL和字线WL0～WL3交叉的地方排列。单位参考单元RC包括相变电阻器PCR和参考开关RSW。具有单元选择开关元件的参考开关RSW包括PN二极管元件。
单位参考单元RC的相变电阻器PCR的一个电极连接到参考位线RBL，并且另一个电极连接到参考开关RSW的P型区。参考开关RSW的N型区连接到字线WL。参考电流Iref流过参考位线RBL。公共的参考位线RBL由多条位线BL0～BL2中的每一条使用。
参考列选择单元300包括参考列开关，其连接在参考位线RBL和参考电阻器Rref之间。参考列开关具有接收参考列选择信号REFCS的栅极。参考列开关包括NMOS晶体管N1。参考电阻器Rref用来流入参考电流Iref并且连接在NMOS晶体管N1和参考节点Nref之间。
单元阵列块200的每条位线BL连接到列选择单元400。列选择单元400包括多个列开关。每个列开关连接在位线BL0～BL2之一和节点Nbl之间，并且每个列开关具有接收多个列选择信号CS_0～CS_2之一的栅极。列开关包括NMOS晶体管N2～N4。
读出放大器S/A读出通过节点Nbl和参考节点Nref传输的单元数据以将逻辑数据“1”与逻辑数据“0”区分开。在将要将数据写入单元时，写驱动单元W/D向节点Nbl提供与写数据对应的驱动电压。
当在读模式时，将低电压电平传输给所选择的字线WL，以及将读电压Vread传输给位线BL。读出放大器S/A放大通过位线BL、相变电阻器PCR和二极管D流入字线WL的置位电流Iset(或者重置电流Ireset)和流入参考单元的参考电流Iref的数据。
图6是表示依照本发明的实施例的相变存储器件的结构图。
该相变存储器件包括参考单元阵列块100、多个单元阵列块200_0～200_2、参考列选择单元300、多个列选择单元400_0～400_2、多个参考电阻器Rref0～Rref2、读出放大器S/A、以及写驱动单元W/D。
参考列选择单元300连接到参考单元阵列块100并且布置在参考单元阵列块100的较低区域。在一个参考单元阵列块100上排列参考列选择单元300和参考电阻器Rref0～Rref2。每个列选择单元40_0～400_2连接到单元阵列块200_0～200_2之一。在相应的一个单元阵列块200_0～200_2的较低区域中排列每个列选择单元400_0～400_2。
参考列选择单元300通过参考电阻器Rref0～Rref2连接到参考节点Nref0～Nref2。参考电阻器Rref0～Rref2连接在参考列选择单元300和相应的参考节点Nref0～Nref2之间。每个参考节点Nref0～Nref2连接到读出放大器S/A和写驱动单元W/D之一。每个列选择单元400_0～400_2连接到节点Nbl0～Nbl2之一。
读出放大器S/A(0)连接到节点Nbl0和参考节点Nref0。读出放大器S/A(1)连接到节点Nbl1和参考节点Nref1。读出放大器S/A(2)连接到节点Nbl2和参考节点Nref2。
图7是表示依照本发明的另一个实施例的相变存储器件的图。
图7中所示的相变存储器件包括多个参考单元阵列块100_0～100_2、多个单元阵列块200_0～200_2、多个参考列选择单元300_0～300_2、多个列选择单元400_0～400_2、以及多个参考电阻器Rref0～Rref2。
每个参考列选择单元300_0～300_2连接到参考单元阵列块100_0～100_2之一(即参考列选择单元和参考单元阵列块逐个连接)，并且在参考单元阵列块100_0～100_2之下设置参考列选择单元300_0～300_2。列选择单元400_0～400_2逐个连接到单元阵列块200_0～200_2，并且在单元阵列块200_0～200_2之下分别地排列列选择单元400_0～400_2。
在单元阵列块200_0～200_2的一侧布置参考单元阵列块100_0～100_2。参考单元阵列块100_0～100_2逐个连接到单元阵列块200_0～200_2(即每个参考单元阵列块100_0～100_2相应于单元阵列块200_0～200_2之一)，从而参考单元阵列块的数量等于单元阵列块的数量。分别在列选择单元400_0～400_2之一的一侧布置每个参考列选择单元300_0～300_2。参考列选择单元300_0～300_2逐个连接到列选择单元400_0～400_2，从而参考列选择单元的数量等于列选择单元的数量。
参考列选择单元300_0～300_2通过参考电阻器Rref0～Rref2连接到相应的参考节点Nref0～Nref2。参考电阻器Rref0～Rref2分别连接在参考列选择单元300_0～300_2和参考节点Nref0～Nref2之间。
每个参考节点Nref0～Nref2连接到多个读出放大器S/A(0)～S/A(2)和写驱动单元W/D之一。列选择单元400_0～400_2逐个连接到节点Nb10～Nb12。
参考节点Nref0相应于节点Nb10，并且连接到读出放大器S/A(0)。参考节点Nrefl相应于节点Nbl1，并且连接到读出放大器S/A(1)，以及参考节点Nref2相应于节点Nbl2，并且连接到读出放大器S/A(2)。
图8是示出用于图解说明依照本发明的实施例的相变存储器件的置位电阻、重置电阻和参考电阻的关系的图。
如图8中所示，位线BL的置位电阻Rset(当相变层具有结晶相时的电阻)具有小于参考电阻器Rref的值，并且位线BL的重置电阻Rreset(当相变层具有非结晶相时的电阻)具有大于参考电阻器Rref的值。
图9是示出用于图解说明依照本发明的实施例的相变存储器的读电流的关系的图。
如图9中所示，流过位线BL的置位电流Iset(读电流)具有高于参考电流Iref的值，并且流过位线BL的重置电流Ireset(读电流)具有低于参考电流Iref的值。
图10是表示图4的读出放大器S/A的电路图。
读出放大器S/A包括均衡单元500、放大单元510、上拉单元520、放大单元530、放大激活控制单元540、电流传感负载单元550、以及偏压控制单元560。
均衡单元500包括PMOS晶体管P1～P3。PMOS晶体管P1连接在电源电压VDD端和输出端OUT之间。PMOS晶体管P2连接在电源电压VDD端和输出端/OUT之间。PMOS晶体管P3连接在输出端OUT和/OUT之间。PMOS晶体管P1～P3具有接收读出放大器使能信号SEN的公共栅极。
放大单元510包括PMOS晶体管P4、P5和NMOS晶体管N5、N6。PMOS晶体管P4、P5与NMOS晶体管N5、N6交叉耦接。PMOS晶体管P4和NMOS晶体管N5的源极/漏极连接到输出端OUT，并且PMOS晶体管P5和NMOS晶体管N6的源极/漏极连接到输出端/OUT。
上拉单元520包括PMOS晶体管P6。PMOS晶体管P6连接在节点Nsabl和节点Nsaref之间，并且具有接收读出放大器使能信号SEN的栅极。节点Nsabl连接到NMOS晶体管N5，并且节点Nsaref连接到NMOS晶体管N6。
放大单元530包括NMOS晶体管N7、N8。NMOS晶体管N7连接在节点Nsabl和NMOS晶体管N9之间，并且具有连接到节点Nbl_2的栅极。NMOS晶体管N8连接在节点Nsaref和NMOS晶体管N9之间，并且具有接收参考电压Nref_2的栅极。
放大激活控制单元540包括NMOS晶体管N9。NMOS晶体管N9连接在放大单元530和地电压GND端之间，并且具有接收读出放大器使能信号SEN的栅极。
电流传感负载单元550包括负载电阻器Rloadl、Rload2。负载电阻器Rloadl连接在电源电压VDD端和节点Nbl_2之间。负载电阻器Rload2连接在电源电压VDD端和节点Nref_2之间。
偏压控制单元560包括NMOS晶体管N10、N11。NMOS晶体管N10连接在节点Nbl_2和节点Nbl之间，并且NMOS晶体管N10的栅极接收箝位电压VCLMP。NMOS晶体管N11连接在节点Nref_2和节点Nref之间，并且NMOS晶体管N11的栅极接收箝位电压VCLMP。
图11是表示图4的读出放大器的另一个实施例的图。
图11中所示的读出放大器S/A包括均衡单元600、放大单元610、上拉单元620、放大单元630、放大激活控制单元640、电流传感负载单元650以及偏压控制单元660。
均衡单元600包括PMOS晶体管P7～P9。PMOS晶体管P7连接在电源电压VDD端和输出端OUT之间。PMOS晶体管P8连接在电源电压VDD端和输出端/OUT之间。PMOS晶体管P9连接在输出端OUT和/OUT之间。PMOS晶体管P7～P9具有接收读出放大器使能信号SEN的公共栅极。
放大单元610包括PMOS晶体管P10、P11和NMOS晶体管N12、N13。PMOS晶体管P10、P11与NMOS晶体管N12、N13交叉耦接。PMOS晶体管P10和NMOS晶体管N12的源极/漏极连接到输出端OUT，并且PMOS晶体管P11和NMOS晶体管N13的源极/漏极连接到输出端/OUT。
上拉单元620包括PMOS晶体管P12～P14。PMOS晶体管P12连接在电源电压VDD端和节点Nsabl之间，并且PMOS晶体管P12的栅极接收读出放大器使能信号SEN。PMOS晶体管P14连接在电源电压VDD端和节点Nsaref之间，并且PMOS晶体管P14的栅极接收读出放大器使能信号SEN。PMOS晶体管P13连接在节点Nsabl和节点Nsaref之间，并且PMOS晶体管P13的栅极接收读出放大器使能信号SEN。
放大单元630包括NMOS晶体管N14、N15。NMOS晶体管N14连接在节点Nsabl和NMOS晶体管N16之间，并且NMOS晶体管N14的栅极连接到节点Nbl_2。NMOS晶体管N15连接在节点Nsaref和NMOS晶体管N16之间，并且NMOS晶体管N15的栅极接收参考电压Nref_2。
放大激活控制单元640包括NMOS晶体管N16。NMOS晶体管N16连接在放大单元630和地电压GND端之间，并且NMOS晶体管N16的栅极接收读出放大器使能信号SEN。
电流传感负载单元650包括PMOS晶体管P15、P16。PMOS晶体管P15连接在电源电压VDD端和节点Nbl_2之间，并且PMOS晶体管P15的栅极接收负载电压Vload。PMOS晶体管P16连接在电源电压VDD端和节点Nref_2之间，并且PMOS晶体管P16的栅极接收负载电压Vload。
偏压控制单元660包括NMOS晶体管N17、N18。NMOS晶体管N17连接在节点Nbl_2和节点Nbl之间，并且NMOS晶体管N17的栅极接收箝位电压VCLMP。NMOS晶体管N18连接在节点Nref_2和节点Nref之间，并且NMOS晶体管N18的栅极接收箝位电压VCLMP。
图12是表示图4的读出放大器S/A的另一个实施例的电路图。
图4的读出放大器S/A包括均衡单元700、放大单元710、上拉单元720、放大单元730、放大激活控制单元740、电流传感负载单元750以及偏压控制单元760。
均衡单元700包括PMOS晶体管P17～P19。PMOS晶体管P17连接在电源电压VDD端和输出端OUT之间。PMOS晶体管P18连接在电源电压VDD端和输出端/OUT之间。PMOS晶体管P19连接在输出端OUT和/OUT之间。PMOS晶体管P17～P19具有接收读出放大器使能信号SEN的公共栅极。
放大单元710包括PMOS晶体管P20、P21和NMOS晶体管N19、N20。PMOS晶体管P20、P21与NMOS晶体管N19、N20交叉耦接。PMOS晶体管P20和NMOS晶体管N19的源极/漏极连接到输出端OUT，并且PMOS晶体管P21和NMOS晶体管N20的源极/漏极连接到输出端/OUT。
上拉单元720包括PMOS晶体管P22～P24。PMOS晶体管P22连接在电源电压VDD端和节点Nsabl之间，并且PMOS晶体管P22的栅极接收读出放大器使能信号SEN。PMOS晶体管P24连接在电源电压VDD端和节点Nsaref之间，并且PMOS晶体管P24的栅极接收读出放大器使能信号SEN。PMOS晶体管P23连接在节点Nsabl和节点Nsaref之间，并且PMOS晶体管P23的栅极接收读出放大器使能信号SEN。
放大单元730包括NMOS晶体管N21、N22。NMOS晶体管N21连接在节点Nsabl和NMOS晶体管N23之间，并且NMOS晶体管N21的栅极连接到节点Nbl_2。NMOS晶体管N22连接在节点Nsaref和NMOS晶体管N23之间，并且NMOS晶体管N22的栅极接收参考电压Nref_2。
放大激活控制单元740包括NMOS晶体管N23。NMOS晶体管N23连接在放大单元730和地电压GND端之间，并且NMOS晶体管N23的栅极接收读出放大器使能信号SEN。
电流传感负载单元750包括负载电阻器Rload3、Rload4。负载电阻器Rload3连接在电源电压VDD端和节点Nbl_2之间。负载电阻器Rload4连接在电源电压VDD端和节点Nref_2之间。
偏压控制单元760包括NMOS晶体管N24、N25。NMOS晶体管N24连接在节点Nbl_2和节点Nb1之间，并且NMOS晶体管N24的栅极接收箝位电压VCLMP。NMOS晶体管N25连接在节点Nref_2和节点Nref之间，并且NMOS晶体管N25的栅极接收箝位电压VCLMP。
图13是示出用于图解说明图10所示的读出放大器的第一和第二放大单元510、530的波形图。
当箝位电压VCLMP升到某一个电平时，导通NMOS晶体管N10、N11以传输位线BL的数据电流Idata给节点Nbl，并且传输参考位线的参考电流Iref给节点Nref。从图10中可知，通过箝位电压VCLMP控制NMOS晶体管N10、N11的栅极电压。
电流传感负载单元550包括负载电阻器Rload1、Rload2。依照负载电阻器Rloadl、Rload2的负载值将位线BL和参考位线的电流转换为节点Nbl_2、Nref_2的传感电压值。
读出放大器使能信号SEN控制放大激活控制单元540。基于放大激活控制单元540的激活状态激活放大单元510、530。放大单元530利用NMOS晶体管N7、N8的增益放大节点Nbl_2和参考电压Nref_2的值。
节点Nsabl、Nsaref的两端都依照上拉单元520的操作在预充电时段期间被预充电到高电平。预充电处理改进读出放大器S/A的第一放大特性。在时段t1期间表示了这种改进，节点Nsabl、Nsaref的两端都被下拉以具有放大的电压值。将在放大单元530所放大的电压传输给放大单元510，从而改进读出放大器S/A的第二放大特性。
放大单元510将放大单元530的增益放大以改进读出放大器S/A的偏移特性。均衡单元500在预充电时段期间将放大单元510的输出信号预充电到高电平。
图14是示出用于图解说明图10的读出放大器的操作电压的时序图。图14也表示在两个读周期中的数据“1”和数据“0”的电流传感操作的时序图。
在读周期n，当列选择信号CS和参考列选择信号REFCS被激活时，单元的数据电流Idata和参考电流Iref开始流动。在预定的时间之后，激活读出放大器使能信号SEN，并且放大输出端OUT、/OUT的电压。数据电流Idata大于参考电流Iref；因而，将输出端OUT以高电平输出，并将输出端/OUT以低电平输出。
在读周期n+1，当列选择信号CS和参考列选择信号REFCS被激活时，单元的数据电流Idata和参考电流Iref开始流动。在预定的时间之后，激活读出放大器使能信号SEN，并且放大输出端OUT、/OUT的电压。数据电流Idata小于参考电流Iref，因而，将输出端OUT以低电平输出，并将输出端/OUT以高电平输出。
如上所述，依照本发明的实施例的相变存储器件利用具有相变电阻器的相变存储器件中的参考单元阵列，改进参考电流的稳定性和精确性。
相变存储器件还利用具有相变电阻器的相变存储器件中的具有相同延时元件的参考单元阵列，改进读出放大器的传感效率。
另外，相变存储器件改进具有相变电阻器的相变存储器件中的读出放大器的偏移特性。
尽管已经描述了与本发明一致的许多例证性的实施例，但是应该认识到，那些本领域技术人员可以想出属于该公开的原理的精神和范围的许多其它修改和实施例。特别地，在该公开、附图以及附随的权利要求书的范围内的组成部分和/或排列中，许多变化和修改是可能的。除组成部分和/或排列中的变化和修改之外，对于那些本领域的技术人员来说作为另外选择的使用同样也是显而易见的。
相关申请交叉引用
本申请要求于2007年7月24日公开的韩国专利申请号10-2007-73851的优先权，其全部内容通过引用并入这里。

Claims (21)

1、一种相变存储器件，包括：
单元阵列块，包括一个或多个相变电阻单元，在一条或多条字线和一条或多条位线的交叉点上形成每个相变电阻单元；
参考单元阵列块，配置成输出参考电流，所述参考单元阵列块包括一个或多个参考单元，在字线和参考位线的交叉点上形成每个参考单元；
列选择单元，连接到所述单元阵列块的一条或多条位线的每一条，并且配置成选择连接到所述单元阵列块的一条或多条位线的一条或多条；
参考列选择单元，连接到所述参考单元阵列块的参考位线，并且配置成选择所述参考位线；以及
读出放大器，连接到所述列选择单元和所述参考列选择单元，并且依照所述参考单元阵列块的参考电流以及由所述列选择单元所选择的位线的单元数据电流进行放大。
2、依照权利要求1所述的相变存储器件，进一步包括：参考电阻器，连接到所述参考列选择单元和所述读出放大器之间的参考位线。
3、依照权利要求1所述的相变存储器件，其中，所述一个或多个相变电阻单元的每一个包括：
相变电阻器，配置成保存与相变对应的数据，其中所述相变依赖于施加于所述相变电阻器的电流的电平而发生；以及
二极管元件，连接在所述相变电阻器和相应的字线之间。
4、依照权利要求1所述的相变存储器件，其中，所述一个或多个参考单元的每一个包括：二极管元件，连接在所述参考位线和字线之间。
5、依照权利要求4所述的相变存储器件，其中，所述参考单元阵列块进一步包括：相变电阻器，配置成存储与依赖于流过所述相变电阻器的电流而发生的相变对应的数据。
6、依照权利要求4所述的相变存储器件，其中，所述二极管元件是具有连接到所述参考位线的P型区和连接到所述字线的N型区的PN二极管。
7、依照权利要求1所述的相变存储器件，其中，所述列选择单元包括一个或多个列选择开关，其中所述列选择开关之一连接在所述一条或多条位线的每一条和所述读出放大器之间，并且通过列选择信号控制每个列选择开关。
8、依照权利要求7所述的相变存储器件，其中，所述列选择开关包括NMOS晶体管。
9、依照权利要求1所述的相变存储器件，其中，所述参考列选择单元包括列选择开关，连接在所述参考位线和所述读出放大器之间，并且通过参考列选择信号控制。
10、依照权利要求9所述的相变存储器件，其中，所述参考列选择开关包括NMOS晶体管。
11、依照权利要求1所述的相变存储器件，其中，所述一条或多条位线共享单个读出放大器。
12、依照权利要求1所述的相变存储器件，其中，所述位线的重置电阻值大于参考电阻，并且置位电阻小于所述参考电阻。
13、依照权利要求1所述的相变存储器件，其中，所述位线中流动的重置电流小于所述参考电流，并且置位电流小于所述参考电流。
14、依照权利要求1所述的相变存储器件，其中，所述读出放大器包括：
均衡单元，配置成在预充电时段期间预充电所述读出放大器的输出端；
放大单元，配置成依照位线电压端和参考电压端的电压电平将所述输出端的电压放大；
上拉单元，配置成在预充电时段期间在所述放大单元的输入节点上执行上拉操作；
放大激活控制单元，配置成响应于读出放大器使能信号控制所述放大单元的激活；
电流传感负载单元，配置成将所述单元数据电流和所述参考电流转换为位线节点和参考节点的电压电平；以及
偏压控制单元，配置成依照箝位电压控制所述参考电流和所述单元数据电流。
15、依照权利要求14所述的相变存储器件，其中，所述放大单元包括：
第一放大单元，配置成放大所述位线节点和所述参考节点的电压；以及
第二放大单元，配置成放大所述第一放大单元的电压。
16、依照权利要求14所述的相变存储器件，其中，所述上拉单元包括第一PMOS晶体管，连接在所述输入节点之间，其中所述第一PMOS晶体管的栅极接收所述读出放大器使能信号。
17、依照权利要求16所述的相变存储器件，其中，所述上拉单元进一步包括：
第二PMOS晶体管，连接在电源电压端和所述位线节点之间，其中所述第二PMOS晶体管的栅极接收所述读出放大器使能信号；以及
第三PMOS晶体管，连接在所述电源电压端和所述参考节点之间，其中所述第三PMOS晶体管的栅极接收所述读出放大器使能信号。
18、依照权利要求14所述的相变存储器件，其中，所述电流传感负载单元包括：
第一负载电阻器，连接在电源电压端和所述位线节点之间；以及
第二负载电阻器，连接在所述电源电压端和所述参考节点之间。
19、依照权利要求14所述的相变存储器件，其中，所述电流传感负载单元包括：
第四晶体管，连接在电源电压端和所述位线节点之间，并且具有接收负载电压的栅极；以及
第五晶体管，连接在所述电源电压端和所述参考节点之间，并且具有接收所述负载电压的栅极。
20、一种相变存储器件，包括：
多个单元阵列块，每个单元阵列块包括在字线和位线的交叉点上形成的一个或多个相变电阻单元；
多个列选择单元，每个列选择单元被连接到所述多个单元阵列块之一，并且配置成选择连接到所连接的一个单元阵列块的一条或多条位线的一条或多条；
单个参考单元阵列块，配置成输出参考电流，所述参考单元阵列块包括一个或多个参考单元，在字线和参考位线的交叉点上形成每个参考单元；
参考列选择单元，连接到所述单个参考单元阵列块的参考位线，并且配置成选择所述参考位线；以及
多个读出放大器，每个读出放大器被连接到所述列选择单元之一和所述单个参考列选择单元，并且每个读出放大器依照所述单个参考单元阵列块的参考电流以及由所述列选择单元所选择的位线的单元数据电流进行放大。
21、一种相变存储器件，包括：
多个单元阵列块，每个单元阵列块包括在字线和位线的交叉点上形成的一个或多个相变电阻单元；
多个列选择单元，每个列选择单元被连接到所述多个单元阵列块之一，并且配置成选择所连接的单元阵列块的一条或多条位线的一条或多条；
多个参考单元阵列块，每个参考单元阵列块与所述多个单元阵列块之一对应，其中每个参考单元阵列块被配置成输出参考电流，并且每个参考单元阵列块包括一个或多个参考单元，在字线和参考位线的交叉点上形成每个参考单元；
多个参考列选择单元，每个参考列选择单元被连接到所述多个参考单元阵列块之一，并且配置成选择所连接的参考单元阵列块的参考位线；以及
多个读出放大器，每个读出放大器被连接到所述列选择单元之一和相应的参考列选择单元，并且每个读出放大器依照所述参考位线的参考电流以及由所述列选择单元所选择的位线的单元数据电流进行放大。
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