KR101001144B1 - 상변환 메모리 장치 - Google Patents

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Abstract

본 발명은 상변환 메모리 장치에 구비된 감지 증폭 회로의 구성 및 동작에 관한 것으로써, 워드라인 선택신호의 활성화구간 내에서 순차적으로 각각 활성화되고 각각 예정된 활성화구간 길이를 갖는 제1 및 제2 감지증폭 인에이블 신호를 생성하기 위한 신호 생성부와, 상기 제1 감지증폭 인에이블 신호의 활성화구간동안 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀에 설정된 선택 셀 감지동작전류를 공급하여 그 저항 값을 감지하고, 감지결과에 대응하여 저항감지신호의 전압레벨을 결정하기 위한 선택 셀 저항감지부와, 상기 제1 감지증폭 인에이블 신호의 활성화구간동안 기준 셀에 설정된 기준 셀 감지동작전류를 공급하여 상기 기준 셀의 저항 값을 감지하고, 그에 대응하여 논리기준신호의 전압레벨을 결정하기 위한 기준 셀 저항감지부, 및 상기 제2 감지증폭 인에이블 신호의 활성화구간동안 상기 논리기준신호의 전압레벨을 기준으로 상기 저항감지신호의 전압레벨을 논리적으로 판단하고 증폭하여 저항감지증폭신호로서 출력하기 위한 전압레벨 증폭부를 구비하는 상변환 메모리 장치를 제공한다.
상변환 메모리 장치, 감지 증폭 회로, 전류 소모

Description

상변환 메모리 장치{PHASE CHANGE MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 상변환 메모리 장치에 관한 것이며, 더 자세히는, 상변환 메모리 장치에 구비된 감지 증폭 회로의 구성 및 동작에 관한 것이다.
컴퓨터 프로그램 및 데이터를 저장하는 데 현재 사용되는 많은 컴퓨터 메모리 기술들이 있으며, 그러한 기술들은 다이나믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 소거 및 프로그램 가능한 읽기-전용 메모리(EPROM), 전기적으로 소거 및 프로그램 가능한 읽기-전용 메모리(EEPROM), 등을 포함한다. 몇몇 메모리 기술들은 저장된 데이터를 유지하는 데 전압을 필요로 하는 반면에, 다른 메모리 기술들은 저장된 데이터를 유지하는 데 전압을 필요로 하지 않는다.
반복적으로 읽기/쓰기 가능한 그리고 불휘발성인 메모리에 대한 요구가 증가하고 있다. 현재 사용되고 있는 주요한 불휘발성 메모리는 EEPROM이며, 이는 절연된 플로팅 게이트 상에 전하를 유지하는 플로팅 게이트 트랜지스터를 사용한다. 각 메모리 셀은 플로팅 게이트에/로부터 전자를 주입/제거함으로써 전기적으로 "1" 또는 "0"으로 프로그램될 수 있다. 하지만, EEPROM 메모리 셀들은 보다 작은 크기로 축소하는 데 더 어렵고, 읽기 및 프로그램 동작을 수행하는 데 비교적 느리고, 비교적 많은 양의 전력을 소모할 수 있다.
불휘발성 메모리로서, 상변화 메모리 장치들이 또한 최근에 알려져 왔다. 이 장치들은 상이한 전기적인 독출 특성들을 나타내는 다른 구조적인 상태들(structured states) 사이에서 전기적으로 바뀔 수 있는 물질을 이용한다. 예를 들면, 게르마늄ㆍ안티몬ㆍ텔루르 혼합물(GST)으로서 칼코겐 물질(chalcogenide material) (이하, "GST 물질"이라 칭함)로 만드어진 메모리 장치들이 알려져 있으며, GST 물질은 비교적 높은 저항율(resistivity)을 나타내는 비결정 상태(amorphous state)와 비교적 낮은 저항율을 나타내는 결정 상태(crystalline state) 사이에서 프로그램 된다. GST 물질을 가열함으로써 GST 물질이 프로그램된다. 가열의 크기 및 기간은 GST 물질이 비결정 또는 결정 상태로 남아있는 지의 여부를 결정한다. 높은 그리고 낮은 저항율들은 프로그램된 값들 "1" 및 "0"을 나타내며, 이는 GST 물질의 저항율을 측정함으로써 감지될 수 있다.
GST 물질을 비결정 상태 또는 결정 상태로 프로그램 하는 동작, 즉, GST 물질에 데이터를 쓰는 동작을 수행하기 위해서는 비교적 그 크기가 큰 전류를 GST 물질에 공급하여 GST 물질의 구조적인 상태를 변동시키는 방법을 사용한다.
반면, 이미 비결정 상태 또는 결정 상태로 프로그램 되어있는 GST 물질의 데이터 값을 읽는 동작을 수행하기 위해서는 비교적 그 크기가 작은 전류를 GST 물질 에 공급하여 GST 물질의 구조적인 상태는 변동시키지 않은 상태에서 GST 물질의 저항 값을 감지하는 방법을 사용한다.
한편, GST 물질을 메모리 셀에 적용하여 상변환 메모리 장치를 설계한다고 하였을 때, 일반적인 디램(DRAM)과 같은 반도체 메모리 장치에서 사용되는 캐패시터로 이루어진 메모리 셀이 어레이 형태로 이루어져 있는 것과 마찬가지로, 상변환 메모리 장치에서 GST 물질이 적용된 상변환 메모리 셀도 어레이 형태로 이루진 상태가 될 것이다.
즉, 일반적인 디램(DRAM)에서 워드라인(WL)과 비트라인(BL)의 선택에 의해 어레이 형태로 이루어진 다수의 메모리 셀 중 어느 하나의 셀을 선택하여 데이터를 입/출력하는 동작이 수행되는 것과 마찬가지로, 상변환 메모리 장치에서도 워드라인(WL)과 비트라인(BL)의 선택에 의해 어레이 형태로 이루어진 GST 물질이 적용된 다수의 상변환 메모리 셀 중 어느 하나의 상변환 메모리 셀을 선택하여 데이터를 입/출력하는 동작이 수행될 것이다.
이때, 일반적인 디램(DRAM)에서는 어레이 형태로 이루어진 다수의 메모리 셀 중 어느 하나의 셀을 선택하는 과정에서 워드라인(WL)이 활성화됨과 동시에 선택된 셀의 데이터를 감지하고 증폭하는 동작이 시작되어 워드라인(WL)이 비활성화될 때까지 계속 그 상태를 유지하도록 제어되어야 한다. 그렇게 하지 않고 워드라인(WL)이 활성화되어 있는 상태에서 셀의 데이터를 감지하고 증폭하는 동작을 종료시키게 되면, 선택된 셀의 데이터가 깨질 수 있으며, 설령 선택된 셀의 데이터 자체가 깨지지 않는다고 하더라도 선택된 셀에 충전된 전하량이 부족하여 리프레쉬 특성이 안 좋아지는 문제가 발생할 수 있다.
이렇게, 일반적인 디램(DRAM)에서는 어레이 형태로 이루어진 다수의 메모리 셀 중 어느 하나의 셀을 선택하여 데이터를 입/출력할 때 워드라인(WL)이 활성화되는 구간에서 선택된 셀의 데이터를 계속 감지하고 증폭하는 동작이 유지되도록 해야만 한다.
때문에, 일반적인 디램(DRAM)과 유사한 형태로 셀 어레이가 구성되는 상변환 메모리에서도 다수의 상변환 메모리 셀 중 어느 하나의 상변환 메모리 셀을 선택하여 데이터를 입/출력할 때 워드라인(WL)이 활성화되는 구간에서 선택된 상변환 메모리 셀의 데이터를 감지하고 증폭하는 동작이 계속 유지되도록 하는 방식을 적용할 수 있으며, 실제로 그래도 적용한다고 하여도 데이터를 입/출력하는 동작은 정상적으로 수행되는 것이 가능하다.
하지만, 상변환 메모리 장치에 구비되는 다수의 상변환 메모리 셀들은 비위발성이라는 특성을 가지므로, 상변환 메모리 장치에 일반적인 디램(DRAM)에서 사용하였던 대로 다수의 상변환 메모리 셀 중 어느 하나의 상변환 메모리 셀을 선택하여 데이터를 입/출력할 때 워드라인(WL)이 활성화되는 구간에서 선택된 상변환 메모리 셀의 데이터를 감지하고 증폭하는 동작이 계속 유지되도록 하는 방식을 그대로 적용하게 되면, 실제로 사용하지 않아도 되는 전류를 소모하는 문제가 발생할 수 있다.
즉, 상변환 메모리 장치에 구비되는 다수의 상변환 메모리 셀들은 비위발성이라는 특성을 가지므로, 워드라인(WL)이 활성화되는 구간에 대응하는 시간의 길이 보다 데이터를 입/출력하는데 필요한 시간이 더 짧다는 특성을 가지게 된다. 따라서, 데이터를 입/출력할 때 워드라인(WL)이 활성화되는 구간에서 선택된 상변환 메모리 셀의 데이터를 감지하고 증폭하는 동작이 계속 유지될 경우, 워드라인(WL)이 활성화되는 구간에 대응하는 시간의 길이와 데이터를 입/출력하는데 필요한 시간의 차이만큼 전류를 더 소모하는 문제가 발생할 수 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 워드라인(WL)의 활성화구간에 대응하는 시간과 상관없이 상변환 메모리 셀의 데이터를 감지하고 증폭하는 시간이 독립적으로 결정될 수 있는 상변환 메모리 장치의 감지증폭 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 워드라인 선택신호의 활성화구간 내에서 순차적으로 각각 활성화되고 각각 예정된 활성화구간 길이를 갖는 제1 및 제2 감지증폭 인에이블 신호를 생성하기 위한 신호 생성부; 상기 제1 감지증폭 인에이블 신호의 활성화구간동안 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀에 설정된 동작전류를 공급하여 그 저항 값을 감지하고, 감지결과에 대응하여 저항감지신호의 전압레벨을 결정하기 위한 저항감지부; 및 상기 제2 감지증폭 인에이블 신호의 활성화구간동안 논리기준신호의 전압레벨을 기준으로 상기 저항감지신호의 전압레벨을 논리적으로 판단하고 증폭하여 저항감지증폭신호로서 출력하기 위한 전압레벨 증폭부를 구비하는 상변환 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 워드라인 선택신호의 활성화구간 내에서 순차적으로 각각 활성화되고 각각 예 정된 활성화구간 길이를 갖는 제1 및 제2 감지증폭 인에이블 신호를 생성하기 위한 신호 생성부; 상기 제1 감지증폭 인에이블 신호의 활성화구간동안 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀에 설정된 선택 셀 감지동작전류를 공급하여 그 저항 값을 감지하고, 감지결과에 대응하여 저항감지신호의 전압레벨을 결정하기 위한 선택 셀 저항감지부; 상기 제1 감지증폭 인에이블 신호의 활성화구간동안 기준 셀에 설정된 기준 셀 감지동작전류를 공급하여 상기 기준 셀의 저항 값을 감지하고, 그에 대응하여 논리기준신호의 전압레벨을 결정하기 위한 기준 셀 저항감지부; 및 상기 제2 감지증폭 인에이블 신호의 활성화구간동안 상기 논리기준신호의 전압레벨을 기준으로 상기 저항감지신호의 전압레벨을 논리적으로 판단하고 증폭하여 저항감지증폭신호로서 출력하기 위한 전압레벨 증폭부를 구비하는 상변환 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 어레이 형태로 이루어진 다수의 상변환 메모리 셀;
로우 어드레스에 대응하는 워드라인 선택신호의 활성화구간 내에서 컬럼 어드레스에 대응하는 리드 커맨드에 응답하여 순차적으로 각각 활성화되고 각각 예정된 활성화구간을 갖는 제1 및 제2 감지증폭 인에이블 신호를 생성하기 위한 신호 생성부; 상기 제1 감지증폭 인에이블 신호의 활성화구간동안 상기 다수의 상변환 메모리 셀 중 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀에 설정된 동작전류를 공급하여 그 저항값을 감지하고, 감지 결과에 대응하여 저항감지신호의 전압레벨을 결정하기 위한 저항감지부; 및 상기 제2 감지증폭 인에이블 신호의 활성 화구간동안 논리기준신호의 전압레벨을 기준으로 상기 저항감지신호의 전압레벨을 논리적으로 판단하고 증폭하여 저항감지증폭신호로서 출력하기 위한 전압레벨 증폭부를 구비하는 상변환 메모리 장치를 제공한다.
전술한 본 발명은 워드라인의 활성화구간 내에서 순차적으로 각각 활성화되고 각각 예정된 활성화구간 길이를 갖는 다수의 감지증폭 인에이블 신호를 사용하여 상변환 메모리 장치에 구비된 감지증폭 회로의 동작이 설정된 단계별로 나누어서 수행되도록 함으로서 감지증폭 회로의 동작으로 인해 소모되는 전류의 크기를 감소시키는 효과가 있다.
즉, 워드라인의 활성화구간이라고 하더라도 상변환 메모리 셀에 흐르는 전류의 크기를 최소한으로 유지할 수 있는 효과가 있으며, 이로 인해, 상변환 메모리 셀에 가해지는 스트레스를 최소한으로 유지할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로를 상세히 도시한 회로도이다.
도 1a를 참조하면, 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로는, 워드라인 선택신호(WL<sel>)의 활성화구간 내에서 순차적으로 각각 활성화되고 각각 예정된 활성화구간 길이를 갖는 제1 감지증폭 인에이블 신호(SAEN1) 및 제2 감지증폭 인에이블 신호(SAEN2)를 생성하기 위한 신호 생성부(100)와, 제1 감지증폭 인에이블 신호(SAEN1)의 활성화구간동안 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR)에 설정된 선택 셀 감지동작전류(SEL_C_DI)를 공급하여 그 저항 값을 감지하고, 감지결과에 대응하여 저항감지신호(R_SENS_SIG)의 전압레벨을 결정하기 위한 선택 셀 저항감지부(120)와, 제1 감지증폭 인에이블 신호(SAEN1)의 활성화구간동안 기준 셀(146, refR)에 설정된 기준 셀 감지동작전류(REF_C_DI)를 공급하여 기준 셀(146, refR)의 저항 값을 감지하고, 그에 대응하여 논리기준신호(LOGIC_REF_SIG)의 전압레벨을 결정하기 위한 기준 셀 저항감지부(140), 및 제2 감지증폭 인에이블 신호(SAEN2)의 활성화구간동안 논리기준신호(LOGIC_REF_SIG)의 전압레벨을 기준으로 저항감지신호(R_SENS_SIG)의 전압레벨을 논리적으로 판단하고 증폭하여 저항감지증폭신호(RSA_SIG, RSA_SIG#)로서 출력하기 위한 전압레벨 증폭부(160)를 구비한다.
여기서, 신호 생성부(100)는, 워드라인 선택신호(WL<sel>)의 활성화구간 내에서 리드 커맨드(RD_CMD)에 응답하여 제1 감지증폭 인에이블 신호(SAEN1)를 생성하기 위한 제1 감지증폭 인에이블 신호 생성부(102), 및 워드라인 선택신 호(WL<sel>)의 활성화구간 내에서 제1 감지증폭 인에이블 신호(SAEN1)에 응답하여 제2 감지증폭 인에이블 신호(SAEN2)를 생성하기 위한 제2 감지증폭 인에이블 신호 생성부(104)를 구비한다.
그리고, 선택 셀 저항 감지부(120)는, 워드라인 선택신호(WL<sel>)에 응답하여 접지전압(VSS)단에 접속되는 상변환 메모리 셀(126, cellR)과, 제1 감지증폭 인에이블 신호(SAEN1)에 응답하여 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR)에 선택 셀 감지동작전류(SEL_C_DI)를 공급하기 위한 선택 셀 전류공급부(122), 및 선택 셀 전류공급부(122)의 동작을 통해 감지되는 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR)의 저항 값에 대응하여 저항감지신호(R_SENS_SIG)의 전압레벨을 결정하기 위한 저항감지신호 전압레벨 결정부(124)를 구비한다.
또한, 선택 셀 저항 감지부(120)의 구성요소 중 선택 셀 전류공급부(122)는, 전류 생성 제어신호(I_GEN_CON)에 응답하여 선택 셀 감지동작전류(SEL_C_DI)를 생성하기 위한 선택 셀 감지동작전류 생성부(1224), 및 제1 감지증폭 인에이블 신호(SAEN1)에 응답하여 선택 셀 감지동작전류 생성부(1224)와 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR) 사이에서 선택 셀 감지동작전류(SEL_C_DI)가 전송되는 경로를 온/오프(on/off) 제어하기 위한 선택 셀 전류전송 경로 제어부(1222)를 구비한다.
여기서, 선택 셀 저항 감지부(120)의 구성요소 중 선택 셀 전류공급부(122)에 구비된 선택 셀 전류전송 경로 제어부(1222)는, 게이트로 인가되는 제1 감지증 폭 인에이블 신호(SAEN1)에 응답하여 드레인 접속되는 선택 셀 감지동작전류 생성부(1224)에서 소스 접속되는 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR)로 선택 셀 감지동작전류(SEL_C_DI)가 흐르는 것을 온/오프 제어하기 위한 NMOS 트랜지스터(N1)를 구비한다.
또한, 선택 셀 저항 감지부(120)의 구성요소 중 저항감지신호 전압레벨 결정부(124)는, 예정된 저항값을 갖는 상태로 선택 셀 감지동작전류 생성부(1224)와 선택 셀 전류전송 경로 제어부(1222) 사이에 접속되는 분배저항(1242)을 구비하고, 분배저항(1242)과 선택 셀 전류전송 경로 제어부 사이에 위치하는 노드(DIV_ND_R)에서 저항감지신호(R_SENS_SIG)를 출력한다.
여기서, 선택 셀 저항 감지부(120)의 구성요소 중 저항감지신호 전압레벨 결정부(124)에 구비되는 분배저항(1242)은, 게이트에 접지전압(VSS)단에 접속되고 드레인에 선택 셀 감지동작전류 생성부(1224)가 접속되며 소스에 선택 셀 전류전송 경로 제어부(1222)가 접속되어 예정된 저항값으로 고정될 수 있는 PMOS 트랜지스터(P1)를 구비한다.
그리고, 기준 셀 저항 감지부(140)는, 기준 셀(146, refR)과, 제1 감지증폭 인에이블 신호(SAEN1)에 응답하여 기준 셀(146, refR)에 기준 셀 감지동작전류(REF_C_DI)를 공급하기 위한 기준 셀 전류공급부(142), 및 기준 셀 전류공급부(142)의 동작을 통해 감지되는 기준 셀(146, refR)의 저항 값에 대응하여 논리기준신호(LOGIC_REF_SIG)의 전압레벨을 결정하기 위한 논리기준신호 전압레벨 결정부(144)를 구비한다.
또한, 기준 셀 저항 감지부(140)의 구성요소 중 기준 셀 전류공급부(142)는, 전류 생성 제어신호(I_GEN_CON)에 응답하여 기준 셀 감지동작전류(REF_C_DI)를 생성하기 위한 기준 셀 감지동작전류 생성부(1424), 및 제1 감지증폭 인에이블 신호(SAEN1)에 응답하여 기준 셀 감지동작전류 생성부(1424)와 기준 셀(146, refR) 사이에서 기준 셀 감지동작전류(REF_C_DI)가 전송되는 경로를 온/오프(on/off) 제어하기 위한 기준 셀 전류전송 경로 제어부(1422)를 구비한다.
여기서, 기준 셀 저항 감지부(140)의 구성요소 중 기준 셀 전류공급부(142)에 구비된 기준 셀 전류전송 경로 제어부(1422)는, 게이트로 인가되는 제1 감지증폭 인에이블 신호(SAEN1)에 응답하여 드레인 접속되는 기준 셀 감지동작전류 생성부(1424)에서 소스 접속되는 기준 셀(146, refR)로 기준 셀 감지동작전류(REF_C_DI)가 흐르는 것을 온/오프 제어하기 위한 NMOS 트랜지스터(N3)를 구비한다.
또한, 기준 셀 저항 감지부(140)의 구성요소 중 논리기준신호 전압레벨 결정부(144)는, 예정된 저항값을 갖는 상태로 기준 셀 감지동작전류 생성부(1424)와 기준 셀 전류전송 경로 제어부(1422) 사이에 접속되는 분배저항(1442)을 구비하고, 분배저항(142)과 기준 셀 전류전송 경로 제어부(1422) 사이에 위치하는 노드(DIV_ND_L)에서 논리기준신호(LOGIC_REF_SIG)를 출력한다.
여기서, 기준 셀 저항 감지부(140)의 구성요소 중 논리기준신호 전압레벨 결정부(144)에 구비되는 분배저항(1442)은, 게이트에 접지전압(VSS)단에 접속되고 드레인에 기준 셀 감지동작전류 생성부(1424)가 접속되며 소스에 기준 셀 전류전송 경로 제어부(1422)가 접속되어 예정된 저항값으로 고정될 수 있는 PMOS 트랜지스터(P2)를 구비한다.
그리고, 전압레벨 증폭부(160)는, 논리기준신호(LOGIC_REF_SIG)를 제1입력단(IND1)으로 입력받고, 저항감지신호(R_SENS_SIG)를 제2입력단(IND2)으로 입력받아, 그 전압레벨 차이를 차동증폭(differential amplifier)하고, 제2 감지증폭 인에이블 신호(SAEN2)의 활성화구간동안 증폭된 전압레벨을 유지한 상태로 저항감지증폭신호(RSA_SIG, RSA_SIG#)로서 출력한다.
여기서, 전압레벨 증폭부(160)의 구성을 좀 더 구체적으로 살펴보면, 게이트와 접속되는 제1입력단(IND1)을 통해 인가되는 논리기준신호(LOGIC_REF_SIG)에 응답하여 드레인 접속되는 제1중간노드(MND1)에서 소스 접속된 공통노드(COMN)로 흐르는 전류의 크기를 조절하기 위한 NMOS 트랜지스터(N7)와, 게이트와 접속되는 제2입력단(IND2)을 통해 인가되는 저항감지신호(R_SENS_SIG)에 응답하여 드레인 접속된 제2중간노드(MND2)에서 소스 접속된 공통노드(COMN)로 흐르는 전류의 크기를 조절하기 위한 NMOS 트랜지스터(N6)와, 초기동작구간에서 제1중간노드(MND1)와 전하공유(charge sharing)되어있는 제1출력노드(OUTD1)의 전압레벨에 응답하여 제2출력노드(OUTD2)의 전압레벨을 조절하기 위한 NMOS 트랜지스터(N4) 및 PMOS 트랜지스터(P3)와, 초기동작구간에서 제2중간노드(MND2)와 전하공유(charge sharing)되어 있는 제2출력노드(OUTD2)의 전압레벨에 응답하여 제1출력노드(OUTD1)의 전압레벨을 조절하기 위한 NMOS 트랜지스터(N5) 및 PMOS 트랜지스터(P5)와, 게이트로 인가되는 제2 감지증폭 인에이블 신호(SAEN2)에 응답하여 소스 접속된 전원전압(VDD)단에서 드레인 접속된 제1출력노드(OUTD1)가 연결되는 것을 온/오프 제어하기 위한 PMOS 트랜지스터(P6)와, 게이트로 인가되는 제2 감지증폭 인에이블 신호(SAEN2)에 응답하여 소스 접속된 전원전압(VDD)단에서 드레인 접속된 제2출력노드(OUTD2)가 연결되는 것을 온/오프 제어하기 위한 PMOS 트랜지스터(P4), 및 게이트로 인가되는 제2 감지증폭 인에이블 신호(SAEN2)에 응답하여 드레인 접속된 공통노드(COMN)에서 소스 접속된 접지전압(VSS)단이 연결되는 것을 온/오프 제어하기 위한 NMOS 트랜지스터(P8)를 구비한다.
전술한 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로의 구성을 살펴보면, 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR)이라고 하는 설명이 반복적으로 나오는데, 이는, 도 1a에 도시된 것과 다르게 실제로는 상변환 메모리 셀(126, cellR)의 개수가 매우 많으며, 많은 개수의 상변환 메모리 셀 중 그 데이터를 감지증폭하기 위한 상변환 메모리 셀이 워드라인 선택신호(WL<sel>)에 대응하여 결정된다는 것을 뜻한다.
즉, 도 1a에 도시된 것처럼 워드라인 선택신호(WL<sel>)를 기준으로 접지전압(VSS)단과 연결되는 것이 온/오프 제어되는 상변환 메모리 셀이 한 개만 존재하는 것이 아니라 워드라인 선택신호(WL<sel>)를 기준으로 접지전압(VSS)단과 연결되는 것이 온/오프 제어되는 상변환 메모리 셀이 매우 많이 존재한다.
그리고, 일반적으로 상변환 메모리 장치에 구비된 다수의 상변환 메모리 셀이 어레이 형태로 구성된다고 하였을 때, 도 1a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로에서 로우 어드레스에 대응하는 신호는 워드 라인 선택신호(WL<sel>)라고 볼 수 있으며, 컬럼 어드레스에 대응하는 신호는 제1 감지증폭 인에이블 신호(SAEN1)이라고 볼 수 있다. 즉, 제1 감지증폭 인에이블 신호(SAEN1)가 리드 커맨드(RD_CMD)에 응답하여 생성되는 신호이므로 컬럼 어드레스에 대응하는 신호라고 볼 수 있다. 따라서, 워드라인 선택신호(WL<sel>)가 전송되는 라인이 워드라인이라고 볼 수 있으며, 선택 셀 감지동작전류(SEL_C_DI)가 전송되는 라인이 비트라인이라고 볼 수 있다.
이와 같이 다수의 상변환 메모리 셀이 구비된 경우에서 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로를 다시 구성하면 도면에 직접적으로 도시되지는 않았지만 도 1a를 참조하여 다음과 같이 구성할 수 있다.
어레이(array) 형태로 이루어진 다수의 상변환 메모리 셀(cellR<0:N>)과, 로우 어드레스(row address)에 대응하는 워드라인 선택신호(WL<sel>)의 활성화구간 내에서 컬럼 어드레스(column address)에 대응하는 리드 커맨드(RD_CMD<0:N>)에 응답하여 순차적으로 각각 활성화되고 각각 예정된 활성화구간을 갖는 제1 감지증폭 인에이블 신호(SAEN1)및 제2 감지증폭 인에이블 신호(SAEN2)를 생성하기 위한 신호 생성부(100)와, 제1 감지증폭 인에이블 신호(SAEN1)의 활성화구간동안 다수의 상변환 메모리 셀(cellR<0:N>) 중 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀에 선택 셀 감지동작전류(SEL_C_DI)를 공급하여 그 저항값을 감지하고, 감지 결과에 대응하여 저항감지신호(R_SENS_SIG)의 전압레벨을 결정하기 위한 저항감지부(120)와, 제1 감지증폭 인에이블 신호(SAEN1)의 활성화구간동안 기준 셀(146, refR)에 설정된 기준 셀 감지동작전류(REF_C_DI)를 공급하여 기준 셀(146, refR)의 저항 값을 감지하고, 그에 대응하여 논리기준신호(LOGIC_REF_SIG)의 전압레벨을 결정하기 위한 기준 셀 저항감지부(140), 및 제2 감지증폭 인에이블 신호(SAEN2)의 활성화구간동안 논리기준신호(LOGIC_REF_SIG)의 전압레벨을 기준으로 저항감지신호(R_SENS_SIG)의 전압레벨을 논리적으로 판단하고 증폭하여 저항감지증폭신호(RSA_SIG, RSA_SIG#)로서 출력하기 위한 전압레벨 증폭부(160)를 구비한다.
이렇게, 상변환 메모리 장치에 다수의 상변환 메모리 셀이 구비된 경우를 구성한다고 하여도 감지 증폭 회로의 입장에서의 상변환 메모리 셀을 바라보는 구성은 도 1a에 도시된 것과 동일하다는 것을 알 수 있다. 따라서, 그 동작은 상기에서 설명한 것과 동일하므로 더 자세한 구성은 여기에서 더 이상 설명하지 않도록 하겠다.
참고로, 기준 셀 저항감지부(140)에 구비되는 기준 셀(146, refR)은, 논리기준신호(LOGIC_REF_SIG)의 전압레벨을 결정하기 위해 존재하는 상변환 메모리 셀로서, 도 1a에 도시에서는 선택 셀 저항감지부(120)에 대비되는 구성요소처럼 도시되어 상변환 메모리 셀의 개수가 많은 만큼 기준 셀의 개수도 많은 것 같지만, 실제로는 그 개수가 매우 적다. 즉, 한 개수의 기준 셀에 의해 그 전압레벨이 결정되는 논리기준신호(LOGIC_REF_SIG)를 기준으로 다수의 상변환 메모리 셀에 각각 대응하는 저항감지신호(R_SENS_SIG<0:N>)의 논리레벨을 판단하게 된다.
또한, 기준 셀(146, refR)은 다수의 상변환 메모리 셀에 저장된 데이터의 논리레벨을 판단하는데 사용될 수 있으므로, 로직'하이'(High)로 판정될 수 있는 데이터를 저장하고 있는 상변환 메모리 셀과 로직'로우'(Low)로 판정될 수 있는 데이 터를 저장하고 있는 상변환 메모리 셀을 직렬로 연결하여 기준 셀(146, refR)을 만들게 된다.
그리고, 도 1a에서와 같이 항상 기준 셀(146, refR)이 필요한 것은 아니다. 즉, 도 1a에 다르게 기준 셀 저항감지부(140) 자체가 없어도 상변환 메모리 장치의 감지 증폭 동작이 정상적으로 수행되도록 할 수 있다. 그 방법은, 논리기준신호(LOGIC_REF_SIG)를 상변환 반도체 메모리 장치 외부에서 입력받을 수도 있고, 별도로 구비된 내부의 전압생성회로에서 생성할 수도 있다. 물론, MRS와 같은 내부의 특정 레지스터에 그 값을 미리 설정해 놓을 수 도 있다.
이와 같이 논리기준신호(LOGIC_REF_SIG)를 상변환 메모리 장치 외부에서 입력받거나 내부의 전압생성회로에서 생성하거나 MRS와 같은 내부의 특정 레지스터에 설정해 놓는 경우에서 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로를 다시 구성하면 도면에 직접적으로 도시되지는 않았지만 도 1a를 참조하여 다음과 같이 구성할 수 있다.
워드라인 선택신호(WL<sel>)의 활성화구간 내에서 순차적으로 각각 활성화되고 각각 예정된 활성화구간 길이를 갖는 제1 감지증폭 인에이블 신호(SAEN1) 및 제2 감지증폭 인에이블 신호(SAEN2)를 생성하기 위한 신호 생성부(100)와, 제1 감지증폭 인에이블 신호(SAEN1)의 활성화구간동안 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR)에 설정된 동작전류(SEL_C_DI)를 공급하여 그 저항 값을 감지하고, 감지결과에 대응하여 저항감지신호(R_SENS_SIG)의 전압레벨을 결정하기 위한 저항감지부(120), 및 제2 감지증폭 인에이블 신호(SAEN2)의 활성화 구간동안 논리기준신호(LOGIC_REF_SIG)의 전압레벨을 기준으로 저항감지신호(R_SENS_SIG)의 전압레벨을 논리적으로 판단하고 증폭하여 저항감지증폭신호(RSA_SIG, RSA_SIG#)로서 출력하기 위한 전압레벨 증폭부(160)를 구비하며, 이때, 논리기준신호(LOGIC_REF_SIG)는, 별도의 입력패드를 통해 외부에서 입력되거나. 별도로 구비된 내부의 전압 생성회로에서 생성된다.
이렇게, 상변환 메모리 장치에 도 1a에 도시된 것과 같은 기준 셀 저항감지부가 포함되지 않는다고 하더라도 상변환 메모리 장치의 감지증폭 동작은 정상적으로 수행될 수 있다는 것을 알 수 있으며, 따라서, 그 동작은 상기에서 설명한 것과 동일하므로, 여기에서는 더 이상의 구체적인 구성 및 동작 설명은 하지 않도록 하겠다.
도 1b는 도 1a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로의 동작을 제어하기 위한 워드라인 선택신호와 제1 및 제2 감지증폭 인에이블 신호의 동작파형을 도시한 파형도이다.
도 1b를 참조하여 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로의 동작을 설명하면 다음과 같다.
먼저, 신호 생성부(100)의 구성요소 중 제1 감지증폭 인에이블 신호 생성부(102)는, 워드라인 선택신호(WL<sel>)가 로직'하이'(High)로 활성화된 이후 리드 커맨드(RD_CMD)에 응답하여 제1 감지증폭 인에이블 신호(SAEN1)를 로직'하이'(High)로 활성화시키고, 활성화시점에서 예정된 제1시간(t1)이 흐른 이후 - 워 드라인 선택신호(WL<sel>)가 로직'로우'(Low)로 비활성화되기 전 시점임 - 제1 감지증폭 인에이블 신호(SAEN1)를 로직'로우'(Low)로 비활성화시킨다.
이렇게, 제1 감지증폭 인에이블 신호(SAEN1)가 로직'하이'(High)로 활성화되면, 선택 셀 저항 감지부(120)의 구성요소 중 선택 셀 전류공급부(122)가 동작하여 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR)로 선택 셀 감지동작전류(I_GEN_CON)를 공급하게 된다.
이때, 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR)이 비결정 상태(amorphous state)가 되어 비교적 높은 저항 값을 갖는다면, 그만큼 선택 셀 감지동작전류(I_GEN_CON)가 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR)를 통과하여 접지전압(VSS)단으로 흘러가기 힘들게 되며, 그로 인해, 저항감지신호(R_SENS_SIG)의 전압레벨이 비교적 많이 상승하게 된다.
반대로, 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR)이 결정 상태(crystalline state)가 되어 비교적 낮은 저항 값을 갖는다면, 그만큼 선택 셀 감지동작전류(I_GEN_CON)가 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(126, cellR)를 통과하여 접지전압(VSS)단으로 쉽게 흘러가게 되며, 그로 인해, 저항감지신호(R_SENS_SIG)의 전압레벨이 비교적 적게 상승하게 된다.
그리고, 제1 감지증폭 인에이블 신호(SAEN1)가 로직'하이'(High)로 활성화되면, 기준 셀 저항 감지부(140)의 구성요소 중 기준 셀 전류공급부(142)가 동작하여 워드라인 선택신호(WL<sel>)에 대응하는 기준 셀(146, refR)로 기준 셀 감지동작전류(REF_C_DI)를 공급하게 된다.
이때, 기준 셀(146, refR)에는 비결정 상태(amorphous state)의 상변환 메모리 셀과 결정 상태(crystalline state)의 상변환 메모리 셀이 직렬로 연결되어 있으므로, 기준 셀(146, refR)을 통과하여 접지전압(VSS)단으로 흘러들어가는 기준 셀 감지동작전류(REF_C_DI)의 크기는 아주 크지도 않고 아주 작지도 않은 항상 어느 정도의 크기를 갖는 상태가 되며, 그에 따라 논리기준신호(LOGIC_REF_SIG)의 전압레벨도 아주 높은 레벨도 아주 낮은 레벨도 아니 항상 어느 정도의 레벨을 갖는 상태가 된다.
이와 같은 저항감지신호(R_SENS_SIG)의 전압레벨 및 논리기준신호(LOGIC_REF_SIG)의 전압레벨은 제1 감지증폭 인에이블 신호(SAEN1)가 로직'하이'(High)로 활성화된 이후 제2시간(t2)이 흐르기 전에 모두 결정되어야 하며, 제2시간(t2)이 흘러 각 신호의 전압레벨이 모두 결정되면, 도 1b에 도시된 것과 같이 제2 감지증폭 인에이블 신호(SAEN2)를 로직'하이'(High)로 활성화시키게 된다.
즉, 신호 생성부(100)의 구성요소 중 제2 감지증폭 인에이블 신호 생성부(104)에서, 제1 감지증폭 인에이블 신호(SAEN1)가 로직'하이'(High)로 활성화된 이후 예정된 제2시간(t2) - 예정된 제1시간(t1)보다 짧음 - 이 흐른 시점에서 제2 감지증폭 인에이블 신호(SAEN2)를 로직'하이'(High)로 활성화시키고, 워드라인 선택신호(WL<sel>)가 로직'로우'(Low)로 비활성화되는 시점에서 제2 감지증폭 인에이블 신호(SAEN2)를 로직'로우'(Low)로 비활성화시키는 동작을 수행하게 된다.
이렇게, 제2 감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High)로 활성화되게 되면, 전압레벨 증폭부(160)가 동작하여 저항감지증폭신호(RSA_SIG, RSA_SIG#)의 논리레벨을 결정하게 된다.
구체적으로, 전압레벨 증폭부(160)는, 제2감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High) 활성화된 상태에서 논리기준신호(LOGIC_REF_SIG)의 전압레벨보다 저항감지신호(R_SENS_SIG)의 전압레벨이 높은 경우, 저항감지신호(R_SENS_SIG)에 대응하는 상변환 메모리 셀(126, cellR)에 저장된 데이터의 논리레벨이 로직'하이'(High)인 것으로 판단하고, 그에 따라 저항감지신호(R_SENS_SIG)의 전압레벨을 전원전압(VDD)레벨로 증폭하여 저항감지증폭신호(RSA_SIG, RSA_SIG#) - 정 저항감지증폭신호(RSA_SIG)의 전압레벨이 전원전압(VDD)레벨이 되도록 제어하고, 부 저항감지증폭신호(RSA_SIG#)의 전압레벨이 접지전압(VSS)레벨이 되도록 제어함 - 로서 출력한다.
그리고, 전압레벨 증폭부(160)는, 제2감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High)로 활성화된 상태에서 논리기준신호(LOGIC_REF_SIG)의 전압레벨보다 저항감지신호(R_SENS_SIG)의 전압레벨이 낮은 경우, 저항감지신호(R_SENS_SIG)에 대응하는 상변환 메모리 셀(126, cellR)에 저장된 데이터의 논리레벨이 로직'로우'(Low)인 것으로 판단하고, 그에 따라 저항감지신호(R_SENS_SIG)의 전압레벨을 접지전압(VSS)레벨로 증폭하여 저항감지증폭신호(RSA_SIG, RSA_SIG#) - 정 저항감지증폭신호(RSA_SIG)의 전압레벨이 접지전압(VSS)레벨이 되도록 제어하고, 부 저항감지증폭신호(RSA_SIG#)의 전압레벨이 전원전압(VDD)레벨이 되도록 제어함 - 로서 출 력한다.
또한, 전압레벨 증폭부(160)는, 제2감지증폭 인에이블 신호(SAEN2)가 로직'로우'(Low)로 비활성화된 상태에서 저항감지신호(R_SENS_SIG)의 전압레벨과 상관없이 아무런 동작도 수행하지 않으며, 출력되는 저항감지증폭신호(RSA_SIG, RSA_SIG#)의 전압레벨을 초기화상태 - 정 저항감지증폭신호(RSA_SIG) 및 부 저항감지증폭신호(RSA_SIG#)의 전압레벨이 모두 전원전압(VDD)레벨이 되도록 제어함 - 로 유지한다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 워드라인 선택신호(WL<sel>)가 로직'하이'(High)로 활성화되는 구간 내에서 순차적으로 각각 활성화되고 각각 예정된 활성화구간 길이를 갖는 제1 감지증폭 인에이블 신호(SAEN1) 및 제2 감지증폭 인에이블 신호(SAEN2)를 사용하여 상변환 메모리 장치에 구비된 감지증폭 회로의 동작을 단계별로 나누어 수행시킴으로써, 감지증폭 회로의 동작으로 인해 소모되는 전류의 크기를 감소시킬 수 있다.
즉, 상변환 메모리 장치에 구비된 감지증폭 회로 중 상변환 메모리 셀의 저항 값을 감지하기 위한 부분은 상대적으로 먼저 활성화되어 상대적으로 먼저 비활성화되는 제1 감지증폭 인에이블 신호(SAEN1)에 대응하여 그 동작이 수행되도록 하고, 감지된 저항 값에 대응하는 저항감지신호(R_SENS_SIG)의 전압레벨을 증폭하는 부분은 상대적으로 나중에 활성화되어 상대적으로 나중에 비활성화되는 제2 감지증폭 인에이블 신호(SAEN2)에 대응하여 그 동작이 수행되도록 함으로써, 상변환 메모리 장치에 구비된 감지증폭 회로의 각 구성요소가 워드라인 선택신호(WL<sel>)가 로직'하이'(High)로 활성화상태를 유지하는 구간의 길이와 상관없이 동작에 필요한 최소한의 시간동안만 활성화되도록 할 수 있다. 따라서, 상변환 메모리 장치에 구비된 감지증폭 회로의 각 구성요소가 필요한 최소한의 전류만을 사용하게 할 수 있다.
이로 인해, 상변환 메모리 장치에 구비되는 각각의 상변환 메모리 셀에 흐르는 전류의 크기를 최소한으로 유지할 수 있으며, 이는, 각각의 상변환 메모리 셀에 가해지는 스트레스가 최소한으로 유지된다는 것을 뜻하므로, 각각의 상변환 메모리 셀이 더 안정적으로 더 오랫동안 동작하게 할 수 있다.
그런데, 전술한 본 발명의 실시예에 따른 상변환 메모리 장치에 구비된 전압레벨 증폭부(160)는, 제2 감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High)로 활성화된 구간에서 동작하여 저항감지증폭신호(RSA_SIG, RSA_SIG#)의 논리레벨을 결정하게 되며, 이때, 제2 감지증폭 인에이블 신호(SAEN2)는 워드라인 선택신호(WL<sel>)가 로직'하이'(High)로 활성화상태를 유지하는 구간에서 제1 감지증폭 인에이블 신호(SAEN1)에 응답하여 그 활성화시점이 결정되고, 한 번 로직'하이'(High)로 활성화된 다음에는 워드라인 선택신호(WL<sel>)가 로직'로우'(Low)로 비활성화될때가지 로직'하이'(High)로 활성화상태를 유지하다가 로직'로우'(Low)로 비활성화되는 것을 알 수 있다.
즉, 전압레벨 증폭부(160)에서 저항감지신호(R_SENS_SIG)의 전압레벨을 증폭하는데는 그리 오랜 시간이 걸리지 않는데도 불구하고, 제2 감지증폭 인에이블 신 호(SAEN2)가 로직'하이'(High)로 활성화상태를 유지하는 구간이 상대적으로 길다는 것을 알 수 있다.
이렇게, 제2 감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High)로 활성화상태를 유지하는 구간이 긴 이유는, 전압레벨 증폭부(160)에 구비된 회로가 래치타입(latch type)으로 구성되어 있는 회로이기 때문에 제2 감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High)로 활성화 상태를 유지하는 구간에서만 저항감지증폭신호(RSA_SIG, RSA_SIG#)의 전압레벨을 감지증폭된 상태로 유지할 수 있기 때문이다.
하지만, 제2 감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High)로 활성화상태를 유지하는 구간이 길면 길수록 전압레벨 증폭부(160)에서 소모하는 전류의 크기는 커진다는 것을 의미하므로 전류의 소모를 조금이라도 더 감소시키고 싶다면 전압레벨 증폭부(160)에 구비된 회로를 도 2a와 같이 변경할 수도 있다.
도 2a는 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로를 상세히 도시한 회로도이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로는, 전술한 도 1a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 구성요소 중 신호생성부(100, 200) 전압레벨 증폭부(160, 260)의 상세구성이 서로 다를 뿐 나머지 구성요소들은 모두 동일한 것을 알 수 있다.
즉, 도 2a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증 폭 회로는, 도 1a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로와 마찬가지로 신호 생성부(200)와, 선택 셀 저항감지부(220)와, 기준 셀 저항감지부(240), 및 전압레벨 증폭부(260)를 구비한다.
여기서, 선택 셀 저항감지부(220)와, 기준 셀 저항감지부(240)는 완전히 동일한 회로이므로 여기에서도 더 이상 자세히 설명하지 않도록 하겠다.
따라서, 도 2a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치에 구비된 신호 생성부(200)를 구체적으로 살펴보면, 워드라인 선택신호(WL<sel>)의 활성화구간 내에서 리드 커맨드(RD_CMD)에 응답하여 제1 감지증폭 인에이블 신호(SAEN1)를 생성하기 위한 제1 감지증폭 인에이블 신호 생성부(202), 및 워드라인 선택신호(WL<sel>)의 활성화구간 내에서 제1 감지증폭 인에이블 신호(SAEN1)에 응답하여 신호저장신호(SAV_SIG) 및 제2 감지증폭 인에이블 신호(SAEN2)를 생성하기 위한 제2 감지증폭 인에이블 신호 생성부(204)를 구비한다.
그리고, 도 2a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치에 구비된 전압레벨 증폭부(260)를 구체적으로 살펴보면, 논리기준신호(LOGIC_REF_SIG)를 제1입력단(OUTD1)으로 입력받고, 저항감지신호(R_SENS_SIG)를 제2입력단(IND2)으로 입력받아, 제2 감지증폭 인에이블 신호(SAEN2)의 활성화구간 내에서 그 전압레벨 차이를 차동증폭(differential amplifier)하여 저항감지증폭신호(RSA_SIG, RSA_SIG#)로서 출력하기 위한 감지증폭부(262), 및 제2 감지증폭 인에이블 신호(SAEN2)의 활성화구간 내에서 토글링하는 신호저장신호(SAV_SIG)에 응답하여 저항감지증폭신호(RSA_SIG, RSA_SIG#)의 전압레벨을 래치(latch)하기 위한 전압레벨 래치부(264)를 구비한다.
여기서, 전압레벨 증폭부(260) 중 감지증폭부(262)의 구성을 좀 더 구체적으로 살펴보면, 게이트와 접속되는 제1입력단(IND1)을 통해 인가되는 논리기준신호(LOGIC_REF_SIG)에 응답하여 드레인 접속되는 제1출력노드(OUTD1)에서 소스 접속된 공통노드(COMN)로 흐르는 전류의 크기를 조절하기 위한 NMOS 트랜지스터(N5)와, 게이트와 접속되는 제2입력단(IND2)을 통해 인가되는 저항감지신호(R_SENS_SIG)에 응답하여 드레인 접속된 제2출력노드(OUTD2)에서 소스 접속된 공통노드(COMN)로 흐르는 전류의 크기를 조절하기 위한 NMOS 트랜지스터(N4)와, 제1출력노드(OUTD1)의 전압레벨에 응답하여 제1출력노드(OUTD1) 및 제2출력노드(OUTD2)의 전압레벨을 조절하기 위한 전류미러형태로 접속된 PMOS 트랜지스터들(P3, P4), 및 게이트로 인가되는 제2 감지증폭 인에이블 신호(SAEN2)에 응답하여 드레인 접속된 공통노드(COMN)에서 소스 접속된 접지전압(VSS)단이 연결되는 것을 온/오프 제어하기 위한 NMOS 트랜지스터(P6)를 구비한다.
그리고, 전압레벨 증폭부(260)는, 논리기준신호(LOGIC_REF_SIG)를 제1입력단(IND1)으로 입력받고, 저항감지신호(R_SENS_SIG)를 제2입력단(IND2)으로 입력받아, 그 전압레벨 차이를 차동증폭(differential amplifier)하고, 증폭된 전압레벨을 래치하여 저항감지증폭신호(RSA_SIG, RSA_SIG#)로서 출력한다.
여기서, 전압레벨 증폭부(260)의 구성을 좀 더 구체적으로 살펴보면, 게이트와 접속되는 제1입력단(IND1)을 통해 인가되는 논리기준신호(LOGIC_REF_SIG)에 응답하여 드레인 접속되는 제1중간노드(MND1)에서 소스 접속된 공통노드(COMN)로 흐 르는 전류의 크기를 조절하기 위한 NMOS 트랜지스터(N7)와, 게이트와 접속되는 제2입력단(IND2)을 통해 인가되는 저항감지신호(R_SENS_SIG)에 응답하여 드레인 접속된 제2중간노드(MND2)에서 소스 접속된 공통노드(COMN)로 흐르는 전류의 크기를 조절하기 위한 NMOS 트랜지스터(N6)와, 초기동작구간에서 제1중간노드(MND1)와 전하공유(charge sharing)되어있는 제1출력노드(OUTD1)의 전압레벨에 응답하여 제2출력노드(OUTD2)의 전압레벨을 조절하기 위한 NMOS 트랜지스터(N4) 및 PMOS 트랜지스터(P3)와, 초기동작구간에서 제2중간노드(MND2)와 전하공유(charge sharing)되어 있는 제2출력노드(OUTD2)의 전압레벨에 응답하여 제1출력노드(OUTD1)의 전압레벨을 조절하기 위한 NMOS 트랜지스터(N5) 및 PMOS 트랜지스터(P5)와, 게이트로 인가되는 제2 감지증폭 인에이블 신호(SAEN2)에 응답하여 소스 접속된 전원전압(VDD)단에서 드레인 접속된 제1출력노드(OUTD1)가 연결되는 것을 온/오프 제어하기 위한 PMOS 트랜지스터(P6)와, 게이트로 인가되는 제2 감지증폭 인에이블 신호(SAEN2)에 응답하여 소스 접속된 전원전압(VDD)단에서 드레인 접속된 제2출력노드(OUTD2)가 연결되는 것을 온/오프 제어하기 위한 PMOS 트랜지스터(P4), 및 게이트로 인가되는 제2 감지증폭 인에이블 신호(SAEN2)에 응답하여 드레인 접속된 공통노드(COMN)에서 소스 접속된 접지전압(VSS)단이 연결되는 것을 온/오프 제어하기 위한 NMOS 트랜지스터(P8)를 구비한다.
도 2b는 도 2a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로의 동작을 제어하기 위한 워드라인 선택신호와 제1 및 제2 감지증폭 인에이블 신호의 동작파형을 도시한 파형도이다.
도 2b를 참조하여 도 2a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로의 동작을 설명하면 다음과 같다.
먼저, 신호 생성부(200)의 구성요소 중 제1 감지증폭 인에이블 신호 생성부(202)는, 워드라인 선택신호(WL<sel>)가 로직'하이'(High)로 활성화된 이후 리드 커맨드(RD_CMD)에 응답하여 제1 감지증폭 인에이블 신호(SAEN1)를 로직'하이'(High)로 활성화시키고, 활성화시점에서 예정된 제1시간(t1)이 흐른 이후 - 워드라인 선택신호(WL<sel>)가 로직'로우'(Low)로 비활성화되기 전 시점임 - 제1 감지증폭 인에이블 신호(SAEN1)를 로직'로우'(Low)로 비활성화시킨다.
이렇게, 제1 감지증폭 인에이블 신호(SAEN1)가 로직'하이'(High)로 활성화되면, 선택 셀 저항 감지부(220)의 구성요소 중 선택 셀 전류공급부(222)가 동작하여 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(226, cellR)로 선택 셀 감지동작전류(I_GEN_CON)를 공급하게 된다.
이때, 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(226, cellR)이 비결정 상태(amorphous state)가 되어 비교적 높은 저항 값을 갖는다면, 그만큼 선택 셀 감지동작전류(I_GEN_CON)가 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(226, cellR)를 통과하여 접지전압(VSS)단으로 흘러가기 힘들게 되며, 그로 인해, 저항감지신호(R_SENS_SIG)의 전압레벨이 비교적 많이 상승하게 된다.
반대로, 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(226, cellR)이 결정 상태(crystalline state)가 되어 비교적 낮은 저항 값을 갖는다면, 그만큼 선택 셀 감지동작전류(I_GEN_CON)가 워드라인 선택신호(WL<sel>)에 대응하는 상변환 메모리 셀(226, cellR)를 통과하여 접지전압(VSS)단으로 쉽게 흘러가게 되며, 그로 인해, 저항감지신호(R_SENS_SIG)의 전압레벨이 비교적 적게 상승하게 된다.
그리고, 제1 감지증폭 인에이블 신호(SAEN1)가 로직'하이'(High)로 활성화되면, 기준 셀 저항 감지부(240)의 구성요소 중 기준 셀 전류공급부(242)가 동작하여 워드라인 선택신호(WL<sel>)에 대응하는 기준 셀(246, refR)로 기준 셀 감지동작전류(REF_C_DI)를 공급하게 된다.
이때, 기준 셀(246, refR)에는 비결정 상태(amorphous state)의 상변환 메모리 셀과 결정 상태(crystalline state)의 상변환 메모리 셀이 직렬로 연결되어 있으므로, 기준 셀(246, refR)을 통과하여 접지전압(VSS)단으로 흘러들어가는 기준 셀 감지동작전류(REF_C_DI)의 크기는 아주 크지도 않고 아주 작지도 않은 항상 어느 정도의 크기를 갖는 상태가 되며, 그에 따라 논리기준신호(LOGIC_REF_SIG)의 전압레벨도 아주 높은 레벨도 아주 낮은 레벨도 아니 항상 어느 정도의 레벨을 갖는 상태가 된다.
이와 같은 저항감지신호(R_SENS_SIG)의 전압레벨 및 논리기준신호(LOGIC_REF_SIG)의 전압레벨은 제1 감지증폭 인에이블 신호(SAEN1)가 로직'하이'(High)로 활성화된 이후 제2시간(t2)이 흐르기 전에 모두 결정되어야 하며, 제2시간(t2)이 흘러 각 신호의 전압레벨이 모두 결정되면, 도 2b에 도시된 것과 같이 제2 감지증폭 인에이블 신호(SAEN2)를 로직'하이'(High)로 활성화시키게 된다.
즉, 신호 생성부(200)의 구성요소 중 제2 감지증폭 인에이블 신호 생성부(204)에서, 제1 감지증폭 인에이블 신호(SAEN1)가 로직'하이'(High)로 활성화된 이후 예정된 제2시간(t2) - 예정된 제1시간(t1)보다 짧음 - 이 흐른 시점에서 제2 감지증폭 인에이블 신호(SAEN2)를 로직'하이'(High)로 활성화시키고, 제2 감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High)로 활성화되는 것에 응답하여 신호 저장신호(SAV_SIG)가 토글링(toggling)하게 되어 순간적으로 로직'하이'(High)로 활성화되었다가 로직'로우'(Low)로 비활성화되며, 신호저장신호(SAV_SIG)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 제2 감지증폭 인에이블 신호(SAEN2)가 로직'로우'(Low)로 비활성화된다.
따라서, 제2 감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High)로 활성화상태를 유지하는 구간에서 전압레벨 증폭부(260)의 구성요소 중 감지증폭부(262)가 동작하여 저항감지증폭신호(RSA_SIG, RSA_SIG#)의 전압레벨을 증폭하고, 제2 감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High)로 활성화상태를 유지하는 구간 중에 토글링하는 신호저장신호(SAV_SIG)에 응답하여 전압레벨 래치부(264)에 의해 그 전압레벨이 증폭된 저항감지증폭신호(RSA_SIG, RSA_SIG#)의 전압레벨을 래치(latch)하게 된다.
이때, 제2 감지증폭 인에이블 신호(SAEN2)가 로직'로우'(Low)로 비활성화되는 시점은 워드라인 선택신호(WL<sel>)가 로직'로우'(Low)로 비활성화되는 시점보다 앞선다는 점 이외에는 서로 연관관계가 없는 상태가 된다.
이는, 전압레벨 래치부(264)에 의해 저항감지증폭신호(RSA_SIG, RSA_SIG#)의 전압레벨이 래치된 이후에는 제2 감지증폭 인에이블 신호(SAEN2)가 로직'로우'(Low)로 비활성화되어 감지증폭부(262)가 더 이상 동작하지 않아도 상관없기 때문이다.
구체적으로, 전압레벨 증폭부(260)의 구성요소 중 감지증폭부(262)는, 제2감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High) 활성화된 상태에서 논리기준신호(LOGIC_REF_SIG)의 전압레벨보다 저항감지신호(R_SENS_SIG)의 전압레벨이 높은 경우, 저항감지신호(R_SENS_SIG)에 대응하는 상변환 메모리 셀(226, cellR)에 저장된 데이터의 논리레벨이 로직'하이'(High)인 것으로 판단하고, 그에 따라 저항감지신호(R_SENS_SIG)의 전압레벨을 전원전압(VDD)레벨로 증폭하여 저항감지증폭신호(RSA_SIG, RSA_SIG#) - 정 저항감지증폭신호(RSA_SIG)의 전압레벨이 전원전압(VDD)레벨이 되도록 제어하고, 부 저항감지증폭신호(RSA_SIG#)의 전압레벨이 접지전압(VSS)레벨이 되도록 제어함 - 로서 출력한다.
이때, 전압레벨 증폭부(260)의 구성요소 중 전압레벨 래치부(264)는, 전원전압(VDD)레벨로 증폭된 저항감지증폭신호(RSA_SIG, RSA_SIG#) - 정 저항감지증폭신호(RSA_SIG)의 전압레벨이 전원전압(VDD)레벨이 되도록 제어하고, 부 저항감지증폭신호(RSA_SIG#)의 전압레벨이 접지전압(VSS)레벨이 되도록 제어함 - 를 래치하고 출력한다.
또한, 전압레벨 증폭부(260)의 구성요소 중 감지증폭부(262)는, 제2감지증폭 인에이블 신호(SAEN2)가 로직'하이'(High)로 활성화된 상태에서 논리기준신 호(LOGIC_REF_SIG)의 전압레벨보다 저항감지신호(R_SENS_SIG)의 전압레벨이 낮은 경우, 저항감지신호(R_SENS_SIG)에 대응하는 상변환 메모리 셀(226, cellR)에 저장된 데이터의 논리레벨이 로직'로우'(Low)인 것으로 판단하고, 그에 따라 저항감지신호(R_SENS_SIG)의 전압레벨을 접지전압(VSS)레벨로 증폭하여 저항감지증폭신호(RSA_SIG, RSA_SIG#) - 정 저항감지증폭신호(RSA_SIG)의 전압레벨이 접지전압(VSS)레벨이 되도록 제어하고, 부 저항감지증폭신호(RSA_SIG#)의 전압레벨이 전원전압(VDD)레벨이 되도록 제어함 - 로서 출력한다.
이때, 전압레벨 증폭부(260)의 구성요소 중 전압레벨 래치부(264)는, 접지전압(VSS)레벨로 증폭된 저항감지증폭신호(RSA_SIG, RSA_SIG#) - 정 저항감지증폭신호(RSA_SIG)의 전압레벨이 접지전압(VSS)레벨이 되도록 제어하고, 부 저항감지증폭신호(RSA_SIG#)의 전압레벨이 전원전압(VDD)레벨이 되도록 제어함 - 를 래치하고 출력한다.
또한, 전압레벨 증폭부(260)의 구성요소 중 감지증폭부(262)는, 제2감지증폭 인에이블 신호(SAEN2)가 로직'로우'(Low)로 비활성화된 상태에서 저항감지신호(R_SENS_SIG)의 전압레벨과 상관없이 아무런 동작도 수행하지 않으며, 출력되는 저항감지증폭신호(RSA_SIG, RSA_SIG#)의 전압레벨을 초기화상태 - 정 저항감지증폭신호(RSA_SIG) 및 부 저항감지증폭신호(RSA_SIG#)의 전압레벨이 모두 전원전압(VDD)레벨이 되도록 제어함 - 로 유지한다.
이때, 전압레벨 증폭부(260)의 구성요소 중 전압레벨 래치부(264)는, 신호저장신호(SAV_SIG)가 로직'로우'(Low) 상태를 계속 유지하고 있으므로 아무런 동작도 수행하지 않는다. 즉, 이전에 신호저장신호(SAV_SIG)가 로직'하이'(High)로 활성화되었을 때 래치했었던 저항감지증폭신호(RSA_SIG, RSA_SIG#)를 그대로 래치한 상태에서 출력한다.
전술한 바와 같이, 도 2a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로는, 도 1a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로와 다르게 별도로 감지증폭되어 출력되는 저항감지증폭신호(RSA_SIG, RSA_SIG#)를 래치하기 위한 구성요소가 더 구비되기 때문에 제2 감지증폭 인에이블 신호(SAEN2)가 로직'로우'(Low)로 비활성화되는 시점이 워드라인 선택신호(WL<sel>)가 로직'로우'(Low)로 비활성화되는 시점이 같아질 필요가 없다.
따라서, 도 2a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로는, 도 1a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로보다 소모하는 전류의 크기가 더 작다는 장점이 있다. 반면, 감지증폭되어 출력되는 저항감지증폭신호(RSA_SIG, RSA_SIG#)를 래치하기 위한 구성요소가 더 구비되어야 하기 때문에 더 많은 면적을 차지한다는 단점도 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 워드라인 선택신호(WL<sel>)가 로직'하이'(High)로 활성화되는 구간 내에서 순차적으로 각각 활성화되고 각각 예정된 활성화구간 길이를 갖는 제1 감지증폭 인에이블 신호(SAEN1) 및 제2 감지증폭 인에이블 신호(SAEN2)를 사용하여 상변환 메모리 장치에 구비된 감지증폭 회로의 동작을 단계별로 나누어 수행시킴으로써, 감지증폭 회로의 동작으 로 인해 소모되는 전류의 크기를 감소시킬 수 있다.
즉, 상변환 메모리 장치에 구비된 감지증폭 회로 중 상변환 메모리 셀의 저항 값을 감지하기 위한 부분은 상대적으로 먼저 활성화되어 상대적으로 먼저 비활성화되는 제1 감지증폭 인에이블 신호(SAEN1)에 대응하여 그 동작이 수행되도록 하고, 감지된 저항 값에 대응하는 저항감지신호(R_SENS_SIG)의 전압레벨을 증폭하는 부분은 상대적으로 나중에 활성화되어 상대적으로 나중에 비활성화되는 제2 감지증폭 인에이블 신호(SAEN2)에 대응하여 그 동작이 수행되도록 함으로써, 상변환 메모리 장치에 구비된 감지증폭 회로의 각 구성요소가 워드라인 선택신호(WL<sel>)가 로직'하이'(High)로 활성화상태를 유지하는 구간의 길이와 상관없이 동작에 필요한 최소한의 시간동안만 활성화되도록 할 수 있다. 따라서, 상변환 메모리 장치에 구비된 감지증폭 회로의 각 구성요소가 필요한 최소한의 전류만을 사용하게 할 수 있다.
이로 인해, 상변환 메모리 장치에 구비되는 각각의 상변환 메모리 셀에 흐르는 전류의 크기를 최소한으로 유지할 수 있으며, 이는, 각각의 상변환 메모리 셀에 가해지는 스트레스가 최소한으로 유지된다는 것을 뜻하므로, 각각의 상변환 메모리 셀이 더 안정적으로 더 오랫동안 동작하게 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 상변환 메모리 장치에 구비된 감지증폭 회로의 동작을 단계별로 구분하기 위한 다수의 감지증폭 인에이블 신호의 개수가 2개 인 것으로 설명이 되어 있는데, 이는 설명의 편의를 위한 것일 뿐, 실제로는 다수의 감지증폭 인에이블 신호의 개수가 2개 보다 더 많은 경우에도 본 발명의 실시예에 포함된다.
또한, 예시한 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1a는 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로를 상세히 도시한 회로도이다.
도 1b는 도 1a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로의 동작을 제어하기 위한 워드라인 선택신호와 제1 및 제2 감지증폭 인에이블 신호의 동작파형을 도시한 파형도이다.
도 2a는 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로를 상세히 도시한 회로도이다.
도 2b는 도 2a에 도시된 본 발명의 실시예에 따른 상변환 메모리 장치의 감지 증폭 회로의 동작을 제어하기 위한 워드라인 선택신호와 제1 및 제2 감지증폭 인에이블 신호의 동작파형을 도시한 파형도이다.
*도면의 주요부분에 대한 부호의 설명
100, 200 : 신호생성부
102, 202 : 제1 감지증폭 인에이블 신호 생성부
104, 204 : 제2 감지증폭 인에이블 신호 생성부
120, 220 : 선택 셀 저항 감지부
122, 222 : 선택 셀 전류 공급부
124, 224 : 저항감지신호 전압레벨 결정부
1222, 2222 : 선택 셀 전류전송 경로 제어부
1224, 2224 : 선택 셀 감지동작전류 생성부
126, 226 : 상변환 메모리 셀(워드라인 선택신호에 대응하여 선택됨)
140, 240 : 기준 셀 저항 감지부
142, 242 : 기준 셀 전류 공급부
144. 244 : 논리기준신호 전압레벨 결정부
1424 : 기준 셀 전류전송 경로 제어부
2424 : 기준 셀 감지동작전류 생성부
160, 260 : 전압레벨 증폭부 262 : 감지증폭부
264 : 전압레벨 래치부

Claims (50)

  1. 워드라인 선택신호의 활성화구간 내에서 순차적으로 각각 활성화되고 각각 예정된 활성화구간 길이를 갖는 제1 및 제2 감지증폭 인에이블 신호를 생성하기 위한 신호 생성부;
    상기 제1 감지증폭 인에이블 신호의 활성화구간동안 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀에 설정된 동작전류를 공급하여 그 저항 값을 감지하고, 감지결과에 대응하여 저항감지신호의 전압레벨을 결정하기 위한 저항감지부; 및
    상기 제2 감지증폭 인에이블 신호의 활성화구간동안 논리기준신호의 전압레벨을 기준으로 상기 저항감지신호의 전압레벨을 논리적으로 판단하고 증폭하여 저항감지증폭신호로서 출력하기 위한 전압레벨 증폭부
    를 구비하는 상변환 메모리 장치.
  2. 제1항에 있어서,
    상기 전압레벨 증폭부는,
    상기 논리기준신호를 제1입력단으로 입력받고,
    상기 저항감지신호를 제2입력단으로 입력받아,
    그 전압레벨 차이를 차동증폭하고, 상기 제2 감지증폭 인에이블 신호의 활성 화구간동안 증폭된 전압레벨을 유지한 상태로 상기 저항감지증폭신호로서 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  3. 제2항에 있어서,
    상기 신호 생성부는,
    상기 워드라인 선택신호의 활성화구간 내에서 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 생성하기 위한 제1 감지증폭 인에이블 신호 생성부; 및
    상기 워드라인 선택신호의 활성화구간 내에서 상기 제1 감지증폭 인에이블 신호에 응답하여 상기 제2 감지증폭 인에이블 신호를 생성하기 위한 제2 감지증폭 인에이블 신호 생성부를 구비하는 상변환 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 감지증폭 인에이블 신호 생성부는,
    상기 워드라인 선택신호가 활성화된 이후 상기 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 활성화시키고,
    활성화시점에서 예정된 제1시간이 흐른 이후 - 상기 워드라인 선택신호가 비활성화되기 전 시점임 - 상기 제1 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  5. 제4항에 있어서,
    상기 제2 감지증폭 인에이블 신호 생성부는,
    상기 제1 감지증폭 인에이블 신호가 활성화된 이후 예정된 제2시간 - 상기 예정된 제1시간보다 짧음 - 이 흐른 시점에서 상기 제2 감지증폭 인에이블 신호를 활성화시키고,
    상기 워드라인 선택신호가 비활성화되는 시점에서 상기 제2 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  6. 제1항에 있어서,
    상기 전압레벨 증폭부는,
    상기 논리기준신호를 제1입력단으로 입력받고,
    상기 저항감지신호를 제2입력단으로 입력받아,
    상기 제2 감지증폭 인에이블 신호의 활성화구간 내에서 그 전압레벨 차이를 차동증폭하여 상기 저항감지증폭신호로서 출력하기 위한 감지증폭부; 및
    상기 제2 감지증폭 인에이블 신호의 활성화구간 내에서 토글링하는 신호저장신호에 응답하여 상기 저항감지증폭신호의 전압레벨을 래치하기 위한 전압레벨 래 치부를 구비하는 상변환 메모리 장치.
  7. 제6항에 있어서,
    상기 신호 생성부는,
    상기 워드라인 선택신호의 활성화구간 내에서 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 생성하기 위한 제1 감지증폭 인에이블 신호 생성부; 및
    상기 워드라인 선택신호의 활성화구간 내에서 상기 제1 감지증폭 인에이블 신호에 응답하여 상기 신호저장신호 및 상기 제2 감지증폭 인에이블 신호를 생성하기 위한 제2 감지증폭 인에이블 신호 생성부를 구비하는 상변환 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 감지증폭 인에이블 신호 생성부는,
    상기 워드라인 선택신호가 활성화된 이후 상기 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 활성화시키고,
    활성화시점에서 예정된 제1시간이 흐른 이후 - 상기 워드라인 선택신호가 비활성화되기 전 시점임 - 상기 제1 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  9. 제8항에 있어서,
    상기 제2 감지증폭 인에이블 신호 생성부는,
    상기 제1 감지증폭 인에이블 신호가 활성화된 이후 예정된 제2시간 - 상기 예정된 제1시간보다 짧음 - 이 흐른 시점에서 상기 제2 감지증폭 인에이블 신호를 활성화시키고,
    상기 제2 감지증폭 인에이블 신호가 활성화되는 것에 응답하여 상기 신호저장신호를 토글링시키며,
    상기 신호저장신호의 토글링이 종료되는 시점 - 상기 워드라인 선택신호가 비활성화되기 전 시점임 - 에서 상기 제2 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  10. 제1항에 있어서,
    상기 저항감지부는,
    상기 제1 감지증폭 인에이블 신호에 응답하여 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀에 상기 동작전류를 공급하기 위한 전류공급부; 및
    상기 전류공급부의 동작을 통해 감지되는 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀의 저항 값에 대응하여 상기 저항감지신호의 전압레벨을 결정하기 위한 전압레벨 결정부를 구비하는 상변환 메모리 장치.
  11. 제10항에 있어서,
    상기 전류공급부는,
    전류 생성 제어신호에 응답하여 상기 동작전류를 생성하기 위한 동작전류 생성부; 및
    상기 제1 감지증폭 인에이블 신호에 응답하여 상기 동작전류 생성부와 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀 사이에서 상기 동작전류가 전송되는 경로를 온/오프 제어하기 위한 전류전송 경로 제어부를 구비하는 상변환 메모리 장치.
  12. 제11항에 있어서,
    상기 전압레벨 결정부는,
    예정된 저항값을 갖는 상태로 상기 동작전류 생성부와 상기 전류전송 경로 제어부 사이에 접속되는 분배저항을 구비하고, 상기 분배저항과 상기 전류전송 경로 제어부 사이에 위치하는 노드에서 상기 저항감지신호를 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  13. 제1항에 있어서,
    상기 전압레벨 증폭부는,
    상기 제2감지증폭 인에이블 신호가 활성화된 상태에서 상기 논리기준신호의 전압레벨보다 상기 저항감지신호의 전압레벨이 높은 경우,
    상기 저항감지신호에 대응하는 상변환 메모리 셀에 저장된 데이터의 논리레벨이 로직'하이'(High)인 것으로 판단하고, 그에 따라 상기 저항감지신호의 전압레벨을 전원전압레벨로 증폭하여 상기 저항감지증폭신호로서 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  14. 제13항에 있어서,
    상기 전압레벨 증폭부는,
    상기 제2감지증폭 인에이블 신호가 활성화된 상태에서 상기 논리기준신호의 전압레벨보다 상기 저항감지신호의 전압레벨이 낮은 경우,
    상기 저항감지신호에 대응하는 상변환 메모리 셀에 저장된 데이터의 논리레벨이 로직'로우'(Low)인 것으로 판단하고, 그에 따라 상기 저항감지신호의 전압레벨을 접지전압레벨로 증폭하여 상기 저항감지증폭신호로서 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  15. 제14항에 있어서,
    상기 전압레벨 증폭부는,
    상기 제2감지증폭 인에이블 신호가 비활성화된 상태에서 상기 저항감지신호의 전압레벨과 상관없이 아무런 동작도 수행하지 않으며, 출력되는 저항감지증폭신호의 전압레벨을 초기화상태로 유지하는 것을 특징으로 하는 상변환 메모리 장치.
  16. 제13항 내지 제15항 중 어느 하나의 항에 있어서,
    상기 논리기준신호는,
    별도의 입력패드를 통해 외부에서 입력되거나.
    별도로 구비된 내부의 전압 생성회로에서 생성되는 것을 특징으로 하는 상변환 메모리 장치.
  17. 워드라인 선택신호의 활성화구간 내에서 순차적으로 각각 활성화되고 각각 예정된 활성화구간 길이를 갖는 제1 및 제2 감지증폭 인에이블 신호를 생성하기 위한 신호 생성부;
    상기 제1 감지증폭 인에이블 신호의 활성화구간동안 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀에 설정된 선택 셀 감지동작전류를 공급하여 그 저항 값을 감지하고, 감지결과에 대응하여 저항감지신호의 전압레벨을 결정하기 위한 선택 셀 저항감지부;
    상기 제1 감지증폭 인에이블 신호의 활성화구간동안 기준 셀에 설정된 기준 셀 감지동작전류를 공급하여 상기 기준 셀의 저항 값을 감지하고, 그에 대응하여 논리기준신호의 전압레벨을 결정하기 위한 기준 셀 저항감지부; 및
    상기 제2 감지증폭 인에이블 신호의 활성화구간동안 상기 논리기준신호의 전압레벨을 기준으로 상기 저항감지신호의 전압레벨을 논리적으로 판단하고 증폭하여 저항감지증폭신호로서 출력하기 위한 전압레벨 증폭부
    를 구비하는 상변환 메모리 장치.
  18. 제17항에 있어서,
    상기 전압레벨 증폭부는,
    상기 논리기준신호를 제1입력단으로 입력받고,
    상기 저항감지신호를 제2입력단으로 입력받아,
    그 전압레벨 차이를 차동증폭하고, 상기 제2 감지증폭 인에이블 신호의 활성화구간동안 증폭된 전압레벨을 유지한 상태로 상기 저항감지증폭신호로서 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  19. 제18항에 있어서,
    상기 신호 생성부는,
    상기 워드라인 선택신호의 활성화구간 내에서 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 생성하기 위한 제1 감지증폭 인에이블 신호 생성부; 및
    상기 워드라인 선택신호의 활성화구간 내에서 상기 제1 감지증폭 인에이블 신호에 응답하여 상기 제2 감지증폭 인에이블 신호를 생성하기 위한 제2 감지증폭 인에이블 신호 생성부를 구비하는 상변환 메모리 장치.
  20. 제19항에 있어서,
    상기 제1 감지증폭 인에이블 신호 생성부는,
    상기 워드라인 선택신호가 활성화된 이후 상기 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 활성화시키고,
    활성화시점에서 예정된 제1시간이 흐른 이후 - 상기 워드라인 선택신호가 비활성화되기 전 시점임 - 상기 제1 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  21. 제20항에 있어서,
    상기 제2 감지증폭 인에이블 신호 생성부는,
    상기 제1 감지증폭 인에이블 신호가 활성화된 이후 예정된 제2시간 - 상기 예정된 제1시간보다 짧음 - 이 흐른 시점에서 상기 제2 감지증폭 인에이블 신호를 활성화시키고,
    상기 워드라인 선택신호가 비활성화되는 시점에서 상기 제2 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  22. 제17항에 있어서,
    상기 전압레벨 증폭부는,
    상기 논리기준신호를 제1입력단으로 입력받고,
    상기 저항감지신호를 제2입력단으로 입력받아,
    상기 제2 감지증폭 인에이블 신호의 활성화구간 내에서 그 전압레벨 차이를 차동증폭하여 상기 저항감지증폭신호로서 출력하기 위한 감지증폭부; 및
    상기 제2 감지증폭 인에이블 신호의 활성화구간 내에서 토글링하는 신호저장신호에 응답하여 상기 저항감지증폭신호의 전압레벨을 래치하기 위한 전압레벨 래치부를 구비하는 상변환 메모리 장치.
  23. 제22항에 있어서,
    상기 신호 생성부는,
    상기 워드라인 선택신호의 활성화구간 내에서 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 생성하기 위한 제1 감지증폭 인에이블 신호 생성부; 및
    상기 워드라인 선택신호의 활성화구간 내에서 상기 제1 감지증폭 인에이블 신호에 응답하여 상기 신호저장신호 및 상기 제2 감지증폭 인에이블 신호를 생성하기 위한 제2 감지증폭 인에이블 신호 생성부를 구비하는 상변환 메모리 장치.
  24. 제23항에 있어서,
    상기 제1 감지증폭 인에이블 신호 생성부는,
    상기 워드라인 선택신호가 활성화된 이후 상기 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 활성화시키고,
    활성화시점에서 예정된 제1시간이 흐른 이후 - 상기 워드라인 선택신호가 비활성화되기 전 시점임 - 상기 제1 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  25. 제24항에 있어서,
    상기 제2 감지증폭 인에이블 신호 생성부는,
    상기 제1 감지증폭 인에이블 신호가 활성화된 이후 예정된 제2시간 - 상기 예정된 제1시간보다 짧음 - 이 흐른 시점에서 상기 제2 감지증폭 인에이블 신호를 활성화시키고,
    상기 제2 감지증폭 인에이블 신호가 활성화되는 것에 응답하여 상기 신호저장신호를 토글링시키며,
    상기 신호저장신호의 토글링이 종료되는 시점 - 상기 워드라인 선택신호가 비활성화되기 전 시점임 - 에서 상기 제2 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  26. 제17항에 있어서,
    상기 선택 셀 저항 감지부는,
    상기 제1 감지증폭 인에이블 신호에 응답하여 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀에 상기 선택 셀 감지동작전류를 공급하기 위한 선택 셀 전류공급부; 및
    상기 선택 셀 전류공급부의 동작을 통해 감지되는 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀의 저항 값에 대응하여 상기 저항감지신호의 전압레벨을 결정하기 위한 저항감지신호 전압레벨 결정부를 구비하는 상변환 메모리 장치.
  27. 제26항에 있어서,
    상기 선택 셀 전류공급부는,
    전류 생성 제어신호에 응답하여 상기 선택 셀 감지동작전류를 생성하기 위한 선택 셀 감지동작전류 생성부; 및
    상기 제1 감지증폭 인에이블 신호에 응답하여 상기 선택 셀 감지동작전류 생성부와 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀 사이에서 상기 선택 셀 감지동작전류가 전송되는 경로를 온/오프 제어하기 위한 선택 셀 전류전송 경로 제어부를 구비하는 상변환 메모리 장치.
  28. 제27항에 있어서,
    상기 저항감지신호 전압레벨 결정부는,
    예정된 저항값을 갖는 상태로 상기 선택 셀 감지동작전류 생성부와 상기 선택 셀 전류전송 경로 제어부 사이에 접속되는 분배저항을 구비하고, 상기 분배저항과 상기 선택 셀 전류전송 경로 제어부 사이에 위치하는 노드에서 상기 저항감지신호를 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  29. 제17항에 있어서,
    상기 기준 셀 저항 감지부는,
    상기 제1 감지증폭 인에이블 신호에 응답하여 상기 기준 셀에 상기 기준 셀 감지동작전류를 공급하기 위한 기준 셀 전류공급부; 및
    상기 기준 셀 전류공급부의 동작을 통해 감지되는 상기 기준 셀의 저항 값에 대응하여 상기 논리기준신호의 전압레벨을 결정하기 위한 논리기준신호 전압레벨 결정부를 구비하는 상변환 메모리 장치.
  30. 제29항에 있어서,
    상기 기준 셀 전류공급부는,
    전류 생성 제어신호에 응답하여 상기 기준 셀 감지동작전류를 생성하기 위한 기준 셀 감지동작전류 생성부; 및
    상기 제1 감지증폭 인에이블 신호에 응답하여 상기 기준 셀 감지동작전류 생성부와 상기 기준 셀 사이에서 상기 기준 셀 감지동작전류가 전송되는 경로를 온/오프 제어하기 위한 기준 셀 전류전송 경로 제어부를 구비하는 상변환 메모리 장치.
  31. 제30항에 있어서,
    상기 논리기준신호 전압레벨 결정부는,
    예정된 저항값을 갖는 상태로 상기 기준 셀 감지동작전류 생성부와 상기 기준 셀 전류전송 경로 제어부 사이에 접속되는 분배저항을 구비하고, 상기 분배저항과 상기 기준 셀 전류전송 경로 제어부 사이에 위치하는 노드에서 상기 논리기준신 호를 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  32. 제17항에 있어서,
    상기 전압레벨 증폭부는,
    상기 제2감지증폭 인에이블 신호가 활성화된 상태에서 상기 논리기준신호의 전압레벨보다 상기 저항감지신호의 전압레벨이 높은 경우,
    상기 저항감지신호에 대응하는 상변환 메모리 셀에 저장된 데이터의 논리레벨이 로직'하이'(High)인 것으로 판단하고, 그에 따라 상기 저항감지신호의 전압레벨을 전원전압레벨로 증폭하여 상기 저항감지증폭신호로서 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  33. 제32항에 있어서,
    상기 전압레벨 증폭부는,
    상기 제2감지증폭 인에이블 신호가 활성화된 상태에서 상기 논리기준신호의 전압레벨보다 상기 저항감지신호의 전압레벨이 낮은 경우,
    상기 저항감지신호에 대응하는 상변환 메모리 셀에 저장된 데이터의 논리레벨이 로직'로우'(Low)인 것으로 판단하고, 그에 따라 상기 저항감지신호의 전압레벨을 접지전압레벨로 증폭하여 상기 저항감지증폭신호로서 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  34. 제33항에 있어서,
    상기 전압레벨 증폭부는,
    상기 제2감지증폭 인에이블 신호가 비활성화된 상태에서 상기 저항감지신호의 전압레벨과 상관없이 아무런 동작도 수행하지 않으며, 출력되는 저항감지증폭신호의 전압레벨을 초기화상태로 유지하는 것을 특징으로 하는 상변환 메모리 장치.
  35. 어레이 형태로 이루어진 다수의 상변환 메모리 셀;
    로우 어드레스에 대응하는 워드라인 선택신호의 활성화구간 내에서 컬럼 어드레스에 대응하는 리드 커맨드에 응답하여 순차적으로 각각 활성화되고 각각 예정된 활성화구간을 갖는 제1 및 제2 감지증폭 인에이블 신호를 생성하기 위한 신호 생성부;
    상기 제1 감지증폭 인에이블 신호의 활성화구간동안 상기 다수의 상변환 메모리 셀 중 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀에 설정된 동작전류를 공급하여 그 저항값을 감지하고, 감지 결과에 대응하여 저항감지신호의 전압레벨을 결정하기 위한 저항감지부; 및
    상기 제2 감지증폭 인에이블 신호의 활성화구간동안 논리기준신호의 전압레 벨을 기준으로 상기 저항감지신호의 전압레벨을 논리적으로 판단하고 증폭하여 저항감지증폭신호로서 출력하기 위한 전압레벨 증폭부
    를 구비하는 상변환 메모리 장치.
  36. 제35항에 있어서,
    상기 전압레벨 증폭부는,
    상기 논리기준신호를 제1입력단으로 입력받고,
    상기 저항감지신호를 제2입력단으로 입력받아,
    그 전압레벨 차이를 차동증폭하고, 상기 제2 감지증폭 인에이블 신호의 활성화구간동안 증폭된 전압레벨을 유지한 상태로 상기 저항감지증폭신호로서 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  37. 제36항에 있어서,
    상기 신호 생성부는,
    상기 워드라인 선택신호의 활성화구간 내에서 상기 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 생성하기 위한 제1 감지증폭 인에이블 신호 생성부; 및
    상기 워드라인 선택신호의 활성화구간 내에서 상기 제1 감지증폭 인에이블 신호에 응답하여 상기 제2 감지증폭 인에이블 신호를 생성하기 위한 제2 감지증폭 인에이블 신호 생성부를 구비하는 상변환 메모리 장치.
  38. 제37항에 있어서,
    상기 제1 감지증폭 인에이블 신호 생성부는,
    상기 워드라인 선택신호가 활성화된 이후 상기 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 활성화시키고,
    활성화시점에서 예정된 제1시간이 흐른 이후 - 상기 워드라인 선택신호가 비활성화되기 전 시점임 - 상기 제1 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  39. 제38항에 있어서,
    상기 제2 감지증폭 인에이블 신호 생성부는,
    상기 제1 감지증폭 인에이블 신호가 활성화된 이후 예정된 제2시간 - 상기 예정된 제1시간보다 짧음 - 이 흐른 시점에서 상기 제2 감지증폭 인에이블 신호를 활성화시키고,
    상기 워드라인 선택신호가 비활성화되는 시점에서 상기 제2 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  40. 제35항에 있어서,
    상기 전압레벨 증폭부는,
    상기 논리기준신호를 제1입력단으로 입력받고,
    상기 저항감지신호를 제2입력단으로 입력받아,
    상기 제2 감지증폭 인에이블 신호의 활성화구간 내에서 그 전압레벨 차이를 차동증폭하여 상기 저항감지증폭신호로서 출력하기 위한 감지증폭부; 및
    상기 제2 감지증폭 인에이블 신호의 활성화구간 내에서 토글링하는 신호저장신호에 응답하여 상기 저항감지증폭신호의 전압레벨을 래치하기 위한 전압레벨 래치부를 구비하는 상변환 메모리 장치.
  41. 제40항에 있어서,
    상기 신호 생성부는,
    상기 워드라인 선택신호의 활성화구간 내에서 상기 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 생성하기 위한 제1 감지증폭 인에이블 신호 생성부; 및
    상기 워드라인 선택신호의 활성화구간 내에서 상기 제1 감지증폭 인에이블 신호에 응답하여 상기 제2 감지증폭 인에이블 신호를 생성하기 위한 제2 감지증폭 인에이블 신호 생성부를 구비하는 상변환 메모리 장치.
  42. 제41항에 있어서,
    상기 제1 감지증폭 인에이블 신호 생성부는,
    상기 워드라인 선택신호가 활성화된 이후 상기 리드 커맨드에 응답하여 상기 제1 감지증폭 인에이블 신호를 활성화시키고,
    활성화시점에서 예정된 제1시간이 흐른 이후 - 상기 워드라인 선택신호가 비활성화되기 전 시점임 - 상기 제1 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  43. 제42항에 있어서,
    상기 제2 감지증폭 인에이블 신호 생성부는,
    상기 제1 감지증폭 인에이블 신호가 활성화된 이후 예정된 제2시간 - 상기 예정된 제1시간보다 짧음 - 이 흐른 시점에서 상기 제2 감지증폭 인에이블 신호를 활성화시키고,
    상기 제2 감지증폭 인에이블 신호가 활성화되는 것에 응답하여 상기 신호저장신호를 토글링시키며,
    상기 신호저장신호의 토글링이 종료되는 시점 - 상기 워드라인 선택신호가 비활성화되기 전 시점임 - 에서 상기 제2 감지증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 상변환 메모리 장치.
  44. 제35항에 있어서,
    상기 저항감지부는,
    상기 제1 감지증폭 인에이블 신호에 응답하여 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀에 상기 동작전류를 공급하기 위한 전류공급부; 및
    상기 전류공급부의 동작을 통해 감지되는 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀의 저항 값에 대응하여 상기 저항감지신호의 전압레벨을 결정하기 위한 전압레벨 결정부를 구비하는 상변환 메모리 장치.
  45. 제44항에 있어서,
    상기 전류공급부는,
    전류 생성 제어신호에 응답하여 상기 동작전류를 생성하기 위한 동작전류 생성부; 및
    상기 제1 감지증폭 인에이블 신호에 응답하여 상기 동작전류 생성부와 상기 워드라인 선택신호에 대응하는 상변환 메모리 셀 사이에서 상기 동작전류가 전송되는 경로를 온/오프 제어하기 위한 전류전송 경로 제어부를 구비하는 상변환 메모리 장치.
  46. 제45항에 있어서,
    상기 전압레벨 결정부는,
    예정된 저항값을 갖는 상태로 상기 동작전류 생성부와 상기 전류전송 경로 제어부 사이에 접속되는 분배저항을 구비하고, 상기 분배저항과 상기 전류전송 경로 제어부 사이에 위치하는 노드에서 상기 저항감지신호를 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  47. 제35항에 있어서,
    상기 전압레벨 증폭부는,
    상기 제2감지증폭 인에이블 신호가 활성화된 상태에서 상기 논리기준신호의 전압레벨보다 상기 저항감지신호의 전압레벨이 높은 경우,
    상기 저항감지신호에 대응하는 상변환 메모리 셀에 저장된 데이터의 논리레벨이 로직'하이'(High)인 것으로 판단하고, 그에 따라 상기 저항감지신호의 전압레벨을 전원전압레벨로 증폭하여 상기 저항감지증폭신호로서 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  48. 제47항에 있어서,
    상기 전압레벨 증폭부는,
    상기 제2감지증폭 인에이블 신호가 활성화된 상태에서 상기 논리기준신호의 전압레벨보다 상기 저항감지신호의 전압레벨이 낮은 경우,
    상기 저항감지신호에 대응하는 상변환 메모리 셀에 저장된 데이터의 논리레벨이 로직'로우'(Low)인 것으로 판단하고, 그에 따라 상기 저항감지신호의 전압레벨을 접지전압레벨로 증폭하여 상기 저항감지증폭신호로서 출력하는 것을 특징으로 하는 상변환 메모리 장치.
  49. 제48항에 있어서,
    상기 전압레벨 증폭부는,
    상기 제2감지증폭 인에이블 신호가 비활성화된 상태에서 상기 저항감지신호의 전압레벨과 상관없이 아무런 동작도 수행하지 않으며, 출력되는 저항감지증폭신호의 전압레벨을 초기화상태로 유지하는 것을 특징으로 하는 상변환 메모리 장치.
  50. 제47항 내지 제49항 중 어느 하나의 항에 있어서,
    상기 논리기준신호는,
    별도의 입력패드를 통해 외부에서 입력되거나.
    별도로 구비된 내부의 전압 생성회로에서 생성되는 것을 특징으로 하는 상변환 메모리 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153814B1 (ko) * 2010-09-30 2012-06-14 에스케이하이닉스 주식회사 상변화 메모리 소자
WO2014175907A1 (en) 2013-04-25 2014-10-30 Being Advanced Memory Corporation Phase change memory with flexible time-based cell decoding
US9715925B2 (en) * 2014-09-30 2017-07-25 Sandisk Technologies Llc Methods and apparatus for vertical cross point re-RAM array bias calibration
US9595323B1 (en) * 2016-02-04 2017-03-14 Sandisk Technologies Llc Word line compensation for memory arrays

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335397B1 (ko) 1998-05-25 2002-09-05 주식회사 하이닉스반도체 센스앰프순차구동장치
KR100610008B1 (ko) 2004-07-19 2006-08-08 삼성전자주식회사 버스트 리드동작에 적합한 상변화 메모리 장치 및 그에따른 데이터 리딩방법
KR100895389B1 (ko) 2007-09-06 2009-04-30 주식회사 하이닉스반도체 상 변화 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900783B1 (ko) 2003-04-29 2009-06-02 주식회사 하이닉스반도체 피크 전류를 감소시키는 제어 장치
JP4606869B2 (ja) * 2004-12-24 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置
US7495944B2 (en) * 2005-03-30 2009-02-24 Ovonyx, Inc. Reading phase change memories
KR101367659B1 (ko) * 2007-07-12 2014-02-25 삼성전자주식회사 읽기 에러를 줄일 수 있는 멀티 레벨 상 변화 메모리 장치및 그것의 읽기 방법
KR100919565B1 (ko) * 2007-07-24 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335397B1 (ko) 1998-05-25 2002-09-05 주식회사 하이닉스반도체 센스앰프순차구동장치
KR100610008B1 (ko) 2004-07-19 2006-08-08 삼성전자주식회사 버스트 리드동작에 적합한 상변화 메모리 장치 및 그에따른 데이터 리딩방법
KR100895389B1 (ko) 2007-09-06 2009-04-30 주식회사 하이닉스반도체 상 변화 메모리 장치

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