KR101010947B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 감지하고 증폭하는 데이터 감지증폭부(Sense Amplifier, SA)의 성능을 측정하는 기술에 관한 것으로, 테스트 모드에서 데이터 감지증폭부(Sense Amplifier, SA)의 오프셋 전압(OFFSET VOLTAGE)을 측정할 수 있는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다. 본 발명에서는 테스트 모드에서 외부에서 생성되어 패드를 통해서 인가되는 테스트 데이터를 데이터 감지증폭부(Sense Amplifier, SA)로 입력하고 테스트 데이터의 전압레벨을 변경시키면서, 데이터 감지증폭부(Sense Amplifier, SA)가 정확하게 데이터를 감지하고 증폭할 수 있는 최소의 전압차이인 오프셋 전압을 측정할 수 있다. 데이터 감지증폭부(Sense Amplifier, SA)는 내부적으로 차동증폭회로로 구성되므로 기준전압을 기준으로 하여 출력 데이터를 정확하게 감지할 수 있는 최소의 전압차이가 성능평가의 중요한 기준이다.
데이터 감지증폭부, 오프셋 전압, 상변화 메모리 장치, SENSE AMPLIFIER, 테스트 모드

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 감지하고 증폭하는 데이터 감지증폭부(Sense Amplifier, SA)의 성능을 측정하는 기술에 관한 것이다.
컴퓨터 주기억장치 등에 사용되는 DRAM(Dynamic Radom Access Memory)은 랜덤 액세스가 가능하고 낮은 비용으로 고집적화가 가능하지만, 휘발성 메모리(Volatile Memory)라는 단점을 가지고 있다. 또한, 캐시 메모리(Cache Memory) 등으로 사용되는 SRAM(Static Radom Access Memory)은 랜덤 액세스가 가능하고 DRAM보다 속도가 빠르지만, 휘발성 메모리이며 메모리 셀의 크기가 DRAM보다 크기 때문에 비용 측면에서 불리하다. 한편, 비휘발성 메모리(Non-Volatile Memory)인 난드 플래시 메모리(NAND Flash Memory)는 낮은 비용으로 고집적화가 가능하고 소비전력 측면에서 유리하지만 랜덤 액세스가 불가능하므로 동작속도가 느리다는 단점을 가지고 있다.
이와 같은 기존의 메모리 장치의 단점들을 극복한 다양한 메모리들이 개발되고 있는데, 특히 상변화 메모리(Phase Change Radom Access Memory, PCRAM) 장치는 비휘발성 메모리(Non-Volatile Memory)라는 특징을 가지면서도 랜덤 액세스가 가능하고 낮은 비용으로 고집적화가 가능하다. 상변화 메모리 장치(PCRAM)는 상변화 물질을 이용하여 정보를 저장하게 되는데, 온도조건에 따른 상변화 물질의 상변화(Phase Change), 즉 상변화에 따른 저항값 변화를 이용한 비휘발성 메모리 장치(Non-Volatile Memory Device)이다.
상변화 물질은 온도조건에 따라 비정질 상태(Amorphous State) 또는 결정 상태(Crystal State)로 전환될 수 있는 물질을 이용한다. 대표적인 상변화 물질은 칼코게나이드계 합금(Chalcogenide alloy)을 들 수 있는데, 게르마늄(Germanium, Ge), 안티몬(Antimony, Sb), 텔루르(Tellurium, Te)를 이용한 Ge2Sb2Te5(GST)가 대표적이므로 일반적으로 상변화 물질을 'GST'라고 기술한다.
상변화 메모리 장치(PCRAM)는 상변화 물질(GST)에 대한 특정조건의 전류 또는 전압 인가에 의해 발생하는 주울열(Joule heating)을 이용하여 상변화 물질(GST)의 결정 상태(Crystal State)와 비정질 상태(Amorphous State)간의 가역적인 상변화를 발생시키게 된다. 결정 상태(Crystal State)를 회로적으로 셋 상태(Set State)라고 기술하며, 셋 상태(Set State)에서 상변화 물질(GST)은 낮은 저항값을 갖는 금속과 같은 전기적인 특징을 가지게 된다. 또한, 비정질 상태(Amorphous State)를 회로적으로 리셋 상태(Reset State)라고 기술하며, 리셋 상 태(Reset State)에서 상변화 물질(GST)은 셋 상태(Set State)보다 높은 저항값을 가지게 된다. 즉, 상변화 메모리 장치는 결정 상태(Crystal State)와 비정질 상태(Amorphous State)간의 저항값 변화를 통해서 정보를 저장하며, 상변화 물질(GST)에 흐르는 전류 또는 전류의 변화에 따른 전압변화를 감지하여 저장된 정보를 판별하게 된다. 일반적으로 셋 상태(Set State)를 '0', 리셋 상태(Reset State)를 '1'의 논리레벨을 가진다고 정의하며, 상변화 물질(GST)은 전원이 차단되어도 그 상태를 계속해서 유지한다.
한편, 상변화 물질(GST)의 비정질 상태(Amorphous State)와 결정 상태(Crystal State)는 프로그래밍 전류에 의해서 서로 전환될 수 있는데, 셋 전류(Set Current)는 메모리 셀의 상변화 물질(GST)을 셋 상태(Set State)로 만들기 위한 프로그래밍 전류이며, 리셋 전류(Reset Current)는 메모리 셀의 상변화 물질(GST)을 리셋 상태(Reset State)로 만들기 위한 프로그래밍 전류로 정의된다.
상변화 물질(GST)은 리셋 전류(Reset Current)의 공급에 의해 일정시간동안 용융 온도보다 높은 온도로 가열된 뒤 급속히 냉각되면서 비정질 상태(Amorphous State)로 전환된다. 또한, 상변화 물질(GST)은 셋 전류(Set Current)의 공급에 의해 일정시간동안 결정화 온도보다 높고 용융 온도보다 낮은 온도에서 가열된 뒤 서서히 냉각되면서 결정 상태(Crystal State)로 전환된다. 한편, 상변화 물질(GST)의 비정질 양(Amorphous volume) 또는 결정 양(Crystal volume)에 따라 저항값을 차등화 시킬 수 있으므로, 이를 이용하여 멀티 레벨(Multi Level) 형태의 메모리 셀을 구성할 수도 있을 것이다. 일반적으로 리셋 전류(Reset Current)는 셋 전류(Set Current)에 비해 짧은 시간동안 고전류를 흘려주게 되며, 셋 전류(Set Current)는 리셋 전류(Reset Current)에 비해 긴 시간동안 낮은 전류를 흘려주게 된다. 즉 프로그래밍 전류의 공급으로 인해서 발생하는 특정조건의 주울열(Joule heating)에 의해서 상변화 물질(GST)의 상태를 변화시키게 된다.
도 1은 상변화 메모리 셀의 구성도이다.
도 1을 참조하면, 상변화 메모리 셀은 비트라인(BL)과 제1 노드(N0) 사이에 접속된 상변화 소자(GST), 제1 노드(N0)와 접지전압단(VSS) 사이에 접속되어 워드라인(WL)의 제어를 받는 셀 트랜지스터(MN1)를 구비한다.
상기와 같이 구성되는 상변화 메모리 셀의 동작을 설명하면 다음과 같다.
우선, 상변화 소자(GST)에 데이터를 프로그래밍 하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 하이레벨로 활성화 되어 셀 트랜지스터(MN1)가 턴온(TURN ON) 되면, 비트라인(BL)에 접속된 상변화 소자(GST)와 접지전압단(VSS) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 데이터에 대응하는 프로그래밍 전류를 공급함으로서, 상변화 소자(GST)를 결정 상태(Crystal State) 또는 비정질 상태(Amorphous State)로 변화시키게 된다. 일반적으로 프로그래밍 하기 위한 데이터가 '1'의 논리레벨을 가지면 리셋 전류(Reset Current)를 공급하여 상변화 소자(GST)를 리셋 상태(Reset State)로 전환시키게 되고, 데이터가 '0'의 논리레벨을 가지면 셋 전류(Set Current)를 공급하여 상변화 소자(GST)를 셋 상태(Set State)로 전환시키게 된다. 비정질 상태(Amorphous State)인 리셋 상태는 결정 상태(Crystal State)인 셋 상태보다 큰 저항값을 가진다.
또한, 상변화 소자(GST)에 프로그래밍 된 데이터를 검출하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 하이레벨로 활성화 되어 셀 트랜지스터(MN1)가 턴온(TURN ON) 되면, 비트라인(BL)에 접속된 상변화 소자(GST)와 접지전압단(VSS) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 일정한 전압 또는 일정한 전류를 인가하게 되면, 상변화 소자(GST)의 저항값에 따라 흐르는 전류의 양이 다르거나, 상변화 소자(GST)의 전압강하 크기가 다르므로 이를 이용하여 상변화 소자(GST)에 저장된 데이터를 판별하게 된다. 즉, 상변화 소자(GST)의 상태를 판별하게 된다.
도 2는 상변화 메모리 셀의 다른 구성도이다.
도 1을 참조하면, 상변화 메모리 셀은 캐소드(Cathode)는 워드라인(WL)에 접속되고 애노드(Anode)는 제1 노드(N0)에 접속된 셀 다이오드(D1), 비트라인(BL)과 제1 노드(N0) 사이에 접속된 상변화 소자(GST)를 구비한다.
상기와 같이 구성되는 상변화 메모리 셀의 동작을 설명하면 다음과 같다.
우선, 상변화 소자(GST)에 데이터를 프로그래밍 하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 로우레벨 - 접지전압 - 로 활성화 되고 비트라인(BL)을 통해서 일정한 전압이 인가되기 시작하면 셀 다이오드(D1)가 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차이가 임계전압보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때 비트라인(BL)에 접속된 상변화 소자(GST)와 워드라인(WL) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 데이터에 대응하는 프로그래밍 전류를 공급함으로서, 상변화 소자(GST)를 결정 상태(Crystal State) 또는 비정질 상태(Amorphous State)로 변화시키게 된다. 일반적으로 프로그래밍 하기 위한 데이터가 '1'의 논리레벨을 가지면 리셋 전류(Reset Current)를 공급하여 상변화 소자(GST)를 리셋 상태(Reset State)로 전환시키게 되고, 데이터가 '0'의 논리레벨을 가지면 셋 전류(Set Current)를 공급하여 상변화 소자(GST)를 셋 상태(Set State)로 전환시키게 된다. 비정질 상태(Amorphous State)인 리셋 상태는 결정 상태(Crystal State)인 셋 상태보다 큰 저항값을 가진다.
또한, 상변화 소자(GST)에 프로그래밍 된 데이터를 검출하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 로우레벨 - 접지전압 - 로 활성화 되고 비트라인(BL)을 통해서 일정한 전압이 인가되기 시작하면 셀 다이오드(D1)가 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차이가 임계전압보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때 비트라인(BL)에 접속된 상변화 소자(GST)와 워드라인(WL) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 일정한 전압 또는 일정한 전류를 인가하게 되면, 상변화 소자(GST)의 저항값에 따라 흐르는 전류의 양이 다 르거나, 상변화 소자(GST)의 전압강하 크기가 다르므로 이를 이용하여 상변화 소자(GST)에 저장된 데이터를 판별하게 된다. 즉, 상변화 소자(GST)의 상태를 판별하게 된다.
도 2와 같이 셀 트랜지스터 대신에 셀 다이오드(D1)를 사용하는 상변화 메모리 셀(Phase Change Memory Cell)의 구조는 다이오드의 특성상 프로그래밍 전류를 공급하는 특성이 우수하며 적은 면적을 차지하므로 고집적화에 유리하다. 따라서 최근에는 셀 트랜지스터 보다는 셀 다이오드를 사용하여 상변화 메모리 셀을 구성하고 있다.
한편, 상변화 메모리 셀에 저장된 데이터를 판별하기 위한 데이터 감지증폭부(Sense Amplifier, SA)에 대해서 자세히 살펴보면 다음과 같다.
도 3은 일반적인 데이터 감지증폭부에 대한 회로도이다.
도 3을 참조하면 데이터 감지증폭부(Sense Amplifier, SA)는 기준전압(VREF)을 기준으로 하여 상변화 메모리 셀에서 출력되는 출력 데이터(NSA)를 감지하여 증폭하게 되는데, 데이터 감지증폭부는 기준전압(VREF)과 출력 데이터(NSA)를 차동입력으로 하는 차동증폭부(310), 차동증폭부(310)에서 출력되는 신호를 래칭하기 위한 래치부(330)로 구성된다. 여기에서 차동증폭부(310)는 인에이블 신호(nPSA)에 응답하여 바이어스 전류를 제공하기 위한 바이어스부(P3), 바이어스부(P3)와 차동 출력단(Na,Nb) 사이에 접속된 로딩부(P1,P2), 차동 출력단(Na,Nb)과 접지전압단(VSS) 사이에 접속되어, 기준전압(VREF)과 출력 데이터(NSA)를 입력으로 하는 차 동 입력부(N1,N2), 인에이블 신호(nPSA)에 응답하여 차동 출력단(Na,Nb)을 이퀄라이징 하기 위한 이퀄라이징부(N3,N4,N5)로 구성된다. 한편, 차동 출력단(Na,Nb)의 제1 출력단(Na)은 증폭된 데이터를 출력하고, 제2 출력단(Nb)은 제1 출력단(Na)의 출력 저항값과 동일한 저항값을 갖는 더미 로드(Dummy Load, 320)에 접속된다. 또한, 래치부(330)는 선택신호(PMUX)에 응답하여 차동증폭부(310)에서 출력되는 신호를 반전시키기 위한 제1 인버터(P6,N6), 제1 인버터(P6,N6)에서 출력되는 신호를 래칭하기 위한 래치(INV2,INV3), 래치(INV2,INV3)에서 출력되는 신호를 반전시키기 위한 제2 인버터(INV4)로 구성된다.
도 4는 도 3의 데이터 감지증폭부의 동작을 나타낸 타이밍 다이어그램이다.
도 4의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 데이터 감지증폭부(Sense Amplifier, SA)의 동작을 설명하면 다음과 같다.
데이터 감지증폭부에서는 상변화 메모리 셀에서 출력되는 출력 데이터(NSA)를 감지하여 증폭하게 된다. 즉, 상변화 메모리 셀이 셋 상태(Set State)이라면 출력 데이터는 '0'의 논리레벨로 감지되어 증폭될 것이고, 상변화 메모리 셀이 리셋 상태(Reset State)이라면 출력 데이터는 '1'의 논리레벨로 감지되어 증폭될 것이다.
우선, 제1 구간(T1)에서 차동증폭부(310)의 제1 입력부(N1)로 입력되는 신호의 전압레벨은 내부전원전압(VSA)을 유지하고 있으며, 차동증폭부(310)는 인에이블 신호(nPSA)가 하이레벨로 비활성화 되어 있으므로, 이퀄라이징부(N3,N4,N5)가 활성화 되어 제1 출력단(Na)과 제2 출력단(Nb)의 전압레벨은 모두 접지전압(VSS, 0V)레 벨을 유지하게 된다.
다음으로, 제2 구간(T2a)에서는 차동증폭부(310)의 제1 입력부(N1)로 상변화 메모리 셀에서 출력되는 출력 데이터(NSA)가 입력된다. 즉 상변화 메모리 셀이 리셋 상태(Reset State)이면 리셋 상태(Reset State)에 대응하는 전압레벨의 출력 데이터(NSA)가 출력될 것이며, 상변화 메모리 셀이 셋 상태(Set State)이면 셋 상태(Set State)에 대응하는 전압레벨의 출력 데이터(NSA)가 출력될 것이다. 통상적으로 리셋 상태(Reset State)를 '1'의 논리레벨, 셋 상태를 '0'의 논리레벨로 정의하므로 리셋 상태의 출력 데이터(NSA)는 기준전압(VREF)보다 높은 전압레벨을 가지며, 셋 상태(Set State)의 출력 데이터(NSA)는 기준전압(VREF)보다 낮은 전압레벨을 가진다.
다음으로, 제3 구간(T2b)에서 차동증폭부(310)는 인에이블 신호(nPSA)가 로우레벨로 활성화 되므로, 차동 출력단(Na,Nb)에 대한 이퀄라이징부(N3,N4,N5)의 이퀄라이징 동작이 해제되고 증폭동작을 시작하게 된다. 차동증폭부(310)는 기준전압(VREF)을 기준으로 하여 제1 입력부(N1)로 입력되는 출력 데이터(NSA)를 감지하고 증폭하게 되는데, 데이터를 정확하게 감지하고 증폭하는데 필요한 최소의 전압차이 - 기준전압과 출력 데이터 간의 전압차이임 - 인 오프셋 전압보다 전압차이가 클 경우에만 출력 데이터(NSA)를 정확하게 감지하게 된다.
다음으로, 제4 구간(T2c)에서는 선택신호(PMUX)가 하이레벨로 활성화 되므로, 차동증폭부(310)에서 감지 및 증폭되어 출력되는 데이터를 래칭하고 최종적으로 출력하게 된다.
마지막으로, 제5 구간(T3)에서는 인에이블 신호(nPSA)가 하이레벨로 비활성화 되어 차동증폭부(310)의 증폭동작은 중지되고 이퀄라이징부(N3,N4,N5)는 차동 출력단(Na,Nb)을 접지전압(VSS)레벨로 이퀄라이징 시키게 된다. 또한, 선택신호(PMUX)가 로우레벨로 비활성화 되므로 래치부(330)는 차동증폭부(310)에서 출력되는 신호를 전달받지 않고 래칭된 데이터를 계속해서 출력하게 된다.
상술한 바와 같이 데이터 감지증폭부(Sense Amplifier, SA)가 정확하게 데이터를 감지하고 증폭할 수 있는 최소의 전압차이인 오프셋 전압은, 데이터 감지증폭부(Sense Amplifier, SA)의 성능평가의 중요한 기준이므로 이를 측정하여 오프셋 전압의 분포를 분석하고 최적의 오프셋 전압을 결정하는 것은 반도체 메모리 장치의 성능을 향상시키는데 매우 중요하다.
본 발명은 상기와 같은 기술적 과제를 해결하기 위해 제안된 것으로, 테스트 모드에서 데이터 감지증폭부(Sense Amplifier, SA)의 오프셋 전압(OFFSET VOLTAGE)을 측정할 수 있는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 테스트 신호에 응답하여 출력 데이터 또는 예정된 전압레벨을 갖는 테스트 데이터를 선택적으로 전달하기 위한 데이터 전달부; 및 기준전압을 기준으로 하여 상기 데이터 전달부에서 출력되는 신호를 감지하여 증폭하기 위한 데이터 감지증폭부를 구비하는 반도체 메모리 장치가 제공된다.
본 발명에서는 테스트 모드에서 외부에서 생성되어 패드를 통해서 인가되는 테스트 데이터를 데이터 감지증폭부(Sense Amplifier, SA)로 입력하고 테스트 데이터의 전압레벨을 변경시키면서, 데이터 감지증폭부(Sense Amplifier, SA)가 정확하게 데이터를 감지하고 증폭할 수 있는 최소의 전압차이인 오프셋 전압을 측정할 수 있다. 데이터 감지증폭부(Sense Amplifier, SA)는 내부적으로 차동증폭회로로 구성되므로 기준전압을 기준으로 하여 출력 데이터를 정확하게 감지할 수 있는 최소의 전압차이가 성능평가의 중요한 기준이다.
본 발명에 따르면, 데이터 감지증폭부(Sense Amplifier, SA)의 성능을 결정하는 주요요소인 오프셋 전압을 측정하여, 메모리 셀로부터 데이터 감지증폭부(Sense Amplifier, SA)에 인가되는 출력 데이터의 전압레벨이 오프셋 전압을 초과하여 충분한 마진을 가지는지 평가할 수 있고, 이를 토대로 반도체 메모리 장치의 성능개선을 위한 설계를 할 수 있다. 또한, 반도체 메모리 장치의 다수의 데이터 감지증폭부(Sense Amplifier, SA)를 동시에 동작시키면서 각각의 데이터 감지증폭부(Sense Amplifier, SA)가 가지는 오프셋 전압의 분포를 분석하여 최적의 오프셋 전압을 결정할 수 있을 것이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 기호 및 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 기호 및 부호가 전체회로에서 동일한 소자를 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등 을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 5를 참조하면, 반도체 메모리 장치는 테스트 신호(TVSAOS)에 응답하여 출력 데이터(NSA1) 또는 예정된 전압레벨을 갖는 테스트 데이터(VSAOS)를 선택적으로 전달하기 위한 데이터 전달부(10), 기준전압(VREF)을 기준으로 하여 데이터 전달부(10)에서 출력되는 신호를 감지하여 증폭하기 위한 데이터 감지증폭부(20)를 구비한다. 또한, 참고적으로 본 실시예와 같이 데이터 감지증폭부(20)에서 출력되는 신호를 데이터 입출력 패드(DQ)로 전달하기 위한 데이터 출력부(30)를 더 포함하여 구성될 수도 있다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
우선, 데이터 전달부(10)는 테스트 신호(TVSAOS)가 하이레벨로 활성화 되었을 때 테스트 데이터(VSAOS)를 출력하고, 테스트 신호(TVSAOS)가 로우레벨로 비활성화 되었을 때 출력 데이터(NSA1)를 출력하게 된다. 데이터 전달부(10)는 테스트 신호(TVSAOS)에 응답하여 출력 데이터(NSA1) 또는 테스트 데이터(VSAOS)를 선택적으로 출력하기 위한 스위칭부로 구성되는데, 스위칭부는 테스트 신호(TVSAOS)의 제어를 받는 복수의 트랜스미션 게이트(TRANSMISSION GATE, TG1,TG2)로 구성되어 데 이터를 선택적으로 출력하게 된다. 여기에서 테스트 데이터(VSAOS)는 외부에서 생성되어 패드(PAD)를 통해서 인가되며, 출력 데이터(NSA1)는 상변화 메모리 셀(PHASE MEMORY CELL)에서 출력되는 신호이다.
다음으로, 데이터 감지증폭부(20)는 기준전압(VREF)을 기준으로 하여 데이터 전달부(10)에서 출력되는 신호를 감지하여 증폭하게 되는데, 데이터 감지증폭부(20)는 기준전압(VREF)과 데이터 전달부(10)에서 출력되는 신호를 차동입력으로 하는 차동증폭부(510), 차동증폭부(510)에서 출력되는 신호를 래칭하기 위한 래치부(530)로 구성된다. 여기에서 차동증폭부(510)는 인에이블 신호(nPSA)에 응답하여 바이어스 전류를 제공하기 위한 바이어스부(P3), 바이어스부(P3)와 차동 출력단(Na,Nb) 사이에 접속된 로딩부(P1,P2), 차동 출력단(Na,Nb)과 접지전압단(VSS) 사이에 접속되어, 기준전압(VREF)과 데이터 전달부(10)에서 출력되는 신호를 입력으로 하는 차동 입력부(N1,N2), 인에이블 신호(nPSA)에 응답하여 차동 출력단(Na,Nb)을 이퀄라이징 하기 위한 이퀄라이징부(N3,N4,N5)로 구성된다. 한편, 차동 출력단(Na,Nb)의 제1 출력단(Na)은 증폭된 데이터를 출력하고, 제2 출력단(Nb)은 제1 출력단(Na)의 출력 저항값과 동일한 저항값을 갖는 더미 로드(Dummy Load, 520)에 접속된다. 또한, 래치부(530)는 선택신호(PMUX)에 응답하여 차동증폭부(510)에서 출력되는 신호를 반전시키기 위한 제1 인버터(P6,N6), 제1 인버터(P6,N6)에서 출력되는 신호를 래칭하기 위한 래치(INV2,INV3), 래치(INV2,INV3)에서 출력되는 신호를 반전시키기 위한 제2 인버터(INV4)로 구성된다.
도 6은 도 5의 반도체 메모리 장치의 동작을 나타낸 타이밍 다이어그램이다.
도 6의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
테스트 신호(TVSAOS)가 로우레벨로 비활성화 되면, 상변화 메모리 셀에서 출력되는 출력 데이터가 데이터 전달부(10)에서 출력된다. 데이터 감지증폭부(20)에서는 데이터 전달부(10)에서 출력되는 출력 데이터를 감지하여 증폭하게 된다. 즉, 상변화 메모리 셀이 셋 상태(Set State)이라면 출력 데이터는 '0'의 논리레벨로 감지되어 증폭될 것이고, 상변화 메모리 셀이 리셋 상태(Reset State)이라면 출력 데이터는 '1'의 논리레벨로 감지되어 증폭될 것이다.
한편, 테스트 신호(TVSAOS)가 하이레벨로 활성화 되면, 예정된 전압레벨을 갖는 테스트 데이터(VSAOS)가 데이터 전달부(10)에서 출력된다. 테스트 데이터(VSAOS)는 패드(PAD)를 통해서 외부에서 인가되는 신호이므로, 외부에서 전압레벨을 임의로 조절할 수 있다.
우선, 제1 구간(T1)에서 차동증폭부(510)의 제1 입력부(N1)로 입력되는 신호의 전압레벨은 내부전원전압(VSA)을 유지하고 있으며, 차동증폭부(510)는 인에이블 신호(nPSA)가 하이레벨로 비활성화 되어 있으므로, 이퀄라이징부(N3,N4,N5)가 활성화 되어 제1 출력단(Na)과 제2 출력단(Nb)의 전압레벨은 모두 접지전압(VSS, 0V)레벨을 유지하게 된다.
다음으로, 테스트 신호(TVSAOS)가 활성화 되어 테스트 모드로 동작하기 시작하는 제2 구간(T2a)에서는 차동증폭부(510)의 제1 입력부(N1)로 테스트 데이터(VSAOS)가 입력된다. 따라서 제1 입력부(N1)로 입력되는 신호의 전압레벨은 테스 트 데이터(VSAOS)의 전압레벨에 의해 결정된다. 리셋 오프셋(RESET OFFSET) 전압을 측정하기 위해서는 기준전압(VREF)보다 높은 전압레벨의 테스트 데이터(VSAOS_RESET)를 인가하게 되고, 셋 오프셋(SET OFFSET) 전압을 측정하기 위해서는 기준전압(VREF)보다 낮은 전압레벨의 테스트 데이터(VSAOS_SET)를 인가하게 된다.
다음으로, 제3 구간(T2b)에서 차동증폭부(510)는 인에이블 신호(nPSA)가 로우레벨로 활성화 되므로, 차동 출력단(Na,Nb)에 대한 이퀄라이징부(N3,N4,N5)의 이퀄라이징 동작이 해제되고 증폭동작을 시작하게 된다. 차동증폭부(510)는 기준전압(VREF)을 기준으로 하여 제1 입력부(N1)로 입력되는 테스트 데이터(VSAOS)를 감지하고 증폭하게 되는데, 데이터를 정확하게 감지하고 증폭하는데 필요한 최소의 전압차이 - 기준전압과 테스트 데이터 간의 전압차이임 - 인 오프셋 전압보다 전압차이가 클 경우에만 테스트 데이터(VSAOS)를 정확하게 감지하게 된다.
따라서 리셋 오프셋(RESET OFFSET) 전압을 측정하기 위해서는 테스트 데이터(VSAOS)의 전압레벨을 기준전압(VREF)보다 점차 높게 인가하면서 최종적으로 증폭되어 출력되는 신호가 리셋 상태(Reset State)의 전압레벨 즉 논리적으로 '1'을 정확하게 출력하는지를 판단하여 리셋 오프셋(RESET OFFSET) 전압을 측정하게 된다. 또한, 셋 오프셋(SET OFFSET) 전압을 측정하기 위해서는 테스트 데이터(VSAOS)의 전압레벨을 기준전압(VREF)보다 점차 낮게 인가하면서 최종적으로 증폭되어 출력되는 신호가 셋 상태(Set State)의 전압레벨 즉 논리적으로 '0'을 정확하게 출력하는지를 판단하여 셋 오프셋(SET OFFSET) 전압을 측정하게 된다.
다음으로, 제4 구간(T2c)에서는 선택신호(PMUX)가 하이레벨로 활성화 되므로, 차동증폭부(510)에서 감지 및 증폭되어 출력되는 데이터를 래칭하고 최종적으로 출력하게 된다.
마지막으로, 제5 구간(T3)에서는 인에이블 신호(nPSA)가 하이레벨로 비활성화 되어 차동증폭부(510)의 증폭동작은 중지되고 이퀄라이징부(N3,N4,N5)는 차동 출력단(Na,Nb)을 접지전압(VSS)레벨로 이퀄라이징 시키게 된다. 또한, 선택신호(PMUX)가 로우레벨로 비활성화 되므로 래치부(530)는 차동증폭부(510)에서 출력되는 신호를 전달받지 않고 래칭된 데이터를 계속해서 출력하게 된다.
상술한 바와 같이 데이터 감지증폭부(Sense Amplifier, SA)의 성능을 결정하는 주요요소인 오프셋 전압(리셋 오프셋 전압, 셋 오프셋 전압)을 측정할 수 있을 것이다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있 다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 특히, 실시예에서 상변화 메모리 셀에서 출력되는 신호를 감지하고 증폭하는 데이터 감지증폭부(Sense Amplifier, SA)를 예로 들었으나 본 발명은 상변화 메모리 셀의 데이터를 감지하기 위한 데이터 감지증폭부(Sense Amplifier, SA)에 한정되는 것은 아니다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 상변화 메모리 셀의 구성도이다.
도 2는 상변화 메모리 셀의 다른 구성도이다.
도 3은 일반적인 데이터 감지증폭부에 대한 회로도이다.
도 4는 도 3의 데이터 감지증폭부의 동작을 나타낸 타이밍 다이어그램이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 6은 도 5의 반도체 메모리 장치의 동작을 나타낸 타이밍 다이어그램이다.
*도면의 주요 부분에 대한 부호의 설명
10 : 데이터 전달부
20 : 데이터 감지증폭부
510 :차동증폭부
520 : 더미 로드
530 : 래치부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 Pi, Ni (i=0,1,2, … ) 으로 표시함.

Claims (11)

  1. 테스트 신호에 응답하여 출력 데이터 또는 예정된 전압레벨을 갖는 테스트 데이터를 선택적으로 전달하기 위한 데이터 전달부; 및
    기준전압을 기준으로 하여 상기 데이터 전달부에서 출력되는 신호를 감지하여 증폭하기 위한 데이터 감지증폭부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터 감지증폭부에서 출력되는 신호를 예정된 패드로 전달하기 위한 데이터 출력부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 테스트 데이터는 외부에서 생성되어 패드를 통해서 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 출력 데이터는 상변화 메모리 셀에서 출력되는 데이터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 데이터 전달부는,
    상기 테스트 신호에 응답하여 상기 출력 데이터 또는 상기 테스트 데이터를 선택적으로 출력하기 위한 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 스위칭부는,
    상기 테스트 신호의 제어를 받는 복수의 트랜스미션 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 데이터 감지증폭부는,
    상기 기준전압과 상기 데이터 전달부에서 출력되는 신호를 차동입력으로 하 는 차동증폭부; 및
    상기 차동증폭부에서 출력되는 신호를 래칭하기 위한 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 차동증폭부는 크로스커플형 차동증폭회로인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 차동증폭부는,
    인에이블 신호에 응답하여 바이어스 전류를 제공하기 위한 바이어스부;
    상기 바이어스부와 차동 출력단 사이에 접속된 로딩부;
    상기 차동 출력단과 접지전압단 사이에 접속되어, 상기 기준전압과 상기 데이터 전달부에서 출력되는 신호를 입력으로 하는 차동 입력부; 및
    상기 인에이블 신호에 응답하여 상기 차동 출력단을 이퀄라이징 하기 위한 이퀄라이징부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 차동 출력단의 제1 출력단은 증폭된 데이터를 출력하고, 제2 출력단은 상기 제1 출력단의 출력 저항값과 동일한 저항값을 갖는 더미 로드(Dummy Load)에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제7항에 있어서,
    상기 래치부는,
    선택신호에 응답하여 상기 차동증폭부에서 출력되는 신호를 반전시키기 위한 제1 인버터;
    상기 제1 인버터에서 출력되는 신호를 래칭하기 위한 래치; 및
    상기 래치에서 출력되는 신호를 반전시키기 위한 제2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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