JPWO2008041278A1 - 半導体装置 - Google Patents

Abstract

パッドと、電流検出時にパッドと共通データ線を接続する第一スイッチ回路を設ける。電流検出時に、非選択ビット線を読出し電圧ＶＲと同じかそれよりも低い第一電圧に保持する第二スイッチ回路を設ける。電流検出時に、第一スイッチ回路を用いてパッドと共通データ線を接続することにより、行及び列で選択されたメモリセルにパッドから電圧を印加することができる。このとき流れる電流をモニタすることによりメモリセルに流れる電流を検出する。非選択ビット線を前記第二スイッチ回路により前記第一電圧に保持するので、非選択ビット線と共通データ線を分離するＣＭＯＳスイッチのバイアスを次のようにすることができる。即ち、ＣＭＯＳスイッチのソース−ドレイン間の電圧を前記第一電圧だけ緩和することができ、前記ＣＭＯＳスイッチを構成するＮＭＯＳトランジスタのゲート−ソース間とバルク−ソース間を第一電圧だけ逆バイアスすることができる。

Description

本発明は半導体装置に関し、記憶情報に応じて抵抗に差ができる素子から成るメモリセルを含む半導体装置、特に、相変化材料の状態変化を利用して情報を記憶し、その情報による抵抗差を検出して情報を弁別するメモリセルを含む半導体装置に関する。

この明細書で参照される文献は下記の非特許文献１である。

記憶素子は、少なくともアンチモン（Sb）とテルル（Te）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などの相変化材料（または、カルコゲナイド材料）を記録層の材料として用いている。相変化材料を用いた記憶素子の特性は、例えば、［非特許文献１］で述べられている。図３２に示すように、この記憶素子に記憶情報‘０’を書き込む場合は、記憶素子を相変化材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。リセットパルスを短くして与える全エネルギーを小さくし、冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、相変化材料は高抵抗の非晶質状態（リセット状態）となる。同図に示すように、逆に、記憶情報‘１’を書き込む場合は、記憶素子を融点よりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加する。このようなセットパルスを印加することにより、相変化材料は低抵抗の多結晶状態（セット状態）となる。結晶化に要する時間ｔ２は、相変化材料の組成によって異なるが、例えば１ｕｓである。同図に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。ここでは、非晶質状態を記憶情報‘０’、結晶状態を記憶情報‘１’に対応させたが、もちろん、非晶質状態を記憶情報‘１’、結晶状態を記憶情報‘０’に対応させてもよい。

図３３は、相変化材料を用いた記憶素子の典型的なＩ−Ｖ特性を示している。読出し動作は、記憶素子の状態が変化しないように、しきい電圧Ｖｔｈよりも低い読出し電圧ＶＲを印加し、記憶素子に流れる電流量の違いを弁別することにより行なわれる。読出し電圧ＶＲは、例えば０．３Ｖであり、このとき記憶素子に流れる電流量は、相変化材料の組成によって異なるが、例えば、セット状態では数ｕＡ以上、リセット状態では数百ｎＡ以下である。

このような抵抗性の記憶素子を用いた半導体メモリでは、チップ内部電圧のトリミングをすることが望ましい。その理由として、例えば、相変化材料を用いた記憶素子から成る複数のメモリセルを、同じ条件(電圧、印加時間)でセット状態やリセット状態にしたとしても、製造ばらつき等により、夫々異なる抵抗値となる。セット状態、リセット状態におけるメモリセルの抵抗値のばらつきが大きくなると、読出し時に誤動作を生じる恐れがある。そのために、メモリセルに流れる電流を測定できるようにし、そこから抵抗値のばらつきを検査し、読出し時に誤動作が生じないように各状態の抵抗値を調整できるように内部電圧や印加時間等をトリミングできるようにしておくことが望ましい。

アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイス・ミーティング、テクニカル・ダイジェスト、第803頁から第806頁（2001年）（IEEE International Electron Devices meeting, TECHNICAL DIGEST, pp. 803-806, 2001）

しかしながら、通常の半導体メモリでは、メモリセルを流れる電流の大小により記憶情報を判別する方式であっても、記憶情報はセンスアンプ等で電流-電圧変換され、電圧情報として出力されるため、直接、メモリセルに流れる電流を観測できない。更に、通常、メモリセルから入出力パッドまでのパスには、リーク電流が流れる複数の回路が直列又は並列に接続される。例えば、リーク電流には、ビット線から非選択メモリセルへ流れる電流や、共通データ線から非選択ビット線へ流れる電流などが挙げられる。前述した通り、メモリセル電流は、数百ｎＡ以下と非常に小さいため、このようなリーク電流がメモリセル電流に加わると精度よく測定することができない。

本発明の目的は相変化材料を用いた記憶素子から成るメモリセルに流れる電流を精度良く検出可能な半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

本発明の代表的な手段の一つを示せば以下の通りである。即ち、パッドと、電流検出時にパッドと共通データ線を接続する第一スイッチ回路を設ける。また、電流検出時に、非選択ビット線を読出し電圧ＶＲと同じかそれよりも低い第一電圧に保持する第二スイッチ回路を設ける。この結果、電流検出時に、前記第一スイッチ回路を用いてパッドと共通データ線を接続することにより、ロウ（行）及びカラム（列）で選択されたメモリセルにパッドから電圧を印加することができる。このときに流れる電流をモニタすることにより、メモリセルに流れる電流を検出することができる。また、非選択ビット線を前記第二スイッチ回路により前記第一電圧に保持するので、非選択ビット線と共通データ線を分離しているＣＭＯＳスイッチのバイアスを次のようにすることができる。すなわち、前記ＣＭＯＳスイッチのソース−ドレイン間の電圧を前記第一電圧だけ緩和することができる。また、前記ＣＭＯＳスイッチを構成するＮＭＯＳトランジスタのゲート−ソース間とバルク−ソース間を前記第一電圧だけ逆バイアスすることができる。以上により、共通データ線から非選択ビット線へ流れるリーク電流を低減することができる。この結果、メモリセルが高抵抗状態であってもその電流を精度良く検出することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、相変化材料を用いた記憶素子から成るメモリセルに流れる電流を精度良く検出可能な半導体装置を実現することができる。

図１は第１の実施形態におけるメモリアレイおよびその周辺回路のブロックを示す図である。 図２は第１の実施形態におけるメモリアレイとメモリセルの構成例を示す図である。 図３は第１の実施形態におけるマルチプレクサの構成例を示す図である。 図４は読出し回路の構成例を示す図である。 図５は読出し動作時における動作波形を示す図である。 図６は書換え回路の構成例を示す図である。 図７は書換え動作持における動作波形を示す図である。 図８は第１の実施形態におけるパッドと共通データ線を接続するスイッチの構成例を示す図である。 図９は第１の実施形態における動作波形を示す図である。 図１０は第２の実施形態におけるマルチプレクサの構成例を示す図である。 図１１は第２の実施形態における動作波形を示す図である。 図１２は第３の実施形態におけるメモリアレイとメモリセルの構成例を示す図である。 図１３は第３の実施形態におけるマルチプレクサの構成例を示す図である。 図１４は第３の実施形態における動作波形を示す図である。 図１５は第４の実施形態におけるメモリアレイとメモリセルの構成例を示す図である。 図１６は第５の実施形態における動作波形を示す図である。 図１７は第６の実施形態におけるメモリアレイとメモリセルの構成例を示す図である。 図１８は第６の実施形態におけるマルチプレクサの構成例を示す図である。 図１９は第６の実施形態における動作波形を示す図である。 図２０は第７の実施形態における書換え回路の構成例を示す図である。 図２１は第８の実施形態におけるメモリアレイおよびその周辺回路のブロックを示す図である。 図２２は第８の実施形態におけるパッドと共通データ線を接続するスイッチの構成例を示す図である。 図２３は第９の実施形態におけるパッドと共通データ線を接続するスイッチの構成例を示す図である。 図２４は実施形態１０としてシフトレジスタの構成例を示す図である。 図２５はシフトレジスタの動作波形を示す図である。 図２６は第１１の実施形態におけるバンクおよびその周辺回路のブロックを示す図である。 図２７は第１２の実施形態におけるメモリアレイおよびその周辺回路のブロックを示す図である。 図２８は第１２の実施形態における出力バッファの構成例を示す図である。 図２９は第１２の実施形態における入出力パッドと電流検出専用配線を接続するスイッチの構成例を示す図である。 図３０は第１３の実施形態における出力バッファの構成例を示す図である。 図３１は第１４の実施形態におけるメモリアレイおよびその周辺回路のブロックを示す図である。 図３２は相変化材料を用いた記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。 図３３は相変化材料を用いた記憶素子の電流-電圧特性を示す図である。

符号の説明

ＭＣＡ１〜ＭＣＡｋ メモリアレイ
ＭＵＸ１〜ＭＵＸｋ マルチプレクサ
ＲＤ１ＲＤｋ 読出し回路
ＰＲＧＭ１〜ＰＲＧＭｋ 書換え回路
ＳＤＣ１〜ＳＤＣｋ スイッチ
ＣＬＧＣ 制御論理回路

《第1実施形態》
以下、本発明の実施形態を図面を用いて詳細に説明する。実施形態の各ブロックを構成する回路素子は、特に制限されないが、典型的には公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、相変化を示す相変化材料等が集積回路の作成技術にハイブリッドして作成される。

図１は、同時に読み書きするビット数ｋと同じ数のメモリアレイＭＣＡ１〜ＭＣＡｋ、各メモリアレイＭＣＡ１〜ＭＣＡｋ内の一つのメモリセルのデータの書換え、読出し、電流検出に必要な種々の回路を示している。具体的には、ワード線を駆動するためのワードドライバ列ＷＤＡ、複数のビット線ＢＬから一つを選択し、対応する共通データ線ＣＤＬ１〜ＣＤＬｋに接続するマルチプレクサＭＵＸ１〜ＭＵＸｋ、メモリセルアレイＭＣＡから読み出された信号を増幅し、出力データＤＯ１〜ＤＯｋとして出力する読出し回路ＲＤ１〜ＲＤｋ、入力データＤＩ１〜ＤＩｋを受けてメモリセルアレイＭＣＡに書換え用の電圧を印加する書換え回路ＰＲＧＭ１〜ＰＲＧＭｋ、対応するメモリアレイＭＣＡに含まれるメモリセルＭＣからの電流を検出するためのパッドＰＡＤ１〜ＰＡＤｋ、パッドＰＡＤと共通データ線ＣＤＬの間に接続されるスイッチＳＤＣ１〜ＳＤＣｋ、制御論理回路ＣＬＧＣを示している。メモリアレイＭＣＡ１〜ＭＣＡｋの各々は、簡略化しており、各々一つのメモリセルＭＣが代表として示されているが、マルチプレクサＭＵＸには、夫々複数のビット線ＢＬが接続される。なお、簡略化のために省略したが、入力データＤＩは図示しない入力バッファ介して、また、出力データＤＯは図示しない出力バッファを介して、パッドＰＡＤと異なる共通の入出力用のパッドから外部と入出力される。

制御論理回路ＣＬＧＣは、コマンド信号群ＣＭＤを入力とし、スイッチＳＤＣ１〜ＳＤＣｋ、読出し回路ＲＤ１〜ＲＤｋ、書換え回路ＰＲＧＭ１〜ＰＲＧＭｋを制御する信号を発生する。本発明の半導体装置は、データ読出し動作、データ書込み動作、及び、メモリセル電流検出動作の少なくとも３つの動作モードになることが可能である。

図２は、メモリアレイとメモリセルの構成例を示している。同図では、説明を簡単にするために、一例としてＭＣＡ１の構成例を示している。メモリアレイＭＣＡ１は、ワード線ＷＬ１〜ＷＬｍとビット線ＢＬ１〜ＢＬｎと、ワード線とビット線の各交点に配置されたｍ×ｎビットのメモリセルＭＣ１１〜ＭＣｍｎから構成される。メモリセルは、選択トランジスタＣＴと相変化材料を用いた記憶素子ＰＣＲから構成される。これらの素子は、ビット線から接地電圧ＶＳＳの給電線の方向に、選択トランジスタＣＴと記憶素子ＰＣＲの順に直列接続される。なお、以下の実施形態を含め、選択トランジスタＣＴと記憶素子ＰＣＲの接続順序は逆になってもかまわない。ワード線ＷＬ１〜ＷＬｍは、ワードドライバ列ＷＤＡ内の対応するワードドライバＷＤ１〜ＷＤｍによって駆動される。一方、ビット線ＢＬ１〜ＢＬｎは、後述するマルチプレクサによって一つが選択され、共通データ線ＣＤＬ１に接続される。

図３は、マルチプレクサの構成例を示している。同図では、説明を簡単にするために、一例としてＭＵＸ１の構成例を示している。マルチプレクサＭＵＸ１は、カラム選択スイッチ列ＣＳＷＡ、放電回路ＤＣＣＫＴより構成される。カラム選択スイッチ列ＣＳＷＡは、ビット線ＢＬ１〜ＢＬｎの各々と共通データ線ＣＤＬ１の間に挿入されたＣＭＯＳスイッチＣＳＷ１１〜ＣＳＷ１ｎより構成される。ＣＭＯＳスイッチＣＳＷ１１〜ＣＳＷ１ｎの各々は、同図では省略されているカラムデコーダで発生されたカラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）に応じて活性化され、選択されるビット線を共通データ線ＣＤＬ１に接続する。例えば、ＣＭＯＳスイッチＣＳＷ１１が非活性の場合は、ＹＳ１Ｔは負電圧ＶＮＮに、ＹＳ１Ｂは電源電圧ＶＤＤに保持され、活性化される場合は、ＹＳ１Ｔは電源電圧ＶＤＤに、ＹＳ１Ｂは接地電圧ＶＳＳに駆動される。ここで、負電圧ＶＮＮは負電圧発生回路により発生され、接地電圧ＶＳＳよりも低い電圧である。ＣＭＯＳスイッチＣＳＷ１１を活性化する際のカラム選択信号ＹＳ１Ｔの電圧は、電源電圧ＶＤＤよりも高い電圧ＶＰＰであることが望ましい。これは、ＣＭＯＳスイッチＣＳＷ１１を構成するＮＭＯＳトランジスタのしきい電圧が、温度変化や製造ばらつき等により高くなっても、選択ビット線に確実に読出し電圧ＶＲが印加されるようにするためである。

放電回路ＤＣＣＫＴは、ビット線ＢＬ１〜ＢＬｎの各々と接地電圧ＶＳＳの給電線の間に挿入されたＮＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎより構成され、前述のカラム選択信号ＹＳ１Ｂ〜ＹＳｎＢによって、非選択のビット線ＢＬ１〜ＢＬｎを接地電圧ＶＳＳに保持する。

図４は、読出し回路の構成例を示している。同図では、説明を簡単にするために、一例としてＲＤ１の構成例を示している。読出し回路ＲＤ１は、伝達ゲートＴＧ、プリチャージ回路ＰＣＫＴ、センスアンプＳＡより構成される。伝達ゲートＴＧは、共通データ線ＣＤＬ１とノードＮＴの間に挿入されたＮＭＯＳトランジスタＭＮ２６と、参照電圧ＶＲＥＦの給電線とノードＮＢの間に挿入されたＮＭＯＳトランジスタＭＮ２７より構成される。参照電圧ＶＲＥＦは、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電圧であり、例えば電源電圧ＶＤＤと接地電圧ＶＳＳから同図では省略されている降圧回路を用いて生成される。伝達ゲートＴＧは、伝達ゲート制御信号ＲＳによって活性化され、ノードＮＴを共通データ線ＣＤＬ１に接続し、ノードＮＢを参照電圧ＶＲＥＦに駆動する。

プリチャージ回路ＰＣＫＴは、読出し電圧ＶＲの給電線とノードＮＴの間に挿入されたＮＭＯＳトランジスタＭＮ２４と、参照電圧ＶＲＥＦの給電線とノードＮＢの間に挿入されたＮＭＯＳトランジスタＭＮ２５より構成される。読出し電圧ＶＲは、例えば電源電圧ＶＤＤと接地電圧ＶＳＳから同図では省略されている降圧回路を用いて生成され、電源電圧ＶＤＤと参照電圧ＶＲＥＦとの間の電圧である。プリチャージ回路ＰＣＫＴは、プリチャージ信号ＰＣＥによって活性化され、ノードＮＴを読出し電圧ＶＲに、ノードＮＢを参照電圧ＶＲＥＦにそれぞれ駆動する。前述の伝達ゲートＴＧが活性化されている場合、プリチャージ回路ＰＣＫＴは、共通データ線ＣＤＬ１とビット線も同時に読出し電圧ＶＲに駆動する。

センスアンプＳＡは、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２から構成されるラッチと、ラッチと電源電圧ＶＤＤの給電線の間に挿入されたＰＭＯＳトランジスタＭＰ２３、ラッチと接地電圧ＶＳＳの給電線の間に挿入されたＮＭＯＳトランジスタＭＮ２３、バッファ回路ＢＵＦ２１、ＢＵＦ２２より構成される。センスアンプＳＡは、センスアンプ制御信号対（ＳＡＣ、ＳＡＣＢ）により活性化され、ノードＮＴとＮＢの微小な電圧差を増幅し、バッファ回路ＢＵＦ２１は読出しデータＤＯ１に、読み出した記憶情報に応じた電圧を出力する。

図５は、読出し動作時の動作波形を示している。ここでは、一例として、メモリアレイＭＣＡ１内のメモリセルＭＣ１１のデータを読み出す場合の動作を説明する。まず、伝達ゲートＴＧが伝達ゲート制御信号ＲＳによって活性化されることにより、ノードＮＴが共通データ線ＣＤＬ１に接続され、ノードＮＢが参照電圧ＶＲＥＦに保持される。同時に、マルチプレクサＭＵＸ１により選択ビット線ＢＬ１が共通データ線ＣＤＬ１に接続される。この結果、プリチャージ回路ＰＣＫＴにより、共通データ線ＣＤＬ１と選択ビット線ＢＬ１が読出し電圧ＶＲに駆動される。次に、プリチャージ回路ＰＣＫＴがプリチャージ制御信号ＰＣＥにより非活性とされ、選択メモリセルＭＣ１１が接続されるワード線ＷＬ１が駆動されることにより、選択メモリセルＭＣ１１の記憶情報に応じて、選択ビット線ＢＬ１、共通データ線ＣＤＬ１、ノードＮＴの電圧が変化する。その後、伝達ゲートＴＧが伝達ゲート制御信号ＲＳによって非活性とされ、センスアンプ制御信号対（ＳＡＣ、ＳＡＣＢ）によりセンスアンプＳＡが活性化されることにより、選択メモリセルＭＣ１１のデータが読み出される。

図６は、書換え回路の構成例を示している。同図では、説明を簡単にするために、一例としてＰＲＧＭ１の構成例を示している。書換え回路ＰＲＧＭ１は、書換え制御回路ＰＣＣＫＴ、リセット回路ＲＣＫＴ、セット回路ＳＣＫＴから構成される。書換え制御回路ＰＣＣＫＴは、書換え信号ＷＥＳ、ＷＥＲと入力データＤＩ１を基にセット信号ＳＥＴＢとリセット信号ＲＳＴＢを生成する。リセット回路ＲＣＫＴは、リセット電圧ＶＲＳＴの給電線と共通データ線ＣＤＬ１の間に挿入されたＰＭＯＳトランジスタＭＰ２５で構成される。リセット電圧ＶＲＳＴは、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電圧であり、例えば電源電圧ＶＤＤと接地電圧ＶＳＳから同図では省略されている降圧回路を用いて生成される。ＰＭＯＳトランジスタＭＰ２５のゲートには、リセット信号ＲＳＴＢが接続される。図７は、書き換え動作時の動作波形を示している。ここでは、一例として、メモリアレイＭＣＡ１内のメモリセルＭＣ１１に対してリセット動作を行なう場合の動作を説明する。リセット動作が行なわれる場合、接地電圧ＶＳＳとなっている書換え信号ＷＥＲが電源電圧ＶＤＤに駆動され、電源電圧ＶＤＤとなっているリセット信号ＲＳＴＢが接地電圧ＶＳＳに駆動される。この結果、ＰＭＯＳトランジスタＭＰ２５が導通して、選択メモリセルＭＣ１１内の記憶素子ＰＣＲに電流が印加される。この電流は図３２に記載の温度波形を実現するように設定されているので、記憶素子ＰＣＲがリセット状態となる。

セット回路ＳＣＫＴは、セット電圧ＶＳＥＴの給電線と共通データ線ＣＤＬ１の間に挿入されたＰＭＯＳトランジスタＭＰ２４で構成される。セット電圧ＶＳＥＴは、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電圧であり、例えば電源電圧ＶＤＤと接地電圧ＶＳＳから同図では省略されている降圧回路を用いて生成される。ＰＭＯＳトランジスタＭＰ２４のゲートには、セット信号ＳＥＴＢが接続される。図７は、書き換え動作時の動作波形を示している。ここでは、一例として、メモリアレイＭＣＡ１内のメモリセルＭＣ１１に対してセット動作を行なう場合の動作を説明する。セット動作が行なわれる場合、接地電圧ＶＳＳとなっている書換え信号ＷＥＳが電源電圧ＶＤＤに駆動され、電源電圧ＶＤＤとなっているリセット信号ＳＥＴＢが接地電圧ＶＳＳに駆動される。この結果、ＰＭＯＳトランジスタＭＰ２４が導通して、選択メモリセルＭＣ１１内の記憶素子ＰＣＲに電流が印加される。この電流は図３２に記載の温度波形を実現するように設定されているので、記憶素子ＰＣＲがセット状態となる。

図８は、パッドと共通データ線を接続するスイッチの構成例を示している。同図では、説明を簡単にするために、一例としてＳＤＣ１の構成例を示している。スイッチＳＤＣ１は、共通データ線ＣＤＬ１とパッドＰＡＤ１の間に挿入されたＣＭＯＳスイッチＣＳＷ３１で構成される。スイッチＳＤＣ１は、テスト信号対（ＴＤＣ、ＴＤＣＢ）により活性化され、共通データ線ＣＤＬ１とパッドＰＡＤ１を接続する。スイッチＳＤＣ１を活性化する際のテスト信号ＴＤＣの電圧は、例えば電源電圧ＶＤＤよりも高い電圧ＶＰＰであることが望ましい。これは、スイッチＳＤＣ１を構成するＮＭＯＳトランジスタのしきい電圧が、温度変化や製造ばらつき等により高くなっても、選択ビット線に確実に読出し電圧ＶＲが印加されるようにするためである。

図９は、本実施形態における電流検出時の動作波形を示している。ここでは、一例として、メモリアレイＭＣＡ１内のメモリセルＭＣ１１に流れる電流を検出する場合の動作を説明する。電流検出時は、伝達ゲート制御信号ＲＳは接地電圧ＶＳＳに、プリチャージ信号ＰＣＥは電源電圧ＶＤＤにそれぞれ保持され、読出し回路ＲＤ１は共通データ線ＣＤＬ１から分離され、ノードＮＴは読出し電圧ＶＲに保持されている。書換え信号ＷＥＲ、ＷＥＳはそれぞれ接地電圧ＶＳＳに保持され、リセット回路ＲＣＫＴとセット回路ＳＣＫＴは非活性となっている。

まず、パッドＰＡＤ１に読出し電圧ＶＲが印加された後、テスト信号対（ＴＤＣ、ＴＤＣＢ）によりスイッチＳＤＣ１が活性化されることにより、パッドＰＡＤ１と共通データ線ＣＤＬ１が出力バッファを介さずに接続される。次に、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）によりＣＭＯＳスイッチＣＳＷ１１が活性化されることにより、ビット線ＢＬ１と共通データ線ＣＤＬ１が接続される。その後、ワード線ＷＬ１が電源電圧ＶＤＤに駆動されることにより、パッドＰＡＤ１からメモリセルＭＣ１１に電流が流れる。この電流をパッドＰＡＤ１に接続した外づけの測定機器でモニタすることにより、メモリセルＭＣ１１に流れる電流を検出することができる。電流検出後、ワード線ＷＬ１が接地電圧ＶＳＳに駆動され、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）とテスト信号対（ＴＣＤ、ＴＣＤＢ）によりＣＭＯＳスイッチＣＳＷ１１とスイッチＳＤＣ１が非活性状態とされることにより、待機状態に戻る。なお、電流検出時は、センスアンプＳＡは活性化しない。

以上で述べた構成と動作による効果をまとめると、以下のように三つある。第一に、共通データ線に直接接続されるパッドＰＡＤ１を有するためメモリセルの電流を直接パッドＰＡＤ１から検出することができる。また、共通データ線とパッドＰＡＤ１の間に設けられたスイッチＳＤＣ１により電流検出時のみパッドＰＡＤ１が共通データ線ＣＤＬ１に接続されるので、読出し動作や書換え動作への影響を無くすことができる。第二に、電流検出時に、カラム選択スイッチ列ＣＳＷＡを構成するＣＭＯＳスイッチの内、非活性状態のＣＭＯＳスイッチＣＳＷ１１〜１ｎを構成するＮＭＯＳトランジスタのゲートに負電圧ＶＮＮを、ソースに接地電圧ＶＳＳをそれぞれ印加することにより、そのＮＭＯＳトランジスタのゲート−ソース間が逆バイアスされるので、共通データ線ＣＤＬ１から非選択のビット線へ流れるリーク電流を低減することができる。なお、ＰＭＯＳトランジスタについては、共通データ線ＣＤＬ１が電源電圧ＶＤＤより小さい読出し電圧ＶＲとすることにより、ＰＭＯＳトランジスタのゲート・ソース間が逆バイアスされるので、同様にリーク電流を低減することができる。第三に、電流検出時において、読出し回路ＲＤ１内のノードＮＴを待機時と同じ電圧ＶＲに保持することにより、伝達ゲートＴＧを構成するＮＭＯＳトランジスタＭＮ２６のゲート−ソース間と、バルク−ソース間を逆バイアス状態にすることができる。よって、共通データ線ＣＤＬ１からノードＮＴへ流れるリーク電流を低減することができる。以上の効果により、メモリセルに流れる電流を精度良く検出可能な半導体装置を実現することができる。

《第２実施形態》
本実施形態では、マルチプレクサの別の構成を示す。実施形態１と異なる点は、次の二つである。第一に、電流検出時に非選択ビット線が電圧ＶＤＣに保持される点にある。第二に、カラム選択信号対ＹＳ１Ｔ、ＹＳ１Ｂの電圧制御範囲が異なる点にある。その他の部分は、基本的に実施形態１と同じである。以下、これらの相違点に注目して構成を説明する。

図１０は、本実施形態におけるマルチプレクサの構成例を示している。同図では、説明を簡単にするために、一例としてＭＵＸ１の構成例を示している。マルチプレクサＭＵＸ１は、カラム選択スイッチ列ＣＳＷＡ、放電回路ＤＣＣＫＴより構成される。カラム選択スイッチ列ＣＳＷＡは、ビット線ＢＬ１〜ＢＬｎの各々と共通データ線ＣＤＬ１の間に挿入されたＣＭＯＳスイッチＣＳＷ４１〜ＣＳＷ４ｎより構成される。ＣＭＯＳスイッチＣＳＷ４１〜ＣＳＷ４ｎの各々は、同図では省略されているカラムデコーダで発生されたカラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）に応じて活性化され、選択されるビット線を共通データ線ＣＤＬ１に接続する。例えば、ＣＭＯＳスイッチＣＳＷ１１が非活性の場合は、ＹＳ１Ｔは接地電圧ＶＳＳに、ＹＳ１Ｂは電源電圧ＶＤＤに保持され、活性化される場合は、ＹＳ１Ｔは電源電圧ＶＤＤに、ＹＳ１Ｂは接地電圧ＶＳＳに駆動される。放電回路ＤＣＣＫＴは、ビット線ＢＬ１〜ＢＬｎの各々とノードＮＳの間に挿入されたＮＭＯＳトランジスタＭＮ４１〜ＭＮ４ｎとソース制御回路ＳＣＣＫＴより構成される。ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４ｎは、前述のカラム選択信号ＹＳ１Ｂ〜ＹＳｎＢによって活性化され、非選択ビット線ＢＬ１〜ＢＬｎをノードＮＳの電圧と同電圧に保持する。ソース制御回路ＳＣＣＫＴは、電圧ＶＤＣの給電線とノードＮＳの間に挿入されたＮＭＯＳトランジスタＭＮ４１と接地電圧ＶＳＳの給電線とノードＮＳの間に挿入されたＮＭＯＳトランジスタＭＮ４２より構成され、同図では省略されている制御論理回路で発生されたテスト信号対（ＴＳＣ、ＴＳＣＢ）に応じて、ノードＮＳの電圧を制御する。ノードＮＳは、待機時、読出し動作時、書換え動作時には接地電圧ＶＳＳに、電流検出時には電圧ＶＤＣに保持される。電圧ＶＤＣは、例えば電源電圧ＶＤＤと接地電圧ＶＳＳから同図では省略されている降圧回路を用いて生成され、読出し電圧ＶＲと同じかそれよりも低い電圧である。

図１１は、本実施形態における電流検出時の動作波形を示している。ここでは、一例として、メモリアレイＭＣＡ１内のメモリセルＭＣ１１に流れる電流を検出する場合の動作を説明する。電流検出時は、伝達ゲート制御信号ＲＳは接地電圧ＶＳＳに、プリチャージ信号ＰＣＥは電源電圧ＶＤＤにそれぞれ保持され、読出し回路ＲＤ１は共通データ線ＣＤＬ１から分離され、ノードＮＴは読出し電圧ＶＲに保持されている。書換え信号ＷＥＲ、ＷＥＳはそれぞれ接地電圧ＶＳＳに駆動され、リセット回路ＲＣＫＴとセット回路ＳＣＫＴは非活性となっている。

まず、テスト信号ＴＳＣが電源電圧ＶＤＤ、テスト信号ＴＳＣＢが接地電圧ＶＳＳにそれぞれ駆動されることにより、非選択ビット線ＢＬ１〜ＢＬｎは電圧ＶＤＣに駆動される。パッドＰＡＤ１に読出し電圧ＶＲが印加された後、テスト信号対（ＴＤＣ、ＴＤＣＢ）によりスイッチＳＤＣ１が活性化されることにより、パッドＰＡＤ１と共通データ線ＣＤＬ１が接続される。次に、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）によりＣＭＯＳスイッチＣＳＷ４１が活性化されることにより、ビット線ＢＬ１と共通データ線ＣＤＬ１が接続される。その後、ワード線ＷＬ１が電源電圧ＶＤＤに駆動されることにより、パッドＰＡＤ１からメモリセルＭＣ１１に電流が流れる。この電流をパッドＰＡＤ１に接続した外づけの測定機器でモニタすることにより、メモリセルＭＣ１１に流れる電流を検出することができる。電流検出後、ワード線ＷＬ１が接地電圧ＶＳＳに駆動され、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）とテスト信号対（ＴＣＤ、ＴＣＤＢ）によりＣＭＯＳスイッチＣＳＷ４１とスイッチＳＤＣ１が非活性状態とされ、テスト信号ＴＳＣは接地電圧ＶＳＳ、テスト信号ＴＳＣＢは電源電圧ＶＤＤに駆動されることにより、待機状態に戻る。

以上で述べた構成と動作による効果を以下にまとめる。第一に、放電回路ＤＣＣＫＴを用いて、電流検出時における非選択ビット線を読出し電圧ＶＲよりも同じかそれよりも低い電圧ＶＤＣに保持することにより、カラム選択スイッチ例ＣＳＷＡ内の非活性状態のＣＭＯＳスイッチのバイアスを次のようにすることができる。すなわち、前記ＣＭＯＳスイッチＣＳＷのソース−ドレイン間の電圧をＶＤＣだけ緩和することができる。また、前記ＣＭＯＳスイッチを構成するＮＭＯＳトランジスタのゲート−ソース間とバルク−ソース間を電圧ＶＤＣだけ逆バイアスすることができる。以上から、共通データ線ＣＤＬ１から非選択ビット線へ流れるリーク電流を低減することができる。第二に、第一の効果により、カラム選択信号対の電圧制御範囲を接地電圧ＶＳＳから電源電圧ＶＤＤにすることがきるので、実施形態１で必要であった負電圧発生回路が不要となり、チップ面積を小型化できる。以上の二つの効果により、実施形態１よりも小さい面積で実施形態１と同様の効果を得ることができる。

本実施形態では、電流検出時に非選択ビット線を電圧ＶＤＣで駆動するようにしたが、読出し電圧ＶＲで駆動するのが望ましい。読出し電圧ＶＲで駆動することにより、非選択ビット線に接続されるＣＭＯＳスイッチＣＳＷのソース・ドレイン間電圧が等しくなり、サブスレッショルドリーク電流を防止することが可能となる。また、電圧ＶＤＣを発生する降圧回路が不要となるので、その分チップ面積の小さい半導体装置を実現することができる。

《第３実施形態》
本実施形態では、実施形態２の変形例を示す。実施形態２と異なる点は、次の二つである。第一に、ビット線とソース線が平行に配置され、同一のビット線に接続されるメモリセルが同一のソース線に接続される点にある。第二に、非選択のビット線が常に電圧ＶＤＣに保持される点にある。その他の点については、基本的には実施形態１、又は２と同じである。以下、これらの相違点に注目して構成を説明する。

図１２は、本実施形態におけるメモリアレイとメモリセルの構成を示している。同図では、説明を簡単にするために、一例としてＭＣＡ１の構成例を示している。メモリアレイＭＣＡ１は、ワード線ＷＬ１〜ＷＬｍ、ビット線ＢＬ１〜ＢＬｎ、ソース線ＳＬ１〜ＳＬｎ、ワード線とビット線の各交点に配置されたｍ×ｎビットのメモリセルＭＣ１１〜ＭＣｍｎから構成される。同一のビット線に接続されるｍ個のメモリセルは対応するソース線に各々接続される。メモリセルは、選択トランジスタＣＴと相変化材料を用いた記憶素子ＰＣＲから構成される。これらの素子は、ビット線からソース線の方向に、選択トランジスタＣＴと記憶素子ＰＣＲの順に直列接続される。ワード線ＷＬ１〜ＷＬｍは、ワードドライバ列ＷＤＡ内の対応するワードドライバＷＤ１〜ＷＤｍによって駆動される。一方、ビット線ＢＬ１〜ＢＬｎとビット線に対応するソース線ＳＬ１〜ＳＬｎは、後述するマルチプレクサによってそれぞれ選択され、選択されるビット線は共通データ線ＣＤＬ１に、選択されるソース線は接地電圧ＶＳＳの給電線に接続される。

図１３は、本実施形態におけるマルチプレクサの構成例を示している。同図では、説明を簡単にするために、一例としてＭＵＸ１の構成例を示している。マルチプレクサＭＵＸ１は、カラム選択スイッチ列ＣＳＷＡ、放電回路ＤＣＣＫＴより構成される。カラム選択スイッチ列ＣＳＷＡは、ビット線ＢＬ１〜ＢＬｎの各々と共通データ線ＣＤＬ１の間に挿入されたＣＭＯＳスイッチＣＳＷ５１Ｂ〜ＣＳＷ５ｎＢと、ソース線ＳＬ１〜ＳＬｎの各々と接地電圧ＶＳＳの給電線の間に挿入されたＣＭＯＳスイッチＣＳＷ５１Ｓ〜ＣＳＷ５ｎＳより構成される。ＣＭＯＳスイッチＣＳＷ５１Ｂ〜ＣＳＷ５ｎＢの各々は、同図では省略されているカラムデコーダで発生されたカラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）に応じて活性化され、選択されるビット線を共通データ線ＣＤＬ１に接続する。ＣＭＯＳスイッチＣＳＷ５１Ｓ〜ＣＳＷ５ｎＳの各々も、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）に応じて活性化され、選択されるビット線に対応するソース線を接地電圧ＶＳＳに駆動する。例えば、ＣＭＯＳスイッチＣＳＷ５１ＢとＣＳＷ５１Ｓが非活性の場合は、ＹＳ１Ｔは接地電圧ＶＳＳに、ＹＳ１Ｂは電源電圧ＶＤＤに保持され、活性化される場合は、ＹＳ１Ｔは電源電圧ＶＤＤに、ＹＳ１Ｂは接地電圧ＶＳＳに駆動される。放電回路ＤＣＣＫＴは、ビット線ＢＬ１〜ＢＬｎの各々と電圧ＶＤＣの給電線の間に挿入されたＮＭＯＳトランジスタＭＮ５１Ｂ〜ＭＮ５ｎＢと、ソース線ＳＬ１〜ＳＬｎの各々と電圧ＶＤＣの給電線の間に挿入されたＮＭＯＳトランジスタＭＮ５１Ｓ〜ＭＮ５ｎＳより構成され、前述のカラム選択信号ＹＳ１Ｂ〜ＹＳｎＢに応じて、非選択ビット線と非選択ソース線を電圧ＶＤＣに保持する。

図１４は、本実施形態における電流検出時の動作波形を示している。ここでは、一例として、図１２に示されるメモリアレイＭＣＡ１内のメモリセルＭＣ１１に流れる電流を検出する場合の動作を説明する。電流検出時は、伝達ゲート制御信号ＲＳは接地電圧ＶＳＳに、プリチャージ信号ＰＣＥは電源電圧ＶＤＤにそれぞれ保持され、読出し回路ＲＤ１は共通データ線ＣＤＬ１から分離され、ノードＮＴは読出し電圧ＶＲに保持されている。書換え信号ＷＥＲ、ＷＥＳはそれぞれ接地電圧ＶＳＳに駆動され、リセット回路ＲＣＫＴとセット回路ＳＣＫＴは非活性となっている。

まず、パッドＰＡＤ１に読出し電圧ＶＲが印加された後、テスト信号対（ＴＤＣ、ＴＤＣＢ）によりスイッチＳＤＣ１が活性化されることにより、パッドＰＡＤ１と共通データ線ＣＤＬ１が接続される。次に、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）によりＣＭＯＳスイッチＣＳＷ５１ＢとＣＳＷ５１Ｓが活性化されることにより、ビット線ＢＬ１と共通データ線ＣＤＬ１が接続され、ソース線ＳＬ１が接地電圧ＶＳＳに駆動される。その後、ワード線ＷＬ１が電源電圧ＶＤＤに駆動されることにより、パッドＰＡＤ１からメモリセルＭＣ１１に電流が流れる。この電流をパッドＰＡＤ１に接続した外づけの測定機器でモニタすることにより、メモリセルＭＣ１１に流れる電流を検出することができる。電流検出後、ワード線ＷＬ１が接地電圧ＶＳＳに駆動され、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）とテスト信号対（ＴＤＣ、ＴＤＣＢ）によりＣＭＯＳスイッチＣＳＷ５１Ｂ、ＣＳＷ５１ＳとスイッチＳＤＣ１が非活性状態とされることにより、待機状態に戻る。

以上で述べた構成と動作による効果を以下にまとめる。第一に、本実施形態では、マルチプレクサＭＵＸ１を用いて選択ビット線およびソース線と非選択ビット線およびソース線と個別に制御する構成とすることにより、図１０に示したソース制御回路ＳＣＣＫＴ、テスト信号ＴＳＣ、ＴＳＣＢが不要となるので、回路構成を簡素化することができる。第二に、本実施形態においても、電流検出時における非選択ビット線を電圧ＶＤＣに保持するので、実施形態２と同じ効果を得ることができる。

《第４実施形態》
本実施形態では、図２に示されるメモリアレイとメモリセルの別の構成を示す。異なる点は、電流検出時にメモリアレイの基板に負電圧が印加される点にある。以下、この相違点に注目して構成を説明する。なお、本実施形態は、実施形態１〜３と組み合わせ実施することが可能である。

図１５は、メモリアレイとメモリセルの構成例を示している。同図では、説明を簡単にするために、一例としてＭＣＡ１の構成例を示している。選択トランジスタＣＴの基板ＰＷは、待機時、読出し動作時、書換え動作持は、例えば接地電圧ＶＳＳに保持され、電流検出時は、負電圧ＶＢＮに駆動される。ここで、負電圧ＶＢＮは負電圧発生回路により発生され、接地電圧ＶＳＳよりも低い電圧である。

以上で述べた構成と動作による効果は次の通りである。電流検出時に、選択トランジスタＣＴの基板ＰＷに負電圧ＶＢＮを印加することにより、選択トランジスタのしきい電圧が高くなるので、選択ビット線に接続される非選択メモリセルへ流れるリーク電流が低減される。この結果、高抵抗状態のメモリセルに流れる微小な電流を、実施形態１よりも精度良く検出可能な半導体装置を実現することができる。なお、負電圧ＶＢＮは、実施形態１で用いた負電圧ＶＮＮと同じ電圧を用いても良い。この場合、新たに負電圧発生回路を設ける必要がなく、チップ面積の小さい半導体装置を実現できる。

《第５実施形態》
本実施形態では、電流検出時に非選択メモリセルに流れるリーク電流を低減するさらに別の動作を示す。実施形態１と異なる点は、非選択のワード線に負電圧ＶＮＮが印加されることである。なお、本実施形態は、実施形態１〜４と組み合わせ実施することが可能である。

図１６は、本実施形態における電流検出時の動作波形を示している。非選択のワード線の駆動電圧は負電圧ＶＮＮであり、その他の動作は図９と同じである。

このような動作により、電流検出時に、選択トランジスタＣＴのゲートに負電圧ＶＮＮが印加されて、選択トランジスタＣＴのゲート−ソース間が逆バイアスされるので、選択ビット線に接続される非選択メモリセルへ流れるリーク電流を低減することができる。この結果、高抵抗状態のメモリセルに流れる微小な電流を、実施形態４よりも精度良く検出可能な半導体装置を実現することができる。

《第６実施形態》
本実施形態では、メモリアレイとマルチプレクサの別の構成を示す。異なる点は、次の二つである。第一の相違点は、メモリアレイにおいて、ソース線をワード線に平行に配置することにより、同一のワード線に接続されるメモリセルが同一のソース線に接続されることである。第二の相違点は、マルチプレクサ内のスイッチにより、非選択ビット線が常に読出し電圧ＶＲと同じかそれよりも低い電圧ＶＤＣに保持されることである。以下、実施形態２と異なる構成要素についてのみ説明する。なお、本実施形態は、実施形態１、４〜５と組み合わせて実施可能である。

図１７は、本実施形態におけるメモリアレイとメモリセルの構成と、ソースドライバ列ＳＤＡを示している。同図では、説明を簡単にするために、一例としてＭＣＡ１の構成例を示している。メモリアレイＭＣＡ１は、ワード線ＷＬ１〜ＷＬｍ、ビット線ＢＬ１〜ＢＬｎ、ソース線ＳＬ１〜ＳＬｍ、ワード線とビット線の各交点に配置されたｍ×ｎビットのメモリセルＭＣ１１〜ＭＣｍｎから構成される。同一のワード線に接続されるｎ個のメモリセルは対応するソース線に各々接続される。メモリセルは、選択トランジスタＣＴと相変化材料を用いた記憶素子ＰＣＲから構成される。これらの素子は、ビット線からソース線の方向に、選択トランジスタＣＴと記憶素子ＰＣＲの順に直列接続される。ワード線ＷＬ１〜ＷＬｍは、ワードドライバ列ＷＤＡ内で対応するワードドライバＷＤ１〜ＷＤｍによって駆動される。ビット線ＢＬ１〜ＢＬｎは、後述するマルチプレクサによって選択され、その内の一本が共通データ線ＣＤＬ１に接続される。ソース線ＳＬ１〜ＳＬｍは、ソースドライバ列ＳＤＡ内の対応するソースドライバＳＤ１〜ＳＤｍによって駆動され、選択ワード線に対応するソース線は接地電圧ＶＳＳに、非選択ワード線に対応するソース線は電圧ＶＤＣにそれぞれ駆動される。

図１８は、本実施形態におけるマルチプレクサの構成を示している。同図では、説明を簡単にするために、一例としてＭＵＸ１の構成例を示している。マルチプレクサＭＵＸ１は、カラム選択スイッチ列ＣＳＷＡ、放電回路ＤＣＣＫＴより構成される。カラム選択スイッチ列ＣＳＷＡは、ビット線ＢＬ１〜ＢＬｎの各々と共通データ線ＣＤＬ１の間に挿入されたＣＭＯＳスイッチＣＳＷ６１〜ＣＳＷ６ｎより構成される。ＣＭＯＳスイッチＣＳＷ６１〜ＣＳＷ６ｎの各々は、同図では省略されているカラムデコーダで発生されたカラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）〜（ＹＳｎＴ、ＹＳｎＢ）に応じて活性化され、選択されるビット線を共通データ線ＣＤＬ１に接続する。例えば、ＣＭＯＳスイッチＣＳＷ６１が非活性の場合は、ＹＳ１Ｔは接地電圧ＶＳＳに、ＹＳ１Ｂは電源電圧ＶＤＤに保持され、活性化される場合は、ＹＳ１Ｔは電源電圧ＶＤＤに、ＹＳ１Ｂは接地電圧ＶＳＳに駆動される。放電回路ＤＣＣＫＴは、ビット線ＢＬ１〜ＢＬｎの各々と電圧ＶＤＣの給電線の間に挿入されたＮＭＯＳトランジスタＭＮ６１〜ＭＮ６ｎより構成され、前述のカラム選択信号ＹＳ１Ｂ〜ＹＳｎＢによって、非選択ビット線を電圧ＶＤＣに保持する。

図１９は、本実施形態における電流検出時の動作波形を示している。ここでは、一例として、メモリアレイＭＣＡ１内のメモリセルＭＣ１１に流れる電流を検出する場合の動作を説明する。電流検出時は、伝達ゲート制御信号ＲＳは接地電圧ＶＳＳに、プリチャージ信号ＰＣＥは電源電圧ＶＤＤにそれぞれ保持され、読出し回路ＲＤ１は共通データ線ＣＤＬ１から分離され、ノードＮＴは読出し電圧ＶＲに保持されている。書換え信号ＷＥＲ、ＷＥＳはそれぞれ接地電圧ＶＳＳに駆動され、リセット回路ＲＣＫＴとセット回路ＳＣＫＴは非活性となっている。

まず、パッドＰＡＤ１に読出し電圧ＶＲが印加された後、テスト信号対（ＴＤＣ、ＴＤＣＢ）によりスイッチＳＤＣ１が活性化されることにより、パッドＰＡＤ１と共通データ線ＣＤＬ１が接続される。次に、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）によりＣＭＯＳスイッチＣＳＷ６１が活性化されることによりビット線ＢＬ１と共通データ線ＣＤＬ１が接続される。その後、ワード線ＷＬ１が電源電圧ＶＤＤに、ソース線ＳＬ１が接地電圧ＶＳＳにそれぞれ駆動されることにより、パッドＰＡＤ１からメモリセルＭＣ１１に電流が流れる。この電流をパッドＰＡＤ１に接続した外づけの測定機器でモニタすることにより、メモリセルＭＣ１１に流れる電流を検出することができる。電流検出後、ワード線ＷＬ１が接地電圧ＶＳＳに、ソース線ＳＬ１が電圧ＶＤＣにそれぞれ駆動され、カラム選択信号対（ＹＳ１Ｔ、ＹＳ１Ｂ）とテスト信号対（ＴＤＣ、ＴＤＣＢ）によりＣＭＯＳスイッチＣＳＷ６１とスイッチＳＤＣ１が非活性状態とされることにより、待機状態に戻る。

以上の構成と動作による効果を以下にまとめる。第一に、電流検出時に、非選択メモリセル内の選択トランジスタＣＴのソースを、ソースドライバＳＤＡにより読出し電圧ＶＲと同じかそれよりも低い電圧ＶＤＣで駆動することにより、選択トランジスタＣＴのゲート−ソース間とバルク−ソース間が逆バイアスされるので、選択ビット線に接続される非選択メモリセルへ流れるリーク電流が低減される。第二に、本実施形態においても、電流検出時における非選択ビット線を電圧ＶＤＣに保持するので、実施形態２と同じ効果が得られる。これらの結果、高抵抗状態のメモリセルに流れる微小な電流を、実施形態２よりも精度良く検出可能な半導体装置を実現することができる。

本実施形態では、電流検出時に非選択メモリセルのソース線を電圧ＶＤＣで駆動するようにしたが、読出し電圧ＶＲで駆動しても同様の効果を得ることができる。このようにすることで、電圧ＶＤＣを発生する降圧回路が不要となるので、その分チップ面積の小さい半導体装置を実現することができる。

《第７実施形態》
本実施形態では、図６の書換え回路の別の構成を示す。異なる点は、セット回路およびリセット回路と共通データ線との間にスイッチが挿入されることである。以下、図６と異なる点に着目して構成を説明する。なお、本実施形態は、実施形態１〜６と組み合わせて実施可能である。

図２０は、本実施形態における書換え回路の構成例を示している。同図では、説明を簡単にするために、一例としてＰＲＧＭ１の構成例を示している。書換え回路ＰＲＧＭ１は、書換え制御回路ＰＣＣＫＴ、リセット回路ＲＣＫＴ、セット回路ＳＣＫＴ、スイッチＳＷＷから構成される。リセット回路ＲＣＫＴ、セット回路ＳＣＫＴはノードＮＷに接続され、スイッチＳＷＷを介して共通データ線ＣＤＬ１に接続される。スイッチＳＷＷは、ノードＮＷと共通データ線ＣＤＬ１の間に挿入されたＣＭＯＳスイッチＣＳＷ７１と、ノードＮＷと電圧ＶＤＣの給電線の間に挿入されたＮＭＯＳトランジスタＭＮ７１より構成される。電圧ＶＤＣは、例えば電源電圧ＶＤＤと接地電圧ＶＳＳから同図では省略されている降圧回路を用いて生成され、読出し電圧ＶＲと同じかそれよりも低い電圧である。書換え回路ＰＲＧＭ１を制御する書換え信号ＷＥＳ、ＷＥＲ、スイッチ制御信号対（ＷＳ、ＷＳＢ）は、同図では省略されている制御論理回路ＣＬＧＣによって発生される。

書換え動作時は、スイッチ制御信号対（ＷＳ、ＷＳＢ）によりＣＭＯＳスイッチＣＳＷ７１が活性化され、ノードＮＷと共通データ線ＣＤＬ１が接続される。その後、書換え回路ＰＲＧＭ１は、書換え信号ＷＥＲ、ＷＥＳとデータＤＩ１に応じてメモリセル内の記憶素子ＰＣＲをリセット状態あるいはセット状態にする。待機時、読出し動作時、電流検出時は、スイッチ制御信号対（ＷＳ、ＷＳＢ）により、ＣＭＯＳスイッチＣＳＷ７１は非活性状態とされ、ＮＭＯＳトランジスタＭＮ７１は活性化され、ノードＮＷはＮＭＯＳトランジスタＭＮ７１により電圧ＶＤＣに保持される。

以上で述べた構成と動作を以下にまとめる。まず、スイッチＳＷＷを用いて電流検出時のノードＮＷを読出し電圧ＶＲよりも同じかそれよりも低い電圧ＶＤＣに駆動することにより、ＣＭＯＳスイッチＣＳＷ７１のバイアスを次のようにすることができる。すなわち、ＣＭＯＳスイッチＣＳＷ７１のソース−ドレイン間の電圧をＶＤＣだけ緩和することができる。また、ＣＭＯＳスイッチＣＳＷ７１を構成するＮＭＯＳトランジスタのゲート−ソース間とバルク−ソース間を電圧ＶＤＣだけ逆バイアスすることができる。以上から、共通データ線ＣＤＬ１からノードＮＷへ流れるリーク電流を低減することができるので、高抵抗状態のメモリセルに流れる微小な電流を、実施形態１より精度良く検出することが可能となる。

本実施形態では、電流検出時にノードＮＷを電圧ＶＤＣで駆動するようにしたが、読出し電圧ＶＲで駆動しても同様の効果を得ることができる。このようにすることで、電圧ＶＤＣを発生する降圧回路が不要となるので、その分チップ面積の小さい半導体装置を実現することができる。

本実施形態で示した書換え回路は、実施形態２にも適用することができる。その場合、高抵抗状態のメモリセルに流れる微小な電流を、実施形態２よりも精度良く検出可能な半導体装置を実現することができる。また、電流検出時にノードＮＷに印加される電圧と非選択ビット線に印加される電圧を同じ降圧回路で発生できるので、チップ面積を小さくできる。

《実施形態８》
本実施形態では、本発明を適用した半導体装置の別の構成例を示す。実施形態１と異なる点は、複数のメモリアレイに共通のパッドを一つ設けたことと、複数の共通データ線とパッドを接続する複数のスイッチが異なるテスト信号対によりそれぞれ制御されることである。以下、実施形態１と異なる構成要素についてのみ説明する。本実施形態は、実施形態１〜７と組み合わせて実施可能である。

図２１は、ｐ個のメモリアレイＭＣＡ１〜ＭＣＡｐと、各メモリアレイＭＣＡ１〜ＭＣＡｐ内の一つのメモリセルのデータの書換え、読出し、電流検出に必要なワードドライバ列ＷＤＡ、マルチプレクサＭＵＸ１〜ＭＵＸｐ、読出し回路ＲＤ１〜ＲＤｐ、書換え回路ＰＲＧＭ１〜ＰＲＧＭｐ、スイッチＳＤＣ１〜ＳＤＣｐ、制御論理回路ＣＬＧＣ、共用パッドＰＡＤが示されている。メモリアレイＭＣＡ１〜ＭＣＡｐは、簡略化しており、各々一つのメモリセルＭＣが代表として示されている。

図２２は、本実施形態におけるスイッチの構成例を示している。同図では、説明を簡単にするために、一例としてＳＤＣ１の構成例を示している。スイッチＳＤＣ１は、共通データ線ＣＤＬ１と共用パッドＰＡＤの間に配置されたＣＭＯＳスイッチＣＳＷ８１から構成される。スイッチＳＤＣ１は、制御論理回路ＣＬＧＣで発生されるテスト信号対（ＴＤＣ１、ＴＤＣＢ１）により制御される。待機時、読出し動作持、書換え動作持は、テスト信号ＴＤＣ１は負電圧ＶＮＮ、テスト信号ＴＤＣＢ１は電源電圧ＶＤＤに保持され、共通データ線ＣＤＬ１と共用パッドＰＡＤは分離されている。一方、電流検出時は、テスト信号ＴＤＣ１は電源電圧ＶＤＤ、テスト信号ＴＤＣＢ１は接地電圧ＶＳＳに駆動され、共通データ線ＣＤＬ１と共用パッドＰＡＤが接続され、実施形態１と同じ動作を行なうことにより、選択されたメモリセルの電流が検出される。

次に、一つのパッドで複数のメモリアレイ内のメモリセルの電流を検出する方法を説明する。電流検出時に、例えばスイッチＳＤＣ１のみをテスト信号対（ＴＤＣ１、ＴＤＣＢ１）により活性化し、共用パッドＰＡＤと共通データ線ＣＤＬ１を接続することにより、メモリアレイＭＣＡ１内のすべてのメモリセルの電流を検出する。その後、別のスイッチを活性化して、対応するメモリアレイに対して同様の検出動作を行う。この動作を順々に繰り返すことにより、一つの共用パッドＰＡＤで複数のメモリアレイ内のメモリセルの電流を検出する。

以上で述べた構成と動作の効果を以下にまとめる。第一に、一つのパッドを複数のメモリアレイで共用することにより、実施形態１よりもパッド数を少なくできる。第二に、電流検出時に非活性状態のスイッチＳＤＣ１を構成するＮＭＯＳトランジスタのゲート−ソース間が逆バイアスされるので、共用パッドＰＡＤと非選択の共通データ線の間に流れるリーク電流を低減することができる。以上により、高精度にメモリセル電流を検出可能な半導体装置を、実施形態１よりも少ないパッド数で、すなわち小面積で実現することができる。

本実施形態に、実施形態２から実施形態７で述べた各種変更を加えてもよい。その場合、実施形態２から実施形態７よりもパッド数が少なく、高精度にメモリセル電流を検出可能な半導体装置を実現することができる。また、本実施形態は、複数の共通データ線に対して共通のパッドを有する点に特徴がある。従って、メモリセルに流れる電流を検出する用途のほかに使用できる可能性がある。

《実施形態９》
本実施形態では、実施形態８で示したスイッチの別の構成例を示す。本実施形態の特徴は、電流検出時において非選択の共通データ線の電圧を調整して、パッドから非選択の共通データ線へのリーク電流を抑制することと、スイッチを制御するテスト信号の電圧制御範囲が異なることにある。本実施形態は、実施形態１〜８と組み合わせて実施することが可能である。

図２３は、本実施形態におけるスイッチの構成例を示している。同図では、説明を簡単にするために、一例としてＳＤＣ１の構成例を示している。スイッチＳＤＣ１は、共通データ線ＣＤＬ１と共用パッドＰＡＤの間に挿入されたＣＭＯＳスイッチＣＳＷ９１と、共通データ線ＣＤＬ１と電圧ＶＤＣの給電線との間に新たに配置されたＮＭＯＳトランジスタＭＮ９１、ＭＮ９２とで構成される。電圧ＶＤＣは、例えば電源電圧ＶＤＤと接地電圧ＶＳＳから同図では省略されている降圧回路を用いて生成され、読出し電圧ＶＲよりも同じかそれよりも低い電圧である。ＮＭＯＳトランジスタＭＮ９１のゲートにはテスト信号ＴＣＰ、ＮＭＯＳトランジスタＭＮ９２にはテスト信号ＴＤＣ１がそれぞれ接続される。

次に、新規に追加されたトランジスタＭＮ９１、ＭＮ９２に注目して、スイッチＳＤＣ１の動作を説明する。待機時、読出し動作時、書換え動作時において、制御論理回路ＣＬＧＣで発生されるテスト信号ＴＤＣ１は接地電圧ＶＳＳに、テスト信号ＴＤＣＢ１は電源電圧ＶＤＤに、テスト信号ＴＣＰは接地電圧ＶＳＳにそれぞれ保持されるので、ＣＭＯＳスイッチＣＳＷ９１とＮＭＯＳトランジスタＭＮ９１は非活性状態とされる。よって、ＮＭＯＳトランジスタＭＮ９２並びに電圧ＶＤＣの給電線は、共通データ線ＣＤＬ１から分離される。

電流検出時において、テスト信号ＴＣＰが電源電圧ＶＤＤに駆動されて、ＮＭＯＳトランジスタＭＮ９１が活性化されることにより、ＮＭＯＳトランジスタＭＮ９２と共通データ線ＣＤＬ１が接続される。共通データ線ＣＤＬ１が非選択とされる、すなわちスイッチが非活性状態とされる場合、テスト信号ＴＤＣ１は接地電圧ＶＳＳに、テスト信号ＴＤＣＢ１は電源電圧ＶＤＤにそれぞれ保持される。よって、トランジスタＭＮ９２は活性化されて、共通データ線ＣＤＬ１は電圧ＶＤＣに駆動される。反対に、共通データ線ＣＤＬ１が選択される、すなわちスイッチＳＤＣ１が活性化される場合、テスト信号ＴＤＣ１が電源電圧ＶＤＤに、テスト信号ＴＤＣＢ１が接地電圧ＶＳＳにそれぞれ駆動される。よって、トランジスタＭＮ９２がカットオフ状態となることにより、共通データ線ＣＤＬ１と電圧ＶＤＣの給電線とが遮断される。

以上で述べた構成と動作の効果を以下にまとめる。第一に、図２３に示したように共用パッドＰＡＤと共通データ線ＣＤＬ１との間にＣＭＯＳスイッチＣＳＷ９１を設けることにより、一つのパッドで複数のメモリアレイ内のメモリセルに流れる電流を検出するこができ、パッドの面積を抑制することができる。第二に、ＮＭＯＳトランジスタＮＭ９１、ＭＮ９２を用いて、電流検出時のＣＭＯＳスイッチＣＳＷ９１のバイアスを制御することにより、共用パッドＰＡＤから非選択の共通データ線へ流れるリーク電流を低減することができる。すなわち、ＮＭＯＳトランジスタＮＭ９１、ＭＮ９２を介してＣＭＯＳスイッチＣＳＷ９１の共通データ線ＣＤＬ１側に電圧ＶＤＣを給電することにより、ＣＭＯＳスイッチＣＳＷ９１のドレイン−ソース間の電圧を低下すると共に、ＣＭＯＳスイッチＣＳＷ９１を構成するＮＭＯＳトランジスタのゲート−ソース間とバルク−ソース間を電圧ＶＤＣだけ逆バイアスすることができる。よって、パッドＰＡＤから非選択の共通データ線に流れる込むリーク電流を低減することができる。以上により、高精度にメモリセル電流を検出可能な半導体装置を、実施形態１よりも少ないパッド数で、すなわち小面積で実現することができる。本実施形態では、電流検出時に非選択の共通データ線を電圧ＶＤＣで駆動するようにしたが、読出し電圧ＶＲで駆動しても同様の効果を得ることができる。このようにすることで、電圧ＶＤＣを発生する降圧回路が不要となるので、その分チップ面積の小さい半導体装置を実現することができる。

本実施形態に、実施形態２から実施形態７で述べた各種変更を加えてもよい。その場合、実施形態２から実施形態７よりもパッド数が少なく、高精度にメモリセル電流を検出可能な半導体装置を実現することができる。また、本実施形態は、複数の共通データ線に対して共通のパッドを有する点に特徴がある。従って、メモリセルに流れる電流を検出する用途のほかに使用できる可能性がある。

《実施形態１０》
本実施形態では、実施形態８における制御論理回路ＣＬＧＣの要部回路ブロックとして、テスト信号対（ＴＤＣ１、ＴＤＣＢ１）〜（ＴＤＣｐ、ＴＤＣＢｐ）を発生するためのシフトレジスタの構成例を示す。以下、図２１に示した記号を用いて、シフトレジスタの構成と動作を説明する。図２４は、シフトレジスタの構成例を示している。シフトレジスタは、ＡＮＤ回路ＡＤ１０１、フリップフロップＦＦ１〜ＦＦｐ、インバータＩＮＶ１〜ＩＮＶｐで構成される。本シフトレジスタは、入力信号ＤＳＥＴ、シフト信号ＳＨＩＦＴ、シフトイネーブル信号ＳＥを入力とし、テスト信号対（ＴＤＣ１、ＴＤＣＢ１）〜（ＴＤＣｐ、ＴＤＣＢｐ）を出力する。ＡＮＤ回路ＡＤ１０１は、シフト信号ＳＨＩＦＴとシフトイネーブル信号ＳＥを入力とし、その演算結果は、各フリップフロップＦＦ１〜ＦＦｐの入力端子ＣＫに出力される。フリップフロップＦＦ１の入力端子Ｄには入力信号ＤＳＥＴが入力され、出力端子Ｑよりテスト信号ＴＤＣ１が出力される。同時に、ＴＤＣ１を入力とするインバータＩＮＶ１より、テスト信号ＴＤＣＢ１が出力される。フリップフロップＦＦ２の入力端子Ｄにはテスト信号ＴＤＣ１が入力され、出力端子Ｑよりテスト信号ＴＤＣ２が出力される。同時に、ＴＤＣ２を入力とするインバータＩＮＶ２より、テスト信号ＴＤＣＢ２が出力される。同様に、フリップフロップＦＦｐの入力端子Ｄにはテスト信号ＴＤＣ（ｐ−１）が入力され、出力端子Ｑよりテスト信号ＴＤＣｐが出力される。同時に、ＴＤＣｐを入力とするインバータＩＮＶｐより、テスト信号ＴＤＣＢｐが出力される。フリップフロップＦＦ１〜ＦＦｐは、入力端子ＣＫが電源電圧ＶＤＤから接地電圧ＶＳＳに駆動されたときに入力端子Ｄに入力されているデータを取り込む。取り込まれたデータは、再び入力端子ＣＫが電源電圧ＶＤＤから接地電圧ＶＳＳに駆動されるまで保持される。

図２５は、図２４に示したシフトレジスタの動作波形を示している。待機時、読出し動作時、書換え動作時は、シフトイネーブル信号ＳＥは接地電圧ＶＳＳに、入力信号ＤＳＥＴは接地電圧ＶＳＳに、テスト信号ＴＤＣ１〜ＴＤＣｐは負電圧ＶＮＮに、テスト信号ＴＤＣＢ１〜ＴＤＣＢｐは電源電圧ＶＤＤにそれぞれ保持される。シフトイネーブル信号ＳＥが接地電圧ＶＳＳに保持されている間は、各フリップフロップＦＦ１〜ＦＦｐの入力端子ＣＫは接地電圧ＶＳＳに駆動されるので、各フリップフロップＦＦ１〜ＦＦｐのデータは保持される。電流検出時において、シフト信号ＳＨＩＦＴが電源電圧ＶＤＤに駆動されている間に、シフトイネーブル信号ＳＥ、入力信号ＤＳＥＴが接地電圧ＶＳＳから電源電圧ＶＤＤに駆動される。その後、シフト信号ＳＨＩＦＴが接地電圧ＶＳＳに駆動されることにより、フリップフロップＦＦ１に入力信号ＤＳＥＴが取り込まれ、テスト信号ＴＤＣ１が負電圧ＶＮＮから電源電圧ＶＤＤに、テスト信号ＴＤＣＢ１が接地電圧ＶＳＳにそれぞれ駆動される。次に、シフト信号ＳＨＩＦＴが電源電圧ＶＤＤから接地電圧ＶＳＳに駆動されるまでに、入力信号ＤＳＥＴは電源電圧ＶＤＤから接地電圧ＶＳＳに駆動される。続いて、シフト信号ＳＨＩＦＴが電源電圧ＶＤＤから接地電圧ＶＳＳに駆動されると、フリップフロップＦＦ１には入力信号ＤＳＥＴが、フリップフロップＦＦ２にはテスト信号ＴＤＣ１がそれぞれ取り込まれる。さらに、テスト信号ＴＤＣ１が電源電圧ＶＤＤから負電圧ＶＮＮに、テスト信号ＴＤＣＢ１が接地電圧ＶＳＳから電源電圧ＶＤＤにそれぞれ駆動される。同時に、テスト信号ＴＤＣ２が負電圧ＶＮＮから電源電圧ＶＤＤに、テスト信号ＴＤＣＢ２が電源電圧ＶＤＤから接地電圧ＶＳＳにそれぞれ駆動される。以下、同様の動作を繰り返すことにより、テスト信号対（ＴＤＣ１、ＴＤＣＢ１）〜（ＴＤＣｐ、ＴＤＣＢｐ）が順々に活性化される。

以上で述べた構成と動作の効果を以下にまとめる。図２４に示したシフトレジスタを用いることにより、テスト信号対（ＴＤＣ１、ＴＤＣＢ１）〜（ＴＤＣｐ、ＴＤＣＢｐ）を発生するのに必要な制御信号数を三つにすることができる。この結果、電流検出時に制御するスイッチの数が１６個以上の場合には、デコーダを用いてテスト信号対（ＴＤＣ１、ＴＤＣＢ１）〜（ＴＤＣｐ、ＴＤＣＢｐ）を発生させる場合よりもテスト信号の数を減らすことができ、テスト用のパッド数が少ない半導体装置を実現することができる。本実施形態で示したシフトレジスタはもちろん実施形態９にも適用可能である。その場合においても、本実施形態と同等の効果を得ることができる。

《実施形態１１》
本実施形態では、メモリアレイと周辺回路を含む複数のバンクでパッドを共有する構成例を示す。以下、実施形態１と異なる構成要素についてのみ説明する。なお、本実施形態は、実施形態１〜９と組み合わせることが可能である。

図２６は、二つのバンクＢＡＮＫ１、ＢＡＮＫ２、バンクを制御するバンク制御回路ＢＣＣＫＴ、同時に読み書きするビット数ｋと同じ数のパッドＰＡＤ１〜ＰＡＤｋを示している。バンク制御回路ＢＣＣＫＴはコマンド信号群ＣＭＤを受け、バンクＢＡＮＫ１とＢＡＮＫ２のコマンド信号群ＣＭＤ１とＣＭＤ２を出力する。コマンド信号群ＣＭＤ１、ＣＭＤ２のどちらか一方が活性化されることにより、対応するバンクが選択される。バンクＢＡＮＫ１、ＢＡＮＫ２は、メモリアレイＭＣＡ１〜ＭＣＡｋと、各メモリアレイＭＣＡ１〜ＭＣＡｋ内の一つのメモリセルのデータの書換え、読出し、電流検出に必要なワードドライバ列ＷＤＡ、マルチプレクサＭＵＸ１〜ＭＵＸｋ、読出し回路ＲＤ１〜ＲＤｋ、書換え回路ＰＲＧＭ１〜ＰＲＧＭｋ、パッドＰＡＤ１〜ＰＡＤｋ、スイッチＳＤＣ１〜ＳＤＣｋ、制御論理回路ＣＬＧＣから構成される。スイッチＳＤＣ１〜ＳＤＣｋの構成は、図２２または図２３と同じである。制御論理回路ＣＬＧＣは、バンク制御回路ＢＣＣＫＴが発生したコマンド信号群を受け、スイッチＳＤＣ１〜ＳＤＣｋ、読出し回路ＲＤ１〜ＲＤｋ、書換え回路ＰＲＧＭ１〜ＰＲＧＭｋ、マルチプレクサＭＵＸ１〜ＭＵＸｋの制御信号を発生する。

このような構成により、複数のバンクを有する場合においても、パッド面積を抑制することができる。また、実施形態１０〜実施形態１１で述べた動作原理により、パッドと非選択バンクの間に流れるリーク電流を低減することができる。よって、微小なメモリセル電流を精度良く検出可能な半導体装置を小面積で実現することができる。

《実施形態１２》
本実施形態では、入出力パッドからメモリセルの電流を検出することを特徴とする半導体装置の構成例を示す。本実施形態は、実施形態１〜７、１１と組み合わせることが可能である。

図２７は、同時に読み書きするビット数ｋと同じ数のメモリアレイＭＣＡ１〜ＭＣＡｋと、各メモリアレイＭＣＡ１〜ＭＣＡｋ内の一つのメモリセルＭＣのデータの書換え、読出し、電流検出に必要なワードドライバ列ＷＤＡ、マルチプレクサＭＵＸ１〜ＭＵＸｋ、読出し回路ＲＤ１〜ＲＤｋ、書換え回路ＰＲＧＭ１〜ＰＲＧＭｋ、スイッチＳＤＣ１〜ＳＤＣｋ、ＳＴＲ１〜ＳＴＲｋ、入力バッファＩＢＵＦ１〜ＩＢＵＦｋ、出力バッファＯＢＵＦ１〜ＯＢＵＦｋ、ライトバッファＷＢＵＦ１〜ＷＢＵＦｋ、リードバッファＲＢＵＦ１〜ＲＢＵＦｋ、入出力パッドＩＯＰ１〜ＩＯＰｋ、制御論理回路ＣＬＧＣを示している。メモリアレイＭＣＡ１〜ＭＣＡｋの各々は、簡略化しており、各々一つのメモリセルＭＣが代表として示されている。以下、メモリアレイＭＣＡ１内の一つのメモリセルのデータの書換え、読出し、電流検出に必要なブロックで、実施形態１と異なる構成要素についてのみ説明する。

制御論理回路ＣＬＧＣは、コマンド信号群ＣＭＤを受け、読出し回路ＲＤ１、書換え回路ＰＲＧＭ１、スイッチＳＤＣ１、スイッチＳＴＲ１、入力バッファＩＢＵＦ１、出力バッファＯＢＵＦ１、ライトバッファＷＢＵＦ１、リードバッファＲＢＵＦ１の制御信号を発生する。

入力バッファＩＢＵＦ１は書換え制御信号対（ＷＥ、ＷＥＢ）により活性化され、入出力パッドＩＯＰ１に入力された信号を入出力線ＩＯＬ１に伝達する。ライトバッファＷＢＵＦ１は、書換え制御信号対（ＷＥ、ＷＥＢ）により活性化され、入出力線ＩＯＬ１の信号を書換え回路ＰＲＧＭ１に伝達する。リードバッファＲＢＵＦ１は、読出し御信号対（ＲＥ、ＲＥＢ）により活性化され、読出し回路ＲＤ１の出力信号を入出力線ＩＯＬ１に伝達する。図２８は、出力バッファＯＢＵＦ１の構成例を示している。出力バッファＯＢＵＦ１は、ＰＭＯＳトランジスタＭＰ１３１、ＭＰ１３２、ＭＰ１３３、ＮＭＯＳトランジスタＭＮ１３１、ＭＮ１３２、ＭＮ１３３より構成される。ＰＭＯＳトランジスタＭＰ１３３は、電源電圧ＶＤＤの給電線とＰＭＯＳトランジスタＭＰ１３１とＭＰ１３２のソースの間に挿入され、そのゲートには読出し制御信号ＲＥＢが入力される。ＮＭＯＳトランジスタＭＮ１３３は、接地電圧ＶＳＳの給電線とＮＭＯＳトランジスタＭＮ１３１とＭＮ１３２のソースの間に挿入され、そのゲートには読出し制御信号ＲＥが入力される。待機時、書換え動作持、電流検出時は、読出し制御信号対（ＲＥ、ＲＥＢ）によりＰＭＯＳトランジスタＭＰ１３３とＮＭＯＳトランジスタＭＮ１３３は非活性状態とされ、ＰＭＯＳトランジスタＭＰ１３１、ＭＰ１３２は電源電圧ＶＤＤの給電線から、ＮＭＯＳトランジスタＭＮ１３１、ＭＮ１３２は接地電圧ＶＳＳの給電線からそれぞれ分離される。読出し動作時は、読出し制御信号対（ＲＥ、ＲＥＢ）によりＰＭＯＳトランジスタＭＰ１３３とＮＭＯＳトランジスタＭＮ１３３が活性化され、ＰＭＯＳトランジスタＭＰ１３１とＭＰ１３２のソースに電源電圧ＶＤＤが、ＮＭＯＳトランジスタＭＮ１３１とＭＮ１３２のソースに接地電圧ＶＳＳがそれぞれ供給される。このとき、ＰＭＯＳトランジスタＭＰ１３１とＮＭＯＳトランジスタＭＮ１３１より構成されるインバータとＰＭＯＳトランジスタＭＰ１３２とＮＭＯＳトランジスタＭＮ１３２より構成されるインバータにより、入出力線ＩＯＬ１の信号が入出力パッドＩＯＰ１に伝達される。

図２９は、入出力パッドＩＯＰ１と電流検出専用配線ＤＣＬ１を接続するスイッチの構成例を示している。スイッチＳＤＣ１は、入出力パッドＩＯＰ１と電流検出専用配線ＤＣＬ１の間に挿入されたＣＭＯＳスイッチＣＳＷ１３１より構成される。スイッチＳＴＲ１は、電流検出時においてテスト信号対（ＴＴＲ、ＴＴＲＢ）により活性化され、入出力パッドＩＯＰ１と電流検出専用配線ＤＣＬ１を接続する。その後、実施形態１と同じ動作を行なうことにより、選択されたメモリセルの電流を検出することができる。

以上で述べた構成と動作の効果を以下にまとめる。第一に、入出力パッドを電流検出用のパッドとして用いることにより、パッドの数を削減することができる。第二に、電流検出時に、出力バッファ内のＰＭＯＳトランジスタＭＰ１３３とＮＭＯＳトランジスタＭＮ１３３をカットオフすることにより、電源からＩＯパッドへ流れるリーク電流を低減することができる。以上の効果により、パッド数を抑制しながら、メモリセル電流を精度良く検出可能な半導体装置を実現することができる。

《実施形態１３》
本実施形態では、図２８に示される出力バッファの別の構成例を示す。図３０は、本実施形態における出力バッファＯＢＵＦ１の構成例を示している。出力バッファＯＢＵＦ１は、ＰＭＯＳトランジスタＭＰ１４１、ＮＭＯＳトランジスタＭＮ１４１、ＭＮ１４２、ＣＭＯＳスイッチＣＳＷ１４１、ＮＡＮＤ回路ＮＤ１４１、ＮＯＲ回路ＮＲ１４１から構成される。ＮＡＮＤ回路ＮＤ１４１の入力は、入出力線ＩＯＬ１と読出し制御信号ＲＥであり、その演算結果はＰＭＯＳトランジスタＭＰ１４１のゲートに入力される。ＮＯＲ回路ＮＤ１４１の入力は、入出力線ＩＯＬ１と読出し制御信号ＲＥＢであり、その演算結果はＮＭＯＳトランジスタＭＮ１４１のゲートに入力される。ＰＭＯＳトランジスタＭＰ１４１は電源電圧ＶＤＤの給電線とノードＮ１４の間に、ＮＭＯＳトランジスタＭＮ１４１は、接地電圧ＶＳＳの給電線とノードＮ１４の間に、ＮＭＯＳトランジスタＭＮ１４２は、電圧ＶＤＣの給電線とノードＮ１４の間に、ＣＭＯＳスイッチＣＳＷ１４１はノードＮ１４と入出力パッドＩＯＰ１の間にそれぞれ配置される。ＮＭＯＳトランジスタＭＮ１４２は、読出し制御信号ＲＥＢにより活性化され、ノードＮ１４を電圧ＶＤＣに保持する。電圧ＶＤＣは、例えば電源電圧ＶＤＤと接地電圧ＶＳＳから同図では省略されている降圧回路を用いて生成され、読出し電圧ＶＲよりも同じかそれよりも低い電圧である。ＣＭＯＳスイッチＣＳＷ１４１は、読出し制御信号対（ＲＥ、ＲＥＢ）により活性化され、ノードＮ１４と入出力パッドＩＯＰ１を接続する。

次に、出力バッファＯＢＵＦ１の動作を説明する。待機時、電流検出時、書換え動作持は、読出し制御信号対（ＲＥ、ＲＥＢ）により、ＮＡＮＤ回路ＮＤ１４１の出力は電源電圧ＶＤＤ、ＮＯＲ回路ＮＲ１４１の出力は接地電圧ＶＳＳとされる。この結果、ＰＭＯＳトランジスタＭＰ１４１とＮＭＯＳトランジスタＭＮ１４１は非活性状態とされる。また、ＣＭＯＳスイッチＣＳＷ１４１も非活性状態とされ、ノードＮ１４と入出力パッドＩＯＰ１は分離されている。一方、ＮＭＯＳトランジスタＭＮ１４２は活性化され、ノードＮ１４を電圧ＶＤＣに保持する。読出し動作時は、読出し制御信号対（ＲＥ、ＲＥＢ）により、ＣＭＯＳスイッチＣＳＷ１４１が活性化され、ＮＭＯＳトランジスタＭＮ１４２が非活性状態とされ、ＮＡＮＤ回路ＮＤ１４１、ＮＯＲ回路ＮＲ１４１、ＰＭＯＳトランジスタＭＰ１４１、ＮＭＯＳトランジスタＭＮ１４１により、入出力線ＩＯＬ１の信号が入出力パッドＩＯＰ１に伝達される。

以上で述べた構成と動作の効果は次の通りである。電流検出時に、ノードＮ１４を、読出し電圧ＶＲよりも同じかそれよりも低い電圧ＶＤＣに駆動することにより、非活性状態のＣＭＯＳスイッチＣＳＷ１４１のバイアスを次のようにすることができる。すなわち、ＣＭＯＳスイッチＣＳＷ１４１のソース−ドレイン間の電圧をＶＤＣだけ緩和することができる。また、ＣＭＯＳスイッチＣＳＷ１４１を構成するＮＭＯＳトランジスタのゲート−ソース間とバルク−ソース間を電圧ＶＤＣだけ逆バイアスすることができる。以上から、入出力パッドＩＯＰ１から出力バッファへ流れるリーク電流を低減することができるので、実施形態１２と同じ効果を得ることができる。

本実施形態では、電流検出時にノードＮ１４を電圧ＶＤＣで駆動するようにしたが、読出し電圧ＶＲで駆動しても同様の効果を得ることができる。このようにすることにより、電圧ＶＤＣを発生する降圧回路が不要となるので、その分チップ面積の小さい半導体装置を実現することができる。

《実施形態１４》
本実施形態では、実施形態１２の変形例を示す。本実施形態の特徴は、入出力線ＩＯＬ１〜ＩＯＬｋを使って電流を検出する点にある。

図３１は、同時に読み書きするビット数ｋと同じ数のメモリアレイＭＣＡ１〜ＭＣＡｋと、各メモリアレイＭＣＡ１〜ＭＣＡｋ内の一つのメモリセルＭＣのデータの書換え、読出し、電流検出に必要なワードドライバ列ＷＤＡ、マルチプレクサＭＵＸ１〜ＭＵＸｋ、読出し回路ＲＤ１〜ＲＤｋ、書換え回路ＰＲＧＭ１〜ＰＲＧＭｋ、スイッチＳＤＣ１〜ＳＤＣｋ、ＳＴＲ１〜ＳＴＲｋ、入力バッファＩＢＵＦ１〜ＩＢＵＦｋ、出力バッファＯＢＵＦ１〜ＯＢＵＦｋ、ライトバッファＷＢＵＦ１〜ＷＢＵＦｋ、リードバッファＲＢＵＦ１〜ＲＢＵＦｋ、入出力パッドＩＯＰ１〜ＩＯＰｋ、制御論理回路ＣＬＧＣを示している。メモリアレイＭＣＡ１〜ＭＣＡｋの各々は、簡略化しており、各々一つのメモリセルＭＣが代表として示されている。以下、メモリアレイＭＣＡ１内の一つのメモリセルのデータの書換え、読出し、電流検出に必要なブロックで、実施形態１２と異なる構成要素についてのみ説明する。

入力バッファＩＢＵＦ１とリードバッファＲＢＵＦ１の構成は、図２８または図３０と同じである。スイッチＳＴＲ１の構成は、図２９と同じである。スイッチＳＴＲ１は、電流検出時においてテスト信号対（ＴＴＲ、ＴＴＲＢ）により活性化され、入出力パッドＩＯＰ１と入出力線ＩＯＬ１を接続する。その後、実施形態１と同じ動作を行なうことにより、選択されたメモリセルの電流を検出することができる。

上記による作用及び効果は次の通りである。第一に、入出力線ＩＯＬ１を用いてメモリセル電流を検出することにより、電流検出専用配線ＤＣＬ１を取り除くことができ、配線数を削減できる。第二に、電流検出時において、実施形態１２と実施形態１３で述べた動作原理により、入力バッファとリードバッファと入出力線の間に流れるリーク電流を低減することができる。以上により、メモリセル電流を精度良く検出可能な半導体装置を実施形態１２よりも小さなチップ面積で実現することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

本発明は相変化材料を用いた記憶素子から成るメモリセルを有するメモリＬＳＩやマイクロコンピュータ等のデータ処理ＬＳＩ等の半導体装置に広く適用することができる。

Claims (17)

1. 半導体装置であって、
   複数のワード線と、
   前記複数のワード線に交差する複数のビット線と、
   前記複数のワード線と前記複数のデータ線との交点に配置され、記憶情報に応じて抵抗が変化する記憶素子と第１トランジスタをそれぞれ含む複数のメモリセルと、
   前記複数のビット線の一つを共通データ線に接続する選択回路と、
   前記共通データ線に第１スイッチ回路を介して接続されるパッドと、
   前記複数のビット線に第１電圧を印加する第２スイッチ回路と、を備え、
   前記半導体装置は、前記パッドを介して前記複数のメモリセルのうち一つのメモリセルに流れる電流を検出するためのメモリセル電流検出動作モードを有し、
   前記選択回路は、前記複数のビット線と前記共通データ線の間に接続された複数の第２トランジスタを有し、
   前記第２スイッチ回路は、前記メモリセル電流検出動作モードにおいて、前記複数のビット線のうち非選択されたビット線に前記第１電圧を印加し、
   前記第１電圧は、前記非選択ビット線に接続される前記複数の第２トランジスタのゲート・ソース間電圧が逆バイアスとなる電圧であることを特徴とする半導体装置。
2. 請求項１において、
   前記半導体装置はさらに、
   センスアンプと、
   前記センスアンプの入出力ノードを第２電圧にプリチャージする第３スイッチ回路と、
   前記センスアンプ及び前記第３スイッチ回路を前記共通データ線に接続する第４スイッチ回路と、を備えることを特徴とする半導体装置。
3. 請求項２において、
   前記半導体装置はさらに、
   前記複数のメモリセルに含まれる前記第１トランジスタのソースに前記第２電圧を印加する複数のソースドライバ回路を備えることを特徴とする半導体装置。
4. 請求項３において、
   前記半導体装置はさらに、
   書換え回路と、
   前記書換え回路を前記共通データ線に接続する第５スイッチ回路と、
   前記第５スイッチ回路の端子のうち、前記書換え回路が接続される端子に、第３電圧を印加する第６スイッチ回路と、を備えることを特徴とする半導体装置。
5. 半導体装置であって、
   複数のワード線と、
   前記複数のワード線に交差する複数のビット線と、
   前記複数のワード線と前記複数のデータ線との交点に配置され、記憶情報に応じて抵抗が変化する記憶素子と第１トランジスタをそれぞれ含む複数のメモリセルと、
   複数の選択回路と、
   複数の共通データ線と、
   複数の第１スイッチ回路と、
   パッドと、を備え、
   前記複数のビット線の各々は、前記複数の選択回路のうちの対応する選択回路に接続され、
   前記選択回路は、対応する前記複数のビット線の一つを選択し、前記複数の共通データ線のうちの対応する共通データ線に接続し、
   前記複数の第１スイッチ回路の一方の端子は、前記複数の共通データ線のうちの対応する共通データ線に接続され、もう一方の端子は前記パッドに接続され、
   前記第１スイッチ回路は、前記パッドを介して前記複数のメモリセルのうち一つのメモリセルに流れる電流を検出するためのメモリセル電流検出動作モードにおいて、活性化されることを特徴とする半導体装置。
6. 請求項５において、
   前記半導体装置はさらに、
   複数の第２スイッチ回路を備え、
   前記複数の第２スイッチ回路の一方の端子は、前記複数の共通データ線のうちの対応する共通データ線に接続され、もう一方の端子は第１電圧の給電線に接続され、
   前記複数の第１スイッチ回路のうちの一つが活性化され、前記複数の共通データ線のうちの対応する共通データ線と前記パッドが接続されるとき、非活性とされる前記複数の第１スイッチ回路が接続される共通データ線に、前記複数の第２スイッチ回路により前記第１電圧が印加されることを特徴とする半導体装置。
7. 請求項６において、
   前記半導体装置はさらに、シフトレジスタを備え、前記複数の第１スイッチ回路と前記複数の第２スイッチ回路とを制御する信号が前記シフトレジスタにより発生されることを特徴とする半導体装置。
8. 請求項７において、
   前記半導体装置はさらに、
   複数のセンスアンプと、
   複数の第３スイッチ回路と、
   複数の第４スイッチ回路と、を備え、
   前記第３スイッチ回路は、前記複数のセンスアンプのうちの対応するセンスアンプの入出力ノードを第２電圧にプリチャージし、
   前記第４スイッチ回路は、前記複数のセンスアンプのうちの対応するセンスアンプと前記複数の第３スイッチ回路のうちの対応する第３スイッチ回路を前記複数の共通データ線のうちの対応する共通データ線に接続することを特徴とする半導体装置。
9. 請求項８において、
   前記半導体装置はさらに、
   前記複数のビット線に第３電圧を印加する第５スイッチ回路を備えることを特徴とする半導体装置。
10. 請求項９において、
    前記半導体装置はさらに、
    前記複数のメモリセルに含まれる前記第１トランジスタのソースに前記第３電圧を印加する複数のソースドライバ回路を備えることを特徴とする半導体装置。
11. 請求項１０において、
    前記半導体装置はさらに、
    複数の書換え回路と、
    複数の第６スイッチ回路と、
    複数の第７スイッチ回路と、を備え、
    前記第６スイッチ回路は、前記複数の書換え回路のうちの対応する書換え回路を前記複数の共通データ線のうちの対応する共通データ線に接続し、
    前記第７スイッチ回路は、前記複数の第６スイッチ回路のうち対応する第６スイッチ回路の端子のうち、前記書換え回路が接続される端子に、第４電圧を印加することを特徴とする半導体装置。
12. 半導体装置であって、
    複数のワード線と、
    前記複数のワード線に交差する複数のビット線と、
    前記複数のワード線と前記複数のデータ線との交点に配置され、記憶情報に応じて抵抗が変化する記憶素子と第１トランジスタをそれぞれ含む複数のメモリセルと、
    前記複数のビット線の一つを共通データ線に接続する選択回路と、
    共通データ線と第１配線を接続する第１スイッチ回路と、
    前記第１配線と入出力パッドを接続する第２スイッチ回路と、
    前記第２スイッチ回路に接続された第１バッファと、を備えることを特徴とする半導体装置。
13. 請求項１２において、
    前記第１バッファは、
    第１電圧と前記第１電圧より低い第２電圧を動作電圧とする第１回路と、
    前記第１回路と前記第１電圧の給電線との間に接続された第３スイッチ回路と、
    前記第１回路と前記第２電圧の給電線との間に接続された第４スイッチ回路と、を備えることを特徴とする半導体装置。
14. 請求項１３において、
    前記半導体装置はさらに、
    前記第２スイッチ回路に接続された第２バッファと、
    前記第２スイッチ回路に接続された第３バッファと、を備えることを特徴とする半導体装置。
15. 請求項１４において、
    前記第２バッファは、
    前記第１電圧と前記第２電圧を動作電圧とする第２回路と、
    前記第２回路と前記第１電圧の給電線との間に接続された第５スイッチ回路と、
    前記第２回路と前記第２電圧の給電線との間に接続された第６スイッチ回路と、を備え、
    前記第３バッファは、
    前記第１電圧と前記第２電圧を動作電圧とする第３回路と、
    前記第３回路と前記第１電圧の給電線との間に接続された第７スイッチ回路と、
    前記第３回路と前記第２電圧の給電線との間に接続された第８スイッチ回路と、を備えることを特徴とする半導体装置。
16. 請求項４において、
    前記第１電圧と前記第３電圧は、前記第２電圧と同じかそれよりも低い電圧である半導体装置。
17. 請求項１１において、
    前記第１電圧と前記第３電圧と前記第４電圧は、前記第２電圧と同じかそれよりも低い電圧である半導体装置。

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