JP5043942B2

JP5043942B2 - 半導体記憶装置

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Publication number: JP5043942B2
Application number: JP2009524346A
Authority: JP
Inventors: 晃小田部; 悟半澤; 利広田中; 好和飯田; 貴志山木; 由紀子梅本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-07-25
Filing date: 2007-07-25
Publication date: 2012-10-10
Anticipated expiration: 2027-07-25
Also published as: JPWO2009013819A1; WO2009013819A1

Description

本発明は、抵抗の変化を利用して情報を記憶する素子から成るメモリセルを有する半導体記憶装置に係り、特にそのメモリセルから読出した情報の判別、更には、そのメモリセルに情報を記憶させるときのベリファイ動作において抵抗値を判別するための技術に関し、例えば相変化メモリに適用して有効な技術に関する。

本発明者が検討した技術として、例えば、カルコゲナイド材料を用いた抵抗性記憶素子から成るメモリセルを含む半導体記憶装置、所謂相変化メモリにおいては、以下の技術が考えられる。

記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。カルコゲナイド材料を用いた記憶素子の特性は、例えば、非特許文献１で述べられている。

図２は、カルコゲナイド材料を用いた記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。この記憶素子に記憶情報‘０’を書き込む場合、図２に示すように、素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷するようなリセットパルスを印加する。リセットパルスを短くして与える全エネルギーを小さくし、冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、カルコゲナイド材料は高抵抗の非晶質（リセット）状態となる。逆に、記憶情報‘１’を書き込む場合、記憶素子を融点Ｔａよりも低く、ガラス転移点と同じかそれよりも高い結晶化温度Ｔｘより高い温度領域に保つようなセットパルスを印加することにより、カルコゲナイド材料は低抵抗の多結晶（セット）状態となる。結晶化に要する時間ｔ２はカルコゲナイド材料の組成によって異なる。図２に示した素子の温度は、記憶素子自身が発するジュール熱、および周囲への熱拡散に依存する。結晶状態を記憶情報‘１’に対応させたが、もちろん、非晶質状態を記憶情報‘１’、結晶状態を記憶情報‘０’に対応させてもよい。

特許文献１には、記憶情報‘１’の書き込み方法の具体的な例が記載されている。

特許文献２には、抵抗性記憶素子から成るメモリセルを含む半導体記憶装置において、抵抗性記憶素子の抵抗値を判別する回路の具体的な例が記載されている。

「アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイス・ミーティング、テクニカル・ダイジェスト（IEEE International Electron Devices meeting, TECHNICAL DIGEST）」、（米国）、２００１年、ｐ．８０３−８０６特開２００５−１９６９５４号公報特開２００５−９２９１２号公報

ところで、前記のような相変化メモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

第一に、相変化メモリの書換え動作について検討した。相変化メモリは、抵抗値を記憶情報に対応づけて書換えと読出し動作を行うので、その記憶情報を安定して読み出すためには、図３に示すようにリセット状態のメモリセルの抵抗値（リセット抵抗値）の最小値Ｒｒｍｉｎとセット状態のメモリセルの抵抗値（セット抵抗値）の最大値Ｒｓｍａｘの比を大きく、例えば１０倍となるように書換え動作を行なう必要がある。このような書換え動作を行なうためには、所望の抵抗値に達していないメモリセルに対して再書換えを行う必要があるため、メモリセルに書換えパルスを印加した後にメモリセルの抵抗値が正しく設定されたかを確認するベリファイ動作が重要である。

特許文献１には、セット（低抵抗化）動作におけるメモリセル駆動方式として、印加電流を段階的に低減するパルス波形が記載されている。このパルス波形の振幅は、最も電流を必要とするメモリセルに合わせて設定される。このパルス波形を用いることにより、セット動作における記憶素子の抵抗値を所望の値Ｒｓｍａｘ以下に低抵抗化することができる。また、段階的に電流量を低減することにより、各メモリセルに最適な電流を印加することができるので、抵抗値のばらつきを抑制することができる。

一方、リセット（高抵抗化）動作におけるリセットパルス波形を検討した。図４（ａ）に示すように、試作したメモリセルの抵抗値をＲｓｍａｘ以下としてから、リセット動作特性を評価した。この結果、図４（ｂ）に示すように、リセットパルスに対する抵抗値の変化には個体差があった。全てのメモリセルをリセットするためには、１回目のリセット動作後に所望の抵抗値Ｒｒｍｉｎに達しなかったメモリセルに合わせて、リセットパルスの振幅を大きくすることが必要だが、感度の良いメモリセルに対しては、過剰な電流を供給することになり、書換え耐性、即ち、抵抗値の可逆性が悪化することが予測された。したがって、高信頼な相変化メモリを実現するには、例えば、図５のステップＳ１、Ｓ２、Ｓ３に示すように、リセット動作後の抵抗値を逐次検証しながら、その結果に応じてステップＳ４においてリセットパルスの振幅を徐々に大きくして再書換え動作を行なうベリファイ書換え動作が必要であることがわかった。ベリファイ書換え動作を行なうことにより、図４（ｃ）に示すように、リセット状態のメモリセルの抵抗値を所望の値Ｒｒｍｉｎ以上にすることができる。

第二に、抵抗値を判別するベリファイ動作を行なうためのセンスアンプについて検討した。周辺回路の小面積化のためには、一つのセンスアンプでメモリセルの記憶情報と抵抗値を判別できることが望ましい。特許文献２の図９には、メモリセルと予め所望の抵抗値が設定されたリファレンスセルにそれぞれ直流電流を印加して発生する信号を比較し、メモリセルの読出し信号から記憶情報あるいは抵抗値を判別するセンスアンプの構成が記載されている。このセンス方式における回路は、本明細書の図６に示すように、センスアンプ回路１２、負荷、列デコーダ６、ワード線ＷＬｓにより選択されるメモリセル３、リファレンスセル選択回路１８、リファレンス・ワード線ＷＬｒで選択される複数のリファレンスセル１４、リファレンス・ビット線電位切り換え回路１９、セクタデコーダ７で構成される。リファレンス・ワード線ＷＬｒとリファレンスセル選択回路１８を用いて複数のリファレンスセル１４のうちの一つを選択することにより、読出し動作またはベリファイ動作に応じたリファレンス電圧がセンスアンプ１２に入力される。ベリファイ動作時に基準となる抵抗値が設定されたリファレンスセルを追加した構成とすることで、メモリセルの抵抗値も判別できるようにしている。しかし、本方式では、メモリセルおよびリファレンスセルに直流電流を流し続けるため、メモリセルの記憶情報の読出し動作や抵抗値の判定時における消費電力が大きくなるという問題があることがわかった。また、センスアンプ毎に図６に示されるようなリファレンス用の回路が必要になると、メモリマット分割若しくはメモリアレイ分割等によってセンスアンプの数が増えると、それに従ってチップ占有面積が無視し得ない程増大する。また、メモリセルの読出し信号とリファレンス電圧との比較に差動型センスアンプを用いるので、シングルエンド型のセンスアンプに比べてセンスアンプそれ自体の面積も大きくなる。

本発明の目的は、低電力で安定した読出し動作とベリファイ動作を行うことができる半導体装置を提供することにある。

本発明の別の目的は、チップ面積を大幅に増大させることなく安定した読出し動作とベリファイ動作を行うことができる半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、抵抗の変化を利用して情報を記憶する素子から成るメモリセルを含む半導体記憶装置に、センスアンプと、前記センスアンプの出力を保持する読出しデータラッチと、読出しデータラッチのラッチタイミングを、読出し動作時とベリファイ動作時で異なるように制御する読出しデータラッチ制御回路を設ける。読出し動作において前記ラッチタイミングは、第１状態（セット状態）の内の最も高い抵抗値（Ｒｓｍａｘ）を有するメモリセルと第２状態の（リセット状態）内の最も低い抵抗値（Ｒｒｍｉｎ）を有するメモリセルとの状態を同等のレベルマージンをもって前記センスアンプで判定可能に設定されている。これにより、安定した読出し動作が実現される。第２状態に対するベリファイ動作において前記ラッチタイミングは、第２状態の（リセット状態）内の最も低い抵抗値（Ｒｒｍｉｎ）以上のメモリセルが第２状態と判別されるように設定されている。これにより、第２状態に対するベリファイ動作の信頼性が向上する。第１状態に対するベリファイ動作において前記ラッチタイミングは、第1状態（セット状態）の内の最も高い抵抗値（Ｒｓｍａｘ）以下のメモリセルが第１状態と判別されるように設定されている。これにより、第１状態に対するベリファイ動作の信頼性が向上する。ベリファイ動作において基準レベルとの比較動作を要せず、複数の基準レベルの生成も必要なく、更にセンスアンプとしてシングルエンド型のインバータを利用することも可能になる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、低電力で安定した読出し動作とベリファイ動作を行うことができる。

また、チップ面積を大幅に増大させることなく安定した読出し動作とベリファイ動作を行うことができる。

図１は本発明の実施の形態１の半導体記憶装置において、それに含まれるメモリアレイおよびその周辺回路の例を示すブロック図である。図２は相変化材料を用いた抵抗素子の相変化に必要なパルス幅と温度との関係を示す特性図である。図３はリセット状態のメモリセルの抵抗値とセット状態のメモリセルの抵抗値の例を示す特性図である。図４はリセット動作前後のメモリセルの抵抗値を示す特性図である。図５はベリファイ書換え動作を例示するフローチャートである。図６は特許文献に記載されているセンスアンプを示す回路図である。図７は本発明の実施の形態１の半導体記憶装置において、それに含まれる共通データ線制御回路とセンスノード制御回路の構成例を示す回路図である。図８は本発明の実施の形態１の半導体記憶装置において、それに含まれる遅延回路の構成例を示す回路図である。図９は図１の半導体記憶装置の読出し動作とベリファイ動作のタイミング・ダイアグラムの例を示すタイミング図である。図１０は本発明の実施の形態２の半導体記憶装置において、それに含まれるメモリアレイおよびその周辺回路の例を示すブロック図である。図１１は本発明の実施の形態２の半導体記憶装置において、それに含まれるマルチプレクサの構成例を示す回路図である。図１２は本発明の実施の形態２の半導体記憶装置において、それに含まれる入出力ゲートの構成例を示す回路図である。図１３は本発明の実施の形態２の半導体記憶装置において、それに含まれる書換え回路の構成例を示す回路図である。図１４は本発明の実施の形態２の半導体記憶装置において、それに含まれる書換え制御回路を例示するブロック図である。図１５は図１４に示した書換え制御回路の書換え動作におけるタイミング・ダイアグラムの例を示すタイミング図である。図１６は図１０の半導体記憶装置のベリファイ書換え動作を例示するフローチャートである。図１７は図１０の半導体記憶装置のアドレス・データ取り込みと１回目の書換え動作におけるタイミング・ダイアグラムの例を図１８と一緒に示すタイミング図である。図１８は図１７の続きを示すタイミング図である。図１９は図１０の半導体記憶装置のベリファイ動作とベリファイ結果の判定動作におけるタイミング・ダイアグラムの例を図２０と一緒に示すタイミング図である。図２０は図１９の続きを示すタイミング図である。図２１は図１０の半導体記憶装置の２回目以降の書換え動作におけるタイミング・ダイアグラムの例を図２２と一緒に示すタイミング図である。図２２は図２１の続きを示すタイミング図である。図２３は図１０の半導体記憶装置の読出し動作におけるタイミング・ダイアグラムの例を図２４と一緒に示すタイミング図である。図２４は図２３の続きを示すタイミング図である。図２５は本発明の実施の形態３の半導体記憶装置のベリファイ書換え動作を例示するフローチャートである。図２６は本発明の実施の形態３の半導体記憶装置のデータ取り込みと書換え動作におけるタイミング・ダイアグラムの例を図２７と一緒に示すタイミング図である。図２７は図２６の続きを示すタイミング図である。図２８は本発明の実施の形態４の半導体記憶装置において、それに含まれるメモリアレイおよびその周辺回路を例示するブロック図である。図２９は本発明の実施の形態４の半導体記憶装置において、それに含まれる入出力ゲートの構成を例示する回路図である。図３０は本発明の実施の形態４の半導体記憶装置において、それに含まれる読出し回路の構成を例示する回路図である。図３１は本発明の実施の形態４の半導体記憶装置において、それに含まれる比較回路の構成を例示する回路図である。図３２は図２９の半導体記憶装置のアドレス・データ取り込みと１回目の書換え動作におけるタイミング・ダイアグラムの例を図３３と一緒に示すタイミング図である。図３３は図３２の続きを示すタイミング図である。図３４は図２９の半導体記憶装置の１回目のベリファイ動作とベリファイ結果の判定動作におけるタイミング・ダイアグラムの例を図３５と一緒に示すタイミング図である。図３５は図３４の続きを示すタイミング図である。図３６は図２９の半導体記憶装置の２回目以降の書換え動作におけるタイミング・ダイアグラムの例を図３７と一緒に示すタイミング図である。図３７は図３６の続きを示すタイミング図である。図３８は図２９の半導体記憶装置の２回目以降のベリファイ動作とベリファイ結果の判定を行うにおけるタイミング・ダイアグラムの例図３９と一緒に示すタイミング図である。図３９は図３８の続きを示すタイミング図である。図４０は図２９の半導体記憶装置の読出し動作におけるタイミング・ダイアグラムの例を図４１と一緒に示すタイミング図である。図４１は図４０の続きを示すタイミング図である。図４２は本発明の実施の形態５の半導体記憶装置において、それに含まれるメモリアレイおよびその周辺回路を例示するブロック図である。図４３は本発明の実施の形態５の半導体記憶装置において、それに含まれる読出し回路の構成を例示する回路図である。図４４は本発明の実施の形態５の半導体記憶装置において、それに含まれる読出しデータラッチ制御用の遅延回路の構成例を示す回路図である。図４５は図３２の半導体記憶装置のベリファイ書換え動作を例示するフローチャートである。図４６は図４２の半導体記憶装置のベリファイ動作とベリファイ結果の判定動作におけるタイミング・ダイアグラムの例を図４７と一緒に示すタイミング図である。図４７は図４６の続きを示すタイミング図である。図４８は図４２の半導体記憶装置の読出し動作におけるタイミング・ダイアグラムの例を図４９と一緒に示すタイミング図である。図４９は図４８の続きを示すタイミング図である。図５０は本発明の実施の形態６の半導体記憶装置において、それに含まれるリセット回路の構成を例示する回路図である。図５１は図５０に示したリセット回路の書換え動作時における制御信号の駆動電圧を示す説明図である。図５２は本発明の実施の形態７の半導体記憶装置において、それに含まれるメモリアレイおよびその周辺回路を例示するブロック図である。図５３は本発明の実施の形態７の半導体記憶装置において、それに含まれるリファレンス・読み書き回路の構成を例示する回路図である。図５４は図５２の半導体記憶装置のベリファイ動作とベリファイ結果の判定動作におけるタイミング・ダイアグラムを図５５と一緒に示すタイミング図である。図５５は図５４の続きを示すタイミング図である。図５６は図５２の半導体記憶装置の読出し動作におけるタイミング・ダイアグラムの例を図５７と一緒に示すタイミング図である。図５７は図５６の続きを示すタイミング図である。図５８はリファレンスセルの別の構成例を示す回路図である。図５９はリファレンスセルの更に別の構成例を示す回路図である。図６０は本発明の実施の形態１０の半導体記憶装置において、それに含まれるメモリアレイおよびその周辺回路を例示するブロック図である。図６１は本発明の実施の形態１０の半導体記憶装置において、それに含まれるリファレンス・読み書き回路の構成を例示する回路図である。図６２は本発明の実施の形態１１の半導体記憶装置において、それに含まれるメモリアレイおよびその周辺回路を例示するブロック図である。図６３は本発明の実施の形態１１の半導体記憶装置において、それに含まれる読出し回路の構成を例示する回路図である。

符号の説明

ＭＣメモリセル
ＱＭ選択トランジスタ
ＲＭ記憶素子
ＢＬビット線
ＷＬワード線
ＤＬＹ１、ＤＬＹ２遅延回路
ＭＵＸＳマルチプレクサ
ＲＣ読出し回路
ＣＤＣ共通データ線制御回路
ＳＮＣセンスノード制御回路
ＳＡセンスアンプ
ＬＡＴＲＣ読出しデータラッチ制御回路
ＰＲＧＭ書換え回路
ＣＬＧＣ制御論理回路
ＲＷ読書き回路
ＤＬＹ９１、ＤＬＹ９２、ＤＬＹ９３遅延回路
ＲＣＲリファレンス読出し回路
ＲＥＦＣ０、ＲＥＦＣＲリファレンスセル
ＲＭ０、ＲＭＲ記憶素子
ＱＭ０、ＱＭＲ選択トランジスタ
ＲＭＰ０、ＲＭＰＲ抵抗素子
ＱＭ０Ｒ、ＱＭＲＲＮＭＯＳトランジスタ
ＶＢＧＥＮ０、ＶＢＧＥＮＲ電圧発生回路
ＲＷＲ１、ＲＷＲ２、ＲＷＲ３リファレンス読み書き回路
ＲＥＦＣ１リファレンスセル
ＲＭ１記憶素子
ＱＭ１選択トランジスタ

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕半導体記憶装置は、抵抗の変化を利用して情報を記憶する素子（ＲＭ）と選択トランジスタ（ＱＭ）との直列回路を含む複数のメモリセル（ＭＣ）を有し、前記選択トランジスタの選択端子はワード線（ＷＬ）に接続され、前記直列回路はビット線（ＢＬ）に接続される。前記メモリセルから前記ビット線に読み出された読出し信号はセンスアンプ（ＳＡ）で増幅される。半導体記憶装置は、さらに、前記センスアンプの出力を保持する読出しデータラッチ（ＬＡＴＲ）と、前記読出しデータラッチのラッチタイミングを、読出し動作とベリファイ動作とに応じて相違させるラッチ制御回路（ＬＡＴＲＣ）と、を備える。このように、センスアンプの出力に対するラッチタイミングを読出し動作とベリファイ動作に応じて相違させることにより、その動作に即してメモリセルの記憶情報若しくは抵抗値を判別することができる。判別に当たり、基準レベルとの比較動作を要せず、複数の基準レベルの生成も必要ない。

〔２〕前記センスアンプは入出力共にシングルエンドで構成される。基準レベルとの比較動作を必要としないからである。差動入力形式を採用するに及ばず、センスアンプを簡素化することができる。

〔３〕前記センスアンプにインバータを採用すればその構成は極めて簡単になり、チップ占有面積の縮小に資することができる。

〔４〕上記１項において、前記ラッチ制御回路は、例えばタイミング信号（ＲＳ）を入力として前記タイミング信号を第１の時間遅延させ第１の信号（ＮＤＬＹ１）を出力する第１の遅延回路（ＤＬＹ１）と、前記第１の信号を入力として前記第１の信号を第２の時間遅延させ第２の信号（ＮＤＬＹ２）を出力する第２の遅延回路（ＤＬＹ２）と、前記第１の信号と第２の信号のうちの１つを選択する選択回路（ＭＵＸＳ）とを有する。このとき、前記選択回路は読出し動作時に前記第１の信号を選択して出力し、ベリファイ動作時に前記第２の信号を選択して出力する。センスアンプの出力に対するラッチタイミングを遅延させることにより、高抵抗値側の情報記憶におけるベリファイ動作では読出し動作の場合よりも厳しい条件で読み出しデータに対する記憶情報の判定を行うことが可能になる。

〔５〕上記４項において、前記第１の信号は、第１状態（低抵抗のセット状態）の内の最も高い抵抗値（Ｒｓｍａｘ）を有するメモリセルと第２状態（高抵抗のリセット状態）の内の最も低い抵抗値（Ｒｒｍｉｎ）を有するメモリセルとの状態を同等のレベルマージンをもって前記センスアンプで判定可能になるタイミングでラッチ動作を指示する。これにより安定した読出し動作を実現することができる。前記第２の信号は、第２状態にプログラムされるメモリセルの抵抗値が第２状態の内の最も低い抵抗値以上であることを第２状態と判定可能になるタイミングでラッチ動作を指示する。これにより、第２状態に対するベリファイ動作の信頼性が向上する。

〔６〕上記１項において、前記ラッチ制御回路は、前記読出しデータラッチ回路に対するラッチタイミングが最も早い第１のラッチ制御信号（ＳＬＥ１）、次に早い第２のラッチ制御信号（ＳＬＥ２）、及び最も遅い第３のラッチ制御信号（ＳＬＥ３）を生成する。読み出し動作では前記第２のラッチ制御信号を用いて前記データラッチのラッチタイミングを制御し、ベリファイ動作では前記第１のラッチ制御信号又は第３のラッチ制御信号を用いて前記データラッチのラッチタイミングを制御する。センスアンプの出力に対するラッチタイミングを早くすることにより、低抵抗値側の情報記憶におけるベリファイ動作では読出し動作の場合よりも厳しい条件で読み出しデータに対する記憶情報の判定を行うことが可能になる。また、センスアンプの出力に対するラッチタイミングを遅延させることにより、高抵抗値側の情報記憶におけるベリファイ動作では読出し動作の場合よりも厳しい条件で読み出しデータに対する記憶情報の判定を行うことが可能になる。

〔７〕上記６項において、前記ラッチ制御回路は、タイミング信号（ＲＳ）を入力として前記タイミング信号を第１の時間遅延させ第１のラッチ制御信号を出力する第１の遅延回路（ＤＬＹ９１）と、前記第１のラッチ制御信号を入力として前記第１のラッチ制御信号を第２の時間遅延させ第２のラッチ制御信号を出力する第２の遅延回路（ＤＬＹ９２）と、前記第２のラッチ制御信号を入力として前記第２のラッチ制御信号を第３の時間遅延させ第３のラッチ制御信号を出力する第３の遅延回路（ＤＬＹ９３）と、前記第１乃至第３のラッチ制御信号のうちの１つを選択する選択回路（ＤＬＹＳＥＬ）とを有する。前記選択回路は、読出し動作時に前記第２のラッチ制御信号を選択して出力し、ベリファイ動作時に前記第１のラッチ制御信号又は第３のラッチ制御信号を選択して出力する。を有する。

〔８〕上記７項において、前記第１のラッチ制御信号は、第１状態にプログラムされるメモリセの抵抗値が第１状態の内の最も高い抵抗値（Ｒｓｍａｘ）以下であることを第１状態と判定可能になるタイミングでラッチ動作を指示する。これにより、第１状態に対するベリファイ動作の信頼性が向上する。前記第２のラッチ制御信号は、第１状態の内の最も高い抵抗値（Ｒｓｍａｘ）を有するメモリセルと第２状態の内の最も低い抵抗値（Ｒｒｍｉｎ）を有するメモリセルとの状態を同等のレベルマージンをもって前記センスアンプで判定可能になるタイミングでラッチ動作を指示する。これにより安定した読出し動作を実現することができる。前記第３のラッチ制御信号は、第２状態にプログラムされるメモリセの抵抗値が第２状態の内の最も低い抵抗値（Ｒｒｍｉｎ）以上であることを第２状態と判定可能になるタイミングでラッチ動作を指示する。これにより、第２状態に対するベリファイ動作の信頼性が向上する。

〔９〕前記記憶素子は例えばカルコゲナイド材料を含む。

〔１０〕上記１項においてラッチ制御回路は、前記メモリセルに接続されたビット線（ＢＬ０〜ＢＬ７）を模擬するリファレンス信号線（ＢＬＲ０〜ＢＬＲ７）と、前記リファレンス信号線に接続され異なる抵抗値を持つことができる複数のリファレンスセル（ＲＥＦＣ０、ＲＥＦＣＲ）と、選択されたリファレンスセルによって前記リファレンス信号線に現れるリファレンス信号を増幅するリファレンス・センスアンプ（ＳＡＲ）と、を有し、前記リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成する。読出し動作とベリファイ動作とに応じて抵抗値の異なるリファレンスセルを選択するようになっている。電源電圧や温度の影響を受けてメモリセルの相互コンダクタンスやセンスアンプの論理しきい値が変化しても、ラッチタイミングの生成に用いるリファレンスセル及びリファレンス・センスアンプも同様に変化することが期待でき、電源電圧や温度の影響による変動を補償することが可能になる。したがって、上記４項の場合よりも精度良くラッチタイミングを生成可能になる。

〔１１〕上記１０項において、前記リファレンスセルは、抵抗の変化を利用して情報を記憶するリファレンス用記憶素子（ＲＭ０，ＲＭＲ）と選択トランジスタ（ＱＭ０，ＱＭＲ）との直列回路を含み、前記直列回路は前記リファレンス信号線に接続される。メモリセルにおける記憶素子の温度特性を補償することが容易である。

〔１２〕上記１１項において、前記リファレンス信号線に接続されたリファレンス書換え回路（ＲＲＧＭＲ）を更に有する。前記リファレンス書換え回路は、書込みデータに従って前記リファレンス用記憶素子に抵抗値を設定するためのパルス電圧の印加制御を行う。

〔１３〕上記１１項において、前記複数のリファレンスセル用記憶素子は抵抗値が互いに異なる。

〔１４〕上記１０項において、前記リファレンスセルは、第１トランジスタ（ＱＭ０、ＱＭＲ）と第２トランジスタ（ＱＭ０Ｒ，ＱＭＲＲ）との直列回路とを有する。前記複数のリファレンスセルのうち対応するリファレンスセルの前記第２トランジスタのゲート電圧を制御する複数のゲート制御回路（ＶＢＧＥＮ０，ＶＢＧＥＮＲ）を更に有する。前記直列回路は前記リファレンス信号線に接続される。前記複数のゲート制御回路は複数のリファレンスセルの前記第２のトランジスタに互いに相違するゲート電圧を供給する。読出し動作及びベリファイ動作を何回繰り返しても、リファレンス用記憶素子を用いる場合に比べて、所謂ソフトライトによる不所望な抵抗値変化を生ずる虞はない。

〔１５〕上記項１において前記ラッチ制御回路は、第１ラッチ制御ユニット（ＲＷＲ１）、第２ラッチ制御ユニット（ＲＷＲ２）及び第３ラッチ制御ユニット（ＲＷＲ３）を有する。前記第１ラッチ制御ユニットは、前記メモリセルに接続されたビット線を模擬する第１リファレンス信号線（ＢＬＲ１０〜ＢＬＲ１７）と、前記第１リファレンス信号線に接続され第１の抵抗値を持つことができる第１リファレンスセル（ＲＥＦＣ１）と、選択された第１リファレンスセルによって前記第１リファレンス信号線に現れるリファレンス信号を増幅する第１リファレンス・センスアンプ（ＳＡＲ１）とを有する。前記第１リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成する。前記第２ラッチ制御ユニットは、前記メモリセルに接続されたビット線を模擬する第２リファレンス信号線と、前記第２リファレンス信号線に接続され第２の抵抗値を持つことができる第２リファレンスセルと、選択された第２リファレンスセルによって前記第２リファレンス信号線に現れるリファレンス信号を増幅する第２リファレンス・センスアンプと、を有する。前記第２リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成する。前記第３ラッチ制御ユニットは、前記メモリセルに接続されたビット線を模擬する第３リファレンス信号線と、前記第３リファレンス信号線に接続され第３の抵抗値を持つことができる第３リファレンスセルと、選択された第３リファレンスセルによって前記第３リファレンス信号線に現れるリファレンス信号を増幅する第３リファレンス・センスアンプと、を有する。前記第３リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成する。第１乃至第３の抵抗値は相互に異なる。前記第２ラッチ制御ユニットは読出し動作においてラッチタイミングを生成する。前記第１ラッチ制御ユニットは第１状態にプログラムされるメモリセルのベリファイ動作においてラッチタイミングを生成する。前記第３ラッチ制御ユニットは第２状態にプログラムされるメモリセルのベリファイ動作においてラッチタイミングを生成する。夫々のラッチタイミングを生成するラッチ制御ユニットをラッチタイミング毎に個別化するから、上記４項の場合よりも精度良くラッチタイミングを生成可能になる。

〔１６〕上記項１５において、前記第１乃至第３リファレンスセルは、抵抗の変化を利用して情報を記憶するリファレンス用記憶素子（ＲＭ１）と選択トランジスタ（ＱＭ１）との直列回路を含み、前記第１乃至第３リファレンス信号線の内の対応するリファレンス信号線に結合される。

〔１７〕上記項１６において、前記第１乃至第３リファレンス信号線に夫々接続されたリファレンス書換え回路（ＲＲＧＭＲ１）を更に有する。前記リファレンス書換え回路は、書込みデータに従って前記リファレンス用記憶素子に抵抗値を設定するためのパルス電圧の印加制御を行う。

〔１８〕上記項１７において、前記第１乃至第３リファレンスセルのリファレンスセル用記憶素子は抵抗値が互いに異なる。

〔１９〕上記項１５において、前記第１乃至第３リファレンスセルの夫々は、第１トランジスタと第２トランジスタとの直列回路とを有する。前記複数のリファレンスセルのうち対応するリファレンスセルの前記第２トランジスタのゲート電圧を制御する複数のゲート制御回路を更に有する。前記直列回路は前記第１乃至第３リファレンス信号線の内の対応するリファレンス信号線に結合される。前記複数のゲート制御回路は前記第１乃至第３リファレンスセルの前記夫々の第２のトランジスタに互いに相違するゲート電圧を供給する。

〔２０〕上記項１において前記ラッチ制御回路は、第１ラッチ制御ユニット（ＲＷＲ１）及び第２ラッチ制御ユニット（ＲＷＲ３）を有する。前記第１ラッチ制御ユニットは、前記メモリセルに接続されたビット線を模擬する第１リファレンス信号線（ＢＬＲ１０〜ＢＬＲ１７）と、前記第１リファレンス信号線に接続され第１の抵抗値を持つことができる第１リファレンスセル（ＲＥＦＣ１）と、選択された第１リファレンスセルによって前記第１リファレンス信号線に現れるリファレンス信号を増幅する第１リファレンス・センスアンプとを有する。前記第１リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成する。前記第２ラッチ制御ユニットは、前記メモリセルに接続されたビット線を模擬する第２リファレンス信号線と、前記第２リファレンス信号線に接続され第２の抵抗値を持つことができる第２リファレンスセルと、選択された第２リファレンスセルによって前記第２リファレンス信号線に現れるリファレンス信号を増幅する第２リファレンス・センスアンプとを有する。前記第２リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成する。第１及び第２の抵抗値は相互に異なる。第１状態にプログラムされるメモリセルのベリファイ動作において前記第１ラッチ制御ユニットがラッチタイミングを生成する。第２状態にプログラムされるメモリセルのベリファイ動作において前記第２ラッチ制御ユニットがラッチタイミングを生成する。読出し動作において前記第１リファレンス信号線と前記第２リファレンス信号線が短絡され、前記第１ラッチ制御ユニットおよび第２ラッチ制御ユニットがラッチタイミングの生成動作を行い、生成された何れかのデータラッチタイミングが前記読出しデータラッチに与えられる。上記項１５に比べてラッチ制御回路の回路規模を縮小することができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施例の各ブロックを構成する回路素子は、特に制限されないが、典型的には公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。回路図に示されるｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはバックゲート（基体ゲート）に矢印を付することによってｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別している。

（実施の形態１）
本実施の形態１における半導体記憶装置、即ち、相変化メモリは、メモリセルの記憶情報とベリファイ動作と呼ばれる抵抗値の判別を低電力かつ小面積で実現するものである。図１は、本実施の形態１における読出し動作とベリファイ動作に用いられるセンス回路の要部ブロック図を示している。本センス回路の特徴は、次の二つにある。第一の特徴は、低電力化と小面積化を両立するために、インバータを用いたシングルエンド型センスアンプを導入した点にある。本センスアンプは、プリチャージされたビット線に記憶情報に応じて発生される読出し信号電圧を、インバータの論理しきい値ＶＴＨＬを基準にして判別する。第二の特徴は、リセット抵抗（高抵抗状態の抵抗）をリセット抵抗の最小値Ｒｒｍｉｎ以上とするために、読出し動作とベリファイ動作とで、シングルエンド型センスアンプの出力信号をラッチするタイミングを変える点にある。通常の読出し動作では、メモリセルの抵抗値が目標とするＲｒｍｉｎ未満であっても、読出し電圧がインバータの論理しきい値ＶＴＨＬ以上であれば、リセット状態（高抵抗状態）と判定される。一方、ベリファイ動作では、安定した読出し動作を行えるようにセット抵抗（低抵抗状態の抵抗）の最大値Ｒｓｍａｘとリセット抵抗の最小値Ｒｒｍｉｎの差を大きくするために、メモリセルの抵抗値がＲｒｍｉｎを超えて初めてリセット状態と判別するような動作が求められる。そこで、読出しデータラッチ制御回路ＬＡＴＲＣを用いて、ベリファイ動作時におけるラッチタイミングを、抵抗値がＲｒｍｉｎ以上のメモリセルがリセット状態であると判別されるように設定することにした。以下、その構成と動作の詳細を図に従って説明する。

図１は、本発明の実施の形態１による相変化メモリの要部ブロックの構成例を示している。即ち、当該相変化メモリは、アレイ制御回路ＡＣＴＬ、メモリセル・アレイＭＣＡ、マルチプレクサＭＵＸ、読出し回路ＲＣ、書換え回路ＰＲＧＭ、ワードドライバ列ＷＤＡ、入出力ゲートＩＯＧ、読出しデータラッチ制御回路ＬＡＴＲＣにより構成される。

アレイ制御回路ＡＣＴＬは、書換え起動信号ＷＥＢを元に、ワードドライバ列ＷＤＡ、読出し回路ＲＣ、読出しデータラッチ制御回路ＬＡＴＲＣを制御する信号を発生する回路である。ワードドライバ列ＷＤＡに出力される信号ＷＤＥ、読出し回路ＲＣに出力される信号ＰＣＳＢ、ＤＩＳＳ、ＣＬＰ、ＤＩＳＣ、読出しデータラッチ制御回路ＬＡＴＲＣに出力される信号ＲＳについては、該当する回路ブロック構成の説明と一緒に後述する。

メモリセル・アレイＭＣＡは、簡略化しており、ワード線ＷＬとビット線ＢＬに接続する一つのメモリセルＭＣを示している。メモリセルＭＣは、直列接続された記憶素子ＲＭと選択トランジスタＱＭが、ビット線と接地電圧ＶＳＳ給電線との間に接続された構成である。マルチプレクサＭＵＸは、選択されたビット線を後述する読出し回路ＲＣおよび書換え回路ＰＲＧＭに接続する回路である。ワードドライバ列ＷＤＡは、選択されたワード線を駆動する複数のワードドライバから構成されるが、一つのワードドライバＷＤを簡略化して示している。ワードドライバは、ワードドライバ制御信号ＷＤＥが接地電圧ＶＳＳから電源電圧ＶＤＤに駆動されることにより活性化され、選択されたワード線を駆動する。

入出力ゲートＩＯＧは、読出し動作時において、読出しデータ線ＲＤＴと入出力線ＩＯを接続し、読出し回路ＲＣによって読み出されたメモリセルの記憶情報を入出力線ＩＯに出力するための回路である。また、書換え動作時において、書換えデータ線ＷＤＴと入出力線ＩＯを接続し、メモリセルに書込む情報を入出力線ＩＯより書換え回路ＰＲＧＭに入力するための回路である。さらに、待機時において、入出力線ＩＯを電源電圧ＶＤＤに保持するための回路である。図１では、読出しデータ線ＲＤＴと書換えデータ線ＷＤＴの対を読み書きデータ線対ＤＴＰと示している。

書換え回路ＰＲＧＭは、メモリセルに書込む情報とベリファイ動作結果に応じて、メモリセルに書換えパルスを印加する回路である。書換え回路ＰＲＧＭは、メモリセルに書込む情報を保持する書換えデータラッチＬＡＴＷ，読出しデータ線ＲＤＴの信号と書換えデータラッチの出力信号を比較する比較回路ＣＭＰ、比較回路ＣＭＰの出力信号である比較信号ＥＯＲを元にリセット・セット回路ＲＳＣを制御する書換え制御論理回路ＰＣＬＧ、選択メモリセルにリセットパルス、セットパルスを印加するリセット・セット回路ＲＳＣより構成される。読出し回路ＲＣは、メモリセルの記憶情報とリセット状態とされるメモリセルの抵抗値を判別する回路である。読出し回路ＲＣは、共通データ線ＣＤの電圧レベルを制御する共通データ線制御回路ＣＤＣ、センスノードＳＮの電圧レベルを制御するセンスノード制御回路ＳＮＣ、センスアンプＳＡ、読出しデータラッチＬＡＴＲより構成される。

図７は、共通データ線制御回路ＣＤＣと、センスノード制御回路ＳＮＣの構成例を示す図である。共通データ線制御回路ＣＤＣは、センスノードＳＮと共通データ線ＣＤとの間に接続されたＮＭＯＳトランジスタＭＮ３４と共通データ線ＣＤと接地電圧ＶＳＳ給電線との間に接続されたＮＭＯＳトランジスタＭＮ３５より構成される。ＮＭＯＳトランジスタＭＮ３４のゲート電極にはクランプ信号ＣＬＰが接続され、ＮＭＯＳトランジスタＭＮ３５のゲート電極にはディスチャージ信号ＤＩＳＣが接続される。

共通データ線制御回路ＣＤＣは、以下のように動作する。まず、待機時においては、クランプ信号ＣＬＰを接地電圧ＶＳＳに駆動することにより、ＮＭＯＳトランジスタＭＮ３４を非導通状態にする。また、ディスチャージ信号ＤＩＳＣを電源電圧ＶＤＤに駆動することにより、ＭＯＳトランジスタ３５を導通状態にする。このような動作によって、共通データ線ＣＤは接地電圧ＶＳＳに保持される。

次に、読出し動作時とベリファイ動作時においては、ディスチャージ信号ＤＩＳＣを接地電圧ＶＳＳに駆動することにより、ＮＭＯＳトランジスタＭＮ３５を非導通状態にする。また、クランプ信号ＣＬＰを活性化することにより、ＮＭＯＳトランジスタＭＮ３４を導通状態とする。以上の制御により、後述のセンスノード制御回路ＳＮＣによって、共通データ線ＣＤとマルチプレクサによって選択されたビット線のプリチャージが行なわれる。ここで、センスノードＳＮのプリチャージ電圧は、電源電圧ＶＤＤである。プリチャージが完了してからワード線が活性化されるまでの間、センスアンプＳＡの入力を電源電圧ＶＤＤに保持できるので、センスアンプＳＡに流れる貫通電流を抑制することができる。一方、ビット線のプリチャージ電圧は、クランプ電圧ＶＣＬＰのクランプ信号ＣＬＰで制御されたＮＭＯＳトランジスタＭＮ３４によって、電源電圧ＶＤＤよりも低い読出し電圧ＶＲに抑制される。読出し電圧ＶＲは、メモリセルの記憶情報が破壊されない程度の電圧である。このような読出し電圧ＶＲを発生することができるように、クランプ電圧ＶＣＬＰは、図示していない降圧回路により生成される。

最後に、書換え動作時においては、クランプ信号ＣＬＰとディスチャージ信号ＤＩＳＣをともに接地電圧ＶＳＳに駆動し、ＮＭＯＳトランジスタＭＮ３４とＭＮ３５をともに非導通状態にする。

センスノード制御回路ＳＮＣは、センスノードＳＮと電源電圧ＶＤＤ給電線との間に接続されたＰＭＯＳトランジスタＭＰ３２と、センスノードＳＮと接地電圧ＶＳＳ給電線との間に接続されたＮＭＯＳトランジスタＭＮ３３より構成される。ＰＭＯＳトランジスタＭＰ３２のゲート電極にはプリチャージ制御信号ＰＣＳＢが接続され、ＮＭＯＳトランジスタＭＮ３３のゲート電極にはディスチャージ信号ＤＩＳＳが接続される。

センスノード制御回路ＳＮＣは、以下のように動作する。まず、待機時においては、プリチャージ制御信号ＰＣＳＢを電源電圧ＶＤＤに駆動することにより、ＰＭＯＳトランジスタＭＰ３２を非導通状態にする。また、ディスチャージ信号ＤＩＳＳを電源電圧ＶＤＤに駆動し、ＮＭＯＳトランジスタ３３を導通状態にする。以上の制御により、センスノードＳＮが接地電圧ＶＳＳに保持される。書換え動作時も、待機状態と同じ制御が行われる。

次に、読出し動作時とベリファイ動作時においては、プリチャージ制御信号ＰＣＳＢとディスチャージ信号ＤＩＳＳをともに接地電圧ＶＳＳに駆動することにより、ＰＭＯＳトランジスタＭＰ３２を導通状態、ＮＭＯＳトランジスタＭＮ３３を非導通状態に夫々する。このような制御により、センスノードＳＮが電源電圧ＶＤＤにプリチャージされる。また、共通データ線制御回路ＣＤＣ内のトランジスタＭＮ３４は、前述したようにクランプ電圧ＶＣＬＰによって導通状態に制御されているので、共通データ線ＣＤ、選択ビット線は、電源電圧ＶＤＤよりも低い読出し電圧ＶＲにプリチャージされる。プリチャージが完了した後、プリチャージ制御信号ＰＣＳＢを電源電圧ＶＤＤに駆動して、トランジスタＭＰ３２を非導通状態にする。続いて、選択メモリセルによってセンスノードＳＮを駆動することにより、メモリセルの読出し信号がセンスアンプＳＡに入力される。

センスアンプＳＡはインバータより構成される。入力はセンスノードＳＮに接続され、その出力はセンスアンプ出力線ＳＯに接続される。ここで、インバータの論理しきい値はＶＴＨＬに設定される。読出し動作時とベリファイ動作時において、選択メモリセルの読出し信号の電圧レベルが、論理しきい値ＶＴＨＬよりも高いか低いかにより、メモリセルの記憶情報あるいは抵抗値の判別が行なわれる。

読出しデータラッチＬＡＴＲは、入力端子ＣＫに入力される読出しデータラッチ制御信号ＳＬＥにより制御され、入力端子Ｄに入力されるセンスアンプ出力線ＳＯの信号を保持し、その信号を出力端子Ｑより読出しデータ線ＲＤＴに出力する。読出しデータラッチ制御信号ＳＬＥを接地電圧ＶＳＳに駆動することにより、センスアンプ出力線ＳＯの信号が読出しデータラッチＬＡＴＲに取り込まれ、読出しデータ線ＲＤＴの出力が確定される。その後、読出しデータラッチ制御信号ＳＬＥを電源電圧ＶＤＤに駆動することにより、読出しデータ線ＲＤＴの出力が保持される。

読出しデータラッチ制御回路ＬＡＴＲＣは、読出しデータラッチ制御信号ＳＬＥを発生する回路である。読出しデータラッチ制御回路ＬＡＴＲＣは、遅延回路ＤＬＹ１、ＤＬＹ２，選択回路ＭＵＸＳより構成される。遅延回路ＤＬＹ１は、例えば、図８に示すように複数のインバータを直列接続して構成され、基準信号ＲＳを所定の時間遅延させて遅延信号ＮＤＬＹ１を生成する。遅延回路ＤＬＹ２は、例えば、複数のインバータを直列接続して構成され、遅延信号ＮＤＬＹ１をさらに所定の時間遅延させて遅延信号ＮＤＬＹ２を生成する。マルチプレクサＭＵＸＳは、書換え起動信号ＷＥＢに応じた遅延信号を選択して、読出しデータラッチ制御信号ＳＬＥに出力する。ベリファイ動作時において、書換え起動信号ＷＥＢが接地電圧ＶＳＳに駆動されることにより、遅延信号ＮＤＬＹ２が選択される。一方、読出し動作時においては、書換え起動信号ＷＥＢが電源電圧ＶＤＤに駆動されることにより、遅延信号ＮＤＬＹ１が選択される。遅延回路ＤＬＹ１、ＤＬＹ２を直列に接続して遅延信号ＮＤＬＹ１とＮＤＬＹ２を発生する構成とすることにより、これらを並列に接続して遅延信号ＮＤＬＹ１とＮＤＬＹ２を発生させる場合よりも、読み出しデータラッチ制御回路ＬＡＴＲＣの面積を小さくすることができる。前記基準信号ＲＳは、読出し動作およびベリファイ動作においてメモリセルＭＣの記憶情報を読み出すときに応答して出力されるリード・セレクト信号のようなタイミング信号である。

遅延回路ＤＬＹ１の遅延時間ｔｄ１は、読出し動作時において、抵抗値がＲｓｍａｘであるセット状態のメモリセルと、抵抗値がＲｒｍｉｎであるリセット状態のメモリセルの記憶情報を、センスアンプによりマージンを持って判別できるように設定される。また、遅延回路ＤＬＹ２の遅延時間ｔｄ２は、ベリファイ動作時において、抵抗値がＲｒｍｉｎ以上のメモリセルがリセット状態であると判別されるように設定される。遅延回路ＤＬＹ１、ＤＬＹ２の遅延時間を上記のように調整することにより、一つのセンスアンプを用いて、読出し動作とベリファイ動作を行うことができる。

次に、これまで述べた図１および図８の相変化メモリの読出し動作とベリファイ動作を説明する。図９（ａ）は、図１に示した相変化メモリの読出し動作時におけるタイミング・ダイアグラムの例を示している。

まず、待機時において、ディスチャージ制御信号ＤＩＳＳ、ＤＩＳＣが電源電圧ＶＤＤに夫々保持されているので、図７に記載のトランジスタＭＮ３３、ＭＮ３５が夫々導通されることにより、センスノードＳＮ及び共通データ線ＣＤは接地電圧ＶＳＳに保持される。書換え起動信号ＷＥＢは、待機時および読出し動作時において、電源電圧ＶＤＤに保持される。

読出し動作が開始されると、まず、ビット線のプリチャージ動作が行われる。はじめに、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＣを接地電圧ＶＳＳに駆動することにより、共通データ線制御回路ＣＤＣ内のＮＭＯＳトランジスタＭＮ３５を非導通状態にする。その後、図では省略されているが、マルチプレクサＭＵＸによりビット線ＢＬが選択された後、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＳを接地電圧ＶＳＳに駆動することにより、センスノード制御回路ＳＮＣ内のＮＭＯＳトランジスタＭＮ３３を非導通状態にする。また、接地電圧ＶＳＳとなっているクランプ信号ＣＬＰをクランプ電圧ＶＣＬＰに駆動することにより、ＮＭＯＳトランジスタＭＮ３４を導通させて、センスノードＳＮをビット線ＢＬに接続する。さらに、電源電圧ＶＤＤとなっているプリチャージ制御信号ＰＣＳＢを接地電圧ＶＳＳに駆動することにより、センスノード制御回路ＳＮＣ内のＰＭＯＳトランジスタＭＰ３２を活性化させて、センスノードＳＮを電源電圧ＶＤＤにプリチャージする。センスアンプＳＡは、この入力電圧に応じて、センスアンプ出力線ＳＯを接地電圧ＶＳＳに駆動する。一方、ビット線ＢＬは、クランプ電圧ＶＣＬＰで制御されたＮＭＯＳトランジスタＭＮ３４によって降圧された読出し電圧ＶＲにプリチャージされる。

プリチャージが終了した後、接地電圧ＶＳＳに駆動されているプリチャージ制御信号ＰＣＳＢを電源電圧ＶＤＤに駆動し、センスノード制御回路ＳＮＣ内のＰＭＯＳトランジスタＭＰ３２を非導通状態にする。その後、ワードドライバ制御信号ＷＤＥを活性化して、接地電圧ＶＳＳとなっているワード線ＷＬを電源電圧ＶＤＤに駆動することにより、メモリセルＭＣが活性化されて、センスノードＳＮに記憶情報に応じた電圧信号が発生される。

メモリセルの選択動作と並行して、読出しデータラッチＬＡＴＲの制御信号が発生される。すなわち、基準信号ＲＳに一定期間だけ接地電圧ＶＳＳのパルスが発生される。図１の説明で述べたように、読出し動作時において、書換え起動信号ＷＥＢは電源電圧ＶＤＤに保持されるので、基準信号ＲＳパルスは、読出しデータラッチ制御回路において時間ｔｄ１だけ遅延されて、読出しデータラッチ制御信号ＳＬＥとなる。読出しデータラッチ制御信号ＳＬＥが接地電圧ＶＳＳに駆動されている間に、センスアンプ出力線ＳＯの信号が読出しデータラッチＬＡＴＲに取り込まれて、読出しデータ線ＲＤＴに出力される。その後、読出しデータラッチ制御信号ＳＬＥを電源電圧ＶＤＤに駆動することにより、読出しデータ線ＲＤＴの出力が保持される。

今、抵抗値がＲｓｍａｘであるセット状態のメモリセルの記憶情報を読み出す場合、センスアンプ出力線ＳＯはセンスアンプＳＡにより接地電圧ＶＳＳから電源電圧ＶＤＤに駆動されるので、読出しデータ線ＲＤＴは電源電圧ＶＤＤに駆動される。一方、抵抗値がＲｒｍｉｎであるリセット状態のメモリセルの記憶情報を読み出す場合、センスアンプ出力線ＳＯは接地電圧ＶＳＳに保持されているので、読出しデータ線ＲＤＴは接地電圧ＶＳＳに保持される。図９（ａ）に示されるセンスノードＳＮの波形において、ＶＴＨＬはセンスアンプＳＡを構成するインバータの論理しきい値である。時刻ｔ０において抵抗値Ｒｓｍａｘのメモリセルの読出し信号のＳＮレベルは論理しきい値ＶＴＨＬより低く、抵抗値Ｒｒｍｉｎのメモリセルの読出し信号のＳＮレベルは論理しきい値ＶＴＨＬよりも高くなっている。

最後に、電源電圧ＶＤＤとなっているワード線ＷＬ、クランプ信号ＣＬＰを接地電圧ＶＳＳに駆動し、マルチプレクサを非活性状態とする。同時に、ディスチャージ制御信号ＤＩＳＣ，ＤＩＳＳを電源電圧ＶＤＤに駆動することにより、共通データ線制御回路ＣＤＣとセンスノード制御回路ＳＮＣにより共通データ線ＣＤとセンスノードＳＮを接地電圧ＶＳＳに駆動することで、待機状態に戻る。

図９（ｂ）は、図１に示した相変化メモリのベリファイ動作時におけるタイミング・ダイアグラムの例を示している。読出し動作時と異なる点は、書換え起動信号ＷＥＢが接地電圧ＶＳＳに保持されることである。この結果、基準信号ＲＳパルスは、読出しデータラッチ制御回路において時間ｔｄ１＋ｔｄ２だけ遅延されて、読出しデータラッチ制御信号ＳＬＥとなる。前述したように、読出しデータラッチ制御信号ＳＬＥは、抵抗値がＲｒｍｉｎ以上のメモリセルを読み出した場合にリセット状態であると判別されるタイミングで活性化される。このため、抵抗値がＲｒｍｉｎに到達していないメモリセルを検出して、再書換え動作を行なうことができる。図９（ｂ）の時刻ｔ１において、抵抗値Ｒｒｍｉｎ未満のメモリセルの読出し信号（Ｒｒｍｉｎのメモリセルの読出し信号よりも僅かに低いレベル）に係るノードＳＮの波形Ｗｓ＿ＳＮは、論理しきい値ＶＴＨＬよりも僅かに低いレベルにされている。

以上で述べた相変化メモリの構成と動作による効果を、以下にまとめる。第一に、図１に示したように、センスアンプにインバータを導入したダイナミックな電圧センス方式とした。この結果、定常的な電流の消費を回避することが可能となり、低電力かつ小面積の読出し及びベリファイ動作を実現することができる。なお、図７に示したように、センスノード制御回路ＳＮＣと共通データ線制御回路ＣＤＣを用いることによって、ビット線を読出し電圧ＶＲ、センスノードＳＮは電源電圧ＶＤＤにプリチャージすることとした。この結果、読出し動作及びベリファイ動作におけるメモリセルの情報破壊を回避すると同時に、センスアンプに用いたインバータの貫通電流を抑制することが可能となり、高信頼かつ低電力な動作を実現することができる。

第二に、図１に示したような読出しデータラッチ制御回路ＬＡＴＲＣを設け、読出し動作時とベリファイ動作時とで読出しデータラッチのデータ取り込みタイミングを変えることとした。この結果、インバータを用いたベリファイ動作において、所望の抵抗値以上のメモリセルをリセット状態と判定することが可能となり、安定な読出し動作を保証する抵抗マージンを実現する書換え動作を行うことができる。以上の二つの効果により、相変化メモリの読出し動作とベリファイ動作を低電力かつ小面積な一つのセンスアンプで実現することが可能となる。

（実施の形態２）
本実施の形態は、図１に示した相変化メモリにおいてその他のＩＯを含めた全体の構成例である。その特徴は、以下の二つである。第一の特徴は、図１０に示すようにメモリセル・アレイＭＣＡをサブアレイＳＭＣＡ０〜ＳＭＣＡ１５に分割して、複数のマルチプレクサＭＵＸ０〜ＭＵＸ１５と読み書き回路ＲＷ０〜ＲＷ１５を配置して選択ワード線上の選択ビットの間隔を空けた点にある。この特徴により、選択メモリセルが周りのメモリセルから受ける熱を抑制することができる。すなわち、所謂、熱ディスターブを回避することが可能となる。第二の特徴は、１サイクル毎に書換え回路を活性化することにより、時分割書換え動作を行う点にある。この特徴により、書換え電流のピーク値を抑制することができる。以下、その構成と動作の詳細を図に従って説明する。

図１０は、図１に示した相変化メモリにおいてその他のＩＯを含めた全体の構成例を示している。当該相変化メモリは、メモリセル・アレイＭＣＡとマルチプレクサＭＵＸ０〜ＭＵＸ１５、ワードドライバ列ＷＤＡ、読み書き回路ＲＷ０〜ＲＷ１５、制御論理回路ＣＬＧＣで構成される。制御論理回路ＣＬＧＣは図１で説明した読出しデータラッチ制御回路ＬＡＴＲＣを含んでいる。

同図では一例として、（ｍ＋１）行×１２８列の複数のメモリセルで構成されるメモリセル・アレイＭＣＡが示されている。ワードドライバ列ＷＤＡの出力であるワード線ＷＬ０〜ＷＬｍとビット線ＢＬ０〜ＢＬ１２７の各交点に、メモリセルＭＣ００〜ＭＣ（ｍ＋１）１２７が配置される。各メモリセルは、直列接続された記憶素子ＲＭと選択トランジスタＱＭが、ビット線と接地電圧ＶＳＳ給電線との間に接続された構成である。ワード線は、選択トランジスタＱＭのゲート電極に接続される。

ワードドライバ列ＷＤＡ内のワードドライバＷＤ０〜ＷＤｍは、読み書き回路制御信号群ＲＷＣＰに含まれるワードドライバ制御信号ＷＤＥが接地電圧ＶＳＳから電源電圧ＶＤＤに駆動されることにより活性化され、選択されたワード線を駆動する。ビット線は、８本毎に配置されたマルチプレクサＭＵＸ０〜ＭＵＸ１５を介して対応する読み書き回路ＲＷ０〜ＲＷ１５に接続される。マルチプレクサＭＵＸ０〜ＭＵＸ１５の各々は、カラムデコーダ（同図では省略）の出力信号であるカラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）〜（ＹＳ７Ｔ、ＹＳ７Ｂ）（同図ではこれらを総じてカラム選択線対群ＹＳＰと記載）によって制御され、８本のビット線のうち１本を選択して、対応する読み書き回路ＲＷ０〜ＲＷ１５に電気的に接続する。このような構成にすることにより、後述する書換え動作や読出し動作において、連続あるいは同時にアクセスされるメモリセルの位置を離すことができるので、選択メモリセルが周りのメモリセルから受ける熱を抑制することができる。すなわち、所謂、熱ディスターブを回避することが可能となる。なお、以下では、メモリセル・アレイＭＣＡと読み書き回路ＲＷ０〜ＲＷ１５の配置関係を明確にするために、１６本のビット線毎にメモリセル・アレイをブロック化して、それぞれをサブアレイＳＭＣＡ０〜ＳＭＣＡ１５と呼ぶことにする。

制御論理回路ＣＬＧＣは、読み書き回路ＲＷ０〜ＲＷ１５を制御する回路である。制御論理回路ＣＬＧＣは、書換え起動信号ＷＥＢおよび書換えクロックＷＣＬＫＢに応じて、読み書き回路制御信号群ＲＷＣＰと書換え制御信号群ＰＰ０〜ＰＰ１５（同図ではこれらを総じて書換え制御信号バスＰＰＢＳと記載）を発生する。また、制御論理回路ＣＬＧＣは、読み書き回路ＲＷ０〜ＲＷ１５から出力される比較信号ＥＯＲ０〜ＥＯＲ１５（同図ではこれらを総じて比較信号群ＥＯＲＰと記載）を演算してベリファイ結果信号ＥＯＲＡを出力する。ベリファイ結果信号ＥＯＲＡは、ベリファイ動作においてすべてのメモリセルが正しく書換えられたと判断された場合に電源電圧ＶＤＤに駆動され、ベリファイ書換え動作が終了する。再書換えが必要と判断された場合には接地電圧ＶＳＳに駆動される。制御論理回路ＣＬＧＣには、図１で説明したアレイ制御回路ＡＣＴＬと読出しデータラッチ制御回路ＬＡＴＲＣを要部回路ブロックとして含む。図１のＳＬＥは図１０のＲＷＣＰに含まれる。

読み書き回路は、例えばＲＷ０のように読出し回路ＲＣ０、書換え回路ＰＲＧＭ０、入出力ゲートＩＯＧ０から構成される。読み書き回路ＲＷ０は、制御論理回路ＣＬＧＣにより発生される読み書き回路制御信号群ＲＷＣＰと書換え制御信号群ＰＰ０によって制御され、入出力ゲートＩＯＧ０と入出力線ＩＯ０を介して、入出力バッファＩＯＢＵＦ（同図では省略）との間で記憶情報の授受を行う。また、読み書き回路ＲＷ０は、ベリファイ動作時に、書換えパルスが印加された後のメモリセルの記憶情報とメモリセルに書込む記憶情報とを比較し、比較信号ＥＯＲ０を出力する。

図１１は、図１０に示したマルチプレクサ、例えばＭＵＸ０の具体的な構成例を示している。マルチプレクサＭＵＸ０は、ＣＭＯＳ伝達ゲートＣＳＷ２０〜ＣＳＷ２７と放電用のＮＭＯＳトランジスタＭＮ２０〜ＭＮ２７とで構成される。ＣＭＯＳ伝達ゲートＣＳＷ２０〜ＣＳＷ２７は、共通データ線ＣＤ０とビット線ＢＬ０〜ＢＬ７との間にそれぞれ接続され、カラム選択スイッチとして用いられる。ＣＭＯＳ伝達ゲートＣＳＷ２０〜ＣＡＷ２７のゲート電極には、カラムデコーダ（同図では省略）の出力信号であるカラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）〜（ＹＳ７Ｔ、ＹＳ７Ｂ）がそれぞれ接続される。カラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）〜（ＹＳ７Ｔ、ＹＳ７Ｂ）のうちの一つを活性化することにより、対応するＣＭＯＳ伝達ゲートが活性化されて、ビット線ＢＬ０〜ＢＬ７のうちの一つが共通データ線ＣＤ０に接続される。ＮＭＯＳトランジスタＭＮ２０〜ＭＮ２７は、ビット線ＢＬ０〜ＢＬ７と接地電圧ＶＳＳ給電線との間にそれぞれ接続され、ゲート電極にはカラム選択線ＹＳ０Ｂ〜ＹＳ７Ｂがそれぞれ接続される。待機時において、カラム選択線ＹＳ０Ｂ〜ＹＳ７Ｂを電源電圧ＶＤＤに保持し、ＮＭＯＳトランジスタＭＮ２０〜ＭＮ２７を導通させることにより、ビット線ＢＬ０〜ＢＬ７は接地電圧ＶＳＳに駆動される。なお、カラム選択線対（ＹＳ０Ｔ、ＹＳ０Ｂ）〜（ＹＳ７Ｔ、ＹＳ７Ｂ）は、他のマルチプレクサＭＵＸ１〜ＭＵＸ７にも共通に接続される。

図１２は、図１０に示した入出力ゲートＩＯＧ０の具体的な構成例を示している。入出力ゲートＩＯＧ０は、書換えデータ線ＷＤＴ０と入出力線ＩＯ０との間に接続されたＮＭＯＳトランジスタＭＮ４１、書換えデータ線ＷＤＴ０と電源電圧ＶＤＤ給電線との間に接続されたＰＭＯＳトランジスタＭＰ４１、読出しデータ線ＲＤＴ０と入出力線ＩＯ０との間に接続されたＮＭＯＳトランジスタＭＮ４２、入出力線ＩＯに接続された入出力線制御回路ＩＯＣから構成される。ＮＭＯＳトランジスタＭＮ４１とＰＭＯＳトランジスタＭＰ４１のゲート電極には入力ゲート起動信号ＩＧＥが接続される。また、ＮＭＯＳトランジスタＭＮ４２のゲート電極には出力ゲート起動信号ＯＧＥが接続される。さらに、入出力制御回路ＩＯＣには入力ゲート起動信号ＩＧＥと出力ゲート起動信号ＯＧＥが入力される。入出力制御回路ＩＯＣは、待機時において、入出力線ＩＯ０を電源電圧ＶＤＤに保持するための回路である。

次に、入出力ゲートＩＯＧ０の動作を説明する。待機時において、入力ゲート起動信号ＩＧＥ、出力ゲート起動信号ＯＧＥをともに接地電圧ＶＳＳに駆動することにより、ＮＭＯＳトランジスタＭＮ４１とＭＮ４２を非導通状態にする。また、ＰＭＯＳトランジスタＭＰ４１を導通状態にする。さらに、入出力制御回路ＩＯＣを活性状態にする。このような動作によって、書換えデータ線ＷＤＴ０と入出力線ＩＯ０は電源電圧ＶＤＤに保持される。

書換え動作時において、入力ゲート起動信号ＩＧＥを接地電圧ＶＳＳから電源電圧ＶＤＤに駆動することにより、ＮＭＯＳトランジスタＭＮ４１を導通状態にする。また、ＰＭＯＳトランジスタＭＰ４１を非導通状態にする。さらに、入出力制御回路ＩＯＣを非活性状態とする。このような動作によって、入出力線ＩＯ０と書換えデータ線ＷＤＴ０が接続され、メモリセルに書込む記憶情報が書換え回路ＰＲＧＭ０に入力される。

読出し動作時において、出力ゲート起動信号ＯＧＥを接地電圧ＶＳＳから電源電圧ＶＤＤに駆動することにより、ＮＭＯＳトランジスタＭＮ４２を導通状態にする。また、入出力制御回路ＩＯＣを非活性状態とする。このような動作によって、入出力線ＩＯ０と読出しデータ線ＲＤＴ０が接続され、メモリセルの記憶情報が出力される。

入力ゲート起動信号ＩＧＥ、出力ゲート起動信号ＯＧＥ、読出しデータラッチ制御信号ＳＬＥ、プリチャージ制御信号ＰＣＳＢ、ディスチャージ制御信号ＤＩＳＳ、クランプ信号ＣＬＰ、ディスチャージ制御信号ＤＩＳＣ、後述するベリファイ制御信号ＶＥＢ、書換えデータラッチ制御信号ＷＬＥは、読み書き回路ＲＷ１〜ＲＷ１５内の対応する回路にも共通に接続される。なお、これらの制御信号を総じて読み書き回路制御信号群ＲＷＣＰと呼ぶことにする。

図１３は、図１０に示した書換え回路ＰＲＧＭ０の具体的な構成例を示している。書換え回路ＰＲＧＭ０は、メモリセルに書込む情報を保持する書換えデータラッチＬＡＴＷ、読出しデータ線ＲＤＴの信号と書換えデータラッチの出力信号を比較する比較回路ＣＭＰ、選択メモリセルにリセットパルス、セットパルスを印加するリセット・セット回路ＲＳＣ、比較回路ＣＭＰの出力信号である比較信号ＥＯＲを元にリセット・セット回路ＲＳＣを制御する書換え制御論理回路ＰＣＬＧより構成される。書換えデータラッチＬＡＴＷの入力端子ＣＫには書換えデータラッチ制御信号ＷＬＥが入力され、入力端子Ｄには書換えデータ線ＷＤＴ０が接続され、出力端子Ｑには書換えデータラッチ線ＬＷＤＴ０が接続されている。

書換え動作時において、入力ゲート起動信号ＩＧＥを電源電圧ＶＤＤに駆動した後、書換えデータラッチ制御信号ＷＬＥを接地電圧ＶＳＳに駆動してから電源電圧ＶＤＤに駆動することにより、書換えデータラッチＬＡＴＷは入出力線ＩＯ０と入出力ゲートＩＯＧ０を介して入力されるメモリセルに書込む記憶情報を保持する。

比較回路ＣＭＰは、例えば、ＥＸＯＲ回路ＥＯＲ５１より構成され、書換えデータラッチ線ＬＷＤＴ０の信号と読出しデータ線ＲＤＴ０の信号のＥＸＯＲ演算結果を比較信号ＥＯＲ０として出力する。ベリファイ動作時において、比較信号ＥＯＲ０は、メモリセルの抵抗値が所望の値に達していない場合は電源電圧ＶＤＤに、所望の値に達している場合は接地電圧ＶＳＳに駆動される。

リセット・セット回路ＲＳＣは、セット回路ＳＣＫＴとリセット回路ＲＣＫＴより構成される。セット回路ＳＣＫＴは、第一のセット電圧ＶＳＥＴ１給電線と共通データ線ＣＤ０との間に接続されたＰＭＯＳトランジスタＭＰ５１と第二のセット電圧ＶＳＥＴ２給電線と共通データ線ＣＤ０との間に接続されたＰＭＯＳトランジスタＭＰ５２より構成される。ＰＭＯＳトランジスタＭＰ５１のゲート電極には、書換え制御論理回路ＰＣＬＧの出力である制御信号ＦＳＢ０が接続される。また、ＰＭＯＳトランジスタＭＰ５２のゲート電極には、書換え制御論理回路ＰＣＬＧの出力である制御信号ＳＳＢ０が接続される。ここで、第一のセット電圧ＶＳＥＴ１は電源電圧ＶＤＤと同じか、或いは図２の説明で述べたように記憶素子が融点を超えるような電流を流せる程度の電圧に設定されている。また、第二のセット電圧ＶＳＥＴ２は、第一のセット電圧ＶＳＥＴ１よりも低い電圧レベルに設定されている。なお、同図では説明を簡単にするために、二つのセット電圧を供給する構成を示しているが、電圧レベルの異なる複数のセット電圧を供給できるようにし、特許文献１に記載されているセットパルスを発生できる構成としても良い。

リセット回路ＲＣＫＴは、リセット電圧ＶＲＳＴ給電線と共通データ線ＣＤ０との間に接続されたＰＭＯＳトランジスタＭＰ５３で構成される。ＰＭＯＳトランジスタＰＭＯＳ５３のゲート電極には、書換え制御論理回路ＰＣＬＧの出力である制御信号ＲＳＢ０が接続される。ここで、リセット電圧ＶＲＳＴは、はじめ、最も少ない電流でリセット状態にできるメモリセルに合わせて設定される。その後、ベリファイ動作で抵抗値Ｒｒｍｉｎ未満と判別されたメモリセルに再書換え動作を行なう前に、前の書換え動作よりも電圧レベルが高くなるように制御される。

書換え制御論理回路ＰＣＬＧは、制御信号群ＰＰ０、ベリファイ制御信号ＶＥＢ、比較信号ＥＯＲ０を入力とし、リセット・セット回路ＲＳＣを制御する制御信号ＦＳＢ０、ＳＳＢ０、ＲＳＢ０を出力する回路である。待機時において、制御信号ＦＳＢ０、ＳＳＢ０、ＲＳＢ０は電源電圧ＶＤＤに駆動され、リセット・セット回路ＲＳＣは非活性状態とされる。ベリファイ制御信号ＶＥＢが電源電圧ＶＤＤに駆動されている場合、比較信号ＥＯＲ０の信号によらず、書換え制御論理回路ＰＣＬＧは、リセット・セット回路ＲＳＣから書換えパルスが発生されるように制御する。書換えデータラッチ線ＬＷＤＴ０の信号が電源電圧ＶＤＤに駆動されている場合には、書換え制御論理回路ＰＣＬＧは、書換え制御信号群ＰＰ０の中の第一のセット起動信号ＦＳＥ０の反転信号を制御信号ＦＳＢ０として出力する。制御信号ＦＳＢ０により、セット回路ＳＣＫＴ内のＰＭＯＳトランジスタＭＰ５１は駆動される。その後、書換え制御信号群ＰＰ０の中の第二のセット起動信号ＳＳＥ０の反転信号を制御信号ＳＳＢ０として出力される。制御信号ＳＳＢ０により、セット回路ＳＣＫＴ内のＰＭＯＳトランジスタＭＰ５２が駆動される。この結果、セットパルスが選択メモリセルに印加される。書換えデータラッチ線ＬＷＤＴ０の信号が接地電圧ＶＳＳに駆動されている場合には、書換え制御論理回路ＰＣＬＧは、書換え制御信号群ＰＰ０の中のリセット起動信号ＲＳＴＥ０の反転信号を制御信号ＲＳＢ０として出力する。制御信号ＲＳＢ０により、リセット回路ＲＣＫＴ内のＰＭＯＳトランジスタＭＰ５３が駆動される。この結果、リセットパルスが選択メモリセルに印加される。

一方、ベリファイ制御信号ＶＥＢが接地電圧ＶＳＳに駆動されている場合には、書換え制御論理回路ＰＣＬＧは、比較信号ＥＯＲ０の信号によって動作が変わる。比較信号ＥＯＲ０が電源電圧ＶＤＤに駆動さている場合には、書換え制御論理回路ＰＣＬＧは、書換え制御信号群ＰＰ０の中のリセット起動信号ＲＳＴＥ０の反転信号を制御信号ＲＳＢ０として出力する。制御信号ＲＳＢ０により、リセット回路ＲＣＫＴ内のＰＭＯＳトランジスタＭＰ５３を駆動する。この結果、リセットパルスが選択メモリセルに印加される。比較信号ＥＯＲ０が電源電圧ＶＳＳに駆動さている場合には、書換え制御論理回路ＰＣＬＧは、制御信号ＦＳＢ０、ＳＳＢ０、ＲＳＢ０を電源電圧ＶＤＤに駆動し、リセット・セット回路ＲＳＣを非活性状態とする。

このように、メモリセルに書込む情報に応じて、リセット・セット回路ＲＳＣからセットパルスとリセットパルスのうちの一方が発生するように制御することにより、一回の書換え動作でセット動作とリセット動作の両方を行なうことができる。この結果、書換え時間を短縮することができる。

図１４は、図１０に示した制御論理回路ＣＬＧＣの要部回路ブロックとして、書換え制御信号群ＰＰ０〜ＰＰ１５を発生する書換え制御回路ＰＣＴＬの構成例を示している。本回路は、シフトレジスタＳＲＥＧと書換え信号発生回路群ＰＧＢＫとで構成される。シフトレジスタＳＲＥＧは、書換え起動信号ＷＥＢと書換えクロックＷＣＬＫＢを受信して位相の異なる書換えビット制御信号Ｑ０〜Ｑ１５を出力する。書換え信号発生回路群ＰＧＢＫは、書換え信号発生回路ＰＧＥＮ０〜ＰＧＥＮ１５で構成される。書換え信号発生回路ＰＧＥＮ０〜ＰＧＥＮ１５は対応する書換えビット制御信号Ｑ０〜Ｑ１５を夫々受信して、書換え制御信号群ＰＰ０〜ＰＰ１５を発生する。書換え制御信号群ＰＰ０〜ＰＰ１５は、前述した書換え制御信号群ＰＰ０のようにリセット起動信号、第一セット信号、第二セット信号とで夫々構成される。なお、書換え制御信号群ＰＰ０〜ＰＰ１５を総じて書換え制御信号バスＰＰＢＳと呼ぶことにする。

図１５は、図１４に示した書換え制御回路ＰＣＴＬの書換え動作におけるタイミング・ダイアグラムの例を示している。電源電圧ＶＤＤとなっている書換え起動信号ＷＥＢを接地電圧ＶＳＳに駆動することにより、書換え制御回路ＰＣＴＬを活性化する。すなわち、書換えクロックＷＣＬＫＢの立下がりエッジに同期して、書換え制御回路ＰＣＴＬ内のシフトレジスタＳＲＥＧは書換え制御信号Ｑ０〜Ｑ１５を書換えクロックＷＣＬＫＢのサイクル時間ＴＣＫＷ１の間隔で順々に発生する。書換え信号発生回路ＰＧＥＮ０〜ＰＧＥＮ１５は対応する書換え制御信号Ｑ０〜Ｑ１５を受信して、短期間のリセット起動信号ＲＳＴＥ０〜ＲＳＴＥ１５、第一のセット起動信号ＦＳＥ０〜ＦＳＥ１５を順々に出力する。さらに、これらの起動信号を電源電圧ＶＤＤから接地電圧ＶＳＳに駆動した後に、第二のセット起動信号ＳＳＥ０〜ＳＳＥ１５を順々に発生する。その後、再書換え動作が行なわれる場合に、再び、書換えクロックＷＣＬＫＢの立下がりエッジに同期して書換えパルスの発生が行なわれる。

このように、書換え制御回路ＰＣＴＬを用いて位相の異なる書換え制御信号群ＰＰ０〜ＰＰ１５を発生して、１サイクル毎に書換え回路を活性化することにより、時分割書換え動作を行うことが可能となる。よって、書換え電流のピーク値を抑制することができる。

次に、これまで述べた要素回路を用いた図１０の相変化メモリのベリファイ書換え動作について説明する。図１６は、ベリファイ書換え動作のフローチャートの例である。まず、ステップＳ１１とＳ１２に示すように、メモリセルに書込む記憶情報とアドレスを取り込んだ後、取り込んだアドレスに対応するワード線とビット線に接続する複数のメモリセルに対し書換え動作が行なわれる。その後、ステップＳ１３とＳ１４に示すように、ベリファイ動作とベリファイ結果の判定が行なわれ、すべてのメモリセルの記憶情報が正しく書換えられたと判断された場合、ベリファイ書換え動作は終了する。一方、再書換えが必要と判断された場合、ステップＳ１５、Ｓ１６、Ｓ１７、Ｓ１８に示すように、リセット条件を変更し、再び、書換え動作、ベリファイ動作が行なわれる。ステップＳ１５〜Ｓ１８は、すべてのメモリセルの記憶情報が正しく書換えられたと判断されるまで繰返し行なわれる。ここで、繰り返しの回数に上限を設け、上限に達しても正しく書換えられたと判断されなかった場合には、正しく書換えられなかったメモリセルを不良として扱うように変更しても良い。

図１７及び図１８は、図１６のステップＳ１１に対応するアドレス・データ取り込みとステップＳ１２に対応する書換え動作におけるタイミング・ダイアグラムの例を示している。ここでは、一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報を書換える場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００に記憶情報‘１’を、ＭＣ０１２０に記憶情報‘０’を書込む場合について述べる。

まず、電源電圧ＶＤＤとなっている書換え起動信号ＷＥＢを接地電圧ＶＳＳに駆動する。同時に、接地電圧ＶＳＳとなっている書換えクロックＷＣＬＫＢを電源電圧ＶＤＤに駆動することにより、制御論理回路ＣＬＧＣにより、接地電圧ＶＳＳとなっている入力ゲート起動信号ＩＧＥが電源電圧ＶＤＤに、電源電圧ＶＤＤとなっている書換えデータラッチ制御信号ＷＬＥとディスチャージ制御信号ＤＩＳＣが接地電圧ＶＳＳに駆動される。この制御により、入出力制御回路ＩＯＣが非活性状態とされる。また、メモリセルに書込む記憶情報が入出力線ＩＯ０〜ＩＯ１５から入出力ゲートＩＯＧ０〜ＩＯＧ１５を介して対応する書換えデータラッチＬＡＴＷに保持される。さらに、共通データ線制御回路ＣＤＣ内のＮＭＯＳトランジスタＭＮ３５が非導通状態にされるので、共通データ線を書換え回路によって駆動できるようになる。

これらの動作と並行して、アドレスも取り込まれ、対応するカラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を活性化することにより、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０と対応する書換え回路ＰＲＧＭ０〜ＰＲＧＭ１５とを接続する。さらに、ワードドライバ制御信号ＷＤＥを活性化して、接地電圧ＶＳＳとなっているワード線ＷＬ０を電源電圧ＶＤＤに駆動して、書換え回路ＰＲＧＭ０〜ＰＲＧＭ１５とメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０とを接続する。

その後、書換え制御回路ＰＣＴＬにより、書換えクロックＷＣＬＫＢの立下がりエッジに同期して、リセット起動信号ＲＳＴＥ０〜ＲＳＴＥ１５、第一のセット起動信号ＦＳＥ０〜ＦＳＥ１５、第二のセット起動信号ＳＳＥ０〜ＳＳＥ１５が順々に発生される。メモリセルＭＣ００に書込む記憶情報が‘１’であり、ベリファイ制御信号ＶＥＢが電源電圧ＶＤＤに駆動されているので、書換え回路ＰＲＧＭ０内のセット回路ＳＣＫＴは第一のセット起動信号ＦＳＥ０の反転信号ＦＳＢ０と第二のセット起動信号ＳＳＥ０の反転信号ＳＳＢ０によって活性化され、第一のセット電圧ＶＳＥＴ１と第二のセット電圧ＶＳＥＴ２がメモリセルＭＣ００に順々に印加される。一方、メモリセルＭＣ０１２０に書込む記憶情報が‘０’であり、ベリファイ制御信号ＶＥＢが電源電圧ＶＤＤに駆動されているので、書換え回路ＰＲＧＭ０内のリセット回路ＲＣＫＴはリセット起動信号ＲＳＴＥ１５の反転信号ＲＳＢ１５によって活性化され、リセット電圧ＶＲＳＴがメモリセルＭＣ０１２０に印加される。この後、電源電圧ＶＤＤとなっているワード線ＷＬ０とベリファイ制御信号ＶＥＢを接地電圧ＶＳＳに駆動し、ディスチャージ制御信号ＤＩＳＣを電源電圧ＶＤＤに駆動し、ベリファイ動作とベリファイ結果の判定が行なわれる。

図１９及び図２０は、図１６のステップＳ１３、Ｓ１４、Ｓ１７、Ｓ１８に対応するベリファイ動作とベリファイ結果の判定を行うタイミング・ダイアグラムの例を示している。先の書換え動作と同様に一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報をベリファイする場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００は記憶情報‘１’に、メモリセルＭＣ０１２０は記憶情報‘０’に正しく書換えられ、その他のメモリセルも正しく書換えられたと仮定して説明する。本ベリファイ動作の特徴は、書換え動作のように１ビットずつ時分割に情報をベリファイするのではなく、１６ビット同時にベリファイする点にある。ベリファイ動作時において、リセット起動信号ＲＳＴＥ０〜ＲＳＴＥ１５、第一のセット起動信号ＦＳＥ０〜ＦＳＥ１５、第二のセット起動信号ＳＳＥ０〜ＳＳＥ１５は接地電圧ＶＳＳに保持される。

ベリファイ動作が開始されると、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＣを接地電圧ＶＳＳに駆動することにより、共通データ線制御回路ＣＤＣ内のＮＭＯＳトランジスタＭＮ３５が非導通状態にされる。その後、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＳを接地電圧ＶＳＳに駆動することにより、センスノード制御回路ＳＮＣ内のＮＭＯＳトランジスタＭＮ３３をカットオフする。同時に、接地電圧ＶＳＳとなっているクランプ信号ＣＬＰをクランプ電圧ＶＣＬＰに駆動することにより、センスノードＳＮ０〜ＳＮ１５が対応するビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０に接続される。その後、電源電圧ＶＤＤとなっているプリチャージ制御信号ＰＣＳＢを接地電圧ＶＳＳに駆動することにより、センスノード制御回路ＳＮＣ内のＰＭＯＳトランジスタＭＰ３２によりセンスノードＳＮ０〜ＳＮ１５が電源電圧ＶＤＤにプリチャージされ、センスアンプによってセンスアンプ出力線ＳＯ０〜ＳＯ１５が接地電圧ＶＳＳに駆動される。また、共通データ線制御回路ＣＤＣ内のＮＭＯＳトランジスタＭＮ３４がクランプ電圧ＶＣＬＰに駆動されているので、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０が読出し電圧ＶＲにプリチャージされる。プリチャージが終了した後、接地電圧ＶＳＳに駆動されているプリチャージ制御信号ＰＣＳＢを電源電圧ＶＤＤに駆動し、センスノード制御回路ＳＮＣ内のＰＭＯＳトランジスタＭＰ３２をカットオフする。その後、ワードドライバ制御信号ＷＤＥを活性化して、接地電圧ＶＳＳとなっているワード線ＷＬ０を電源電圧ＶＤＤに駆動することにより、メモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０を活性化して、センスノードＳＮ０〜ＳＮ１５を駆動する。

この動作と並行して、電源電圧ＶＤＤとなっている基準信号ＲＳを接地電圧ＶＳＳにした後、ワード線ＷＬ０を電源電圧ＶＤＤに駆動するのと同時に、電源電圧ＶＤＤに駆動する。読出しデータラッチ制御回路ＬＡＴＲＣは、基準信号ＲＳを元に発生した遅延信号ＮＤＬＹ２を読出しデータラッチ制御信号ＳＬＥとして出力する。読出しデータラッチ制御信号ＳＬＥが接地電圧ＶＳＳに駆動されることにより、センスアンプ出力線の信号が対応する読出しデータラッチＬＡＴＲに入力され、読出しデータラッチ制御信号ＳＬＥが電源電圧ＶＤＤに駆動されることによりその値が保持される。ここで、読出しデータラッチ制御信号ＳＬＥは、抵抗値がＲｒｍｉｎ以上のメモリセルがリセット状態であると判別されるように設定されている。このため、記憶情報‘１’に応じた低抵抗状態にあるメモリセルＭＣ００の読出し信号を保持する読出しデータラッチは読出しデータ線ＲＤＴ０を電源電圧ＶＤＤに駆動し、その状態を保持する。一方、記憶情報‘０’に応じた高抵抗状態にあるメモリセルＭＣ０１２０の読出し信号を保持する読出しデータラッチは読出しデータ線ＲＤＴ１５を接地電圧ＶＳＳに駆動し、その状態を保持する。

このとき、比較回路は、対応する読み出しデータラッチのデータと書換えデータラッチのデータを比較し比較信号を発生する。読出しデータ線ＲＤＴ０と書換えデータラッチ線ＬＷＤＴ０がそれぞれ電源電圧ＶＤＤに駆動されているので、対応する比較回路により比較信号ＥＯＲ０が接地電圧ＶＳＳに駆動される。一方、読出しデータ線ＲＤＴ１５と書換えデータラッチ線ＬＷＤＴ１５がそれぞれ接地電圧ＶＳＳに駆動されているので、対応する比較回路により比較信号ＥＯＲ１５が接地電圧ＶＳＳに駆動される。その他の比較信号ＥＯＲ１〜ＥＯＲ１４も対応する比較回路により接地電圧ＶＳＳに駆動され、論理制御回路ＣＬＧＣによりベリファイ結果信号ＥＯＲＡが電源電圧ＶＤＤに駆動される。

その後、電源電圧ＶＤＤとなっているワード線ＷＬ０、クランプ信号ＣＬＰを接地電圧ＶＳＳに駆動する。同時に、ディスチャージ制御信号ＤＩＳＣ、ＤＩＳＳを電源電圧ＶＤＤに駆動することにより、共通データ線制御回路とセンスノード制御回路により共通データ線とセンスノードを接地電圧ＶＳＳに駆動する。また、ベリファイ結果信号ＥＯＲＡが電源電圧ＶＤＤに駆動されている場合、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を非活性状態とし、書換え起動信号ＷＥＢとベリファイ制御信号ＶＥＢを電源電圧ＶＤＤに駆動し、待機状態に戻る。この場合、すべてのメモリセルが正しく書換えられているので、ベリファイ書換え動作は終了する。

一方、ベリファイ結果信号ＥＯＲＡが接地電圧ＶＳＳに駆動されている場合、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を活性状態に保持し、書換え起動信号ＷＥＢとベリファイ制御信号ＶＥＢを接地電圧ＶＳＳに保持し、ベリファイ動作とベリファイ結果の判定が終了する。その後、ベリファイ結果信号ＥＯＲＡが電源電圧ＶＤＤに駆動されるまで、ステップＳ１５からＳ１８に対応する動作が繰返し行なわれる。このとき、比較信号が電源電圧ＶＤＤになっている書換え回路に対応するメモリセルのみに書換えパルスが印加される。

図２１及び図２２は、ステップＳ１６に対応する書換え動作におけるタイミング・ダイアグラムの例を示している。説明を簡単にするため、ＭＣ０１２０の再書換え動作が必要であると判断された場合を仮定して説明する。図１７及び図１８に示した書換え動作と異なる点は次の四点である。第一に、書換え起動信号ＷＥＢが接地電圧ＶＳＳに保持されていることである。第二に、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）は活性化され続けていることである。第三に、書換えデータラッチ制御信号ＷＬＥが電源電圧ＶＤＤに保持され、入力ゲート起動信号ＩＧＥが接地電圧ＶＳＳに保持されていることである。このため、書換えデータラッチのデータは更新されない。第四に、ベリファイ制御信号ＶＥＢが接地電圧ＶＳＳに保持されていることである。このため、比較信号が電源電圧ＶＤＤに駆動されている書換え回路に対応するメモリセルのみに書換えパルスが印加される。したがって、比較信号ＥＯＲが電源電圧ＶＤＤに駆動されているメモリセルＭＣ０１２０には書換えパルスが印加される。

図２３及び図２４は、図１０に示した相変化メモリの読出し動作におけるタイミング・ダイアグラムの例を示している。先のベリファイ動作と同様に一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報を読み出す場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００は記憶情報‘１’を、ＭＣ０１２０は記憶情報‘０’を記憶しているものと仮定して説明する。本読出し動作の特徴は、書換え動作のように１ビットずつ時分割に情報を読み出すのではなく、１６ビット同時に読み出す点にある。読出し動作時において、書換え起動信号ＷＥＢは電源電圧ＶＤＤに保持されるので、リセット起動信号ＲＳＴＥ０〜ＲＳＴＥ１５、第一のセット起動信号ＦＳＥ０〜ＦＳＥ１５、第二のセット起動信号ＳＳＥ０〜ＳＳＥ１５は接地電圧ＶＳＳに保持される。

読出し動作が開始されると、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＣを接地電圧ＶＳＳに駆動することにより、共通データ線制御回路ＣＤＣ内のＮＭＯＳトランジスタＭＮ３５が非導通状態にされる。その後、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を活性化した後、接地電圧ＶＳＳとなっているクランプ信号ＣＬＰをクランプ電圧ＶＣＬＰに駆動し、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＳを接地電圧ＶＳＳに駆動することにより、センスノード制御回路ＳＮＣ内のＮＭＯＳトランジスタＭＮ３３が非導通とされ、センスノードＳＮ０〜ＳＮ１５が対応するビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０に接続する。電源電圧ＶＤＤとなっているプリチャージ制御信号ＰＣＳＢを接地電圧ＶＳＳに駆動することにより、センスノード制御回路ＳＮＣ内のＰＭＯＳトランジスタＭＰ３２によりセンスノードＳＮ０〜ＳＮ１５が電源電圧ＶＤＤにプリチャージされ、センスアンプによってセンスアンプ出力線ＳＯ０〜ＳＯ１５が接地電圧ＶＳＳに駆動される。また、共通データ線制御回路ＣＤＣ内のＮＭＯＳトランジスタＭＮ３４がクランプ電圧ＶＣＬＰに駆動されているので、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０が読出し電圧ＶＲにプリチャージされる。プリチャージが終了した後、接地電圧ＶＳＳに駆動されているプリチャージ制御信号ＰＣＳＢを電源電圧ＶＤＤに駆動しセンスノード制御回路ＳＮＣ内のＰＭＯＳトランジスタＭＰ３２をカットオフする。その後、ワードドライバ制御信号ＷＤＥを活性化して、接地電圧ＶＳＳとなっているワード線ＷＬ０を電源電圧ＶＤＤに駆動することにより、メモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０を活性化して、センスノードＳＮ０〜ＳＮ１５を駆動する。

この動作と並行して、電源電圧ＶＤＤとなっている基準信号ＲＳを接地電圧ＶＳＳにした後、ワード線ＷＬ０を電源電圧ＶＤＤに駆動するのと同時に、電源電圧ＶＤＤに駆動する。読出しデータラッチ制御回路ＬＡＴＲＣは、基準信号ＲＳを元に発生した遅延信号ＮＤＬＹ１を読出しデータラッチ制御信号ＳＬＥとして出力する。読出しデータラッチ制御信号ＳＬＥは、抵抗値がＲｓｍａｘであるセット状態のメモリセルと、抵抗値がＲｒｍｉｎであるリセット状態のメモリセルの記憶情報を、センスアンプによりマージンを持って判別できるように設定されているので、メモリセルの記憶情報を安定して読み出すことができる。今、メモリセルＭＣ００は記憶情報‘１’に応じた低抵抗状態にあるので、センスアンプ出力線ＳＯ０はセンスアンプＳＡにより接地電圧ＶＳＳから電源電圧ＶＤＤに駆動されている。読出しデータラッチ制御信号ＳＬＥが接地電圧ＶＳＳに駆動されることにより、センスアンプ出力線ＳＯ０の信号が対応する読出しデータラッチＬＡＴＲに入力され、読出しデータラッチ制御信号ＳＬＥが電源電圧ＶＤＤに駆動されることによりその値が保持される。一方、メモリセルＭＣ０１２０は記憶情報‘０’に応じた高抵抗状態にあるので、センスアンプ出力線ＳＯ１５は接地電圧ＶＳＳに保持される。読出しデータラッチ制御信号ＳＬＥが接地電圧ＶＳＳに駆動されることにより、センスアンプ出力線ＳＯ１５の信号が対応する読出しデータラッチＬＡＴＲに入力され、読出しデータラッチ制御信号ＳＬＥ１５が電源電圧ＶＤＤに駆動されることによりその値が保持される。その後、接地電圧ＶＳＳとなっている出力ゲート起動信号ＯＧＥを電源電圧ＶＤＤに駆動することにより、読み出されたメモリセルの記憶情報を入出力線ＩＯ０〜ＩＯ１５に出力する。

最後に、電源電圧ＶＤＤとなっているワード線ＷＬ０、出力ゲート起動信号ＯＧＥ、クランプ信号ＣＬＰを接地電圧ＶＳＳに駆動し、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を非活性状態とする。同時に、ディスチャージ制御信号ＤＩＳＣ、ＤＩＳＳを電源電圧ＶＤＤに駆動することにより、共通データ線制御回路とセンスノード制御回路により共通データ線とセンスノードを接地電圧ＶＳＳに駆動することで、待機状態に戻る。

以上で述べた相変化メモリの構成と動作による効果を、以下にまとめる。第一に、図１０に示したようにメモリセル・アレイＭＣＡをサブアレイＳＭＣＡ０〜ＳＭＣＡ１５に分割して、複数のマルチプレクサＭＵＸ０〜ＭＵＸ１５と読み書き回路ＲＷ０〜ＲＷ１５を配置して選択ワード線上の選択ビットの間隔を空けることにより、選択メモリセルが周りのメモリセルから受ける熱を抑制することができる。すなわち、所謂、熱ディスターブを回避することが可能となる。第二に、図１４に示した書換え制御回路ＰＣＴＬを用いて位相の異なる書換え制御信号群ＰＰ０〜ＰＰ１５を発生して、１サイクル毎に書換え回路を活性化することにより、時分割書換え動作を行うことが可能となる。よって、書換え電流のピーク値を抑制することができる。以上から、実施の形態１よりも書換え動作時のピーク電流が低減された相変化メモリを実現することができる。

本実施の形態において、ピーク電流が許容される範囲で、同時に書換えるメモリセル数を増やしてもよい。例えば、二つのメモリセルを同時に書換える場合、書換え制御回路ＰＣＴＬを用いて位相の異なる書換え制御信号群ＰＰ０〜ＰＰ７を発生し、一つの書換え制御信号によって、二つの書換え回路を活性化するようにすればよい。このようにすることで、書換え時間が短縮された相変化メモリを実現することができる。

（実施の形態３）
本実施の形態３における半導体記憶装置は、書換え耐性を向上した相変化メモリである。その特徴は次の二点である。第一に、１回目の書換え動作前に、書換えるメモリセルの記憶情報を予め読出しデータラッチに保持することである。第二に、予め読み出したメモリセルの記憶情報とメモリセルに書込む記憶情報が異なる場合に、書換え動作を行うようにしたことである。このような動作とすることで、メモリセルを同じ情報で上書きすることを防ぐことができるので、書換え耐性を改善することができる。以下、実施の形態１との相違点に着目して動作を説明する。

図２５は、本実施の形態３におけるベリファイ書換え動作のフローチャートの例である。図１６に示したベリファイ書換え動作のフローチャートと異なる点は次の二点である。第一に、ステップＳ１１の書換えるメモリセルのアドレスとデータの取り込みが、それぞれステップＳ２１とＳ２３に分割されたことである。第二に、書換えるメモリセルの記憶情報を読み出すステップＳ２２が追加されたことである。このようなフローとすることで、読出しデータラッチに書換えるメモリセルの記憶情報を予め保持することができる。

図２６及び図２７は、図２５に示したステップＳ２３に対応するデータ取り込みとＳ１２に対応する書換え動作におけるタイミング・ダイアグラムの例を示している。ここでは、一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報を書換える場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００に記憶情報‘１’を、ＭＣ０１２０に記憶情報‘０’を書込む場合について述べる。また、読出しデータ線ＲＤＴ０は、対応する読出しデータラッチによって電源電圧ＶＤＤに、読出しデータ線ＲＤＴ１５は、対応する読出しデータラッチによって接地電圧ＶＳＳに駆動されていると仮定する。

図１７及び図１８に示した書換え動作と異なる点は次の二点である。第一に、読出しデータ線が書換えるメモリセルの記憶情報に応じた電圧に駆動されていることである。第二に、ベリファイ制御信号ＶＥＢが接地電圧ＶＳＳに駆動されることである。このようにすることで、比較信号が電源電圧ＶＤＤに駆動されているメモリセル、すなわち、反転書換えが必用なメモリセルのみに書換え動作を行なうことができる。

以上で述べた相変化メモリの構成と動作による効果を、以下にまとめる。第一に、図２５に示したように、１回目の書換え動作前に、書換えるメモリセルの記憶情報を予め読出しデータラッチに保持することである。第二に、予め読み出したメモリセルの記憶情報とメモリセルに書込む記憶情報が異なる場合に、書換え動作を行うようにしたことである。このような動作とすることで、メモリセルを同じ情報で上書きすることを防ぐことができるので、書換え耐性を改善することができる。

（実施の形態４）
本実施の形態４における半導体記憶装置は、読出し速度を改善した相変化メモリである。その特徴は、センスアンプと読出しデータラッチをクロスカップル型センスラッチで構成したことである。このような構成とすることにより、メモリセルの読出し信号の増幅動作と保持動作が同時に行なえるので、面積増加を抑制しながら、読出し速度を改善することができる。以下、実施の形態１との相違点に着目して構成と動作を説明する。

図２８は、本発明の実施の形態４による相変化メモリの要部ブロックの構成例を示している。図１０に示した構成との大きな差異を読み書き回路ＲＷ０に着目して説明すると、次の四点である。第一に、入出力線ＩＯ０を二つの入出力線ＩＯ０ＴとＩＯＢ０から構成される入出力線対ＩＯＰ０にしたことである。第二に、入出力ゲートＩＯＧ０と読出し回路ＲＣ０が読み書きデータ線対ＤＴＰ０の変わりに、二つのセンスノード線ＳＮ０ＴとＳＮ０Ｂから構成されるセンスノード線対ＳＮＰ０で接続したことである。第三に、読み書きデータ線対ＤＴＰ０の変わりに、書換えデータ線ＷＤＴ０とセンスノード線対ＳＮＰ０を書換え回路ＰＲＧＭ０に接続したことである。第四に、要部ブロックとしてリファレンス電圧発生回路ＶＲＥＦＧＥＮを追加し、その出力電圧であるリファレンス電圧ＶＲＥＦを読出し回路ＲＣ０に入力したことである。以下、これらの相違点に注目して構成を説明する。

図２９は、図２８に示した相変化メモリにおける入出力ゲート、例えば入出力ゲートＩＯＧ０の構成例を示している。入出力ゲートＩＯＧ０は、入出力線ＩＯ０Ｂとセンスノード線ＳＮＴ０との間に接続されたＮＭＯＳトランジスタＭＮ６１、入出力線ＩＯ０Ｔとセンスノード線ＳＮＢ０との間に接続されたＮＭＯＳトランジスタＭＮ６２、入出力線ＩＯ０Ｔと書換えデータ線ＷＤＴ０との間に接続されたＮＭＯＳトランジスタＭＮ６３、電源電圧ＶＤＤ給電線と書換えデータ線ＷＤＴ０との間に接続されたＰＭＯＳトランジスタＭＰ６１、入出力線ＩＯ０Ｔと入出力線ＩＯ０Ｂの間に接続された入出力制御回路ＩＯＣより構成される。ＮＭＯＳトランジスタＭＮ６１とＭＮ６２のゲート電極には出力ゲート起動信号ＯＧＥが接続される。また、ＮＭＯＳトランジスタＭＮ６３、ＰＭＯＳトランジスタＭＰ６１のゲート電極には入力ゲート起動信号ＩＧＥが接続される。さらに、入出力制御回路ＩＯＣには入力ゲート起動信号ＩＧＥと出力ゲート起動信号ＯＧＥが入力される。入出力制御回路ＩＯＣは、待機時において、入出力線ＩＯ０ＴとＩＯ０Ｂを電源電圧ＶＤＤに保持するための回路である。

次に、入出力ゲートＩＯＧ０の動作を説明する。待機時において、入力ゲート起動信号ＩＧＥ、出力ゲート起動信号ＯＧＥをともに接地電圧ＶＳＳに駆動することにより、ＮＭＯＳトランジスタＭＮ６１〜ＭＮ６３を非導通状態にする。また、ＰＭＯＳトランジスタＭＰ６１を導通状態にする。さらに、入出力制御回路ＩＯＣを活性状態にする。このような動作によって、書換えデータ線ＷＤＴ０と入出力線ＩＯ０ＴとＩＯ０Ｂは電源電圧ＶＤＤに保持される。

書換え動作時において、入力ゲート起動信号ＩＧＥを接地電圧ＶＳＳから電源電圧ＶＤＤに駆動することにより、ＮＭＯＳトランジスタＭＮ６３を導通状態にする。また、ＰＭＯＳトランジスタを非導通状態にし、入出力制御回路ＩＯＣを非活性状態とする。このような動作によって、入出力線ＩＯ０Ｔと書換えデータ線ＷＤＴ０が接続され、メモリセルに書込む記憶情報が書換え回路ＰＲＧＭ０に入力される。

読出し動作時において、出力ゲート起動信号ＯＧＥを接地電圧ＶＳＳから電源電圧ＶＤＤに駆動することにより、ＮＭＯＳトランジスタＭＮ６１とＭＮ６２を導通状態にする。また、入出力制御回路ＩＯＣを非活性状態とする。このような動作によって、入出力線ＩＯ０ＴとセンスノードＳＮＢ０が接続され、入出力線ＩＯ０ＢとセンスノードＳＮＴ０が接続され、メモリセルの記憶情報が出力される。このような構成と動作とすることにより、読出し動作時のセンスノード対ＳＮＰ０の負荷容量を均等化し、確実な読出し動作を行うことが可能となる。

図３０は、図２８に示した相変化メモリにおける読出し回路、例えば読出し回路ＲＣ０の構成例を示している。読出し回路ＲＣ０は、読出しゲートＲＧ、プリチャージ回路ＰＣＣ、クロスカップル型センスラッチで構成されるセンスアンプＳＡとで構成される。読出しゲートＲＧは、センスノード対ＳＮＰ０（すなわち、センスノードＳＮＴ０、ＳＮＢ０）と共通データ線ＣＤ０およびリファレンス電圧ＶＲＥＦとの間に接続されたＮＭＯＳトランジスタＭＮ７１１、ＭＮ７１２、共通データ線ＣＤ０と接地電圧ＶＳＳ給電線との間に接続されたＮＭＯＳトランジスタＭＮ７１３、ＮＯＲ回路ＮＲ７１、ＮＲ７２とで構成される。ＮＭＯＳトランジスタＭＮ７１３のゲート電極にはディスチャージ制御信号ＤＩＳＣが接続される。ＮＯＲ回路ＮＲ７１は、読出し動作起動信号ＲＧＥ１Ｂと読出しデータラッチ制御信号ＳＬＥのＮＯＲ演算を行い、演算結果をＮＭＯＳトランジスタＭＮ７１１のゲート電極に入力する。ＮＯＲ回路ＮＲ７２は、読出し動作起動信号ＲＧＥ２Ｂと読出しデータラッチ制御信号ＳＬＥのＮＯＲ演算を行い、演算結果をＮＭＯＳトランジスタＭＮ７１２のゲート電極に入力する。

読出し動作時において、読出し動作起動信号ＲＧＥ１ＢとＲＧＥ２Ｂ、ディスチャージ制御信号ＤＩＳＣを電源電圧ＶＤＤから接地電圧ＶＳＳに駆動し、ＮＭＯＳトランジスタＭＮ７１３を非導通にし、ＮＭＯＳトランジスタＭＮ７１１とＭＮ７１２を導通することにより、センスノード対ＳＮＰ０と共通データ線ＣＤ０およびリファレンス電圧ＶＲＥＦとが接続される。この状態で、メモリセルの読出し信号がビット線からセンスノード対ＳＮＰ０に発生される。また、メモリセルの読出し信号の増幅時に、読出しデータラッチ制御信号ＳＬＥを接地電圧ＶＳＳから電源電圧ＤＤに駆動して、ビット線とセンスノード対ＳＮＰ０を遮断することにより、センスノード対ＳＮＰ０の負荷容量を軽減かつ均等化することができ、高速かつ確実な読出し動作を行うことが可能となる。なお、読出しゲート起動信号ＲＧＥ１ＢとＲＧＥ２Ｂ、読出しデータラッチ制御信号ＳＬＥ、ディスチャージ制御信号ＤＩＳＣは、他の読み書き回路ＲＷ１〜ＲＷ１５内の読出しゲートにも同様に接続される。

プリチャージ回路ＰＣＣは、センスノート対ＳＮＰ０の間に接続されたＮＭＯＳトランジスタＭＮ７１０、読出し電圧ＶＲ給電線とセンスノード対ＳＮＰ０との間に接続されるＮＭＯＳトランジスタＭＮ７８とＭＮ７９とで構成される。これらのＮＭＯＳトランジスタのゲート電極には、センスノード・イコライズ信号ＳＮＥＱが入力される。

待機時において、センスノード・イコライズ信号ＳＮＥＱを電源電圧ＶＤＤに保持し、各ＮＭＯＳトランジスタを導通することにより、センスノード対ＳＮＰ０が読出し電圧ＶＲに駆動される。また、読み出し動作の初期において、プリチャージ回路ＰＣＣは、読出しゲートＲＧとマルチプレクサＭＵＸ０内のカラム選択スイッチを介して選択ビット線を読出し電圧ＶＲに駆動する。ここで読出し電圧ＶＲは電源電圧ＶＤＤよりも低く、メモリセルの記憶情報が破壊されない、すなわち抵抗性記憶素子が相転移しない程度の電圧に設定されている。また、読出し電圧ＶＲは図示していない降圧回路によって生成される。なお、センスノード・イコライズ信号ＳＮＥＱと読み出し電圧ＶＲは、他の読み書き回路ＲＷ１〜ＲＷ１５内のプリチャージ回路にも同様に接続される。

センスアンプＳＡは、ＮＭＯＳトランジスタＭＮ７５、ＭＮ７６、ＰＭＯＳトランジスタＭＰ７２、ＭＰ７３から構成されるラッチと、ラッチと電源電圧ＶＤＤ給電線との間に接続されたＰＭＯＳトランジスタＭＰ７１、ラッチと接地電圧ＶＳＳ給電線との間に接続されたＮＭＯＳトランジスタＭＮ７７、インバータＩＮＶ７１、ＩＮＶ７２とで構成される。インバータＩＮＶ７１は、読出しデータラッチ制御信号ＳＬＥの反転信号をＰＭＯＳトランジスタＭＰ７１のゲート電極とインバータＩＮＶ７２に入力する。インバータＩＮＶ７２は、インバータＩＮＶ７１の出力信号の反転信号をＮＭＯＳトランジスタＭＮ７７のゲート電極に入力する。センスアンプＳＡは、読出しデータラッチ制御信号ＳＬＥが接地電圧から電源電圧ＶＤＤに駆動されることにより活性化され、センスノード対ＳＮＰ０に発生された微小なメモリセルの読出し信号を増幅し保持する。このように、センスアンプをクロスカップル型とし増幅機能とラッチ機能を持たせることにより、面積増加を抑制し高速なセンス動作を可能としている。なお、読出しデータラッチ制御信号ＳＬＥは、他の読み書き回路ＲＷ１〜ＲＷ１５内のセンスアンプにも同様に接続される。

読出しデータラッチ制御信号ＳＬＥは、図１に示した読出しデータラッチ制御回路ＬＡＴＲＣにより出力される。読出しデータラッチ制御回路ＬＡＴＲＣに入力される基準信号ＲＳは、実施の形態１と異なり、待機状態においては接地電圧ＶＳＳに保持される。一方、読出し動作時とベリファイ動作時においては、ワード線が電源電圧ＶＤＤに駆動されるのと同じタイミングで接地電圧ＶＳＳから電源電圧ＶＤＤに駆動される。

図３１は、図２８に示した相変化メモリにおける比較回路ＣＭＰの構成例を示している。比較回路ＣＭＰは、読み出しデータ制御信号ＳＬＥを入力としノードＮ０にその反転信号を出力するインバータＩＮＶ８１、ノードＮ０の信号を入力としノードＮ１にその反転信号を出力するインバータＩＮＶ８２、書換えデータラッチ線ＬＷＤＴ０の信号を入力としその反転信号を出力するインバータＩＮＶ８３、センスノードＳＮＴ０とノードＮ２との間に接続されたＣＭＯＳスイッチＣＳＷ８１、センスノードＳＮＢ０とノードＮ３との間に接続されたＣＭＯＳスイッチＣＳＷ８２、電源電圧ＶＤＤ給電線とノードＮ２の間に接続されたＰＭＯＳスイッチＭＰ８１、電源電圧ＶＤＤ給電線とノードＮ３の間に接続されたＰＭＯＳスイッチＭＰ８２、ノードＮ２の信号と書換えデータラッチ線ＬＷＤＴ０の信号のＮＡＮＤ演算を行いノードＮ４に出力するＮＡＮＤ回路ＮＤ８１、ノードＮ３の信号とインバータＩＮＶ８３の出力信号のＮＡＮＤ演算を行いノードＮ５に出力するＮＡＮＤ回路ＮＤ８２、ＮＡＮＤ回路ＮＤ８１とＮＡＮＤ回路ＮＤ８２の出力信号のＮＡＮＤ演算を行い、比較信号ＥＯＲ０を出力するＮＡＮＤ回路ＮＤ８３より構成される。ＰＭＯＳトランジスタＭＰ８１とＭＰ８２のゲート電極にはノードＮが接続される。ＣＭＯＳスイッチＣＳＷ８１とＣＳＷ８２はノードＮ０とＮ１の信号により制御される。

読出し動作時とベリファイ動作時において、読出しデータラッチ制御信号ＳＬＥが接地電圧ＶＳＳから電源電圧ＶＤＤに駆動されることにより、センスノード対ＳＮＰ０よりセンスアンプＳＡにより増幅されたメモリセルの読出し信号がＮＡＮＤ回路ＮＤ８１とＮＤ８２に入力され、書換えデータラッチ線ＬＷＤＴ０との比較結果が比較信号ＥＯＲ０として出力される。待機時において、ノードＮ２とＮ３がそれぞれ電源電圧ＶＤＤに駆動されるので、比較信号ＥＯＲ０は電源電圧ＶＤＤに駆動される。このような構成と動作とすることにより、読出し動作時のセンスノード対ＳＮＰ０の負荷容量を均等化し、確実な読出し動作を行うことが可能となる。また、待機時に、中間電圧に保持されるセンスノード対ＳＮＰ０とＮＡＮＤ回路ＮＤ８１とＮＤ８２は切断されているので、無駄な電力の消費を抑制できる。

次に、これまで述べた要素回路を用いた図２８の相変化メモリのベリファイ書換え動作について説明する。ベリファイ書換え動作のフローは図１６に示したものと同じである。図３２及び図３３は、図１６のステップＳ１１に対応するアドレス・データ取り込みとステップＳ１２に対応する書換え動作におけるタイミング・ダイアグラムの例を示している。ここでは、一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報を書換える場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００に記憶情報‘１’を、ＭＣ０１２０に記憶情報‘０’を書込む場合について述べる。

まず、電源電圧ＶＤＤとなっている書換え起動信号ＷＥＢを接地電圧ＶＳＳに駆動する。同時に、接地電圧ＶＳＳとなっている書換えクロックＷＣＬＫＢを電源電圧ＶＤＤに駆動することにより、制御論理回路ＣＬＧＣにより、接地電圧ＶＳＳとなっている入力ゲート起動信号ＩＧＥが電源電圧ＶＤＤに駆動され、電源電圧ＶＤＤとなっている書換えデータラッチ制御信号ＷＬＥとディスチャージ制御信号ＤＩＳＣが接地電圧ＶＳＳに駆動される。この制御により、入出力制御回路ＩＯＣは非活性状態とされる。また、メモリセルに書込む記憶情報が入出力線対ＩＯＰ０〜ＩＯＰ１５から入出力ゲートＩＯＧ０〜ＩＯＧ１５を介して対応する書換えデータラッチＬＡＴＷに保持される。このとき、読出しデータラッチ制御信号ＳＬＥが接地電圧ＶＳＳに駆動されているので、比較信号ＥＯＲ０〜ＥＯＲ１５は電源電圧ＶＤＤに駆動され、ベリファイ結果信号ＥＯＲＡは接地電圧ＶＳＳに駆動される。また、読出しゲートＲＧ内のＮＭＯＳトランジスタＭＮ７１３が非導通とされるので、共通データ線を書換え回路によって駆動できるようになる。

図３４及び図３５は、図１６のステップＳ１３、Ｓ１４に対応するベリファイ動作とベリファイ結果の判定を行うタイミング・ダイアグラムの例を示している。先の書換え動作と同様に一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報をベリファイする場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００は記憶情報‘１’に、メモリセルＭＣ０１２０は記憶情報‘０’に正しく書換えられ、その他のメモリセルも正しく書換えられたと仮定して説明する。本ベリファイ動作の特徴は、書換え動作のように１ビットずつ時分割に情報をベリファイするのではなく、１６ビット同時にベリファイする点にある。ベリファイ動作時において、リセット起動信号ＲＳＴＥ０〜ＲＳＴＥ１５、第一のセット起動信号ＦＳＥ０〜ＦＳＥ１５、第二のセット起動信号ＳＳＥ０〜ＳＳＥ１５は接地電圧ＶＳＳに保持される。

ベリファイ動作が開始されると、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＣを接地電圧ＶＳＳに駆動することにより、読出しゲートＲＧ内のＮＭＯＳトランジスタＭＮ７１３が非導通状態にされる。その後、電源電圧ＶＤＤとなっている読出し動作起動信号ＲＧＥＢ１を接地電圧ＶＳＳに駆動することにより、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０と対応する読出し回路ＲＣ０〜ＲＣ１５が接続される。これらのビット線は、対応する読出し回路ＲＣ０〜ＲＣ１５内のプリチャージ回路により、接地電圧ＶＳＳから読出し電圧ＶＲに駆動される。次に、電源電圧ＶＤＤとなっているセンスノード・イコライズ信号ＳＮＥＱを接地電圧ＶＳＳに駆動して、プリチャージ回路を非活性状態にする。同時に、電源電圧ＶＤＤとなっている読出しゲート起動信号ＲＧＥＢ２を接地電圧ＶＳＳに駆動して、センスノードＳＮＢ０〜ＳＮＢ１５をリファレンス電圧ＶＲＥＦに駆動する。続いて、ワードドライバ制御信号ＷＤＥを活性化して、接地電圧ＶＳＳとなっているワード線ＷＬ０を電源電圧ＶＤＤに駆動する。ワード線ＷＬ０を電源電圧ＶＤＤに駆動することにより、メモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０を活性化して、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０を駆動する。

同時に、接地電圧ＶＳＳとなっている基準信号ＲＳが電源電圧ＶＤＤに駆動される。読出しデータラッチ制御回路ＬＡＴＲＣは、基準信号ＲＳを元に発生した遅延信号ＮＤＬＹ２を読出しデータラッチ制御信号ＳＬＥとして出力する。読出しデータラッチ制御信号ＳＬＥが電源電圧ＶＤＤに駆動されることにより、読出し回路ＲＣ０〜ＲＣ１５内のセンスアンプが活性化され、センスノード対ＳＮＰ０〜ＳＮＰ１５に発生したメモリセルの読出し信号が増幅、保持される。ここで、読出しデータラッチ制御信号ＳＬＥは、抵抗値がＲｒｍｉｎ以上のメモリセルがリセット状態であると判別されるように設定されている。このため、記憶情報‘１’に応じた低抵抗状態にあるメモリセルＭＣ００の読出し信号を保持するセンスアンプＳＡは、センスノードＳＮＴ０を接地電圧ＶＳＳに、センスノードＳＮＢ０を電源電圧ＶＤＤにそれぞれ駆動し、その状態を保持する。一方、記憶情報‘０’に応じた高抵抗状態にあるメモリセルＭＣ０１２０の読出し信号を保持するセンスアンプＳＡは、センスノードＳＮＢ１５を接地電圧ＶＳＳに、センスノードＳＮＴ１５を電源電圧ＶＤＤにそれぞれ駆動し、その状態を保持する。

この動作と並行して、読出しデータラッチ制御信号ＳＬＥにより比較回路内のＣＭＯＳスイッチＣＳＷ８１とＣＳＷ８２が導通するので、比較回路は、対応するセンスアンプの保持データと書換えデータラッチのデータを比較し比較信号を発生する。センスノードＳＮＴ０が接地電圧ＶＳＳに駆動され、センスノードＳＮＢ０が電源電圧ＶＤＤに駆動され、書換えデータラッチ線ＬＷＤＴ０が電源電圧ＶＤＤに駆動されているので、対応する比較回路により比較信号ＥＯＲ０が接地電圧ＶＳＳに駆動される。一方、センスノードＳＮＴ１５が電源電圧ＶＤＤに駆動され、センスノードＳＮＢ１５が接地電圧ＶＳＳに駆動され、書換えデータラッチ線ＬＷＤＴ１５が接地電圧ＶＳＳに駆動されているので、対応する比較回路により比較信号ＥＯＲ１５が接地電圧ＶＳＳに駆動される。その他の比較信号ＥＯＲ１〜ＥＯＲ１４も対応する比較回路により接地電圧ＶＳＳに駆動され、論理制御回路ＣＬＧＣによりベリファイ結果信号ＥＯＲＡが電源電圧ＶＤＤに駆動される。

その後、電源電圧ＶＤＤとなっているワード線ＷＬ０を接地電圧ＶＳＳに駆動する。同時に、ディスチャージ制御信号ＤＩＳＣ、読出し動作起動信号ＲＧＥＢ１とＲＧＥＢ２を電源電圧ＶＤＤに駆動することにより、読出しゲートＲＧ内のＮＭＯＳトランジスタＭＮ７１３により共通データ線とビット線を接地電圧ＶＳＳに駆動する。ベリファイ結果信号ＥＯＲＡが電源電圧ＶＤＤに駆動されている場合、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を非活性状態とし、書換え起動信号ＷＥＢとベリファイ制御信号ＶＥＢを電源電圧ＶＤＤに駆動し、基準信号ＲＳを接地電圧ＶＳＳに駆動する。これにより、読出しデータラッチ制御回路により読出しデータラッチ制御信号ＳＬＥが接地電圧ＶＳＳに駆動され、センスアンプを非活性状態とする。その後、センスノード・イコライズ信号ＳＮＥＱを電源電圧ＶＤＤに駆動し、センスノード対ＳＮＰ０〜ＳＮＰ１５を読出し電圧ＶＲにプリチャージして、待機状態に戻る。この場合、すべてのメモリセルが正しく書換えられているので、ベリファイ書換え動作は終了する。

一方、ベリファイ結果信号ＥＯＲＡが接地電圧ＶＳＳに駆動されている場合、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を活性状態に保持し、書換え起動信号ＷＥＢ、ベリファイ制御信号ＶＥＢ、センスノード・イコライズ信号ＳＮＥＱを接地電圧ＶＳＳに、基準信号ＲＳを電源電圧ＶＤＤに保持し、ベリファイ動作とベリファイ結果の判定を終了する。その後、ベリファイ結果信号ＥＯＲＡが電源電圧ＶＤＤに駆動されるまで、ステップＳ１５からＳ１８に対応する動作が繰返し行なわれる。このとき、比較信号が電源電圧ＶＤＤになっている書換え回路に対応するメモリセルのみに書換えパルスが印加される。

図３６及び図３７は、ステップＳ１６に対応する書換え動作におけるタイミング・ダイアグラムの例を示している。説明を簡単にするため、ＭＣ０１２０の再書換え動作が必要であると判断された場合を仮定して説明する。図３２及び図３３に示した書換え動作と異なる点は次の五点である。第一に、書換え起動信号ＷＥＢが接地電圧ＶＳＳに保持され、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）は活性化され続けていることである。第二に、書換えデータラッチ制御信号ＷＬＥが電源電圧ＶＤＤに保持され、入力ゲート起動信号ＩＧＥが接地電圧ＶＳＳに保持されていることである。このため、書換えデータラッチのデータは更新されない。第三に、基準信号ＲＳが電源電圧ＶＤＤに保持されることにより、読出しデータラッチ制御信号ＳＬＥも電源電圧ＶＤＤに保持されていることである。第四に、センスノード・イコライズ信号ＳＮＥＱが接地電圧ＶＳＳに保持されていることである。このため、ステップＳ１３あるいはステップＳ１７で読み出された再書換え前のメモリセルの読出し信号がセンスアンプに保持され続け、比較信号も同じ状態に保持される。第五に、ベリファイ制御信号ＶＥＢが接地電圧ＶＳＳに保持されていることである。このため、比較信号が電源電圧ＶＤＤに駆動されている書換え回路に対応するメモリセルのみに書換えパルスが印加される。したがって、比較信号が電源電圧ＶＤＤに駆動されているメモリセルＭＣ０１２０には書換えパルスが印加され、比較信号が接地電圧ＶＳＳに駆動されているメモリセルＭＣ００には書換えパルスの印加が停止される。

図３８及び図３９は、図１６のステップＳ１７、Ｓ１８に対応するベリファイ動作とベリファイ結果の判定を行うタイミング・ダイアグラムの一部の例を示している。

図３４及び図３５に示したベリファイ動作とベリファイ結果判定と異なる点は次の二点である。第一に、基準信号ＲＳが電源電圧ＶＤＤに保持されることにより、読出しデータラッチ制御信号ＳＬＥも電源電圧ＶＤＤに保持されていることである。第二に、センスノード・イコライズ信号ＳＮＥＱが接地電圧ＶＳＳに保持されていることである。このため、ステップＳ１３あるいはステップＳ１７で読み出された再書換え前のメモリセルの読出し信号がセンスアンプに保持され続け、比較信号も同じ状態に保持された状態でベリファイ動作が開始されることになる。したがって、ベリファイ動作中に、センスアンプにより、再書換え後のメモリセルの読出し信号が増幅、保持できるように、センスアンプを非活性状態にする必要がある。

まず、電源電圧ＶＤＤとなっている基準信号ＲＳが接地電圧ＶＳＳに駆動され、読出しデータラッチ制御回路ＬＡＴＲＣにより読出しデータラッチ制御信号ＳＬＥが接地電圧ＶＳＳに駆動される。この結果、センスアンプは非活性状態となる。その後、接地電圧ＶＳＳとなっているセンスノード・イコライズ信号ＳＮＥＱを電源電圧ＶＤＤに駆動し、プリチャージ回路を活性状態とすることによりセンスノード対を読出し電圧ＶＲに駆動する。その後の動作は、図３４及び図３５に示した動作と同じなので、その説明は省略する。

図４０及び図４１は、図２８に示した相変化メモリの読出し動作におけるタイミング・ダイアグラムの例を示している。先の書換え動作と同様に一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報を読み出す場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００が記憶情報‘１’を、ＭＣ０１２０が記憶情報‘０’を記憶しているものと仮定して説明する。

本読出し動作の特徴は、書換え動作のように１ビットずつ時分割に情報を読み出すのではなく、１６ビット同時に読み出す点にある。読出し動作時において、書換え起動信号ＷＥＢは電源電圧ＶＤＤに保持されるので、リセット起動信号ＲＳＴＥ０〜ＲＳＴＥ１５、第一のセット起動信号ＦＳＥ０〜ＦＳＥ１５、第二のセット起動信号ＳＳＥ０〜ＳＳＥ１５は接地電圧ＶＳＳに保持される。読出し動作が開始されると、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＣを接地電圧ＶＳＳに駆動することにより、読出しゲートＲＧ内のＮＭＯＳトランジスタＭＮ７１３をカットオフする。その後、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を活性化し、電源電圧ＶＤＤとなっている読出し動作起動信号ＲＧＥＢ１を接地電圧ＶＳＳに駆動することにより、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０と対応するセンスノードＳＮＴ０〜ＳＮＴ１５が接続される。これらのビット線は、対応する読出し回路ＲＣ０〜ＲＣ１５内のプリチャージ回路により、接地電圧ＶＳＳから読出し電圧ＶＲに駆動される。次に、電源電圧ＶＤＤとなっているセンスノード・イコライズ信号ＳＮＥＱを接地電圧ＶＳＳに駆動して、プリチャージ回路を非活性状態するのと同時に、電源電圧ＶＤＤとなっている読出しゲート起動信号ＲＧＥＢ２を接地電圧ＶＳＳに駆動して、センスノードＳＮＢ０〜ＳＮＢ１５をリファレンス電圧ＶＲＥＦに駆動する。続いて、ワードドライバ制御信号ＷＤＥを活性化して、接地電圧ＶＳＳとなっているワード線ＷＬ０を電源電圧ＶＤＤに駆動する。ワード線ＷＬ０を電源電圧ＶＤＤに駆動することにより、メモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０を活性化して、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０を駆動する。

ワード線ＷＬ０を電源電圧ＶＤＤに駆動するのと同時に、接地電圧ＶＳＳとなっている基準信号ＲＳを電源電圧ＶＤＤに駆動し、センスアンプが読出しデータを入出力線対ＩＯＰ０〜ＩＯＰ１１５に出力するのに十分な時間保持した後、接地電圧ＶＳＳに駆動する。読出しデータラッチ制御回路は、基準信号ＲＳを元に遅延信号ＮＤＬＹ１を読出しデータラッチ制御信号ＳＬＥとして出力する。読出しデータラッチ制御信号ＳＬＥが電源電圧ＶＤＤに駆動されることにより、読出し回路ＲＣ０〜ＲＣ１５内のセンスアンプが活性化され、センスノード対ＳＮＰ０〜ＳＮＰ１５に発生したメモリセルの読出し信号が増幅され、保持される。読出しデータラッチ制御信号ＳＬＥは、抵抗値がＲｓｍａｘであるセット状態のメモリセルと、抵抗値がＲｒｍｉｎであるリセット状態のメモリセルの記憶情報を、センスアンプによりマージンを持って判別できるように設定されているので、メモリセルの記憶情報を安定して読み出すことができる。このため、記憶情報‘１’に応じた低抵抗状態にあるメモリセルＭＣ００の読出し信号を保持するセンスアンプＳＡは、センスノードＳＮＴ０を接地電圧ＶＳＳに、センスノードＳＮＢ０を電源電圧ＶＤＤにそれぞれ駆動し、その状態を保持する。一方、記憶情報‘０’に応じた高抵抗状態にあるメモリセルＭＣ０１２０の読出し信号を保持するセンスアンプＳＡは、センスノードＳＮＢ１５を接地電圧ＶＳＳに、センスノードＳＮＴ１５を電源電圧ＶＤＤにそれぞれ駆動し、その状態を保持する。その後、接地電圧ＶＳＳとなっている出力ゲート起動信号ＯＧＥを電源電圧ＶＤＤに駆動し、読み出されたメモリセルの記憶情報を入出力線対ＩＯＰ０〜ＩＯＰ１５に出力する。出力が完了したら出力ゲート起動信号ＯＧＥを接地電圧ＶＳＳに駆動する。

最後に、読出しデータラッチ制御信号ＳＬＥが接地電圧ＶＳＳに駆動された後、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を非活性状態とし、電源電圧ＶＤＤとなっているワード線ＷＬ０を接地電圧ＶＳＳに駆動し、ディスチャージ制御信号ＤＩＳＣ、センスノード・イコライズ信号ＳＮＥＱ、読出し動作起動信号ＲＧＥＢ１、ＲＧＥＢ２を電源電圧ＶＤＤに駆動する。この結果、センスノード対ＳＮＰ０〜ＳＮＰ１５は読出し電圧ＶＲに駆動され、共通データ線ＣＤ０〜ＣＤ１５、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０は接地電圧ＶＳＳに駆動され、待機状態に戻る。

以上で述べた相変化メモリの構成と動作による効果は次の通りである。センスアンプと読出しデータラッチをクロスカップル型センスラッチで構成したことにより、メモリセルの読出し信号の増幅動作と保持動作が同時に行なえるので、面積増加を抑制しながら、読出し速度を改善することができる。この結果、実施の形態１よりもセンス動作が高速な相変化メモリを実現することができる。

本実施の形態４において、リファレンス電圧ＶＲＥＦを温度によって変化するようにしてもよい。温度によって、読出しデータラッチ制御信号ＳＬＥの出力タイミングが変わってしまう場合、ベリファイ動作時にリセット状態と判別されるメモリセルの抵抗値がずれたり、読み出し動作時にメモリセルの記憶情報を正しく判別できなかったりするという課題がある。このずれを補償するようにリファレンス電圧ＶＲＥＦを変化させることにより、どの温度においてもベリファイ動作と読出し動作を正しく行なうことができる相変化メモリを実現することができる。

（実施の形態５）
本実施の形態５における半導体記憶装置は、セット状態とされるメモリセルの抵抗値の判別を書換え時間の増加なしに行なうことができる相変化メモリである。本実施の形態５における相変化メモリの特徴は、次の二つにある。第一の特徴は、読出しデータラッチ制御回路より読出しデータラッチ制御信号ＳＬＥ１、ＳＬＥ２、ＳＬＥ３を出力することである。読出しデータラッチ制御信号ＳＬＥ１は、ベリファイ動作時における読出しデータラッチのラッチタイミングを、抵抗値がＲｓｍａｘ以下のメモリセルがセット状態であると判別されるように設定される。読出しデータラッチ制御信号ＳＬＥ３は、ベリファイ動作時における読出しデータラッチのラッチタイミングを、抵抗値がＲｒｍｉｎ以上のメモリセルがリセット状態であると判別されるように設定される。読出しデータラッチ制御信号ＳＬＥ２は、読出し動作を安定して行えるように設定される。第二に、読出しデータラッチ制御信号ＳＬＥ１、ＳＬＥ２、ＳＬＥ３のうちの一つの信号を、動作とメモリセルに書込む記憶情報に応じて選択する選択回路を読出し回路毎に設けたことである。このようにすることで、ベリファイ動作時において、セット状態とされるメモリセルの抵抗値とリセット状態とされるメモリセルの抵抗値の判別を、書換え時間の増加なく同時に行うことができる。したがって、より安定した読出し動作を行なうことができる。以上から、実施の形態１よりも、より安定して読出し動作を行なうことができる相変化メモリを実現することができる。以下、実施の形態１との相違点に着目して構成と動作を説明する。

図４２は、本発明の実施の形態５による相変化メモリの要部回路ブロックの構成例を示している。図１０に示した構成との大きな差異は、次の二点である。第一に、書換えデータラッチ線ＬＷＤＴ０の信号が読出し回路ＲＣ０に入力されていることである。第二に、書換え起動信号ＷＥＢが読出し回路ＲＣ０に入力されていることである。

図４３は、本実施の形態５における読出し回路ＲＣ０の具体的な構成例を示している。本回路と図１に示した読出し回路ＲＣ０との差異は、次の二点である。第一に、ディレイ選択回路ＤＬＹＳＥＬが追加されていることである。第二に、ディレイ選択回路ＤＬＹＳＥＬにより、後述する読出しデータラッチ制御用の遅延回路により発生される読出しデータラッチ制御信号ＳＬＥ１、ＳＬＥ２、ＳＬＥ３のうちの一つが選択され、読出しデータラッチ制御信号ＳＬＥ００が出力されることである。読出しデータラッチ制御信号ＳＬＥ１、ＳＬＥ２、ＳＬＥ３は、図４２のＲＷＣＰに含まれる。

ディレイ選択回路ＤＬＹＳＥＬは、書換え起動信号ＷＥＢと書換えデータラッチ線ＬＷＤＴ０の信号に応じて、読出しデータラッチ制御信号ＳＬＥ１、ＳＬＥ２、ＳＬＥ３から一つの信号を選択し、読出しデータラッチ制御信号ＳＬＥ００を出力する。書換え起動信号ＷＥＢが電源電圧ＶＤＤに駆動されている場合、ディレイ選択回路ＤＬＹＳＥＬは読み出しデータラッチ制御信号ＳＬＥ２を選択する。書換え起動信号ＷＥＢが電源電圧ＶＳＳに駆動され、書換えデータラッチ線ＬＷＤＴ０の信号が電源電圧ＶＤＤに駆動されている場合、ディレイ選択回路ＤＬＹＳＥＬは読み出しデータラッチ制御信号ＳＬＥ１を選択する。一方、書換え起動信号ＷＥＢが電源電圧ＶＳＳに駆動され、書換えデータラッチ線ＬＷＤＴ０の信号が電源電圧ＶＳＳに駆動されている場合、ディレイ選択回路ＤＬＹＳＥＬは読み出しデータラッチ制御信号ＳＬＥ３を選択する。このように、ベリファイ動作時において、書換えデータラッチ線ＬＷＤＴ０の信号に応じて読出しデータラッチ制御信号ＳＬＥ１とＳＬＥ３を選択することにより、セット状態とされるメモリセルとリセット状態とされるメモリセルの抵抗値を同時に判定することができる。この結果、ベリファイ動作を一回で済ますことが出来るので、書換え時間を短縮することができる。

図４４は、図４２に示した制御論理回路ＣＬＧＣの要部回路ブロックとして、読出しデータラッチ制御用の遅延回路が例示される。制御論理回路ＣＬＧＣに配置された読出しデータラッチ制御用の遅延回路は、ＤＬＹ９１、ＤＬＹ９２、ＤＬＹ９３から構成される。この場合データラッチ制御回路ＬＡＴＲＣは、ＤＬＹ９１、ＤＬＹ９２、ＤＬＹ９３と、夫々の読み書き回路ＲＷ０〜ＲＷ１５に配置されたディレイ選択回路ＤＬＹＳＥＬにより構成されることになる。

遅延回路ＤＬＹ９１、ＤＬＹ９２、ＤＬＹ９３は基準信号ＲＳから読出しデータラッチ制御信号ＳＬＥ１、ＳＬＥ２、ＳＬＥ３を出力する。基準信号ＲＳは、読出し動作時とベリファイ動作時において、電源電圧ＶＤＤから接地電圧ＶＳＳに駆動された後、ワード線が電源電圧ＶＤＤに駆動されるのと同じタイミングで接地電圧ＶＳＳから電源電圧ＶＤＤに駆動される。遅延回路ＤＬＹ９１は、例えばＭ個直列接続されたインバータで構成され、基準信号ＲＳを所定の時間遅延させて読出しデータラッチ制御信号ＳＬＥ１を生成する。遅延回路ＤＬＹ９２は、例えばＭ個直列接続されたインバータで構成され、読出しデータラッチ制御信号ＳＬＥ１を所定の時間遅延させて読出しデータラッチ制御信号ＳＬＥ２を生成する。遅延回路ＤＬＹ９３は、例えばＮ個直列接続されたインバータで構成され、読出しデータラッチ制御信号ＳＬＥ２を所定の時間遅延させて読出しデータラッチ制御信号ＳＬＥ３を生成する。遅延回路ＤＬＹ９１、ＤＬＹ９２、ＤＬＹ９３を直列に接続して読出しデータラッチ制御信号ＳＬＥ１、ＳＬＥ２、ＳＬＥ３を発生されることにより、これらを並列に接続して読出しデータラッチ制御信号ＳＬＥ１、ＳＬＥ２、ＳＬＥ３を発生させる場合よりも、読み出しデータラッチ制御回路ＬＡＴＲＣの面積を小さくすることができる。

尚、図４３で説明したディレイ選択回路ＤＬＹＳＥＬを制御論理回路ＣＬＧＣに配置し、夫々の読み出し回路ＲＣ０〜ＲＣ１５に選択信号ＳＬＥ００〜ＳＬＥ１５を供給するように構成することも可能である。但しその場合には、データラッチ制御信号ＳＬＥ１、ＳＬＥ２、ＳＬＥ３の配線長は短くなるが、選択信号ＳＬＥ００〜ＳＬＥ１５の配線長が長くなる。

遅延回路ＤＬＹ９１の遅延時間ｔｄ１は、ベリファイ動作時において、セット状態とされるメモリセルの抵抗値がＲｓｍａｘ以下のメモリセルがセット状態であると判別されるように設定される。また、遅延回路ＤＬＹ９２の遅延時間ｔｄ２は、抵抗値がＲｓｍａｘであるセット状態のメモリセルと、抵抗値がＲｒｍｉｎであるリセット状態のメモリセルの記憶情報を、センスアンプによりマージンを持って判別できるように設定される。さらに、遅延回路ＤＬＹ９３の遅延時間ｔｄ３は、ベリファイ動作時において、リセット状態とされるメモリセルの抵抗値がＲｒｍｉｎ以上のメモリセルがリセット状態であると判別されるように設定される。遅延回路ＤＬＹ９１、ＤＬＹ９２、ＤＬＹ９３の遅延時間を上記のように調整することにより、一つのセンスアンプを用いて、読出し動作とベリファイ動作を行うことができる。

次に、これまで述べた要素回路を用いた図４２の相変化メモリのベリファイ書換え動作について説明する。図４５は、ベリファイ書換え動作のフローチャートの例である。まず、ステップＳ３１とＳ３２に示すように、メモリセルに書込む記憶情報とアドレスを取り込んだ後、取り込んだアドレスに対応するワード線とビット線に接続する複数のメモリセルに対し書換え動作が行なわれる。その後、ステップＳ３３とＳ３４に示すように、ベリファイ動作とベリファイ結果の判定が行なわれ、すべてのメモリセルの記憶情報が正しく書換えられたと判断された場合、ベリファイ書換え動作は終了する。一方、再書換えが必要と判断された場合、ステップＳ３５に示すように、リセット条件とセット条件を変更し、再び、書換え動作、ベリファイ動作、ベリファイ結果の判定が行なわれる。ステップＳ３２〜Ｓ３５は、すべてのメモリセルの記憶情報が正しく書換えられたと判断されるまで繰返し行なわれる。ここで、繰り返しの回数に上限を設け、上限に達しても正しく書換えられたと判断されなかった場合には、正しく書換えられなかったメモリセルを不良として扱うように変更しても良い。

次に、図４５に示した各ステップに対応するタイミング・ダイアグラムを説明する。ここで、書換え動作は、実施の形態２と同じなので説明は省略する。図４６及び図４７は、図４５のステップＳ３３、Ｓ３４に対応するベリファイ動作とベリファイ結果の判定を行うタイミング・ダイアグラムの例を示している。一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報をベリファイする場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００は記憶情報‘１’に、メモリセルＭＣ０１２０は記憶情報‘０’に正しく書換えられ、その他のメモリセルも正しく書換えられたと仮定して説明する。本ベリファイ動作の特徴は、書換え動作のように１ビットずつ時分割に情報をベリファイするのではなく、１６ビット同時にベリファイする点にある。ベリファイ動作時において、リセット起動信号ＲＳＴＥ０〜ＲＳＴＥ１５、第一のセット起動信号ＦＳＥ０〜ＦＳＥ１５、第二のセット起動信号ＳＳＥ０〜ＳＳＥ１５は接地電圧ＶＳＳに保持される。

この動作と並行して、電源電圧ＶＤＤとなっている基準信号ＲＳを接地電圧ＶＳＳにした後、ワード線ＷＬ０を電源電圧ＶＤＤに駆動するのと同時に、電源電圧ＶＤＤに駆動する。読出しデータラッチ制御回路ＬＡＴＲＣは、基準信号ＲＳを元に読出しデータラッチ制御信号ＳＬＥ１、ＳＬＥ２、ＳＬＥ３を出力する。

書換えデータ線ラッチ線ＬＷＤＴ０は電源電圧ＶＤＤに駆動されているので、読出し回路ＲＣ０において、読出しデータラッチ制御信号ＳＬＥ１が選択され、読出しデータラッチ制御信号ＳＬＥ００が生成される。読出しデータラッチ制御信号ＳＬＥ１は、セット状態とされるメモリセルの抵抗値がＲｓｍａｘ以下の場合にセット状態であると判別されるように設定される。このため、記憶情報‘１’に応じた低抵抗状態にあるメモリセルＭＣ００の読出し信号を保持する読出しデータラッチは読出しデータ線ＲＤＴ０を電源電圧ＶＤＤに駆動し、その状態を保持する。一方、書換えデータラッチ線ＬＷＤＴ１５は電源電圧ＶＳＳに駆動されているので、読出し回路ＲＣ１５において、読出しデータラッチ制御信号ＳＬＥ３が選択され、読出しデータラッチ制御信号ＳＬＥ１５が生成される。読出しデータラッチ制御信号ＳＬＥ３は、リセット状態とされるメモリセルの抵抗値がＲｒｍｉｎ以上の場合にリセット状態であると判別されるように設定される。このため、記憶情報‘０’に応じた高抵抗状態にあるメモリセルＭＣ０１２０の読出し信号を保持する読出しデータラッチは読出しデータ線ＲＤＴ１５を接地電圧ＶＳＳに駆動し、その状態を保持する。

これらの動作と並行して、比較回路は、対応する読み出しデータラッチのデータと書換えデータラッチのデータを比較し比較信号を発生する。読出しデータ線ＲＤＴ０と書換えデータラッチ線ＬＷＤＴ０がそれぞれ電源電圧ＶＤＤに駆動されているので、対応する比較回路により比較信号ＥＯＲ０が接地電圧ＶＳＳに駆動される。一方、読出しデータ線ＲＤＴ１５と書換えデータラッチ線ＬＷＤＴ１５がそれぞれ接地電圧ＶＳＳに駆動されているので、対応する比較回路により比較信号ＥＯＲ１５が接地電圧ＶＳＳに駆動される。その他の比較信号ＥＯＲ１〜ＥＯＲ１４も対応する比較回路により接地電圧ＶＳＳに駆動され、論理制御回路ＣＬＧＣによりベリファイ結果信号ＥＯＲＡが電源電圧ＶＤＤに駆動される。

一方、ベリファイ結果信号ＥＯＲＡが接地電圧ＶＳＳに駆動されている場合、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を活性状態に保持し、書換え起動信号ＷＥＢとベリファイ制御信号ＶＥＢを接地電圧ＶＳＳに保持し、ベリファイ動作とベリファイ結果の判定が終了する。その後、ベリファイ結果信号ＥＯＲＡが電源電圧ＶＤＤに駆動されるまで、ステップＳ３２からＳ３５に対応する動作が繰返し行なわれる。このとき、比較信号が電源電圧ＶＤＤになっている書換え回路に対応するメモリセルのみに書換えパルスが印加される。

次に、読出し動作を説明する。図４８及び図４９は、図４２に示した相変化メモリの読出し動作におけるタイミング・ダイアグラムの例を示している。先のベリファイ動作と同様に一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報を読み出す場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００は記憶情報‘１’を、ＭＣ０１２０は記憶情報‘０’を記憶しているものと仮定して説明する。本読出し動作の特徴は、書換え動作のように１ビットずつ時分割に情報を読み出すのではなく、１６ビット同時に読み出す点にある。読出し動作時において、書換え起動信号ＷＥＢは電源電圧ＶＤＤに保持されるので、リセット起動信号ＲＳＴＥ０〜ＲＳＴＥ１５、第一のセット起動信号ＦＳＥ０〜ＦＳＥ１５、第二のセット起動信号ＳＳＥ０〜ＳＳＥ１５は接地電圧ＶＳＳに保持される。

読出し動作が開始されると、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＣを接地電圧ＶＳＳに駆動することにより、共通データ線制御回路ＣＤＣ内のＮＭＯＳトランジスタＭＮ３５が非導通状態にされる。その後、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を活性化した後、接地電圧ＶＳＳとなっているクランプ信号ＣＬＰがクランプ電圧ＶＣＬＰに駆動し、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＳを接地電圧ＶＳＳに駆動することにより、センスノード制御回路ＳＮＣ内のＮＭＯＳトランジスタＭＮ３３を非導通とされ、センスノードＳＮ０〜ＳＮ１５が対応するビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０に接続される。電源電圧ＶＤＤとなっているプリチャージ制御信号ＰＣＳＢが接地電圧ＶＳＳに駆動することにより、センスノード制御回路ＳＮＣ内のＰＭＯＳトランジスタＭＰ３２によりセンスノードＳＮ０〜ＳＮ１５が電源電圧ＶＤＤにプリチャージされ、センスアンプによってセンスアンプ出力線ＳＯ０〜ＳＯ１５が接地電圧ＶＳＳに駆動される。また、共通データ線制御回路ＣＤＣ内のＮＭＯＳトランジスタＭＮ３４がクランプ電圧ＶＣＬＰに駆動されているので、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０が読出し電圧ＶＲにプリチャージされる。プリチャージが終了した後、接地電圧ＶＳＳに駆動されているプリチャージ制御信号ＰＣＳＢを電源電圧ＶＤＤに駆動しセンスノード制御回路ＳＮＣ内のＰＭＯＳトランジスタＭＰ３２をカットオフする。その後、ワードドライバ制御信号ＷＤＥを活性化して、接地電圧ＶＳＳとなっているワード線ＷＬ０を電源電圧ＶＤＤに駆動することにより、メモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０を活性化して、センスノードＳＮ０〜ＳＮ１５を駆動する。

書換え起動信号ＷＥＢが電源電圧ＶＤＤに駆動されているので、各読出し回路において、読出しデータラッチ制御信号ＳＬＥ２が選択され、読出しデータラッチ制御信号ＳＬＥ００〜ＳＬＥ１５が生成される。

読出しデータラッチ制御信号ＳＬＥ２は、抵抗値がＲｓｍａｘであるセット状態のメモリセルと、抵抗値がＲｒｍｉｎであるリセット状態のメモリセルの記憶情報を、センスアンプによりマージンを持って判別できるように設定されているので、メモリセルの記憶情報を安定して読み出すことができる。今、メモリセルＭＣ００は記憶情報‘１’に応じた低抵抗状態にあるので、センスアンプ出力線ＳＯ０はセンスアンプＳＡにより接地電圧ＶＳＳから電源電圧ＶＤＤに駆動されている。読出しデータラッチ制御信号ＳＬＥ００が接地電圧ＶＳＳに駆動されることにより、センスアンプ出力線ＳＯ０の信号が対応する読出しデータラッチＬＡＴＲに入力され、読出しデータラッチ制御信号ＳＬＥ００が電源電圧ＶＤＤに駆動されることによりその値が保持される。一方、メモリセルＭＣ０１２０は記憶情報‘０’に応じた高抵抗状態にあるので、センスアンプ出力線ＳＯ１５は接地電圧ＶＳＳに保持される。読出しデータラッチ制御信号ＳＬＥ１５が接地電圧ＶＳＳに駆動されることにより、センスアンプ出力線ＳＯ１５の信号が対応する読出しデータラッチＬＡＴＲに入力され、読出しデータラッチ制御信号ＳＬＥ１５が電源電圧ＶＤＤに駆動されることによりその値が保持される。その後、接地電圧ＶＳＳとなっている出力ゲート起動信号ＯＧＥを電源電圧ＶＤＤに駆動することにより、読み出されたメモリセルの記憶情報を入出力線ＩＯ０〜ＩＯ１５に出力する。

以上で述べた相変化メモリの構成と動作による効果を、以下にまとめる。第一に、読出しデータラッチ制御回路より読出しデータラッチ制御信号ＳＬＥ１、ＳＬＥ２、ＳＬＥ３を生成することにより、リセット状態とされるメモリセルの抵抗値、メモリセルの記憶情報に加え、セット状態とされるメモリセルの抵抗値を判定できるようになり、より安定した読出し動作を行なうことができる。第二に、ベリファイ動作時において、書換えデータラッチ制御線の信号に応じて、読出しデータラッチ制御信号ＳＬＥ１とＳＬＥ３のうちの一つを読出し回路内で選択することにより、セット状態とされるメモリセルとリセット状態とされるメモリセルの抵抗値を同時に判定することができる。この結果、ベリファイ動作を一回で済ますことが出来るので、書換え時間を短縮することができる。以上から、実施の形態１よりも、より安定して読出し動作を行なうことができる相変化メモリを実現することができる。

（実施の形態６）
本実施の形態６における半導体記憶装置は、リセット電圧の切換え時間を短縮できる相変化メモリである。再書換え動作を行なう前に、リセット電圧を前の書換え動作における電圧よりも高く制御する場合、電圧レベルが安定するまでに時間がかかるという課題がある。この課題を解決するために、リセット回路内で、予め発生した複数のリセット電圧のうちの一つを、複数のＭＯＳトランジスタで選択できるように構成した。したがって、実施の形態２の相変化メモリと比べ、書換え時間を短縮することができる。以下、実施の形態２との相違点に着目して構成と動作を説明する。

図５０は、本実施の形態６におけるリセット回路ＲＣＫＴの構成例を示す図である。図１３に示したリセット回路ＲＣＫＴとの差異は、次の二点である。第一に、リセット回路ＲＣＫＴに３種類の電圧ＶＲＳＴ１、ＶＲＳＴ２、ＶＲＳＴ３が供給されていることである。第二に、それらの電圧を切り換えるためのＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２、ＭＰ１０３が追加されていることである。

リセット回路ＲＣＫＴは、リセット電圧ＶＲＳＴ１給電線とノードＮ１０１の間に接続されたＰＭＯＳトランジスタＭＰ１０１、リセット電圧ＶＲＳＴ２給電線とノードＮ１０１の間に接続されたＰＭＯＳトランジスタＭＰ１０２、リセット電圧ＶＲＳＴ３給電線とノードＮ１０１の間に接続されたＰＭＯＳトランジスタＭＰ１０３、ノードＮ１０１と共通データ線ＣＤ０の間に接続されたＰＭＯＳトランジスタＭＰ１０４より構成される。ＰＭＯＳトランジスタＭＰ１０１のゲート電極には選択信号ＳＥＬ１が接続され、ＰＭＯＳトランジスタＭＰ１０２のゲート電極には選択信号ＳＥＬ２が接続され、ＰＭＯＳトランジスタＭＰ１０３のゲート電極には選択信号ＳＥＬ３が接続され、ＰＭＯＳトランジスタＭＰ１０４のゲート電極には書換え制御論理ＰＣＬＧの出力信号である制御信号ＲＳＢが接続される。電圧ＶＲＳＴ１は、リセット状態にするための電圧が最も低いメモリセルに合わせて設定される。電圧ＶＲＳＴ３は、リセット状態にするための電圧が最も高いメモリセルに合わせて設定される。このような電圧設定とすることにより、３回の書換え動作で、すべてのメモリセルをリセット状態にすることができる。

次に、リセット回路ＲＣＫＴの動作を説明する。図５１は、書換え動作時におけるリセット回路ＲＣＫＴの制御信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３の駆動電圧を示す図である。１回目の書換え動作時において、選択信号ＳＥＬ１は電源電圧ＶＤＤに駆動され、選択信号ＳＥＬ２とＳＥＬ３は接地電圧ＶＳＳに駆動されることにより、ＰＭＯＳトランジスタＭＰ１０１は導通し、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３は非導通とされる。この結果、ＰＭＯＳトランジスタＭＰ１０４のソースとリセット電圧給電線ＶＲＳＴ１が接続される。その後、制御信号ＲＳＢにより、ＰＭＯＳトランジスタＭＰ１０４が駆動されることにより、リセット状態とされるメモリセルにリセット電圧ＶＲＳＴ１が印加される。メモリセルの抵抗値がＲｒｍｉｎ未満と判断され、２回目の書換え動作が行なわれる場合には、選択信号ＳＥＬ１とＳＥＬ３は接地電圧ＶＳＳに駆動され、選択信号ＳＥＬ２は電源電圧ＶＤＤに駆動される。このとき、ＰＭＯＳトランジスタＭＰ１０２は導通し、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０３は非導通とされる。この結果、ＰＭＯＳトランジスタＭＰ１０４のソースとリセット電圧給電線ＶＲＳＴ２が接続される。その後、メモリセルの抵抗値が正しく設定されていないメモリセルに対し、制御信号ＲＳＢにより、ＰＭＯＳトランジスタＭＰ１０４が駆動されることにより、リセット電圧ＶＲＳＴ２が印加される。再び、メモリセルの抵抗値がＲｒｍｉｎ未満と判断され、３回目の書換え動作が行なわれる場合には、選択信号ＳＥＬ１とＳＥＬ２は接地電圧ＶＳＳに駆動され、選択信号ＳＥＬ３は電源電圧ＶＤＤに駆動される。このとき、ＰＭＯＳトランジスタＭＰ１０３は導通し、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２は非導通とされる。この結果、ＰＭＯＳトランジスタＭＰ１０４のソースとリセット電圧給電線ＶＲＳＴ３が接続される。その後、メモリセルの抵抗値が正しく設定されていないメモリセルに対し、書換え制御信号ＲＳＢにより、ＰＭＯＳトランジスタＭＰ１０４が駆動されることにより、リセット電圧ＶＲＳＴ３が印加される。電圧ＶＲＳＴ３は、リセット状態にするための電圧が最も高いメモリセルに合わせて設定されているので、３回目の書換え動作後にはメモリセルの抵抗値はすべてＲｒｍｉｎ以上に設定される。以上のように、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０３のうちの一つを導通させ、リセット電圧を切替えることにより、リセット電圧を電源回路によって切替える場合と比べて、リセット電圧の切替えに要する時間を短縮することができる。この結果、書換え時間を短縮することができる。

以上で述べた相変化メモリの構成と動作による効果を、以下にまとめる。リセット回路に複数のリセット電圧を供給し、ＭＯＳトランジスタによってリセット電圧を切り換えることにより、リセット電圧の切換え時間を短縮することができる。この結果、実施の形態２の相変化メモリと比べ、書換え時間を短縮することができる。本実施の形態６において、リセット回路に供給されるリセット電圧の数は３種類であるが、書換え時間に収まる範囲内であれば３種類に限定されず、増減させても良い。

（実施の形態７）
本実施の形態７における半導体記憶装置は、実施の形態１と比べ、読出しデータラッチ制御信号を精度良く発生することができる相変化メモリである。その特徴は次の通りである。すなわち、メモリセルが駆動する容量と同程度の容量を備えたリファレンス・ビット線、リファレンス・センスノードとリファレンス・共通データ線を接続するリファレンス・共通データ線制御回路、リファレンス・ビット線、リファレンス・センスノードをプリチャージするリファレンス・センスノード制御回路、リファレンス・センスノードを駆動する二つのリファレンスセル、リファレンスセルの読出し信号を増幅するリファレンス・センスアンプを備えていることである。リファレンスセル、リファレンス・共通データ線制御回路、リファレンス・センスノード制御回路、リファレンス・センスアンプは、それぞれ、メモリセル、共通データ線制御回路、センスノード制御回路、センスアンプと同じものである。また、二つのリファレンスセルの抵抗値は所望の値に設定され、一方は読出し動作時に、他方はベリファイ動作時に活性化される。

このような構成することにより、メモリセル内の選択トランジスタの駆動能力、ビット線のプリチャージ電圧、センスアンプの論理しきい値ＶＴＨＬが、電源電圧、温度の影響を受けて変化しても、リファレンスセル内の選択トランジスタの駆動能力、リファレンス・ビット線のプリチャージ電圧、リファレンス・センスアンプの論理しきい値ＶＴＨＬも同じように変化させることができる。したがって、読出し動作時とベリファイ動作時において、二つのリファレンスセルのうち対応するリファレンスセルの読出し信号を、リファレンス・センスアンプで増幅した信号を読出しデータラッチ制御信号として用いることにより、電源電圧、温度の影響を補償して、メモリセルの記憶情報とメモリセルがリセット状態であることを判別することができる。また、メモリセル内の記憶素子が温特を持つ場合においても、その温特を補償することができる。したがって、読出しデータラッチ制御信号を、実施の形態１よりも精度良く発生することができる半導体記憶装置を実現することができる。以下、実施の形態１との相違点に着目して構成と動作を説明する。

図５２は、本発明の実施の形態７による相変化メモリの要部ブロックの構成例を示している。以下、図１０に示した構成との差異に着目して相変化メモリの構成を説明する。図１０に示した構成との差異は全部で三つある。第一に、メモリセル・アレイＭＣＡ内に、（ｍ＋１）行×８列の複数のリファレンスセルＭＣＲ００〜ＭＣＲｍ７で構成されるリファレンス・サブアレイＳＭＣＡＲを追加したことである。各リファレンスセルＭＣＲ００〜ＭＣＲｍ７は、直列接続された記憶素子ＲＭと選択トランジスタＱＭが、対応するリファレンス・ビット線ＢＬＲ０〜ＢＬＲ７と接地電圧ＶＳＳ給電線との間に接続された構成である。選択トランジスタＱＭのゲート電極には接地電圧ＶＳＳ給電線が接続される。

第二に、リファレンス・マルチプレクサＭＵＸＲを追加したことである。リファレンス・マルチプレクサＭＵＸＲは、マルチプレクサＭＵＸ０〜ＭＵＸ１５と同じ構成であり、リファレンス・ビット線ＢＬＲ０〜ＢＬＲ７のうちの一本を選択して、後述するリファレンス・読み書き回路ＲＷＲに接続する。また、リファレンス・マルチプレクサＭＵＸＲは、マルチプレクサＭＵＸ０〜ＭＵＸ１５と同様にカラム選択線対群ＹＳＰによって制御される。以上説明してきた第一と第二の差異により、読出し動作時、書換え動作時、ベリファイ動作時において、どのリファレンス・ビット線が選択されてもビット線と同じ容量が、リファレンス・読み書き回路ＲＷＲに接続できるようにしている。

第三に、リファレンス・読み書き回路ＲＷＲが追加されたことである。リファレンス・読み書き回路ＲＷＲは、リファレンスセルＲＥＦＣ０、ＲＥＦＣＲ、リファレンス・読出し回路ＲＣＲ、リファレンス・書換え回路ＰＲＧＭＲより構成される。リファレンスセルＲＥＦＣ０、ＲＥＦＣＲ、リファレンス・読出し回路ＲＣＲ、リファレンス・書換え回路ＰＲＧＭＲは、それぞれリファレンス・共通データ線ＣＤＲに接続される。リファレンス・読み書き回路ＲＷＲは、制御論理回路ＣＬＧＣにより発生される読み書き回路制御信号群ＲＷＣＰと書換え制御信号群ＰＰＲによって制御され、読出しデータラッチ制御信号ＳＬＥを出力する。生成された読出しデータラッチ制御信号ＳＬＥは、読み書き回路ＲＷ０〜ＲＷ１５に入力される。読み書き回路ＲＷ０〜ＲＷ１５内の読出しデータラッチは、読出しデータラッチ制御信号ＳＬＥにより対応するセンスアンプの出力をラッチする。

図５３は、図５２に示した相変化メモリにおけるリファレンス・読み書き回路ＲＷＲの構成を示している。リファレンス・読み書き回路ＲＷＲは、リファレンス・読出し回路ＲＣＲ、リファレンス・書き換え回路ＰＲＧＭＲ、リファレンスセルＲＥＦＣ０、ＲＥＦＣＲより構成される。

リファレンス・読出し回路ＲＣＲは、リファレンス・共通データ線ＣＤＲとリファレンス・センスノードＳＮＲとの間に接続されるリファレンス・共通データ線制御回路ＣＤＣＲ、リファレンス・センスノードＳＮＲに接続されるリファレンス・センスノード制御回路ＳＮＣ、リファレンス・センスノードＳＮＲに接続されるリファレンス・センスアンプＳＡＲより構成される。リファレンス・共通データ線制御回路ＣＤＣＲとリファレンス・センスノード制御回路ＳＮＣＲの、それぞれの構成、動作、制御信号は、読み書き回路ＲＷ０〜ＲＷ１５内に含まれるものと同じである。また、リファレンス・センスアンプＳＡＲは、リファレンスセルの読出し信号を増幅することと、その出力信号が読出しデータラッチ制御信号ＳＬＥとして用いられることを除いて、構成と動作は、読み書き回路ＲＷ０〜ＲＷ１５内に含まれるものと同じである。

以上のように構成することで、ビット線のプリチャージ電圧、センスアンプの論理しきい値ＶＴＨＬが、電源電圧、温度の影響を受けて変化しても、リファレンス・ビット線のプリチャージ電圧、リファレンス・センスアンプの論理しきい値ＶＴＨＬも同じように変化させることができる。

リファレンス・書換え回路ＰＲＧＭＲは、セット回路ＳＣＫＴとリセット回路ＲＣＫＴより構成される。セット回路ＳＣＫＴとリセット回路ＲＣＫＴは、読み書き回路ＲＷ０〜ＲＷ１５内に含まれるものと同じである。書換え回路ＰＲＧＭＲは、リセット起動信号ＲＳＴＢＲ、第一セット信号ＦＳＥＢＲ、第二のセット信号ＳＳＥＢＲより構成される書換え制御信号群ＰＰＲにより制御され、書換えパルスをリファレンスセルＲＥＦＣ０とＲＥＦＣＲに印加する。つまり、書換え回路ＰＲＧＭＲにより、リファレンスセルＲＥＦＣ０とＲＥＦＣＲの抵抗値を制御することができる。

リファレンスセルＲＥＦＣ０は、記憶素子ＲＭ０、選択トランジスタＱＭ０より構成される。選択トランジスタＱＭ０のゲート電極にはリファレンス・ワード線ＲＷＬ０が接続される。一方、リファレンスセルＲＥＦＣＲは、記憶素子ＲＭＲ、選択トランジスタＱＭＲより構成される。選択トランジスタＱＭＲのゲート電極にはリファレンス・ワード線ＲＷＬＲが接続される。リファレンス・ワード線ＲＷＬ０、ＲＷＬＲは図５２の信号ＲＷＣＰに含まれる。記憶素子ＲＭ０とＲＭＲは、メモリセルを構成する記憶素子と同じものである。また、選択トランジスタＱＭ０とＱＭＲは、メモリセルを構成する選択トランジスタと同じものである。このような構成とすることにより、メモリセル内の選択トランジスタの駆動能力が電源電圧、温度の影響を受けて変化しても、選択トランジスタＱＭ０とＱＭＲの駆動能力も同じように変化させることができる。また、記憶素子が温特を持つ場合に、その影響も補償することができる。

次に、リファレンスセルＲＥＦＣ０とＲＥＦＣＲの動作を説明する。待機時において、リファレンス・ワード線ＲＷＬ０とＲＷＬＲは、ともに接地電圧ＶＳＳに駆動され、選択トランジスタＱＭ０とＱＭＲは非導通状態にされる。ベリファイ動作時においては、まず、リファレンス・マルチプレクサＭＵＸＲによりリファレンス・ビット線が選択される。次に、リファレンス・共通データ線制御回路ＣＤＣＲにより、リファレンス・共通データ線ＣＤＲとリファレンス・センスノードＳＮＲが接続される。その後、リファレンス・センスノード制御回路ＳＮＣＲにより、リファレンス・センスノードＳＮＲが電源電圧ＶＤＤにプリチャージされる。このとき、リファレンス・センスアンプＳＡＲの出力信号である読出しデータラッチ制御信号ＳＬＥは接地電圧ＶＳＳに駆動される。同時に、リファレンス・共通データ線ＣＤＲが読出し電圧ＶＲにプリチャージされる。プリチャージが完了した後、接地電圧ＶＳＳとなっているリファレンス・ワード線ＲＷＬ０は、ワード線と同じタイミングで電源電圧ＶＤＤに駆動される。この結果、選択トランジスタＱＭ０が導通状態とされ、リファレンスセルＲＥＦＣ０により、リファレンス・センスノードＳＮＲが駆動される。リファレンス・センスノードＳＮＲの電圧がリファレンス・センスアンプＳＡＲの論理しきい値ＶＴＨＬよりも低くなることにより、リファレンス・センスアンプＳＡＲにより、読出しデータラッチ制御信号ＳＬＥが接地電圧ＶＳＳから電源電圧ＶＤＤに駆動される。この結果、センスアンプの出力信号が読出しデータラッチに取り込まれる。その後、リファレンス・ワード線ＲＷＬ０を接地電圧ＶＳＳに駆動することにより、待機状態に戻る。読出し動作時においては、リファレンス・ワード線ＲＷＬＲが電源電圧ＶＤＤに駆動されることを除き、ベリファイ動作時と同じなので動作の説明は省略する。

リファレンスセルＲＥＦＣ０、ＲＥＦＣＲ内の記憶素子ＲＭ０とＲＭＲの抵抗値は予め、書換え回路ＰＲＧＭＲにより次のように設定する。記憶素子ＲＭ０の抵抗値は、ベリファイ動作時において、抵抗値がリセット（高抵抗）状態における抵抗値の最小値Ｒｒｍｉｎ以上のメモリセルがリセット状態であると判別されるように、読出しデータラッチ制御信号が発生されるように設定する。一方、記憶素子ＲＭＲの抵抗値は、読出し動作時において、抵抗値がセット（低抵抗）状態における抵抗値の最大値Ｒｓｍａｘであるセット状態のメモリセルと、抵抗値がＲｒｍｉｎであるリセット状態のメモリセルの記憶情報を、センスアンプによりマージンを持って判別できるように、読出しデータラッチ制御信号が発生されるように設定する。以上のように、記憶素子ＲＭ０とＲＭＲの抵抗値を調整することにより、一つのセンスアンプを用いて、読出し動作とベリファイ動作を行うことができる。

以上のように、読み書き回路ＲＷＲを構成することにより、メモリセル内の選択トランジスタの駆動能力、ビット線のプリチャージ電圧、センスアンプの論理しきい値ＶＴＨＬが、電源電圧、温度の影響を受けて変化しても、リファレンスセル内の選択トランジスタＱＭ０、ＱＭＲの駆動能力、リファレンス・ビット線のプリチャージ電圧、リファレンス・センスアンプＳＡＲの論理しきい値ＶＴＨＬも同じように変化させることができる。したがって、読出し動作時とベリファイ動作時において、二つのリファレンスセルＲＥＦＣ０とＲＥＦＣＲのうち、対応するリファレンスセルの読出し信号を、リファレンス・センスアンプＳＡＲで増幅した信号を読出しデータラッチ制御信号ＳＬＥとして用いることにより、電源電圧、温度の影響を補償して、メモリセルの記憶情報とメモリセルがリセット状態であることを判別することができる。また、メモリセル内の記憶素子が温特を持つ場合においても、その温特を補償することができる。

さらに、読出し動作時とベリファイ動作時において、リファレンス・共通データ線ＣＤＲに接続する回路は、共通データ線に接続する回路とほぼ同じである。このため、共通データ線ＣＤＲに寄生する容量と共通データ線に寄生する容量は同程度である。したがって、抵抗素子ＲＭ０の抵抗値は、リセット（高抵抗）状態における抵抗値の最小値Ｒｒｍｉｎと同程度に設定することができる。また、ＲＭＲの抵抗値は、セット（低抵抗）状態における抵抗値の最大値Ｒｓｍａｘと抵抗値Ｒｒｍｉｎの間に設定することができる。

次に、これまで述べた要素回路を用いた図５２の相変化メモリのベリファイ動作について、これまで述べた要素回路に着目して説明する。図５４及び図５５は、図１６のステップＳ１３、Ｓ１４、Ｓ１７、Ｓ１８に対応するベリファイ動作とベリファイ結果の判定を行うタイミング・ダイアグラムの例を示している。一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報をベリファイする場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００は記憶情報‘１’に、メモリセルＭＣ０１２０は記憶情報‘０’に正しく書換えられ、その他のメモリセルも正しく書換えられたと仮定して説明する。

ベリファイ動作時において、リセット起動信号ＲＳＴＥ０〜ＲＳＴＥ１５、第一のセット起動信号ＦＳＥ０〜ＦＳＥ１５、第二のセット起動信号ＳＳＥ０〜ＳＳＥ１５は接地電圧ＶＳＳに保持される。ベリファイ動作が開始されると、まず、リファレンス・センスノードＳＮＲとリファレンス・ビット線のプリチャージ動作が行われる。並行して、センスノードＳＮ０〜ＳＮ１５、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０のプリチャージ動作が行われる。はじめに、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＣを接地電圧ＶＳＳに駆動することにより、リファレンス・共通データ線制御回路ＣＤＣＲ内のＮＭＯＳトランジスタＭＮ３５を非導通状態にする。その後、電源電圧ＶＤＤとなっているディスチャージ制御信号ＤＩＳＳを接地電圧ＶＳＳに駆動することにより、リファレンス・センスノード制御回路ＳＮＣＲ内のＮＭＯＳトランジスタＭＮ３３を非導通状態にする。また、接地電圧ＶＳＳとなっているクランプ信号ＣＬＰをクランプ電圧ＶＣＬＰに駆動することにより、リファレンス・センスノードＳＮＲがリファレンス・ビット線ＢＬＲ０を接続する。さらに、電源電圧ＶＤＤとなっているプリチャージ制御信号ＰＣＳＢを接地電圧ＶＳＳに駆動することにより、リファレンス・センスノード制御回路ＳＮＣＲ内のＰＭＯＳトランジスタＭＰ３２によりリファレンス・センスノードＳＮＲが電源電圧ＶＤＤにプリチャージする。リファレンス・センスノードＳＮＲの電圧に応じて、リファレンス・センスアンプＳＡＲは、読出しデータラッチ制御信号ＳＬＥを電源電圧ＶＤＤから接地電圧ＶＳＳに駆動する。一方、リファレンス・ビット線ＢＬＲ０は、クランプ電圧ＶＣＬＰで制御されたＮＭＯＳトランジスタＭＮ３４によって降圧された読出し電圧ＶＲにプリチャージされる。これらの動作と並行して、センスノードＳＮ０〜ＳＮ１５は電源電圧ＶＤＤに、ビット線ＢＬ０、ＢＬ８、…、ＢＬ１２０は接地電圧ＶＳＳにプリチャージされる。また、センスノードＳＮ０〜ＳＮ１５の電圧に応じて、対応するセンスアンプにより、センスアンプ出力線ＳＯ０〜ＳＯ１５が接地電圧ＶＳＳに駆動される。

プリチャージが終了した後、接地電圧ＶＳＳに駆動されているプリチャージ制御信号ＰＣＳＢを電源電圧ＶＤＤに駆動し、リファレンス・センスノード制御回路ＳＮＣＲ内のＰＭＯＳトランジスタＭＰ３２を非導通状態にする。また、センスノード制御回路ＳＮＣ内のＰＭＯＳトランジスタＭＰ３２を非導通状態にする。その後、ワードドライバ制御信号ＷＤＥを活性化して、接地電圧ＶＳＳとなっているワード線ＷＬ０を電源電圧ＶＤＤに駆動する。これにより、メモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０を活性化して、センスノードＳＮ０〜ＳＮ１５を駆動する。

これと同時に、接地電圧ＶＳＳとなっているリファレンス・ワード線ＲＷＬ０を電源電圧ＶＤＤに駆動する。これにより、リファレンスセルＲＥＦＣ０を活性化して、リファレンス・センスノードＳＮＲを駆動する。リファレンス・センスノードＳＮＲの電圧がリファレンス・センスアンプＳＡＲの論理しきい値ＶＴＨＬより低くなることにより、読出しデータラッチ制御信号ＳＬＥが、接地電圧ＶＳＳから電源電圧ＶＤＤに駆動される。

読出しデータラッチ制御信号ＳＬＥが、接地電圧ＶＳＳに駆動されている間に、センスアンプ出力線の信号が読出しデータラッチに取り込まれて、読出しデータ線ＲＤＴに出力される。その後、読出しデータラッチ制御信号ＳＬＥを電源電圧ＶＤＤに駆動することにより、読出しデータ線ＲＤＴの出力が保持される。ここで、読出しデータラッチ制御信号ＳＬＥは、抵抗値がリセット（高抵抗）状態における抵抗値の最小値Ｒｒｍｉｎ以上のメモリセルがリセット状態であると判別されるように設定されている。今、記憶情報‘１’に応じた低抵抗状態にあるメモリセルＭＣ００の抵抗値を判別する場合、センスアンプ出力線ＳＯ０は対応するセンスアンプにより接地電圧ＶＳＳから電源電圧ＶＤＤに駆動されるので、対応する読出しデータラッチは、対応する読出しデータ線ＲＤＴ０を電源電圧ＶＤＤに駆動し、その状態を保持する。一方、記憶情報‘０’に応じた高抵抗状態にあるメモリセルＭＣ０１２０の抵抗値を判別する場合、センスアンプ出力線ＳＯ１５は接地電圧ＶＳＳに保持されているので、対応する読出しデータラッチは、対応する読出しデータ線ＲＤＴ１５を接地電圧ＶＳＳに駆動し、その状態を保持する。

このとき、比較回路は、対応する読み出しデータラッチのデータと書換えデータラッチのデータを比較し比較信号を発生する。今、読出しデータ線ＲＤＴ０と書換えデータラッチ線ＬＷＤＴ０がそれぞれ電源電圧ＶＤＤに駆動されているので、対応する比較回路により比較信号ＥＯＲ０が接地電圧ＶＳＳに駆動される。一方、読出しデータ線ＲＤＴ１５と書換えデータラッチ線ＬＷＤＴ１５がそれぞれ接地電圧ＶＳＳに駆動されているので、対応する比較回路により比較信号ＥＯＲ１５が接地電圧ＶＳＳに駆動される。その他の比較信号ＥＯＲ１〜ＥＯＲ１４も対応する比較回路により接地電圧ＶＳＳに駆動され、論理制御回路ＣＬＧＣによりベリファイ結果信号ＥＯＲＡが電源電圧ＶＤＤに駆動される。

最後に、電源電圧ＶＤＤとなっているワード線ＷＬ０、リファレンス・ワード線ＲＷＬ０、クランプ信号ＣＬＰを接地電圧ＶＳＳに駆動する。同時に、ディスチャージ制御信号ＤＩＳＣ、ＤＩＳＳを電源電圧ＶＤＤに駆動することにより、リファレンス・共通データ線制御回路ＣＤＣＲとリファレンス・センスノード制御回路ＳＮＣＲによりリファレンス・共通データ線ＣＤＲとリファレンス・センスノードＳＮＲを接地電圧ＶＳＳに駆動する。並行して、共通データ線制御回路とセンスノード制御回路により、共通データ線ＣＤ０〜ＣＤ１５とセンスノードＳＮ０〜ＳＮ１５も接地電圧ＶＳＳに駆動する。

ベリファイ結果信号ＥＯＲＡが電源電圧ＶＤＤに駆動されている場合、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を非活性状態とし、書換え起動信号ＷＥＢとベリファイ制御信号ＶＥＢを電源電圧ＶＤＤに駆動し、待機状態に戻る。この場合、すべてのメモリセルが正しく書換えられているので、ベリファイ書換え動作は終了する。一方、ベリファイ結果信号ＥＯＲＡが接地電圧ＶＳＳに駆動されている場合、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を活性状態に保持し、書換え起動信号ＷＥＢとベリファイ制御信号ＶＥＢを接地電圧ＶＳＳに保持し、ベリファイ動作とベリファイ結果の判定が終了する。その後、ベリファイ結果信号ＥＯＲＡが電源電圧ＶＤＤに駆動されるまで、ステップＳ１５からＳ１８に対応する動作が繰返し行なわれる。このとき、比較信号が電源電圧ＶＤＤになっている書換え回路に対応するメモリセルのみに書換えパルスが印加される。

次に、図５２に示した相変化メモリの読出し動作について、これまでの述べた要素回路に着目して説明する。図５６及び図５７は、図５２に示した相変化メモリの読出し動作におけるタイミング・ダイアグラムの例を示している。先のベリファイ動作と同様に一例として、ワード線ＷＬ０上の１２８個のメモリセルのうち、８セル毎に１６個のメモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０の記憶情報を読み出す場合の動作を説明する。また、説明を簡単にするために、特にメモリセルＭＣ００は記憶情報‘１’を、ＭＣ０１２０は記憶情報‘０’を記憶しているものと仮定して説明する。読出し動作時において、書換え起動信号ＷＥＢは電源電圧ＶＤＤに保持されるので、リセット起動信号ＲＳＴＥ０〜ＲＳＴＥ１５、第一のセット起動信号ＦＳＥ０〜ＦＳＥ１５、第二のセット起動信号ＳＳＥ０〜ＳＳＥ１５は接地電圧に保持される。また、ベリファイ制御信号ＶＥＢは電源電圧ＶＤＤに保持される。

読出し動作が開始されると、まずプリチャージ動作が行われる。この動作は、ベリファイ動作と同じなので省略する。

プリチャージ動作が終了した後、接地電圧ＶＳＳに駆動されているプリチャージ制御信号ＰＣＳＢを電源電圧ＶＤＤに駆動し、リファレンス・センスノード制御回路ＳＮＣＲ内のＰＭＯＳトランジスタＭＰ３２を非導通状態にする。また、センスノード制御回路ＳＮＣ内のＰＭＯＳトランジスタＭＰ３２を非導通状態にする。その後、ワードドライバ制御信号ＷＤＥを活性化して、接地電圧ＶＳＳとなっているワード線ＷＬ０を電源電圧ＶＤＤに駆動する。これにより、メモリセルＭＣ００、ＭＣ０８、…、ＭＣ０１２０を活性化して、センスノードＳＮ０〜ＳＮ１５を駆動する。

これと同時に、接地電圧ＶＳＳとなっているリファレンス・ワード線ＲＷＬＲを電源電圧ＶＤＤに駆動する。これにより、リファレンスセルＲＥＦＣＲを活性化して、リファレンス・センスノードＳＮＲを駆動する。リファレンス・センスノードＳＮＲの電圧がリファレンス・センスアンプＳＡＲの論理しきい値ＶＴＨＬより低くなることにより、読出しデータラッチ制御信号ＳＬＥが、接地電圧ＶＳＳから電源電圧ＶＤＤに駆動される。

読出しデータラッチ制御信号ＳＬＥが接地電圧ＶＳＳに駆動されている間に、センスアンプ出力線の信号が読出しデータラッチに取り込まれて、読出しデータ線ＲＤＴに出力される。その後、読出しデータラッチ制御信号ＳＬＥを電源電圧ＶＤＤに駆動することにより、読出しデータ線ＲＤＴの出力が保持される。ここで、読出しデータラッチ制御信号ＳＬＥは、抵抗値がセット（低抵抗）状態における抵抗値の最大値Ｒｓｍａｘであるセット状態のメモリセルと、抵抗値がＲｒｍｉｎであるリセット状態のメモリセルの記憶情報を、センスアンプによりマージンを持って判別できるように設定されている。今、記憶情報‘１’に応じた低抵抗状態にあるメモリセルＭＣ００の記憶情報を判別する場合、センスアンプ出力線ＳＯ０は対応するセンスアンプにより接地電圧ＶＳＳから電源電圧ＶＤＤに駆動されるので、対応する読出しデータラッチは、対応する読出しデータ線ＲＤＴ０を電源電圧ＶＤＤに駆動し、その状態を保持する。一方、記憶情報‘０’に応じた高抵抗状態にあるメモリセルＭＣ０１２０の記憶情報を判別する場合、センスアンプ出力線ＳＯ１５は接地電圧ＶＳＳに保持されているので、対応する読出しデータラッチは、対応する読出しデータ線ＲＤＴ１５を接地電圧ＶＳＳに駆動し、その状態を保持する。その後、接地電圧ＶＳＳとなっている出力ゲート起動信号ＯＧＥを電源電圧ＶＤＤに駆動することにより、読み出されたメモリセルの記憶情報を入出力線ＩＯ０〜ＩＯ１５に出力する。

最後に、電源電圧ＶＤＤとなっているワード線ＷＬ０、リファレンス・ワード線ＲＷＬＲ、出力ゲート起動信号ＯＧＥ、クランプ信号ＣＬＰを接地電圧ＶＳＳに駆動し、カラム選択信号対（ＹＳ０Ｔ、ＹＳ０Ｂ）を非活性状態とする。同時に、ディスチャージ制御信号ＤＩＳＣ、ＤＩＳＳを電源電圧ＶＤＤに駆動することにより、リファレンス・共通データ線制御回路ＣＤＣＲとリファレンス・センスノード制御回路ＳＮＣＲにより、リファレンス・共通データ線ＣＤＲとリファレンス・センスノードＳＮＲを接地電圧ＶＳＳに駆動する。並行して、共通データ線制御回路とセンスノード制御回路により、共通データ線ＣＤ０〜ＣＤ１５とセンスノードＳＮ０〜ＳＮ１５も接地電圧ＶＳＳに駆動することにより、待機状態に戻る。

以上で述べた相変化メモリの構成と動作による効果を以下にまとめる。第一に、メモリセルが駆動する容量と同程度の容量を備えたリファレンス・ビット線、リファレンス・センスノードとリファレンス・共通データ線を接続するリファレンス・共通データ線制御回路、リファレンス・ビット線、リファレンス・センスノードをプリチャージするリファレンス・センスノード制御回路、リファレンス・センスノードを駆動する二つのリファレンスセル、リファレンスセルの読出し信号を増幅するリファレンス・センスアンプを備えた構成とした。リファレンスセル、リファレンス・共通データ線制御回路、リファレンス・センスノード制御回路、リファレンス・センスアンプは、それぞれ、メモリセル、共通データ線制御回路、センスノード制御回路、センスアンプと同じものである。このような構成とすることにより、メモリセル内の選択トランジスタの駆動能力、ビット線のプリチャージ電圧、センスアンプの論理しきい値ＶＴＨＬが、電源電圧、温度の影響を受けて変化しても、リファレンスセル内の選択トランジスタの駆動能力、リファレンス・ビット線のプリチャージ電圧、リファレンス・センスアンプの論理しきい値ＶＴＨＬも同じように変化させることができる。したがって、読出し動作時とベリファイ動作時において、二つのリファレンスセルのうち対応するリファレンスセルの読出し信号を、リファレンス・センスアンプで増幅した信号を読出しデータラッチ制御信号として用いることにより、電源電圧、温度の影響を補償して、メモリセルの記憶情報とメモリセルがリセット状態であることを判別することができる。また、メモリセル内の記憶素子が温特を持つ場合においても、その温特を補償することができる。この結果、読出しデータラッチ制御信号を、実施の形態１よりも精度良く発生することができる半導体記憶装置を実現することができる。
第二に、読出し動作時とベリファイ動作時において、リファレンス・共通データ線ＣＤＲに接続する回路は、共通データ線に接続する回路とほぼ同じにすることができる。したがって、共通データ線ＣＤＲに寄生する容量と共通データ線に寄生する容量は同程度にすることができる。この結果、抵抗素子ＲＭ０の抵抗値は、リセット（高抵抗）状態における抵抗値の最小値Ｒｒｍｉｎと同程度に設定することができる。また、ＲＭＲの抵抗値は、セット（低抵抗）状態における抵抗値の最大値Ｒｓｍａｘと抵抗値Ｒｒｍｉｎの間に設定することができる。

（実施の形態８）
本実施の形態８の半導体記憶装置は、実施の形態７と比べ、読出し動作とベリファイ動作の回数を増やしても、精度良く読出しデータラッチ制御信号を発生することができる相変化メモリである。その特徴は、図５８に示すように、記憶素子の代わりに、例えば、ポリシリコンで形成された抵抗素子ＲＭＰ０、ＲＭＰＲを用いて、リファレンスセルＲＥＦＣ０とＲＥＦＣＲを構成したことである。このような構成とすることにより、読出し動作とベリファイ動作を繰り返し行っても、所謂ソフトライトにより、抵抗値が変化する恐れがない。この結果、実施の形態７と比べ、読出し動作とベリファイ動作の回数を増やしても、精度良く読出しデータラッチ制御信号を発生することができる。

（実施の形態９）
本実施の形態９の半導体記憶装置は、ソフトライトが起こることがなく、実施の形態８と比べ、精度良く読出しデータラッチ制御信号を発生することができる相変化メモリである。その特徴は、図５９に示すように、ポリシリコンで形成された抵抗素子ＲＭＰ０、ＲＭＰＲの代わりに、ＮＭＯＳトランジスタＱＭ０Ｒ、ＱＭＲＲを用いて、リファレンスセルＲＥＦＣ０とＲＥＦＣＲを構成したことである。ＮＭＯＳトランジスタＱＭ０Ｒ、ＱＭＲＲのゲート電圧は、それぞれ、温度によって出力電圧が変わる電圧発生回路ＶＢＧＥＮ０、ＶＢＧＥＮＲにより発生した電圧ＶＢ０、ＶＢＲにより制御する。このような構成とし、メモリセルの温度特性に合わせて、ＮＭＯＳトランジスタＱＭ０Ｒ、ＱＭＲＲの駆動能力を制御することにより、メモリセルの温度特性を補償して、読出しデータラッチ制御信号を発生することができる。以上のような構成とすることにより、実施の形態８よりも、精度良く読出しデータラッチ制御信号を発生することができる。また、ＮＭＯＳトランジスタＱＭ０Ｒ、ＱＭＲＲにより記憶素子の特性を模擬することにより、ソフトライトが起こることがない。したがって、読出し動作とベリファイ動作の回数を増やしても、精度良く読出しデータラッチ制御信号を発生することができる。

（実施の形態１０）
本実施の形態１０における半導体記憶装置は、実施の形態５と比べ、読出しデータラッチ制御信号を精度良く発生することができ、安定した読出し動作を行うことができる相変化メモリである。その特徴は次の通りである。すなわち、メモリセルが駆動する容量と同程度の容量を備えたリファレンス・ビット線、リファレンス・センスノードとリファレンス・共通データ線を接続するリファレンス・共通データ線制御回路、リファレンス・ビット線、リファレンス・センスノードをプリチャージするリファレンス・センスノード制御回路、リファレンス・センスノードを駆動する二つのリファレンスセル、リファレンスセルの読出し信号を増幅するリファレンス・センスアンプの組を三つ備えていることである。リファレンスセル、リファレンス・共通データ線制御回路、リファレンス・センスノード制御回路、リファレンス・センスアンプは、それぞれ、メモリセル、共通データ線制御回路、センスノード制御回路、センスアンプと同じものである。また、三つのリファレンスセルの抵抗値は所望の値に設定される。

このような構成することにより、メモリセル内の選択トランジスタの駆動能力、ビット線のプリチャージ電圧、センスアンプの論理しきい値ＶＴＨＬが、電源電圧、温度の影響を受けて変化しても、リファレンスセル内の選択トランジスタの駆動能力、リファレンス・ビット線のプリチャージ電圧、リファレンス・センスアンプの論理しきい値ＶＴＨＬも同じように変化させることができる。したがって、三つのリファレンスセルの読出し信号を、対応するリファレンス・センスアンプで増幅した信号のうちの一つを選択して、読出しデータラッチ制御信号として用いることにより、電源電圧、温度の影響を補償して、メモリセルの記憶情報とメモリセルがリセット状態であることの判別、メモリセルがセット状態であることの判別を行うことができる。また、メモリセル内の記憶素子が温特を持つ場合においても、その温特を補償することができる。したがって、読出しデータラッチ制御信号を、実施の形態５よりも精度良く発生することができる半導体記憶装置を実現することができる。以下、実施の形態５との相違点に着目して構成と動作を説明する。

図６０は、本発明の実施の形態１０による相変化メモリの要部ブロックの構成例を示している。以下、図４２に示した構成との差異に着目して相変化メモリの構成を説明する。図４２に示した構成との差異は全部で三つある。第一に、メモリセル・アレイＭＣＡ内に、（ｍ＋１）行×８列の複数のリファレンスセルＭＣＲ１００〜ＭＣＲ１ｍ７で構成されるリファレンス・サブアレイＳＭＣＡＲ１〜ＳＭＣＡＲ３を追加したことである。各リファレンスセルＭＣＲ１００〜ＭＣＲ１ｍ７、リファレンスセルＭＣＲ２００〜ＭＣＲ２ｍ７、リファレンスセルＭＣＲ３００〜ＭＣＲ３ｍ７、は、直列接続された記憶素子ＲＭと選択トランジスタＱＭが、対応するリファレンス・ビット線ＢＬＲ１０〜ＢＬＲ１７、リファレンス・ビット線ＢＬＲ２０〜ＢＬＲ２７、リファレンス・ビット線ＢＬＲ３０〜ＢＬＲ３７と接地電圧ＶＳＳ給電線との間に接続された構成である。選択トランジスタＱＭのゲート電極には接地電圧ＶＳＳ給電線が接続される。

第二に、リファレンス・マルチプレクサＭＵＸＲ１〜ＭＵＸＲ３を追加したことである。リファレンス・マルチプレクサＭＵＸＲ１〜ＭＵＸＲ３は、マルチプレクサＭＵＸ０〜ＭＵＸ１５と同じ構成であり、それぞれリファレンス・ビット線ＢＬＲ１０〜ＢＬＲ１７、リファレンス・ビット線ＢＬＲ２０〜ＢＬＲ２７、リファレンス・ビット線ＢＬＲ３０〜ＢＬＲ３７のうちの一本を選択して、後述するリファレンス・読み書き回路ＲＷＲ１、ＲＷＲ２、ＲＷＲ３に接続する。また、リファレンス・マルチプレクサＭＵＸＲ１〜ＭＵＸＲ３は、マルチプレクサＭＵＸ０〜ＭＵＸ１５と同様にカラム選択線対群ＹＳＰによって制御される。以上説明してきた第一と第二の差異により、読出し動作時、書換え動作時、ベリファイ動作時において、どのリファレンス・ビット線が選択されてもビット線と同じ容量が、リファレンス・読み書き回路に接続できるようにしている。

第三に、リファレンス・読み書き回路ＲＷＲ１〜ＲＷＲ３が追加されたことである。リファレンス・読み書き回路ＲＷＲ１〜ＲＷＲ３は、例えば、ＲＷＲ１は、リファレンスセルＲＥＦＣ１、リファレンス・読出し回路ＲＣＲ１、リファレンス・書換え回路ＰＲＧＭＲ１より構成される。リファレンスセルＲＥＦＣ１、リファレンス・読出し回路ＲＣＲ１、リファレンス・書換え回路ＰＲＧＭＲ１は、それぞれリファレンス・共通データ線ＣＤＲ１に接続される。リファレンス・読み書き回路ＲＷＲ１は、制御論理回路ＣＬＧＣにより発生される読み書き回路制御信号群ＲＷＣＰと書換え制御信号群ＰＰＲ１によって制御され、読出しデータラッチ制御信号ＳＬＥ１を出力する。同様に、ＲＷＲ２は、読出しデータラッチ制御信号ＳＬＥ２を出力する。また、ＲＷＲ３は、読出しデータラッチ制御信号ＳＬＥ３を出力する。生成された読出しデータラッチ制御信号ＳＬＥ１〜ＳＬＥ３は、読み書き回路ＲＷ０〜ＲＷ１５に入力される。図４３に示したディレイ選択回路ＤＬＹＳＥＬは、書換え起動信号と書換えデータラッチ線の信号に応じて、読出しデータラッチ制御信号ＳＬＥ１〜ＳＬＥ３のうちの一つを選択する。読出しデータラッチは、選択された信号により、対応するセンスアンプの出力をラッチする。

図６１は、図６０に示した相変化メモリにおけるリファレンス・読み書き回路、例えばＲＷＲ１の構成を示している。リファレンス・読み書き回路ＲＷＲ１は、リファレンス・読出し回路ＲＣＲ１、リファレンス・書き換え回路ＰＲＧＭＲ１、リファレンスセルＲＥＦＣ１より構成される。リファレンス・読み書き回路ＲＷＲ２とＲＷＲ３の構成も、リファレンスセルを除き同じである。

リファレンス・読出し回路ＲＣＲ１は、リファレンス・共通データ線ＣＤＲ１とリファレンス・センスノードＳＮＲ１との間に接続されるリファレンス・共通データ線制御回路ＣＤＣＲ１、リファレンス・センスノードＳＮＲ１に接続されるリファレンス・センスノード制御回路ＳＮＣＲ１、リファレンス・センスノードＳＮＲ１に接続されるリファレンス・センスアンプＳＡＲ１より構成される。リファレンス・共通データ線制御回路ＣＤＣＲ１とリファレンス・センスノード制御回路ＳＮＣＲ１の、それぞれの構成、動作、制御信号は、読み書き回路ＲＷ０〜ＲＷ１５内に含まれるものと同じである。また、リファレンス・センスアンプＳＡＲ１は、リファレンスセルの読出し信号を増幅することと、その出力信号が読出しデータラッチ制御信号ＳＬＥ１として用いられることを除いて、構成と動作は、読み書き回路ＲＷ０〜ＲＷ１５内に含まれるものと同じである。

リファレンス・書換え回路ＰＲＧＭＲ１は、セット回路ＳＣＫＴとリセット回路ＲＣＫＴより構成される。セット回路ＳＣＫＴとリセット回路ＲＣＫＴは、読み書き回路ＲＷ０〜ＲＷ１５内に含まれるものと同じである。書換え回路ＰＲＧＭＲ１は、リセット起動信号ＲＳＴＢＲ１、第一セット信号ＦＳＥＢＲ１、第二のセット信号ＳＳＥＢＲ１より構成される書換え制御信号群ＰＰＲ１により制御され、書換えパルスをリファレンスセルＲＥＦＣ１に印加する。つまり、書換え回路ＰＲＧＭＲ１により、リファレンスセルＲＥＦＣ１の抵抗値を制御することができる。

リファレンスセルＲＥＦＣ１は、記憶素子ＲＭ１、選択トランジスタＱＭ１より構成される。記憶素子ＲＭ１は、メモリセルを構成する記憶素子と同じものである。また、選択トランジスタＱＭ１は、メモリセルを構成する選択トランジスタと同じものである。このような構成とすることにより、メモリセル内の選択トランジスタの駆動能力が電源電圧、温度の影響を受けて変化しても、選択トランジスタＱＭ１の駆動能力も同じように変化させることができる。また、記憶素子が温特を持つ場合に、その影響も補償することができる。一方、リファレンスセルＲＥＦＣ２、ＲＥＦＣ３の構成は、記憶素子の抵抗値を除き、リファレンスセルＲＥＦＣ１と同じである。

次に、リファレンスセルＲＥＦＣ１〜ＲＥＦＣ３の動作を説明する。待機時において、リファレンス・ワード線ＲＷＬは接地電圧ＶＳＳに駆動され、選択トランジスタＱＭ１〜ＱＭ３は非導通状態にされる。ベリファイ動作時においては、まず、リファレンス・マルチプレクサＭＵＸＲ１〜ＭＵＸＲ３により、対応するリファレンス・ビット線が選択される。次に、リファレンス・共通データ線制御回路により、対応するリファレンス・共通データ線と対応するリファレンス・センスノードが接続される。その後、リファレンス・センスノード制御回路により、対応するリファレンス・センスノードが電源電圧ＶＤＤにプリチャージされる。このとき、リファレンス・センスアンプの出力信号である読出しデータラッチ制御信号ＳＬＥ１〜ＳＬＥ３は、接地電圧ＶＳＳに駆動される。同時に、リファレンス・共通データ線が読出し電圧ＶＲにプリチャージされる。プリチャージが完了した後、接地電圧ＶＳＳとなっているリファレンス・ワード線ＲＷＬは、ワード線と同じタイミングで電源電圧ＶＤＤに駆動される。この結果、選択トランジスタＱＭ１〜ＱＭ３が導通状態とされ、リファレンスセルＲＥＦＣ１〜ＲＥＦＣ３により、対応するリファレンス・センスノードが駆動される。リファレンス・センスノードの電圧がリファレンス・センスアンプの論理しきい値ＶＴＨＬよりも低くなることにより、リファレンス・センスアンプにより、対応する読出しデータラッチ制御信号が接地電圧ＶＳＳから電源電圧ＶＤＤに駆動される。生成された読出しデータラッチ制御信号ＳＬＥ１〜ＳＬＥ３は、読み書き回路ＲＷ０〜ＲＷ１５に入力される。図４３に示したディレイ選択回路は、書換えデータラッチ線の信号に応じて、読出しデータラッチ制御信号ＳＬＥ１とＳＬＥ３のうちの一つを選択する。読出しデータラッチは、選択された信号により、対応するセンスアンプの出力をラッチする。その後、リファレンス・ワード線ＲＷＬを接地電圧ＶＳＳに駆動することにより、待機状態に戻る。読出し動作時においては、図４３に示したディレイ選択回路が、読出しデータラッチ制御信号ＳＬＥ２を選択することを除き、ベリファイ動作時と同じなので動作の説明は省略する。

リファレンスセルＲＥＦＣ１〜ＲＥＦＣ３内の記憶素子ＲＭ１〜ＲＭ３の抵抗値は予め、対応する書換え回路ＰＲＧＭＲ１〜ＰＲＧＭＲ３により次のように設定する。記憶素子ＲＭ１の抵抗値は、ベリファイ動作時において、抵抗値がセット（低抵抗）状態における抵抗値の最大値Ｒｓｍａｘ以下のメモリセルがセット状態であると判別されるように、読出しデータラッチ制御信号ＳＬＥ１が発生されるように設定する。また、記憶素子ＲＭ２の抵抗値は、読出し動作時において、抵抗値がＲｓｍａｘであるセット状態のメモリセルと、抵抗値がリセット（高抵抗）状態における抵抗値の最小値Ｒｒｍｉｎであるリセット状態のメモリセルの記憶情報を、センスアンプによりマージンを持って判別できるように、読出しデータラッチ制御信号ＳＬＥ２が発生されるように設定する。さらに、記憶素子ＲＭ３の抵抗値は、ベリファイ動作時において、抵抗値がＲｒｍｉｎ以上のメモリセルがリセット状態であると判別されるように、読出しデータラッチ制御信号ＳＬＥ３が発生されるように設定する。以上のように、記憶素子ＲＭ１〜ＲＭ３の抵抗値を調整することにより、一つのセンスアンプを用いて、読出し動作と、セット状態とされるメモリセルの抵抗値とリセット状態とされるメモリセルの抵抗値のベリファイ動作を行うことができる。

以上のように、読み書き回路ＲＷＲ１〜ＲＷＲ３を構成することにより、メモリセル内の選択トランジスタの駆動能力、ビット線のプリチャージ電圧、センスアンプの論理しきい値ＶＴＨＬが、電源電圧、温度の影響を受けて変化しても、リファレンスセル内の選択トランジスタＱＭ１〜ＱＭ３の駆動能力、リファレンス・ビット線のプリチャージ電圧、リファレンス・センスアンプの論理しきい値ＶＴＨＬも同じように変化させることができる。したがって、読出し動作時とベリファイ動作時において、リファレンスセルＲＥＦＣ１〜ＲＥＦＣ３の読出し信号を、対応するリファレンス・センスアンプで増幅した信号を読出しデータラッチ制御信号ＳＬＥ１〜ＳＬＥ３として用いることにより、電源電圧、温度の影響を補償して、メモリセルの記憶情報と、セット状態とされるメモリセルの抵抗値とリセット状態とされるメモリセルの抵抗値を判別することができる。また、メモリセル内の記憶素子が温特を持つ場合においても、その温特を補償することができる。

さらに、読出し動作時とベリファイ動作時において、リファレンス・共通データ線に接続する回路は、共通データ線に接続する回路とほぼ同じである。このため、共通データ線に寄生する容量と共通データ線に寄生する容量は同程度である。したがって、抵抗素子ＲＭ１の抵抗値は、セット（低抵抗）状態における抵抗値の最大値Ｒｓｍａｘと同程度に設定することができる。また、ＲＭ２の抵抗値は、抵抗値Ｒｓｍａｘとリセット（高抵抗）状態における抵抗値の最小値Ｒｒｍｉｎの間に設定することができる。さらに、抵抗素子ＲＭ３の抵抗値は、抵抗値Ｒｒｍｉｎと同程度に設定することができる。

これまで述べた要素回路を用いた図６０の相変化メモリのベリファイ動作とベリファイ結果の判定を行うタイミング・ダイアグラムと、読出し動作を行うタイミング・ダイアグラムは、読出しデータラッチ制御信号ＳＬＥ１〜ＳＬＥ３の発生方法を除き、実施の形態５と同じなので省略する。

以上で述べた相変化メモリの構成と動作による効果を以下にまとめる。第一に、メモリセルが駆動する容量と同程度の容量を備えたリファレンス・ビット線、リファレンス・ビット線をプリチャージするリファレンス・共通データ線制御回路、リファレンス・センスノード制御回路、リファレンス・ビット線を駆動するリファレンスセル、リファレンスセルの読出し信号を増幅するリファレンス・センスアンプの組を三つ備えた構成とした。リファレンスセル、リファレンス・ビット線をプリチャージする回路、リファレンスセルの読出し信号を増幅するリファレンス・センスアンプは、それぞれ、メモリセル、ビット線をプリチャージする回路、メモリセルの読出し信号を増幅するセンスアンプと同じものである。このような構成とすることにより、メモリセル内の選択トランジスタの駆動能力、ビット線のプリチャージ電圧、センスアンプの論理しきい値ＶＴＨＬが、電源電圧、温度の影響を受けて変化しても、リファレンスセル内の選択トランジスタの駆動能力、リファレンス・ビット線のプリチャージ電圧、リファレンス・センスアンプの論理しきい値ＶＴＨＬも同じように変化させることができる。したがって、読出し動作時とベリファイ動作時において、三つのリファレンスセルの読出し信号を、対応するリファレンス・センスアンプで増幅した信号のうちの一つを選択して、読出しデータラッチ制御信号として用いることにより、電源電圧、温度の影響を補償して、メモリセルの記憶情報、メモリセルがリセット状態であることの判別、メモリセルがセット状態であることの判別ができる。また、メモリセル内の記憶素子が温特を持つ場合においても、その温特を補償することができる。この結果、読出しデータラッチ制御信号を、実施の形態５よりも精度良く発生することができる半導体記憶装置を実現することができる。

第二に、読出し動作時とベリファイ動作時において、リファレンス・共通データ線に接続する回路は、共通データ線に接続する回路とほぼ同じにすることができる。したがって、共通データ線に寄生する容量と共通データ線に寄生する容量は同程度にすることができる。この結果、抵抗素子ＲＭ１の抵抗値は、セット（低抵抗）状態における抵抗値の最大値Ｒｓｍａｘと同程度に設定することができる。また、ＲＭ２の抵抗値は、抵抗値Ｒｓｍａｘとリセット（高抵抗）状態における抵抗値の最小値Ｒｒｍｉｎの間に設定することができる。さらに、抵抗素子ＲＭ３の抵抗値は、抵抗値Ｒｒｍｉｎと同程度に設定することができる。

本実施の形態において、リファレンスセルを記憶素子と選択トランジスタより構成したが、記憶素子の代わりに、例えば、ポリシリコンで形成された抵抗素子を用いても良い。このような構成とすることにより、読出し動作とベリファイ動作を繰り返し行っても、所謂ソフトライトにより、抵抗値が変化する恐れがない。この結果、記憶素子を用いた場合と比べ、読出し動作とベリファイ動作の回数を増やしても、精度良く読出しデータラッチ制御信号を発生することができる。

また、記憶素子の代わりに、電圧発生回路の出力電圧よってゲート電圧が制御されたＮＭＯＳトランジスタを用いてもよい。また、電圧発生回路の出力電圧は、温度によって変化するようにしてもよい。このような構成とし、メモリセルの温度特性に合わせて、ＮＭＯＳトランジスタの駆動能力を制御することにより、メモリセルの温度特性を補償して、読出しデータラッチ制御信号を発生することができる。この結果、抵抗素子を用いた場合よりも、精度良く読出しデータラッチ制御信号を発生することができる。

（実施の形態１１）
本実施の形態１１における半導体記憶装置は、実施の形態１０よりもチップ面積が小さく、しかも、メモリセルの記憶情報、メモリセルがリセット状態であることの判別、メモリセルがセット状態であることの判別ができる相変化メモリである。

図６２は、本発明の実施の形態１１による相変化メモリの要部ブロックの構成例を示している。以下、図６０に示した構成との差異に着目して相変化メモリの構成を説明する。図６０に示した構成との差異は全部で二つある。第一に、リファレンス・サブアレイＳＭＣＡＲ１、ＳＭＣＡＲ３、リファレンス・マルチプレクサＭＵＸＲ１、ＭＵＸＲ３、リファレンス・読み書き回路ＲＷＲ１、ＲＷＲ３のみを備えていることである。

第二に、リファレンス・共通データ線ＣＤＲ１とＣＤＲ２をショートするショート・スイッチＳＳＷを備えていることである。読出し動作時において、ショート・スイッチＳＳＷは導通状態とされ、二つのリファレンスセルＲＥＦＣ１とＲＥＦＣ３により、二つのリファレンス・センスノードが駆動される。このような動作とすることで、ベリファイ動作時の読出しデータラッチ制御信号ＳＬＥ１の位相とＳＬＥ３の位相の中間の位相を持つ信号を生成することができる。この結果、読出し動作のための読出しデータラッチ制御信号を発生させるリファレンス・サブアレイ、リファレンス・マルチプレクサ、リファレンス・読み書き回路を不要にでき、チップ面積を小さくすることができる。

次に、ショート・スイッチの動作を説明する。ショート・スイッチＳＳＷは、待機時、書換え動作時において、非導通状態とされる。また、ベリファイ動作時においても、ショート・スイッチＳＳＷは、非導通状態とされる。このとき発生される読出しデータラッチ制御信号ＳＬＥ１とＬＳＥ３のうちの一方が、書換えデータラッチ線の信号に応じて、後述する読出し回路ＲＣ０内のディレイ選択回路ＤＬＹＳＥＬにより選択される。読出しデータラッチは、選択された信号により、対応するセンスアンプの出力をラッチする。

一方、読出し動作時において、リファレンス・ワード線が駆動される前に、ショート・スイッチＳＳＷが導通状態とされる。この結果、二つのリファレンスセルＲＥＦＣ１とＲＥＦＣ３により、二つのリファレンス・センスノードが駆動されるので、読出しデータラッチ制御信号ＳＬＥ１とＳＬＥ３の位相は、ベリファイ動作時における読出しデータラッチ制御信号ＳＬＥ１の位相とＳＬＥ３の位相の中間の位相となる。したがって、読出し動作時のための読出しデータラッチ制御信号を発生させるリファレンス・サブアレイ、リファレンス・マルチプレクサ、リファレンス・読み書き回路を不要にできる。

次に、本実施の形態１１における読み書き回路内の読出し回路の構成例を示す。図６３は、読出し回路、例えば読み書き回路ＲＷ０内の読出し回路ＲＣ０の構成例を示している。図４３に示した読出し回路ＲＣ０との違いは、ディレイ選択回路ＤＬＹＳＥＬに入力されている信号が、読出しデータラッチ制御信号ＳＬＥ１、ＳＬＥ３、書換え起動信号ＷＥＢ、書換えデータラッチ線ＬＷＤＴ０のみであることである。ベリファイ動作時において、ディレイ選択回路ＤＬＹＳＥＬは、書換えデータラッチ線ＬＷＤＴ０が電源電圧ＶＤＤに駆動されている場合、読出しデータラッチ制御信号ＳＬＥ１が選択される。一方、書換えデータラッチ線ＬＷＤＴ０が接地電圧ＶＳＳに駆動されている場合、読出しデータラッチ制御信号ＳＬＥ３が選択される。読出し動作時において、ディレイ選択回路ＤＬＹＳＥＬは、例えば、読出しデータラッチ制御信号ＳＬＥ１を選択する。

これまで述べた要素回路を用いた図６２の相変化メモリのベリファイ動作とベリファイ結果の判定を行うタイミング・ダイアグラムと、読出し動作を行うタイミング・ダイアグラムは、読出しデータラッチ制御信号ＳＬＥ１とＳＬＥ３の発生方法と、読出しデータラッチ制御信号ＳＬＥ１とＳＬＥ３の選択方法を除き、実施の形態５と同じなので省略する。

以上で述べた相変化メモリの構成と動作による効果を以下にまとめる。第一に、二つのリファレンス・サブアレイ、二つのリファレンス・マルチプレクサ、二つのリファレンス・読み書き回路を備えた構成とした。第二に、二つのリファレンス・共通データ線をショートするショート・スイッチを備えた構成とした。読出し動作時において、ショート・スイッチを導通状態とすることにより、ベリファイ動作時に発生される二つの読出しデータラッチ制御信号のそれぞれの位相の中間の位相を持つ信号を生成することができる。この結果、読出し動作のための読出しデータラッチ制御信号を発生させるリファレンス・サブアレイ、リファレンス・マルチプレクサ、リファレンス・読み書き回路を不要にすることができる。したがって、実施の形態１０よりもチップ面積が小さく、しかも、メモリセルの記憶情報、メモリセルがリセット状態であることの判別、メモリセルがセット状態であることの判別ができる相変化メモリを実現することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば

本発明は単体の半導体記憶装置、更には相変化メモリのような半導体記憶装置をオンチップメモリとして搭載したデータ処理プロセッサ等の半導体集積回路、あるいはマルチチップモジュール等に広く適用することができる。

Claims

抵抗の変化を利用して情報を記憶する素子と選択トランジスタとの直列回路を含む複数のメモリセルと、
前記選択トランジスタの選択端子に接続されたワード線と、
前記直列回路に接続されたビット線と、
前記メモリセルから前記ビット線に読み出された読出し信号を増幅するセンスアンプと、
前記センスアンプの出力を保持する読出しデータラッチと、
前記読出しデータラッチのラッチタイミングを、読出し動作とベリファイ動作とに応じて相違させるラッチ制御回路と、を備え、
前記ラッチ制御回路は、第１ラッチ制御ユニット及び第２ラッチ制御ユニットを有し、
前記第１ラッチ制御ユニットは、
前記メモリセルに接続されたビット線を模擬する第１リファレンス信号線と、
前記第１リファレンス信号線に接続され第１の抵抗値を持つことができる第１リファレンスセルと、
選択された第１リファレンスセルによって前記第１リファレンス信号線に現れるリファレンス信号を増幅する第１リファレンス・センスアンプと、を有し、前記第１リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成し、
前記第２ラッチ制御ユニットは、
前記メモリセルに接続されたビット線を模擬する第２リファレンス信号線と、
前記第２リファレンス信号線に接続され第２の抵抗値を持つことができる第２リファレンスセルと、
選択された第２リファレンスセルによって前記第２リファレンス信号線に現れるリファレンス信号を増幅する第２リファレンス・センスアンプと、を有し、前記第２リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成し、
第１及び第２の抵抗値は相互に異なり、
第１状態にプログラムされるメモリセルのベリファイ動作において前記第１ラッチ制御ユニットがラッチタイミングを生成し、
第２状態にプログラムされるメモリセルのベリファイ動作において前記第２ラッチ制御ユニットがラッチタイミングを生成し、
読出し動作において前記第１リファレンス信号線と前記第２リファレンス信号線が短絡され、前記第１ラッチ制御ユニットおよび第２ラッチ制御ユニットがラッチタイミングの生成動作を行い、生成された何れかのデータラッチタイミングが前記読出しデータラッチに与えられる、半導体記憶装置。
前記センスアンプは入出力共にシングルエンドで構成される請求項１記載の半導体記憶装置。
前記センスアンプはインバータである請求項２記載の半導体記憶装置。
前記ラッチ制御回路は、タイミング信号を入力として前記タイミング信号を第１の時間遅延させ第１の信号を出力する第１の遅延回路と、前記第１の信号を入力として前記第１の信号を第２の時間遅延させ第２の信号を出力する第２の遅延回路と、前記第１の信号と第２の信号のうちの１つを選択する選択回路とを有し、
前記選択回路は読出し動作時に前記第１の信号を選択して出力し、ベリファイ動作時に前記第２の信号を選択して出力する、請求項１記載の半導体記憶装置。
前記第１の信号は、第１状態の内の最も高い抵抗値を有するメモリセルと第２状態の内の最も低い抵抗値を有するメモリセルとの状態を同等のレベルマージンをもって前記センスアンプで判定可能になるタイミングでラッチ動作を指示し、
前記第２の信号は、第２状態にプログラムされるメモリセルの抵抗値が第２状態の内の最も低い抵抗値以上であることを第２状態と判定可能になるタイミングでラッチ動作を指示する、請求項４記載の半導体記憶装置。
前記ラッチ制御回路は、前記読出しデータラッチ回路に対するラッチタイミングが最も早い第１のラッチ制御信号、次に早い第２のラッチ制御信号、及び最も遅い第３のラッチ制御信号を生成し、読み出し動作では前記第２のラッチ制御信号を用いて前記データラッチのラッチタイミングを制御し、ベリファイ動作では前記第１のラッチ制御信号又は第３のラッチ制御信号を用いて前記データラッチのラッチタイミングを制御する、請求項１記載の半導体記憶装置。
前記ラッチ制御回路は、タイミング信号を入力として前記タイミング信号を第１の時間遅延させ第１のラッチ制御信号を出力する第１の遅延回路と、前記第１のラッチ制御信号を入力として前記第１のラッチ制御信号を第２の時間遅延させ第２のラッチ制御信号を出力する第２の遅延回路と、前記第２のラッチ制御信号を入力として前記第２のラッチ制御信号を第３の時間遅延させ第３のラッチ制御信号を出力する第３の遅延回路と、前記第１乃至第３のラッチ制御信号のうちの１つを選択する選択回路と、を有し、
前記選択回路は、読出し動作時に前記第２のラッチ制御信号を選択して出力し、ベリファイ動作時に前記第１のラッチ制御信号又は第３のラッチ制御信号を選択して出力する、請求項６記載の半導体記憶装置。
前記第１のラッチ制御信号は、第１状態にプログラムされるメモリセルの抵抗値が第１状態の内の最も高い抵抗値以下であることを第１状態と判定可能になるタイミングでラッチ動作を指示し、
前記第２のラッチ制御信号は、第１状態の内の最も高い抵抗値を有するメモリセルと第２状態の内の最も低い抵抗値を有するメモリセルとの状態を同等のレベルマージンをもって前記センスアンプで判定可能になるタイミングでラッチ動作を指示し、
前記第３のラッチ制御信号は、第２状態にプログラムされるメモリセの抵抗値が第２状態の内の最も低い抵抗値以上であることを第２状態と判定可能になるタイミングでラッチ動作を指示する、請求項７記載の半導体記憶装置。
前記記憶素子はカルコゲナイド材料を含む、請求項１記載の半導体記憶装置。
前記ラッチ制御回路は、
前記メモリセルに接続されたビット線を模擬するリファレンス信号線と、
前記リファレンス信号線に接続され異なる抵抗値を持つことができる複数のリファレンスセルと、
選択されたリファレンスセルによって前記リファレンス信号線に現れるリファレンス信号を増幅するリファレンス・センスアンプと、を有し、前記リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成し、
読出し動作とベリファイ動作とに応じて抵抗値の異なるリファレンスセルが選択される、請求項１記載の半導体記憶装置。
前記リファレンスセルは、抵抗の変化を利用して情報を記憶するリファレンス用記憶素子と選択トランジスタとの直列回路を含み、前記直列回路は前記リファレンス信号線に接続される、請求項１０記載の半導体記憶装置。
前記リファレンス信号線に接続されたリファレンス書換え回路を更に有し、
前記リファレンス書換え回路は、書込みデータに従って前記リファレンス用記憶素子に抵抗値を設定するためのパルス電圧の印加制御を行う、請求項１１記載の半導体記憶装置。
前記複数のリファレンスセル用記憶素子は抵抗値が互いに異なる、請求項１１記載の半導体記憶装置。
前記リファレンスセルは、第１トランジスタと第２トランジスタとの直列回路とを有し、
前記複数のリファレンスセルのうち対応するリファレンスセルの前記第２トランジスタのゲート電圧を制御する複数のゲート制御回路を更に有し、
前記直列回路は前記リファレンス信号線に接続され、
前記複数のゲート制御回路は複数のリファレンスセルの前記第２のトランジスタに互いに相違するゲート電圧を供給する、請求項１０記載の半導体記憶装置。
前記ラッチ制御回路は、第１ラッチ制御ユニット、第２ラッチ制御ユニット及び第３ラッチ制御ユニットを有し、
前記第１ラッチ制御ユニットは、
前記メモリセルに接続されたビット線を模擬する第１リファレンス信号線と、
前記第１リファレンス信号線に接続され第１の抵抗値を持つことができる第１リファレンスセルと、
選択された第１リファレンスセルによって前記第１リファレンス信号線に現れるリファレンス信号を増幅する第１リファレンス・センスアンプと、を有し、前記第１リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成し、
前記第２ラッチ制御ユニットは、
前記メモリセルに接続されたビット線を模擬する第２リファレンス信号線と、
前記第２リファレンス信号線に接続され第２の抵抗値を持つことができる第２リファレンスセルと、
選択された第２リファレンスセルによって前記第２リファレンス信号線に現れるリファレンス信号を増幅する第２リファレンス・センスアンプと、を有し、前記第２リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成し、
前記第３ラッチ制御ユニットは、
前記メモリセルに接続されたビット線を模擬する第３リファレンス信号線と、
前記第３リファレンス信号線に接続され第３の抵抗値を持つことができる第３リファレンスセルと、
選択された第３リファレンスセルによって前記第３リファレンス信号線に現れるリファレンス信号を増幅する第３リファレンス・センスアンプと、を有し、前記第３リファレンス・センスアンプの出力によって前記読出しデータラッチのラッチタイミングを生成し、
第１乃至第３の抵抗値は相互に異なり、
前記第２ラッチ制御ユニットは読出し動作においてラッチタイミングを生成し、
前記第１ラッチ制御ユニットは第１状態にプログラムされるメモリセルのベリファイ動作においてラッチタイミングを生成し、
前記第３ラッチ制御ユニットは第２状態にプログラムされるメモリセルのベリファイ動作においてラッチタイミングを生成する、請求項１記載の半導体記憶装置。
前記第１乃至第３リファレンスセルは、抵抗の変化を利用して情報を記憶するリファレンス用記憶素子と選択トランジスタとの直列回路を含み、前記第１乃至第３リファレンス信号線の内の対応するリファレンス信号線に結合される、請求項１５記載の半導体記憶装置。
前記第１乃至第３リファレンス信号線に夫々接続されたリファレンス書換え回路を更に有し、
前記リファレンス書換え回路は、書込みデータに従って前記リファレンス用記憶素子に抵抗値を設定するためのパルス電圧の印加制御を行う、請求項１６記載の半導体記憶装置。
前記第１乃至第３リファレンスセルのリファレンスセル用記憶素子は抵抗値が互いに異なる、請求項１７記載の半導体記憶装置。
前記第１乃至第３リファレンスセルの夫々は、第１トランジスタと第２トランジスタとの直列回路とを有し、前記第１乃至第３リファレンスセルのうち対応するリファレンスセルの前記第２トランジスタのゲート電圧を制御する複数のゲート制御回路を更に有し、
前記直列回路は前記第１乃至第３リファレンス信号線の内の対応するリファレンス信号線に結合され、
前記複数のゲート制御回路は前記第１乃至第３リファレンスセルの前記夫々の第２のトランジスタに互いに相違するゲート電圧を供給する、請求項１５記載の半導体記憶装置。