JP2011187144A - 半導体記憶装置 - Google Patents

Abstract

【課題】リセットフェイルが発生したメモリセルを回復させることのできる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、選択されたビット線ＢＬ及び選択されたワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差をかけて抵抗状態を遷移させるため、選択されたビット線ＢＬ及び選択されたワード線ＷＬに複数回のリセットパルスを印加する制御回路３０とを備える。制御回路３０は、選択メモリセルＭＣの抵抗状態を遷移させるためリセットパルスを複数回印加するとともに、所定回数のリセットパルスの印加によっても抵抗状態が遷移しなかった選択メモリセルＭＣに、リセットパルス印加に続いて、リセットパルスよりパルス幅の長いパルス電圧を印加する救済動作を実行する。
【選択図】図５

Description

本発明は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。

抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

ユニポーラ型のＲｅＲＡＭを例として説明すると、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

抵抗変化メモリ装置に対してセット動作・リセット動作を実行する際には、パルス回路で発生させた所定の電圧値・パルス幅（パルス印加時間）のパルスを選択メモリセルに対して印加する。抵抗変化メモリ装置に対してこのセット動作・リセット動作が多数回繰り返されると、メモリセルの抵抗状態は次第に変化しにくくなる。特に、リセットパルスを印加しても高抵抗状態に変化しなくなるリセットフェイルが発生するおそれがある（例えば、特許文献１参照）。リセットフェイルが発生したメモリセルはそのままでは記憶素子として機能しなくなる。そのため、リセットフェイルに対して、抵抗変化メモリ装置の動作に影響を与えないようにするための対策が求められている。

特開２００８−１７１５４１号公報

本発明は、リセットフェイルが発生したメモリセルを回復させることのできる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差をかけて抵抗状態を遷移させるため、選択された前記第１配線及び選択された前記第２配線に複数回の第１のパルス電圧を印加する制御回路とを備え、前記制御回路は、前記選択メモリセルの抵抗状態を遷移させるため前記第１のパルス電圧を複数回印加するとともに、所定回数の前記第１のパルス電圧の印加によっても抵抗状態が遷移しなかった前記選択メモリセルに、前記第１のパルス電圧印加に続いて、前記第１のパルス電圧よりパルス幅の長い第２のパルス電圧を印加する救済動作を実行することを特徴とする。

本発明の別態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差をかけて抵抗状態を遷移させるため、選択された前記第１配線及び選択された前記第２配線に複数回の第１のパルス電圧を印加する制御回路とを備え、前記制御回路は、前記選択メモリセルの抵抗状態を遷移させるため前記第１のパルス電圧を複数回印加するとともに、所定回数の前記第１のパルス電圧の印加によっても抵抗状態が遷移しなかった前記選択メモリセルに、前記メモリセルアレイ内の前記メモリセルへ前記第１のパルス電圧を印加していない待機状態のときに、前記第１のパルス電圧よりパルス幅の長い第２のパルス電圧を印加する救済動作を実行することを特徴とする。

本発明によれば、リセットフェイルが発生したメモリセルを回復させることのできる半導体記憶装置を提供することが可能となる。

第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す等価回路図である。 第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す斜視図である。 第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 第１の実施の形態に係る半導体記憶装置のパルス回路を示すブロック図である。 第１の実施の形態に係る半導体記憶装置の動作に用いられるパルスを示す図である。 第１の実施の形態に係る半導体記憶装置の動作を説明するフローチャートである。 第２の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 第２の実施の形態に係る半導体記憶装置の構成を示すブロック図である。

以下、図面を参照して本発明の実施の形態に係る半導体記憶装置を説明する。

（第１の実施の形態）
［第１の実施の形態に係る半導体記憶装置の構成］
図１及び図２は、本発明の実施の形態に係る半導体記憶装置のメモリセルアレイを示す等価回路図及び斜視図である。この半導体記憶装置は、互いに平行に配置された複数本のワード線ＷＬと、これらワード線ＷＬと交差し、且つ、互いに平行に配置された複数本のビット線ＢＬとを有する。ワード線ＷＬとビット線ＢＬとの各交差部には、一端がビット線ＢＬに他端がワード線ＷＬにそれぞれ接続されたメモリセルＭＣが配置されている。このビット線ＢＬ、ワード線ＷＬ、及びメモリセルＭＣによりメモリセルアレイＭＡが構成される。

図２は、図１に示したメモリセルアレイＭＡの一部を示す斜視図である。メモリセルアレイＭＡ内では、ワード線ＷＬと、このワード線ＷＬと交差するように配置されたビット線ＢＬとの各交差部に、メモリセルＭＣが配置されている。メモリセルＭＣは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態の間を遷移する可変抵抗素子ＶＲと、非オーミック素子からなる選択素子、例えばダイオードＤｉとからなるユニポーラ型である。ただし、本発明はユニポーラ型のメモリセルＭＣに限定されるものではなく、バイポーラ型のメモリセルＭＣを有する半導体記憶装置にも適用可能である。また、可変抵抗素子ＶＲとダイオードＤｉとの接続の順番や、ダイオードＤｉの極性等も図に示す実施の形態に限定されるものではない。

図１及び図２に示す本実施の形態の半導体記憶装置は、いわゆるクロスポイント型の構成となっている。クロスポイント型の構成の場合、ワード線ＷＬ及びビット線ＢＬは単なるラインアンドスペースのパターンとなり、ワード線ＷＬとビット線ＢＬとは直交する位置関係で足りるため、ワード線ＷＬ方向及びビット線ＢＬ方向のずれを考慮する必要はない。従って、製造工程においてメモリセルアレイＭＡ内の位置合せ精度を緩くすることができ、容易に製造することができる。

可変抵抗素子ＶＲとしては、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。特に、ＲｅＲＡＭの場合、ＺｎＭｎ_２Ｏ_４、ＮｉＯ、ＴｉＯ_２、ＳｒＺｒＯ_３、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３等を用いることができる。

可変抵抗素子ＶＲは、製造した直後には、抵抗値を変化させない定常的な高抵抗状態である。この状態の可変抵抗素子ＶＲに対して５．５Ｖ〜６．５Ｖの電圧、１μＡ〜１０μＡの電流を２０ｍｓ〜２００ｍｓ程度の時間印加する動作を行う（フォーミング動作）。これにより、可変抵抗素子ＶＲは高抵抗状態と低抵抗状態との間での遷移が可能となり、記憶素子としての機能を有することになる。

メモリセルＭＣに対するデータの書き込みは、メモリセルＭＣに４．５Ｖ〜６．０Ｖ程度の電圧を２０ｎｓ−２００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する（セット動作）。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態のメモリセルＭＣに対し、４．３Ｖ〜４．６Ｖ程度の電圧を１０μｓ−１００μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する（リセット動作）。

メモリセルＭＣのリード動作は、メモリセルＭＣに２．５Ｖ程度の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。

セット動作・リセット動作を実行する際には、選択ビット線及び選択ワード線を介して、上記の所定の電圧値・パルス幅（パルス印加時間）のパルスを選択メモリセルＭＣに対して印加する。セット動作・リセット動作においては、選択メモリセルＭＣの抵抗状態を確実に変化させるため、パルス印加を複数回実行することができる。例えばリセット動作であれば、上述の電圧印加動作を繰り返して、メモリセルＭＣが高抵抗状態に遷移した際にリセットパルス印加動作を停止する。以下の本実施の形態の半導体記憶装置は、セット動作・リセット動作時にパルス印加を複数回行うものとして説明を行う。なお、パルス印加回数の最大値を４０回とする。

メモリセルＭＣに対してセット動作・リセット動作が多数回繰り返されると、メモリセルＭＣ内の可変抵抗素子ＶＲの抵抗状態は次第に変化しにくくなる。特に、リセットパルスを印加しても高抵抗状態に変化しなくなるリセットフェイルが発生するおそれがある。例えば、４０回のリセットパルス印加動作でも高抵抗状態に遷移しない場合、そのメモリセルＭＣはリセットフェイルであると判定される。

このリセットフェイルが発生したメモリセルＭＣに対して、通常のセット動作やリセット動作に用いるパルスよりも長いパルス幅を有するパルスを印加することにより、メモリセルＭＣを回復させることができる。メモリセルＭＣが回復するとは、メモリセルＭＣ内の可変抵抗素子ＶＲが高抵抗状態と低抵抗状態とを遷移することが可能となり、記憶素子としての機能を再び有することをいう。メモリセルＭＣに対する回復動作は、リセットフェイルと判定されたメモリセルＭＣに対し、４．３Ｖ〜４．６Ｖ程度の電圧を１ｍｓ−７００ｍｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態へと変化するとともに、高抵抗状態と低抵抗状態とを遷移することが可能となる。以下、このメモリセルＭＣを回復させる動作のことを救済動作という。この救済動作により、メモリセルＭＣの寿命を延ばすことができ、半導体記憶装置の信頼性を高めることができる。

次に、この救済動作を行うために用いられる本実施の形態の半導体記憶装置の制御回路等の構成について説明する。
図３は、本実施の形態に係る半導体記憶装置の構成を示すブロック図である。半導体記憶装置は、上述のワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣを有するメモリセルアレイＭＡを備える。また半導体記憶装置は、ワード線ＷＬを選択駆動するロウデコーダ１０、ビット線ＢＬを選択駆動するカラムデコーダ２０、及び半導体記憶装置の動作を制御する制御回路３０を備える。制御回路３０には、メモリセルアレイＭＡ中の読み書きを行うメモリセルＭＣを選択するためのアドレス信号及び選択メモリセルＭＣに書き込むデータが外部から入力される。制御回路３０は、このアドレス信号及びデータに基づき選択メモリセルＭＣに対する動作を制御する。パルス回路４０は、セット動作、リセット動作、リード動作及び救済動作のそれぞれに対応した所定の電圧値・パルス幅を有するパルスを、制御回路３０を介してロウデコーダ１０及びカラムデコーダ２０に供給する。

図４Ａ及び図４Ｂは、パルス回路４０の構成を示すブロック図及びパルス回路４０により生成されて動作に用いられるパルス波形を示す図である。
図４Ａに示すように、パルス回路４０は、所定の周期で発振するクロック信号を発生させるクロック回路４１、クロック信号の発振回数を計数するカウンタ４２、及び所定の電圧値及びパルス幅のパルスを発生させるパルス発生回路４３を備える。パルス発生回路４３は、通常のセット動作やリセット動作等に用いる比較的パルス幅が短いパルスと、救済動作に用いるパルス幅が長いパルスとの双方を発生させることができるように構成される。パルス幅は、カウンタ４２がクロック信号の発振回数を計数する時間に基づいて決定される。

図４Ｂに示すように、セット動作やリセット動作等に用いるパルスを発生させる場合、クロック信号が例えば５〜１０回発振したことをカウンタ４２が計数する時間をパルス幅とする。以下、このセット動作やリセット動作等に用いる比較的パルス幅が短いパルスのことをＡＣパルスという。救済動作に用いるパルス幅が長いパルスを発生させる場合、クロック信号が例えば１０００回発振したことをカウンタ４２が計数する時間をパルス幅とする。以下、この救済動作に用いる比較的パルス幅が長いパルスのことをＤＣパルスという。

また、図３に示すように半導体記憶装置は、フェイルビットアドレス格納キャッシュ５０を備える。キャッシュ５０には、複数回（例えば４０回）のリセットパルス印加によっても高抵抗状態に遷移しなかったメモリセルＭＣ（すなわちリセットフェイルのメモリセルＭＣ）のメモリセルアレイＭＡ内でのアドレスが格納される。このキャッシュ５０内に格納されたアドレスに基づいて、リセットフェイルのメモリセルＭＣに救済動作を実行することができる。制御回路３０は、メモリセルＭＣがリセットフェイルであるか否かの判定、リセットフェイルであるメモリセルＭＣのアドレスのキャッシュ５０への送付、及び動作に必要なパルス生成等の制御も行うことができるように構成されている。

［第１の実施の形態に係る半導体記憶装置の動作］
次に、このように構成された本実施の形態の半導体記憶装置の動作について説明する。図５は、本実施の形態に係る半導体記憶装置の動作を説明するフローチャートである。

まず、製造直後の半導体記憶装置の各メモリセルＭＣにフォーミング動作を実行して、記憶素子としての機能を有するようにする（ステップＳ１）。動作中のメモリセルＭＣは低抵抗状態（セット状態）又は高抵抗状態（リセット状態）のいずれかの状態となる（ステップＳ２、Ｓ３）。半導体記憶装置に保持されるデータに基づいて、低抵抗状態（セット状態）のメモリセルＭＣに対してリセット動作が、高抵抗状態（リセット状態）のメモリセルＭＣに対してセット動作が実行される（ステップＳ４、Ｓ５）。このセット動作・リセット動作には上述のパルス回路４０で生成されたパルス幅の短いパルス（ＡＣパルス）が用いられる。

リセット動作において、メモリセルＭＣに対するリセットパルス印加が規定の回数に到達するまでパルス印加が繰り返される。メモリセルＭＣが高抵抗状態に変化した場合、パルス印加が停止される。規定の回数（例えば４０回）のリセットパルス印加動作でもメモリセルＭＣが高抵抗状態に遷移しない場合、そのメモリセルＭＣはリセットフェイルであると判定される（ステップＳ６）。リセットフェイルであると判定されたメモリセルＭＣに対しては、リセットパルス印加に引き続いて救済動作が実行される（ステップＳ７）。本実施の形態の半導体記憶装置の動作では、リセットフェイルと判定されたメモリセルＭＣのみに救済動作を実行する。この救済動作には、上述のパルス回路４０で生成されたパルス幅の長いパルス（ＤＣパルス）が用いられる。救済動作のパルス印加によりメモリセルＭＣが高抵抗状態に遷移したか否かを判定する（ステップＳ８）。メモリセルＭＣが高抵抗状態に遷移した場合、そのメモリセルＭＣは通常の動作（ステップＳ２〜Ｓ５）に復帰する。救済動作によってもメモリセルＭＣが高抵抗状態に遷移しない場合、そのメモリセルＭＣは機能しなくなったものと判定され、その後の動作から除外される（ステップＳ９）。

［第１の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置は、通常のリセット動作を実行した際に、リセットフェイルと判定されたメモリセルＭＣのみに救済動作を実行する。救済動作に用いるパルスは通常動作に用いるパルスよりも２桁〜３桁程度パルス幅が長いパルスであり、救済動作には通常動作よりもかなり長い時間が必要となる。そのため、図５のステップＳ６においてリセットフェイルであると判定されたメモリセルＭＣは、そのまま動作から除外されていた（破線矢印参照）。リセットフェイルのメモリセルＭＣに対して救済動作を行う場合でも、メモリセルアレイＭＡへのアクセス回数等の既定の条件に基づいて救済動作を行うこととすると、必要のないメモリセルＭＣにまで救済動作が実行されて半導体記憶装置の動作時間が不要に延びるおそれがあった。

これに対し、本実施の形態の半導体記憶装置はメモリセルＭＣがリセットフェイルと判定されるまでは救済動作は実行されない。また、リセットフェイルと判定されたメモリセルＭＣのみに救済動作が実行される。本実施の形態の半導体記憶装置によれば不要な救済動作を実行することがなく、通常動作に与える影響を低減しつつ、リセットフェイルが発生したメモリセルＭＣを回復させることができる。

（第２の実施の形態）
次に、本発明の第２の実施の形態の半導体記憶装置について説明する。本実施の形態の半導体記憶装置において、メモリセルアレイＭＡ、ロウデコーダ１０、カラムデコーダ２０、制御回路３０、パルス回路４０、キャッシュ５０等の構成は、上述の第１の実施の形態の半導体記憶装置と同様である。第１の実施の形態と同一の構成を有する箇所には、図面において同一の符号を付して重複する説明を省略する。

［第２の実施の形態に係る半導体記憶装置の動作］
本実施の形態の半導体記憶装置の動作について説明する。図６及び図７は、本実施の形態に係る半導体記憶装置の動作を説明するブロック図である。
第１の実施の形態の半導体記憶装置は、リセットフェイルと判定されたメモリセルＭＣに対して、通常のリセット動作に続けて救済動作を実行していた。これに対し、第２の実施の形態の半導体記憶装置は、リセットフェイルと判定されたメモリセルＭＣに対する救済動作は半導体記憶装置の待機状態のときに行う。ここで、待機状態とは、半導体記憶装置の電源は入っているが、メモリセルアレイＭＡに対するセット動作、リセット動作及びリード動作は実行されていない状態のことをいう。

図６に示す半導体記憶装置は、通常の書き込み／読み出し動作時の状態を表している。通常の書き込み／読み出し動作は、上述のセット動作、リセット動作及びリード動作のことであり、この動作に必要なパルス電圧・パルス幅等は第１の実施の形態と同様である。
通常の書き込み／読み出し動作状態と待機状態との切り替えは、２つの信号（救済信号及びリクエスト信号）により制御される。救済信号は制御回路３０から外部へと出力される信号であり、リクエスト信号は外部から制御回路３０へと入力される信号である。制御回路３０は、リセットフェイルのメモリセルＭＣに対して救済動作を実行している際に救済信号を“Ｈ”状態にする。また、制御回路３０は、メモリセルＭＣに対して救済動作を行っておらず、通常の書き込み／読み出し動作を実行可能な場合には救済信号を“Ｌ”状態にする。通常の書き込み／読み出し動作が実行される際には、リクエスト信号が“Ｈ”状態になるとともに、書き込まれるべきデータやアドレス等が外部から制御回路３０に入力される。また通常の書き込み／読み出し動作が実行されないときには外部からのリクエスト信号は“Ｌ”状態になる。

図６に示す半導体記憶装置は、救済信号が“Ｌ”状態であり、リクエスト信号が“Ｈ”状態であるため、通常の書き込み／読み出し動作が実行される。書き込まれるべきデータやアドレス等が外部から入力されるとともに、パルス回路４０からは通常の書き込み／読み出し動作に用いられるＡＣパルスが供給される。ここで、リセット動作において、規定の回数（例えば４０回）のリセットパルス印加でもメモリセルＭＣが高抵抗状態に遷移しない場合、そのメモリセルＭＣはリセットフェイルであると判定される。本実施の形態の半導体記憶装置において、メモリセルＭＣがリセットフェイルであると判定された場合、そのメモリセルＭＣのメモリセルアレイＭＡ内のアドレスがキャッシュ５０に保持される。

図７に示す半導体記憶装置は、救済信号が“Ｈ”状態であり、リクエスト信号が“Ｌ”状態であるため、救済動作が実行される。本実施の形態の半導体記憶装置では、キャッシュ５０からリセットフェイルと判定されたメモリセルＭＣのアドレスが入力されるとともに、パルス回路４０からは救済動作に用いられるＤＣパルスが供給される。そして、リセットフェイルと判定されたメモリセルＭＣに対して救済動作が実行される。メモリセルＭＣが記憶素子として再び機能するようになった場合、そのメモリセルＭＣのアドレスがキャッシュ５０から消去される。ここで、キャッシュ５０にアドレスが保持された複数のメモリセルＭＣに対して同時に救済動作を実行しても良い。

なお、救済信号及びリクエスト信号のいずれも“Ｌ”状態であった場合は、救済動作及び通常の書き込み／読み出し動作のいずれも実行されていない状態である。また、救済動作を実行している途中に書き込み／読み出し動作を指示するリクエスト信号が入力された場合、救済信号及びリクエスト信号のいずれも“Ｈ”状態となる。この場合、制御回路３０は直ちに救済動作を停止して救済信号を“Ｌ”状態にするとともに、書き込み／読み出し動作を実行する。

［第２の実施の形態に係る半導体記憶装置の効果］
本実施の形態の半導体記憶装置は、リセットフェイルと判定されたメモリセルＭＣに対する救済動作は待機状態のときに行う。リセット動作に続けて救済動作を実行する場合、通常のリセット動作を実行しているにも関らず一時的に半導体記憶装置の動作速度が遅くなることになる。これに対し、本実施の形態の半導体記憶装置は待機状態となるまでは救済動作は実行されず、通常の書き込み／読み出し動作中に救済動作が割り込むことがない。そのため、通常動作に与える影響を相当程度低減することができる。また、リセットフェイルと判定された複数個のメモリセルＭＣに同時に救済動作を実行すれば、救済動作に必要な時間を短縮することも可能となる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の実施の形態では、パルス回路４０により生成されるパルス幅は、ＡＣパルスとＤＣパルスとで２桁程度違っているものとして説明したが、パルス幅は各動作に必要なパルス幅として任意に設定することが可能である。また、実施の形態では、リセット動作時にメモリセルが高抵抗状態に変化しなくなるリセットフェイルを例として説明した。しかし、本発明は、セット動作時にセットパルスを印加しても低抵抗状態に変化しなくなったメモリセルＭＣに対して救済動作を実行する場合にも適用することが可能である。

１０・・・ロウデコーダ、 ２０・・・カラムデコーダ、 ３０・・・制御回路、 ４０・・・パルス回路、 ４１・・・クロック回路、 ４２・・・カウンタ、 ４３・・・パルス発生回路、 ５０・・・フェイルビットアドレス格納キャッシュ、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 Ｄｉ・・・ダイオード、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 ＭＡ・・・メモリセルアレイ。

Claims (5)

1. 整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
   選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差をかけて抵抗状態を遷移させるため、選択された前記第１配線及び選択された前記第２配線に複数回の第１のパルス電圧を印加する制御回路とを備え、
   前記制御回路は、
   前記選択メモリセルの抵抗状態を遷移させるため前記第１のパルス電圧を複数回印加するとともに、
   所定回数の前記第１のパルス電圧の印加によっても抵抗状態が遷移しなかった前記選択メモリセルに、前記第１のパルス電圧印加に続いて、前記第１のパルス電圧よりパルス幅の長い第２のパルス電圧を印加する救済動作を実行する
   ことを特徴とする半導体記憶装置。
2. 前記可変抵抗素子は、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を有し、
   前記第１のパルス電圧の印加は、前記選択メモリセルの前記可変抵抗素子を低抵抗状態から高抵抗状態へと遷移させる動作である
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
   選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差をかけて抵抗状態を遷移させるため、選択された前記第１配線及び選択された前記第２配線に複数回の第１のパルス電圧を印加する制御回路とを備え、
   前記制御回路は、
   前記選択メモリセルの抵抗状態を遷移させるため前記第１のパルス電圧を複数回印加するとともに、
   所定回数の前記第１のパルス電圧の印加によっても抵抗状態が遷移しなかった前記選択メモリセルに、前記メモリセルアレイ内の前記メモリセルへ前記第１のパルス電圧を印加していない待機状態のときに、前記第１のパルス電圧よりパルス幅の長い第２のパルス電圧を印加する救済動作を実行する
   ことを特徴とする半導体記憶装置。
4. 所定回数の前記第１のパルス電圧の印加によっても抵抗状態が遷移しなかった前記選択メモリセルのアドレスを保持するフェイルビットアドレス格納キャッシュをさらに備える
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記可変抵抗素子は、低抵抗状態と高抵抗状態の少なくとも２つの抵抗状態を有し、
   前記第１のパルス電圧印加は、前記選択メモリセルの前記可変抵抗素子を低抵抗状態から高抵抗状態へと遷移させる動作である
   ことを特徴とする請求項３又は４記載の半導体記憶装置。

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