JP6202576B2 - 不揮発性記憶装置およびその制御方法 - Google Patents

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Description

関連出願へのクロスリファレンス
本出願は、日本国特許出願2012−204340号(2012年9月18日出願)の優先権を主張するものであり、当該出願の開示全体を、ここに参照のために取り込む。
本発明は不揮発性記憶装置およびその制御方法に関し、特に、抵抗変化型メモリ(ReRAM:Resistance Random Access Memory)などのような不揮発性メモリと、これを制御する制御部とを備える不揮発性記憶装置およびその制御方法に関するものである。
近年、フラッシュメモリに代わり得る不揮発性メモリとしてReRAMが注目されている。ReRAMは、書き込み速度が速くかつ高密度であるという特性を有し、企業向けやモバイルシステム向けの不揮発性メモリとして期待されている。
ReRAMは、通常、マトリックス状に配置された複数のメモリセルから構成され、各メモリセルは不揮発性の抵抗記憶素子を備える。メモリセルの構成には、1つの抵抗記憶素子のみを備える構成(1R型)、または、1つのトランジスタと1つの抵抗記憶素子とを備える構成(1T1R型)などがある。図9に、1T1R型の構成の一例を示す。1T1R型のメモリセルは、ドレイン、ゲート、ソースの3端子を有する。不揮発性記憶装置は、特定のメモリセルのゲートに電圧を印加して、データの書き込み/読み出しを行うメモリセルを選択する。
図10は、抵抗記憶素子の構造の一例を示す図である。抵抗記憶素子は、ドレイン電極とソース電極でメモリ層を挟んだ構成である。抵抗記憶素子は、ドレイン電極とソース電極の間に電圧パルスを印加することにより、メモリ層の抵抗を変化させることができるという特性を有する。抵抗記憶素子は、抵抗の大小によって情報を記憶する。抵抗が大きい状態を高抵抗状態(HRS:High Resistance State)といい、抵抗が小さい状態を低抵抗状態(LRS:Low Resistance State)という。
図11に、抵抗記憶素子に書き込みを行う際に印加する電圧パルスの例を示す。図11(a)は、抵抗記憶素子にLRSを書き込む動作(以下「セット」と称する)において、ドレイン−ソース間に印加する電圧パルスの例である。横軸は時間で、縦軸はVdsである。ここで、記号Vdsは、ソース電圧を基準とするドレイン電圧を表す。したがって、Vdsが正の場合は、ドレイン電圧の方がソース電圧より高く、Vdsが負の場合は、ソース電圧の方がドレイン電圧より高い。図11(a)に示すように、セット時は、幅が50nsでVdsが2Vの電圧パルスを印加する。
図11(b)は、抵抗記憶素子にHRSを書き込む動作(以下「リセット」と称する)において、ドレイン−ソース間に印加する電圧パルスの例である。リセット時は、幅が20nsでVdsが−2Vの電圧パルスを印加する。このように、セット時とリセット時とではドレイン−ソース間に印加する電圧パルスの方向が逆である。以後、セット時に印加する電圧パルスと同じ方向、すなわちVdsが正の方向を「順バイアス」と称し、リセット時に印加する電圧パルスと同じ方向、すなわちVdsが負の方向を「逆バイアス」と称する。
抵抗記憶素子へのLRSまたはHRSの書き込みは、1回の電圧パルスの印加によっては必ずしも書き込みが成功しないという特性を有する。そのため、抵抗記憶素子への書き込みの際は、セット/リセットパルスを印加した後に読み出しを行い、書き込みが成功したか否かを確認するための検証(verification)と呼ばれる動作が実行されている(非特許文献1参照)。検証の結果、書き込みが失敗していると判定された場合は、再度、セット/リセットパルスを印加し検証を実行する。この処理は、書き込みが成功するまで繰り返される。
抵抗記憶素子にHRSとLRSのいずれの状態が書き込まれているかは、ドレイン−ソース間に電圧を印加して電流を検出することにより読み出すことができる。図12(a)に、抵抗記憶素子に流れる電流のVdsへの依存性を示す。白丸はLRSが書き込まれた抵抗記憶素子に流れる電流を示し、黒丸はHRSが書き込まれた抵抗記憶素子に流れる電流を示す。図12(b)は、図12(a)の電流から抵抗を計算し、縦軸を抵抗とするグラフにしたものである。白丸はLRSが書き込まれた抵抗記憶素子の抵抗を示し、黒丸はHRSが書き込まれた抵抗記憶素子の抵抗を示す。図12(b)に示すように、HRSとLRSとでは抵抗が大きく異なるため、抵抗の大きさによってHRSであるかLRSであるかを識別することができる。
Kazuhide Higuchi et al., "Investigation of Verify-Programming Methods to Achieve 10 Million Cycles for 50nm HfO2 ReRAM", IEEE International Memory Workshop (IMW), pp. 119-122, 2012
ReRAMの読み出し速度を向上させるためには、読み出しの際にドレイン−ソース間に印加する電圧を大きくして読み出し電流を大きくすればよい。しかしながら、読み出し電流を大きくするとディスターブ(disturb)という問題が発生しやすくなる。ここで、ディスターブとは、読み出しの際にドレイン−ソース間に電流を流すことにより、抵抗が望ましくない大きさの方向に変化してしまうことをいう。すなわち、ディスターブとは、HRSが書き込まれている抵抗記憶素子の抵抗が小さくなってしまう、または、LRSが書き込まれている抵抗記憶素子の抵抗が大きくなってしまう現象である。ディスターブの発生は、抵抗記憶素子に記憶されているデータの破壊につながるおそれがあり好ましくない。
図13に、抵抗記憶素子のドレイン−ソース間に順バイアスを印加し続けた場合に抵抗が変化する様子を示す。HRSについては、Vds=0.1V、0.3V、および、0.5Vの3通りを示し、それぞれ、黒三角、黒四角、および、黒丸の記号で示されている。LRSについては、Vds=0.5Vの場合を示し、白丸の記号で示されている。
HRSが書き込まれている抵抗記憶素子に順バイアスを印加し続けた場合、Vds=0.1Vまたは0.3Vの場合はディスターブが発生していないが、Vds=0.5Vの場合は印加時間が100〜1000秒の間で抵抗が小さくなっておりディスターブが発生している。
LRSが書き込まれている抵抗記憶素子に順バイアスを印加し続けた場合は、Vds=0.5Vと比較的大きい電圧を印加しても抵抗の増加は見られずディスターブは発生していない。
図14に、抵抗記憶素子のドレイン−ソース間に逆バイアスを印加し続けた場合に抵抗が変化する様子を示す。HRSについては、Vds=−0.5Vの場合を示し、黒丸の記号で示されている。LRSについては、Vds=−0.1V、−0.3V、および、−0.5Vの3通りを示し、それぞれ、白三角、白四角、および、白丸の記号で示されている。
HRSが書き込まれている抵抗記憶素子に逆バイアスを印加し続けた場合は、Vds=−0.5Vと比較的大きい電圧を印加しても抵抗の減少は見られずディスターブは発生していない。
LRSが書き込まれている抵抗記憶素子に逆バイアスを印加し続けた場合、Vds=−0.1Vの場合はディスターブが発生していないが、Vds=−0.3V、および、−0.5Vの場合は印加時間が10〜1000秒の間で抵抗が大きくなっておりディスターブが発生している。
上述のように、順バイアスにおいては、Vdsを大きくして読み出し電流を大きくするとHRSにおいてディスターブが発生し、逆バイアスにおいては、Vdsを大きくして読み出し電流を大きくするとLRSにおいてディスターブが発生する。
したがって、読み出し速度を向上させるために印加電圧を大きくするとディスターブが発生しやすくなり、ディスターブを防ぐために印加電圧を小さくすると読み出し速度が遅くなる。すなわち、読み出し速度とディスターブの発生しやすさとはトレードオフの関係にある。通常は、ディスターブの発生を防ぐことを優先し、Vds=0.1V程度の低い電圧を順バイアスで印加して、読み出しを実行している。その結果、読み出し時に抵抗記憶素子に流れる電流が小さくなり読み出し速度が遅くなるという問題がある。
また、抵抗記憶素子への書き込み時においては、書き込みが成功したか否かを確認するための検証が行われ、その際、データの読み出しと同様に、抵抗記憶素子のドレイン−ソース間に電圧を印加して電流を検出している。したがって、読み出しと同様のトレードオフの問題があり、ディスターブを防ぐためVds=0.1V程度の低い電圧を順バイアスで印加して検証を実行している。その結果、検証速度が遅くなり、それに伴い書き込み速度が遅くなるという問題がある。
したがって、かかる点に鑑みてなされた本発明の目的は、抵抗記憶素子にディスターブが発生することを防ぎつつ、読み出し速度や書き込み速度を向上させることができる不揮発性記憶装置およびその制御方法を提供することにある。
上記課題を解決するため、本発明に係る不揮発性記憶装置は、
不揮発性の抵抗記憶素子を少なくとも1つ備えるメモリと、
前記抵抗記憶素子に高抵抗状態(HRS)または低抵抗状態(LRS)を書き込む制御部とを備え、
前記制御部は、前記高抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向と、前記低抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向とを逆方向とすることを特徴とする。
また、本発明に係る不揮発性記憶装置において、前記制御部は、前記高抵抗状態の書き込み後の検証動作時には前記抵抗記憶素子に逆バイアスを印加し、前記低抵抗状態の書き込み後の検証動作時には前記抵抗記憶素子に順バイアスを印加することが好ましい。
また、本発明に係る不揮発性記憶装置において、前記制御部は、前記高抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加し、前記低抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加することが好ましい。
また、本発明に係る不揮発性記憶装置において、前記制御部は、前記メモリからデータを読み出す際に、前記抵抗記憶素子に逆バイアスを印加することが好ましい。
また、本発明に係る不揮発性記憶装置において、前記制御部は、前記メモリからデータを読み出す際に、前記低抵抗状態が書き込まれている抵抗記憶素子にディスターブが発生していると判定した場合は、当該抵抗記憶素子への低抵抗状態の書き込みを行うことが好ましい。
また、本発明に係る不揮発性記憶装置において、前記制御部は、ディスターブが発生していると判定して、前記抵抗記憶素子に前記低抵抗状態を書き込む際は、前記メモリからデータを読み出す際と同一の電圧を前記抵抗記憶素子のソースに印加することが好ましい。
また、本発明に係る不揮発性記憶装置において、前記制御部は、前記低抵抗状態が書き込まれている抵抗記憶素子の抵抗が、通常の低抵抗状態の抵抗値より所定の割合以上大きいか否かに基づいてディスターブが発生しているか否かを判定することが好ましい。
上記課題を解決するため、本発明に係る不揮発性記憶装置の制御方法は、
不揮発性の抵抗記憶素子を少なくとも1つ備えるメモリを備える不揮発性記憶装置の制御方法であって、
前記抵抗記憶素子に高抵抗状態(HRS)または低抵抗状態(LRS)を書き込む書き込みステップと、
前記書き込みステップの後に、前記高抵抗状態または前記低抵抗状態が正常に書き込まれているか否かを検証する検証ステップとを含み、
前記検証ステップは、前記高抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向と、前記低抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向とを逆方向とすることを特徴とする。
本発明によれば、抵抗記憶素子にディスターブが発生することを防ぎつつ、読み出し速度や書き込み速度を向上させることができる不揮発性記憶装置およびその制御方法を提供することができる。
本発明の一実施形態に係る不揮発性記憶装置の概略構成を示す図である。 本発明の一実施形態に係る書き込み時および検証時におけるバイアスを示す図である。 本発明の一実施形態に係る検証時におけるバイアスを示す表である。 本発明の一実施形態に係る不揮発性記憶装置のリセット時の書き込み時間を示す図である。 本発明の一実施形態に係る不揮発性記憶装置のセット時の書き込み時間を示す図である。 本発明の一実施形態に係る不揮発性記憶装置の1ページ分の書き込み時間を示す図である。 本発明の一実施形態に係る読み出し時およびライトバック時におけるバイアスを示す図である。 本発明の一実施形態に係る読み出し処理のフローチャートを示す図である。 1T1R型のメモリセルの構成を示す図である。 抵抗記憶素子の構成の一例を示す図である。 書き込み時に印加する電圧パルスの一例を示す図である。 抵抗記憶素子に流れる電流の読み出し電圧依存および抵抗記憶素子の抵抗の読み出し電圧依存を示す図である。 抵抗記憶素子に順バイアスを長時間印加したときの抵抗の変化を示す図である。 抵抗記憶素子に逆バイアスを長時間印加したときの抵抗の変化を示す図である。
以下、本発明に係る実施形態について、図面を参照して説明する。
図1は、本発明の一実施形態に係る不揮発性記憶装置の概略構成を示す図である。不揮発性記憶装置100は、メモリ102および制御部104を備える。
メモリ102はマトリックス状に配置された少なくとも1つのメモリセルを備え、各メモリセルは不揮発性の抵抗記憶素子を備える。メモリセルは、例えば、図9に示すような1T1R型の構成である。メモリセルは、1T1R型構成の場合、ドレイン、ゲートおよびソースの3端子を有し、ゲート電圧に正の電圧を印加した状態で、ドレイン−ソース間に電圧を印加することにより、読み出し/書き込みを行うことができる。メモリセルのドレインはビットラインに接続され、ソースはソースラインに接続される。ソースラインは、通常、複数のメモリセルで共通の配線であるため寄生容量が大きい。
制御部104は、メモリ102内のメモリセルに印加する電圧を制御する。制御部104は、メモリセルのゲートに電圧を印加してデータの書き込み/読み出しを行うメモリセルを選択し、メモリセルのドレイン−ソース間に電圧を印加してデータの書き込み/読み出しを行う。
制御部104は、第1検出アンプ106および第2検出アンプ108を備える。第1検出アンプ106および第2検出アンプ108は、制御部104が選択したメモリセルに流れる電流を検出する。第1検出アンプ106および第2検出アンプ108の動作については後述する。
(書き込み)
図2は、本発明の一実施形態に係る書き込み時および検証時におけるバイアスを示す図である。図2(a)は、リセット時におけるバイアス電圧を示す。制御部104は、リセットパルスを印加して抵抗記憶素子にHRSを書き込む際は、ソースラインを2.0V、ビットラインを0Vとする電圧パルスを印加する。また、制御部104は、リセット時の検証において、抵抗記憶素子に逆バイアスを印加する。例えば、図2(a)に示すように、制御部104は、ソースラインに2.0V、ビットラインに1.5Vを印加する。このようにHRSが書き込まれている抵抗記憶素子に逆バイアスを印加した場合は、0.1Vよりも高い電圧を印加しても、図14に示すようにディスターブは発生しない。制御部104は、0.5Vと従来の0.1Vよりも高い電圧で検証を実行することにより、従来よりも検証速度を向上させることができ、その結果、書き込み速度を向上させることができる。
また、リセット時とリセット検証時において、制御部104がソースラインに印加する電圧は2.0Vと固定である。このように、制御部104は、寄生容量の大きいソースラインの電圧を変化させないため、リセットからリセット検証への遷移時間を短縮することができる。
図2(b)は、セット時におけるバイアス電圧を示す。制御部104は、セットパルスを印加して抵抗記憶素子にLRSを書き込む際は、ソースラインを0V、ビットラインを2.0Vとする電圧パルスを印加する。また、制御部104は、セット時の検証において、抵抗記憶素子に順バイアスを印加する。例えば、図2(b)に示すように、制御部104は、ソースラインに0V、ビットラインに0.3Vを印加する。このようにLRSが書き込まれている抵抗記憶素子に順バイアスを印加した場合は、0.1Vよりも高い電圧を印加しても、図13に示すようにディスターブは発生しない。制御部104は、0.3Vと従来の0.1Vよりも高い電圧で検証を実行することにより、従来よりも検証速度を向上させることができ、その結果、書き込み速度を向上させることができる。
また、セット時とセット検証時において、制御部104がソースラインに印加する電圧は0Vと固定である。このように、制御部104は、寄生容量の大きいソースラインの電圧を変化させないため、セットからセット検証への遷移時間を短縮することができる。
このように、メモリ102へデータを書き込む際は、書き込むデータがHRSとLRSのいずれであるかは既知であるため、制御部104は、適切な方向に従来よりも大きい電圧を印加して検証を行うことができる。これにより、ディスターブを回避しつつ書き込み速度を向上させることができる。
図3は、本発明の一実施形態に係る検証時におけるバイアスを示す表である。図3(a)は、HRS検証時におけるバイアス条件を従来技術と本実施形態とで対比したものである。HRS検証時において、従来技術は、順バイアスで0.1Vの電圧を印加するが、本実施形態は逆バイアスで0.5Vの電圧を印加する。これにより、読み出し電流は、従来技術では0.5μAであるのに対し、本実施形態では4μAと8倍に増加する。
また、図3(b)は、LRS検証時におけるバイアス条件を従来技術と本実施形態とで対比したものである。LRS検証時において、従来技術は、順バイアスで0.1Vの電圧を印加するが、本実施形態は順バイアスで0.3Vの電圧を印加する。これにより、読み出し電流は、従来技術では2μAであるのに対し、本実施形態では10μAと5倍に増加する。
上述のように、本実施形態によれば、HRS検証およびLRS検証の双方において、ディスターブを防ぎつつ読み出し電流を大きくすることができる。これにより、メモリ102への書き込み速度を向上させることができる。
図4に、抵抗記憶素子へ、リセットパルスを1回印加し検証を1回行った際の時間を示す。従来と本実施形態とでリセットパルスの印加時間は変わらないが、リセットパルス印加状態から検証用のバイアス設定に移行する遷移時間は従来よりも本実施形態の方が短い。これは、従来は、寄生容量の大きいソースラインの電圧を変化させて遷移しているのに対し、本実施形態においては、ソースラインの電圧が固定の状態でリセットパルス印加状態から検証時のバイアス印加状態へ遷移するからである。
また、検証時間については、本実施形態においてはドレイン−ソース間に従来の0.1Vよりも大きい0.5Vの電圧を印加するため、従来よりも大幅に短縮することができる。
図5に、抵抗記憶素子へ、セットパルスを1回印加し検証を1回行った際の時間を示す。従来と本実施形態とでセットパルスを印加する時間は変わらないが、セットパルス印加状態から検証用のバイアス設定に移行する遷移時間は従来よりも本実施形態の方が短い。これは、従来は、ビットラインの電圧を2.0Vから0.1Vまで変化させて遷移しているのに対し、本実施形態においては、ビットラインの電圧を2.0Vから0.3Vまで変化させて遷移しているため、電圧の変化が小さいからである。
また、検証時間については、本実施形態においてはドレイン−ソース間に従来の0.1Vよりも大きい0.3Vの電圧を印加するため、従来よりも大幅に短縮することができる。
図6は、本発明の一実施形態に係る不揮発性記憶装置において1ページ分の書き込み(セット3回とリセット3回)をした場合の時間を示す図である。図6に示す例においては、2.3μsから0.8μsへと書き込み時間を68%程度低減する。
(読み出し)
続いて、制御部104がメモリ102からデータを読み出す動作について説明する。制御部104がメモリ102からデータを読み出す際は、抵抗記憶素子にHRSが書き込まれているかLRSが書き込まれているかは不明である。したがって、データ書き込みの際の検証時のように、抵抗記憶素子にHRSが書き込まれているかLRSが書き込まれているかに応じて適切なバイアス方向を選択することはできない。
そこで、制御部104がメモリ102からデータを読み出す際は、逆バイアスを印加してデータを読み出し、これにライトバック(write back)を組み合わせる。ここで、「ライトバック」とは、抵抗記憶素子の状態がディスターブにより劣化した場合に再度書き込みを実行する動作である。
図7は、本発明の一実施形態に係る読み出し時およびライトバック時におけるバイアスを示す図である。
図7(a)に示すように、制御部104は、ソースラインに0.3V、ビットラインに0Vを印加するバイアス設定、すなわち、逆バイアスを抵抗記憶素子に印加してメモリ102からデータを読み出す。この場合、抵抗記憶素子にHRSが書き込まれている場合はディスターブが発生しないが、抵抗記憶素子にLRSが書き込まれている場合はディスターブが発生する可能性がある。
そこで、抵抗記憶素子にLRSが書き込まれていて、ディスターブが発生していた場合は、制御部104は、図7(b)に示すように、ソースラインを0.3V、ビットラインを2.0Vとするバイアス設定によりライトバックを実行する。これにより、制御部104は、メモリ102内のディスターブされたLRSを元の状態に戻すことができる。この際、図7(a)および(b)に示す動作においては、制御部104は、寄生容量の大きいソースラインの電圧を変化させないため、図7(a)のバイアス状態から図7(b)のバイアス状態へ素早く遷移させることができる。
以下、メモリ102からデータを読み出した結果、ディスターブが発生したか否かを判定する方法を説明する。
図1に示すように、制御部104は、第1検出アンプ106および第2検出アンプ108を備える。第1検出アンプ106および第2検出アンプ108は、制御部104が選択したメモリセルに接続され、それぞれ、選択されたメモリセルに流れる電流を異なる参照値を用いて同時に検出する。なお、本実施形態においては、電流を検出するアンプとして2つのアンプ(第1検出アンプ106および第2検出アンプ108)を備える構成を例に挙げて説明するが、これは一例である。1つの検出アンプで参照値を変えながら2回測定を行うことにより、1つの検出アンプが第1検出アンプ106および第2検出アンプ108の機能を兼ね備える構成であってもよい。
第1検出アンプ106は通常の読み出し用であり、選択されたメモリセルに流れる電流を検出する。
第2検出アンプ108は、LRSが書き込まれているメモリセルにディスターブが発生しているか否かを判定する。例えば、第2検出アンプ108は、選択されたメモリセルに流れる電流から当該メモリセルの抵抗を算出し、当該抵抗が、通常のLRSの抵抗値より所定の割合以上(例えば、20%以上)大きい場合にディスターブが発生したと判定する。なお、この判定方法は、あくまでも一例であり、異なる基準で判定してもよい。
図8に示すフローチャートを参照しながら、不揮発性記憶装置100が読み出しを実行する手順を説明する。
制御部104は、メモリ102の中から読み出しの対象となるメモリセルを選択する(ステップS101)。制御部104は、選択したメモリセルに逆バイアスを印加しデータを読み出す(ステップS102)。
第2検出アンプ108は、LRSが書き込まれているメモリセルにディスターブが発生したか否か、すなわち、抵抗が通常のLRSの抵抗値より20%以上大きいか否かを判定する(ステップS103)。
ステップS103においてYesと判定された場合は、制御部104は、読み出したメモリセルに対してライトバックを実行する(ステップS104)。その後、制御部104は、他のメモリセルを読み出し対象として選択し(ステップS105)、ステップS102に戻る。
ステップS103においてNoと判定された場合は、制御部104は、他のメモリセルを読み出し対象として選択し(ステップS105)、ステップS102に戻る。
上述したように、本発明に係る不揮発性記憶装置100によれば、抵抗記憶素子にHRSとLRSのいずれを書き込むかに応じて、検証時にバイアスを印加する方向を適切に選択することにより、ディスターブが発生することを防ぎつつ、高い電圧を印加して書き込み速度を向上させることができる。
また、本発明に係る不揮発性記憶装置100は、セット時とセット検証時においてソースラインに印加する電圧を同一の電圧とすることにより、セットからセット検証への遷移時間を短縮することができ、リセット時とリセット検証時においてソースラインに印加する電圧を同一の電圧とすることにより、リセットからリセット検証への遷移時間を短縮することができる。
また、本発明に係る不揮発性記憶装置100は、抵抗記憶素子からデータを読み出す際に、ディスターブが発生しているか否かを判定して、ディスターブが発生している場合はライトバックを実行することにより、読み出し時に抵抗記憶素子に高い電圧を印加して読み出し速度を向上させることができる。
さらに、本発明に係る不揮発性記憶装置100は、抵抗記憶素子からデータを読み出す時とライトバックを実行する時とでソースラインに同一の電圧を印加することにより、読み出しからライトバックへの遷移時間を短縮することができる。
また、本発明に係る不揮発性記憶装置100は、LRSが書き込まれている抵抗記憶素子の抵抗が所定の割合以上増えているか否かに基づいてディスターブが発生しているか否かを判定することができる。
本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。
例えば、上記実施形態はメモリセルとして1T1R型を例に挙げて説明したが、本発明はこれに限るものではなく、メモリセルは1R型であってもよいし、その他の構成であってもよい。
また、上記実施形態においては、具体的なバイアス電圧を例に挙げて説明したが、説明に用いた数値はあくまでも一例であり、実際に使用するメモリセルの特性に合わせて適切な数値を選択することができる。
また、上記実施形態はReRAMを例に挙げて説明したが、本発明はこれに限るものではなく、バイアス電圧に対して同様の依存性を示す不揮発性メモリであれば本発明を適用可能である。
また、上記実施形態においては、HRS検証時に逆バイアスを印加し、LRS検証時に順バイアスを印加する場合を説明したが、抵抗記憶素子が上記実施形態で説明したディスターブ特性と逆のディスターブ特性を示す場合(すなわち、HRSは順バイアスでディスターブが発生せず、LRSは逆バイアスでディスターブが発生しない場合)は、HRS検証時に順バイアスを印加し、LRS検証時に逆バイアスを印加するようにしてもよい。
100 不揮発性記憶装置
102 メモリ
104 制御部
106 第1検出アンプ
108 第2検出アンプ

Claims (6)

  1. 不揮発性の抵抗記憶素子を少なくとも1つ備えるメモリと、
    前記抵抗記憶素子に高抵抗状態または低抵抗状態を書き込む制御部とを備え、
    前記制御部は、
    前記高抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向と、前記低抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向とを逆方向とし、
    前記メモリからデータを読み出す際に、前記抵抗記憶素子に逆バイアスを印加し、
    前記メモリからデータを読み出す際に、前記低抵抗状態が書き込まれている抵抗記憶素子にディスターブが発生していると判定した場合は、当該抵抗記憶素子への低抵抗状態の書き込みを行い、
    ディスターブが発生していると判定して、前記抵抗記憶素子に前記低抵抗状態を書き込む際は、前記メモリからデータを読み出す際と同一の電圧を前記抵抗記憶素子のソースに印加することを特徴とする不揮発性記憶装置。
  2. 請求項1に記載の不揮発性記憶装置において、前記制御部は、前記高抵抗状態の書き込み後の検証動作時には前記抵抗記憶素子に逆バイアスを印加し、前記低抵抗状態の書き込み後の検証動作時には前記抵抗記憶素子に順バイアスを印加することを特徴とする不揮発性記憶装置。
  3. 請求項1に記載の不揮発性記憶装置において、前記制御部は、前記高抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加し、前記低抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加することを特徴とする不揮発性記憶装置。
  4. 請求項2に記載の不揮発性記憶装置において、前記制御部は、前記高抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加し、前記低抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加することを特徴とする不揮発性記憶装置。
  5. 請求項に記載の不揮発性記憶装置において、前記制御部は、前記低抵抗状態が書き込まれている抵抗記憶素子の抵抗が、通常の低抵抗状態の抵抗値より所定の割合以上大きいか否かに基づいてディスターブが発生しているか否かを判定することを特徴とする不揮発性記憶装置。
  6. 不揮発性の抵抗記憶素子を少なくとも1つ備えるメモリを備える不揮発性記憶装置の制御方法であって、
    前記抵抗記憶素子に高抵抗状態または低抵抗状態を書き込む書き込みステップと、
    前記書き込みステップの後に、前記高抵抗状態または前記低抵抗状態が正常に書き込まれているか否かを検証する検証ステップと
    前記メモリからデータを読み出す際に、前記抵抗記憶素子に逆バイアスを印加する逆バイアス印加ステップと、
    前記メモリからデータを読み出す際に、前記低抵抗状態が書き込まれている抵抗記憶素子にディスターブが発生していると判定した場合は、当該抵抗記憶素子への低抵抗状態の書き込みを行う低抵抗状態書き込みステップと、
    ディスターブが発生していると判定して、前記抵抗記憶素子に前記低抵抗状態を書き込む際は、前記メモリからデータを読み出す際と同一の電圧を前記抵抗記憶素子のソースに印加する印加ステップとを含み、
    前記検証ステップは、前記高抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向と、前記低抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向とを逆方向とすることを特徴とする不揮発性記憶装置の制御方法。
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