JP2009230796A - 半導体記憶装置及び半導体記憶システム - Google Patents
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Abstract
【解決手段】半導体記憶装置は、ワード線WLとビット線BLとの各交差部に配置され、一端がワード線に他端がビット線に接続された複数のメモリセルMCを有するメモリセルアレイ1と、メモリセルMCに対するデータの読み出し/書き込みを行う読み出し/書き込み回路2と、メモリセルMCから読み出された所定長のデータと、メモリセルMCに書き込むべき所定長のデータとを比較及び判定し、その判定結果を表すフラグを作成する演算回路3とを備える。読み出し/書き込み回路2は、データ書き込み時には、メモリセルに書き込むべき所定長のデータの各ビットをフラグに応じて反転させ、所定長のデータ及びフラグのうち書き換えられるデータのみをメモリセルに書き込み、データ読み出し時には、所定長のデータと共に対応するフラグを読み出してフラグに応じて所定長のデータの各ビットを反転させて出力する。
【選択図】図1
Description
[全体構成]
図1は、本発明の第1の実施形態に係る不揮発性メモリのブロック図である。
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。
次に、各メモリセルMCに対するデータのリード・ライト動作を説明する。
可変抵抗素子VRへの書き込みパルス及び消去パルスの印加は、可変抵抗素子VRの劣化を促進するので、極力、パルス印加の回数を少なくしたい。そのためには、データが“0”から“1”又は“1”から“0”に書き換えられるメモリセルMCに対してのみ書き込みパルス又は消去パルスを印加することが考えられる。
図14は、本発明の第2の実施形態に係るデータ書き込み方法を示すフローチャートである。第2の実施形態における演算回路3の判定アルゴリズムは、書き換えを行うべきビットにそのビット順位に応じた重み付けを行って判定を行う点で、第1実施形態と異なる。
図15は、本発明の第3の実施形態を説明するための図である。
図16は、本発明の第4の実施形態に係るデータ書き込み方法を示す図である。第4の実施形態における演算回路3の判定アルゴリズムは、書き込みデータを複数(この例では2つ)に分割し、フラグのビット数を複数ビットとしたものである。
図17は、本発明の第5の実施形態に係る不揮発性半導体記憶システムの構成を示すブロック図である。なお、図17において、図1と対応する部分には同一符号を付してある。このシステムは、メモリチップを構成するメモリセルアレイ1、R/W回路2、演算回路3及びデータ入出力バッファ4と、チップ外部に設けられた外部コントローラ5とを有する。外部コントローラ5には、エラー検出訂正(以下、「ECC」と呼ぶ。)回路5aが設けられている。
図18及び図19は、第6の実施形態を説明するための図である。この第6の実施形態では、可変抵抗素子VRが高抵抗状態及び低抵抗状態のいずれか一方が安定状態、他方が不安定状態であるとしたとき、安定状態となるメモリセルが増えるように、書き込みデータの反転、非反転を行うものである。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記各実施形態の判定方法を優先順位を付けて適宜組み合わせて実行することもできる。また、本発明は、固体電解質を利用した記憶素子を用いたメモリ(PMC,CBRAM)にも適用可能である。
Claims (5)
- 互いに平行な複数のワード線、前記複数のワード線と交差するように形成された互いに平行な複数のビット線、及び前記ワード線とビット線との各交差部に配置されて、一端が前記ワード線に他端が前記ビット線に接続された複数のメモリセルを有するメモリセルアレイと、
前記ワード線と前記ビット線との間にデータの読み出し/書き込みのための電圧を選択的に付与すると共に、前記メモリセルに対するデータの読み出し/書き込みを行う読み出し/書き込み回路と、
前記読み出し/書き込み回路によって複数の前記メモリセルから読み出された所定長のデータと、当該複数のメモリセルに書き込むべき所定長のデータとを比較及び判定し、その判定結果を表すフラグを作成する演算回路と
を備え、
前記読み出し/書き込み回路は、データ書き込み時には、前記メモリセルに書き込むべき所定長のデータの各ビットを前記フラグに応じて反転させ、前記所定長のデータ及び前記フラグのうち書き換えられるデータのみを前記メモリセルに書き込み、データ読み出し時には、前記所定長のデータと共に対応する前記フラグを読み出して前記フラグに応じて前記所定長のデータの各ビットを反転させて出力する
ことを特徴とする半導体記憶装置。 - 前記演算回路は、前記メモリセルから読み出された所定長のデータと前記メモリセルに書き込むべき所定長のデータとを比較し、両データの間で書き換えられるビット数が全ビット数の過半数であるか否かを判定し、過半数である場合には前記書き込むべきデータの各ビットを反転させることを示すフラグを生成し、過半数でない場合には、各ビットを反転させないことを示すフラグを生成する
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリセルアレイの各メモリセルには予め書き換え回数制限に関する重み付けがなされており、
前記演算回路は、前記メモリセルから読み出された所定長のデータと前記メモリセルに書き込むべき所定長のデータとを比較し、両データの間で書き換えられるビットの各重みの総数が所定値を超えたか否かを判定し、前記重みの総数が前記所定値を超えた場合には前記書き込むべきデータの各ビットを反転させることを示すフラグを生成し、前記重みの総数が前記所定値を超えない場合には、各ビットを反転させないことを示すフラグを生成する
ことを特徴とする請求項1記載の半導体記憶装置。 - 互いに平行な複数のワード線、前記複数のワード線と交差するように形成された互いに平行な複数のビット線、及び前記ワード線とビット線との各交差部に配置されて、一端が前記ワード線に他端が前記ビット線に接続された複数のメモリセルを有するメモリセルアレイと、
前記ワード線と前記ビット線との間にデータの読み出し/書き込みのための電圧を選択的に付与すると共に、前記メモリセルに対するデータの読み出し/書き込みを行う読み出し/書き込み回路と、
複数の前記メモリセルに書き込むべき所定長のデータを判定し、その判定結果を表すフラグを作成する演算回路と
を備え、
前記演算回路は、前記複数のメモリセルに書き込むべき所定長のデータのうち、前記メモリセルをセット状態にするビット数が過半数かどうかを判定し、過半数の場合には前記書き込むべきデータの各ビットを反転させることを示すフラグを生成し、過半数でない場合には、各ビットを反転させないことを示すフラグを生成し
前記読み出し/書き込み回路は、データ書き込み時には、前記メモリセルに書き込むべき所定長のデータの各ビットを前記フラグに応じて反転させ、前記所定長のデータ及び前記フラグのうち書き換えられるデータのみを前記メモリセルに書き込み、データ読み出し時には、前記所定長のデータと共に対応する前記フラグを読み出して前記フラグに応じて前記所定長のデータの各ビットを反転させて出力する
ことを特徴とする半導体記憶装置。 - 互いに平行な複数のワード線、前記複数のワード線と交差するように形成された互いに平行な複数のビット線、前記ワード線とビット線との各交差部に配置されて、一端が前記ワード線に他端が前記ビット線に接続された複数のメモリセル、及び前記ワード線と前記ビット線との間にデータの読み出し/書き込みのための電圧を選択的に付与すると共に前記メモリセルに対するデータの読み出し/書き込みを行う読み出し/書き込み回路を有する半導体記憶チップと、
この半導体記憶チップに対してデータの読み出し及び書き込みを制御するコントローラと
を有し、
複数の前記メモリセルから読み出された所定長のデータと、当該複数のメモリセルに書き込むべき所定長のデータとを比較及び判定してその判定結果を表すフラグを作成し、
データ書き込み時には、前記メモリセルに書き込むべき所定長のデータの各ビットを前記フラグに応じて反転させ、前記所定長のデータ及び前記フラグのうち書き換えられるデータのみを前記メモリセルに書き込み、データ読み出し時には、前記所定長のデータと共に対応する前記フラグを読み出して前記フラグに応じて前記所定長のデータの各ビットを反転させてエラー検出及び訂正したのち出力する
ことを特徴とする半導体記憶システム。
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