JP4928830B2 - Nand型フラッシュメモリ装置及びメモリデバイス - Google Patents
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Description
まず、本発明の実施の形態1について、図面を参照しながら詳細に説明する。図1は、本発明の実施の形態1に係るNAND型フラッシュメモリ装置の構成を示すブロック図である。
次に、本発明の実施の形態2について、図面を参照して詳細に説明する。図8は、本発明の実施の形態2に係るNAND型フラッシュメモリ装置200のメモリセルアレイ201の1つのブロックを示す回路図である。図9は、本発明の実施の形態2に係るNAND型フラッシュメモリ装置200のデータ反転制御回路を示すブロック図である。本発明の実施の形態2においては、本発明の実施の形態1と同じ構成要素には同じ参照符号を付して、その説明を省略する。
次に、本発明の実施の形態3について、図面を参照して詳細に説明する。図12は、本発明の実施の形態3に係るNAND型フラッシュメモリ装置300のデータ反転制御回路を示すブロック図である。本発明の実施の形態3においては、本発明の実施の形態2と同じ構成要素には同じ参照符号を付して、その説明を省略する。
次に、本発明の実施の形態4について、図面を参照して詳細に説明する。図14は、本発明の実施の形態4に係るNAND型フラッシュメモリ装置400のデータ反転制御回路を示すブロック図である。本発明の実施の形態4においては、本発明の実施の形態2と同じ構成要素には同じ参照符号を付して、その説明を省略する。
次に、本発明の実施の形態5について、図面を参照して詳細に説明する。図16は、本発明の実施の形態5に係るNAND型フラッシュメモリ装置500のデータ反転制御回路を示すブロック図である。本発明の実施の形態5においては、本発明の実施の形態2と同じ構成要素には同じ参照符号を付して、その説明を省略する。
次に、本発明の実施の形態6について、図面を参照して詳細に説明する。図19は、本発明の実施の形態6に係るメモリデバイスを示すブロック図である。本発明の実施の形態6においては、本発明の実施の形態1と同じ構成要素には同じ参照符号を付して、その説明を省略する。
データ反転制御回路108は、メモリインターフェイス回路625からのデータに前述の処理をして処理後のデータをECC回路624に与える。
101 メモリセルアレイ
102 ロウデコーダ
103 カラムデコーダ
104 選択回路
105 センスアンプ回路
106 主制御回路
107 ECC回路
108、203、301、401、501 データ反転制御回路
109 データレジスタ
110 インターフェイス回路
1081、2031、3011、4011、5011 書込データ反転制御回路
1082 読出データ反転制御回路
10811、20311、30111、40111、50111 データ計数部
10812、20312、30112、40112、50112 演算比較制御部
10813 ラッチ部
10814 データ転送部
600 メモリデバイス
620 コントローラ
621 ホストインターフェイス回路
622 主処理装置
623 バッファRAM
624 ECC回路
625 メモリインターフェイス回路
Claims (4)
- 電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されているメモリセルアレイを具備するNAND型フラッシュメモリ装置において、
同時書き込みデータ単位内の前記複数のメモリセルにデータを転送する時に前記データの“1”データ及び“0“データの数に基づいて前記“1”データ又は前記“0“データの極性を反転させるか否かを判断し、前記データを反転して前記メモリセルアレイに転送する場合に前記極性を反転したことを示す反転フラグビットを前記データに追加するデータ反転制御部と、
複数のセンスアンプを具備し、1つの前記センスアンプが1つのビット線に接続されているセンスアンプ回路と、
を具備し、
前記データ反転制御部は、前記メモリセルアレイの奇数ページと偶数ページで隣り合うデータ同士の排他的論理和をとって前記“1”データと前記“0“データとが隣接する数が少なくなるように前記奇数ページ又は前記偶数ページのデータの極性を反転させることを特徴とするNAND型フラッシュメモリ装置。 - 前記データ反転制御部は、前記メモリセルアレイの奇数ページと偶数ページで隣り合うデータ同士の排他的論理和をとって前記“1”データと前記“0“データとが隣接する個数をカウントして隣接個数カウント値を生成し、前記隣接個数カウント値がページのデータの個数の半分以上である場合に前記奇数ページ又は前記偶数ページのデータの極性を反転させ、前記隣接個数カウント値が前記ページのデータの個数の半分未満である場合に前記奇数ページ及び前記偶数ページの両方のデータの極性を反転させない、又は、反転させることを特徴とする請求項1に記載のNAND型フラッシュメモリ装置。
- 電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されているメモリセルアレイを具備するNAND型フラッシュメモリ装置と、前記NAND型フラッシュメモリ装置を制御するコントローラと、
複数のセンスアンプを具備し、1つの前記センスアンプが1つのビット線に接続されているセンスアンプ回路と、
を具備し、
前記コントローラは、前記メモリセルアレイの奇数ページと偶数ページで隣り合うデータ同士の排他的論理和をとって前記“1”データと前記“0“データとが隣接する数が少なくなるように前記奇数ページ又は前記偶数ページのデータの極性を反転させ、前記データを反転して前記メモリセルアレイに転送する場合に前記極性を反転したことを示す反転フラグビットを前記データに追加するデータ反転制御部を有することを特徴とするメモリデバイス。 - 前記コントローラは、前記メモリセルアレイの奇数ページと偶数ページで隣り合うデータ同士の排他的論理和をとって前記“1”データと前記“0“データとが隣接する個数をカウントして隣接個数カウント値を生成し、前記隣接個数カウント値がページのデータの個数の半分以上である場合に前記奇数ページ又は前記偶数ページのデータの極性を反転させ、前記隣接個数カウント値が前記ページのデータの個数の半分未満である場合に前記奇数ページ及び前記偶数ページの両方のデータの極性を反転させない、又は、反転させることを特徴とする請求項3に記載のメモリデバイス。
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