KR20090017270A - 멀티 비트 프로그래밍 장치 및 방법 - Google Patents

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Abstract

멀티 비트 프로그래밍 장치 및 방법이 제공된다. 본 발명의 멀티 비트 프로그래밍 장치는 하나 이상의 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀에 제1 비트 수의 데이터를 저장하는 제1 프로그래밍부, 및 하나 이상의 제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀에 제2 비트 수의 데이터를 저장하는 제2 프로그래밍부를 포함하며, 이를 통해 데이터의 신뢰 수준을 향상시키면서 전체적인 메모리 셀에 저장하는 비트의 수를 증가시킬 수 있다.
멀티 비트 프로그래밍, MLC, MBC

Description

멀티 비트 프로그래밍 장치 및 방법 {APPARATUS AND METHOD FOR MULTI-BIT PROGRAMMING}
본 발명은 메모리 장치에 데이터를 프로그래밍하는 장치 및 방법에 관한 것으로, 보다 상세하게는 멀티 레벨 메모리 장치에 데이터를 멀티 레벨(멀티 비트) 프로그래밍하는 장치 및 방법에 관한 것이다.
싱글 레벨 셀(SLC: single-level cell) 메모리는 하나의 메모리 셀에 1비트의 데이터를 저장하는 메모리이다. 싱글 레벨 셀 메모리는 싱글 비트 셀(SBC: single-bit cell) 메모리로도 불린다. 싱글 레벨 셀 메모리에서는 1비트의 데이터는 메모리 셀에 프로그램된 문턱 전압(threshold voltage)에 의하여 구분되는 2개의 산포(distribution)에 포함되는 전압으로 저장되고, 판독된다. 예를 들어, 메모리 셀로부터 판독된 전압이 0.5-1.5 볼트인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "1"이고, 메모리 셀로부터 판독된 전압이 2.5-3.5 볼트인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "0"으로 해석된다. 메모리 셀에 저장된 데이터는 판독 동작 시 셀 전류/전압의 차이에 의하여 구분된다.
한편 메모리의 고집적화 요구에 응답하여 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC: multi-level cell) 메모리가 제안되었다. 멀티 레벨 셀 메모리는 멀티 비트 셀(MBC: multi-bit cell) 메모리로도 불린다. 그러나, 하나의 메모리 셀에 저장하는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다. 하나의 메모리 셀에 m개의 비트를 저장하려면, 2m개의 산포(distribution)를 형성하여야 한다. 그러나, 메모리의 전압 윈도우(voltage window)는 제한되어 있기 때문에, m이 증가함에 따라 인접한 비트들 간의 문턱 전압(threshold)의 차이는 줄어들게 되고, 이에 따라 판독 실패율이 증가한다. 이러한 이유로 종래기술에 따르면, 멀티 레벨 셀(MLC: multi-level cell) 메모리를 이용한 저장 밀도의 향상이 용이하지 않았다.
따라서, 멀티 레벨 셀 메모리의 이용이 최근의 추세로 확산되고 있는 가운데, 데이터를 저장하고 읽는 과정에서 발생하는 에러를 줄이기 위한 새로운 멀티 레벨(멀티 비트) 프로그래밍 장치 및 방법의 개발의 필요성이 증대되었다.
본 발명은 멀티 레벨 셀 메모리에 새로운 멀티 레벨(멀티 비트) 프로그래밍 기법을 적용함으로써, 멀티 레벨 셀 메모리에 있어서, 저장된 데이터를 판독할 때의 오류를 줄이는 것을 목적으로 한다.
또한, 본 발명은 멀티 레벨 셀 메모리에 새로운 멀티 레벨(멀티 비트) 프로그래밍 기법을 적용함으로써, 데이터의 신뢰 수준을 향상시키면서 전체 메모리 셀에 저장하는 비트의 수를 증가시키는 것을 목적으로 한다.
또한, 본 발명은 멀티 레벨 셀 메모리에 새로운 멀티 레벨(멀티 비트) 프로그래밍 기법을 적용함으로써, 메모리 셀 어레이 전체에 저장하는 비트의 수를 안정적으로 최적화하는 것을 목적으로 한다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명의 멀티 비트 프로그래밍 장치는 하나 이상의 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀에 제1 비트 수의 데이터를 저장하는 제1 프로그래밍부, 및 하나 이상의 제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀에 제2 비트 수의 데이터를 저장하는 제2 프로그래밍부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 또 다른 측면에 따른 멀티 비트 프로그래밍 방법은 하나 이상의 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀에 제1 비트 수의 데이터를 저장하는 단계, 및 하나 이상의 제2 비트 라인에 연결된 하나 이상의 제2 메 모리 셀에 제2 비트 수의 데이터를 저장하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면 멀티 레벨 셀 메모리에 새로운 멀티 레벨(멀티 비트) 프로그래밍 기법을 적용함으로써, 멀티 레벨 셀 메모리에 있어서, 저장된 데이터를 판독할 때의 오류를 줄일 수 있다.
또한, 본 발명은 멀티 레벨 셀 메모리에 새로운 멀티 레벨(멀티 비트) 프로그래밍 기법을 적용함으로써, 데이터의 신뢰 수준을 향상시키면서 전체 메모리 셀에 저장하는 비트의 수를 증가시킬 수 있다.
또한, 본 발명은 멀티 레벨 셀 메모리에 새로운 멀티 레벨(멀티 비트) 프로그래밍 기법을 적용함으로써, 메모리 셀 어레이 전체에 저장하는 비트의 수를 안정적으로 최적화할 수 있다.
이하에서, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 멀티 비트 프로그래밍 장치(100)를 나타낸 도면이다.
도 1을 참조하면, 멀티 비트 프로그래밍 장치(100)는 메모리 셀 어레이(110) 및 프로그래밍 제어부(120)를 포함한다.
프로그래밍 제어부(120)는 제1 비트 라인(111)에 연결된 제1 메모리 셀(113)에 제1 비트 수의 데이터를 저장하고, 제2 비트 라인(112)에 연결된 제2 메모리 셀(114)에 제2 비트 수의 데이터를 저장한다.
제1 비트 수는 제1 메모리 셀(113)에 저장되는 데이터의 밀도를 나타낸다. 예를 들어, 제1 비트 수가 4이면, 제1 메모리 셀(113)에 4 비트의 데이터가 저장된다.
마찬가지로, 제2 비트 수는 제2 메모리 셀(114)에 저장되는 데이터의 밀도를 나타낸다.
프로그래밍 제어부(120)는 제1 메모리 셀(113)의 문턱 전압을 변화시켜 제1 비트 수의 데이터를 제1 메모리 셀(113)에 저장한다. 이 때, 제1 메모리 셀(113)의 변화된 문턱 전압은 제1 비트 수에 상응하는 수의 전압 레벨 중 어느 하나이다.
예를 들어, 제1 비트 수가 4이면, 제1 메모리 셀(113)의 변화된 문턱 전압은 16( = 24 ) 개의 전압 레벨 중 어느 하나이다. 제1 메모리 셀(113)에 저장된 4 비트의 데이터는, 제1 메모리 셀(113)의 변화된 문턱 전압의 전압 레벨과 관련된다.
프로그래밍 제어부(120)는 제2 메모리 셀(114)의 문턱 전압을 변화시켜 제2 비트 수의 데이터를 제2 메모리 셀(114)에 저장한다. 이 때, 제2 메모리 셀(114)의 변화된 문턱 전압은 제2 비트 수에 상응하는 수의 전압 레벨 중 어느 하나이다.
도 2는 도 1의 프로그래밍 제어부(120)를 나타낸 도면이다.
도 2를 참조하면, 프로그래밍 제어부(120)는 제1 프로그래밍부(210), 제2 프로그래밍부(220) 및 데이터 밀도 결정부(230)를 포함한다.
제1 프로그래밍부(210)는 제1 비트 라인(111)에 연결된 제1 메모리 셀(113)에 제1 비트 수의 데이터를 저장한다.
제1 프로그래밍부(210)는 제1 비트 라인(111)에 연결된 제1 메모리 셀(113)의 문턱 전압을 변화시켜 제1 메모리 셀(113)에 데이터를 저장한다.
제2 프로그래밍부(220)는 제2 비트 라인(112)에 연결된 제2 메모리 셀(114)에 제2 비트 수의 데이터를 저장한다.
제2 프로그래밍부(220)는 제2 비트 라인(112)에 연결된 제2 메모리 셀(114)의 문턱 전압을 변화시켜 제2 메모리 셀(114)에 데이터를 저장한다.
데이터 밀도 결정부(230)는 워드 라인 별로 제1 비트 수 및 제2 비트 수를 비트 라인의 위치에 따라 결정한다.
데이터 밀도 결정부(230)는 제1 비트 수 및 제2 비트 수를 서로 다른 값이 되도록 결정하여, 제1 메모리 셀(113) 및 제2 메모리 셀(114)에 저장되는 데이터의 밀도를 다르게 만들 수 있다.
데이터 밀도 결정부(230)는 워드 라인 선택 어드레스인 RA(Row Address) 및 비트 라인 선택 어드레스인 CA(Column Address)를 입력받아, RA 및 CA가 나타내는 메모리 셀에 저장될 데이터의 밀도를 결정한다.
데이터 밀도 결정부(230)의 제1 비트 수 및 제2 비트 수 결정 기준은 메모 리 셀 어레이(110)의 구조에 의해서 미리 결정되어 데이터 밀도 결정부(230) 내에 저장되어 있을 수 있다.
제1 비트 수는 제1 메모리 셀(113)의 메모리 셀 어레이(110) 내의 위치에 의해서 미리 결정될 수 있다. 제2 비트 수는 제2 메모리 셀(114)의 메모리 셀 어레이(110) 내의 위치에 의해서 미리 결정될 수 있다.
실시예에 따라, 제1 프로그래밍부(210)는 데이터 밀도 결정부(230)에 의해 동일한 제1 비트 수가 할당된 메모리 셀들에 대해 동시에 멀티 비트 프로그래밍할 수 있다.
제2 프로그래밍부(220)는 데이터 밀도 결정부(230)에 의해 동일한 제2 비트 수가 할당된 메모리 셀들에 대해 동시에 멀티 비트 프로그래밍할 수 있다.
예를 들어, 제1 비트 수는 2이고, 제2 비트 수는 4이면 제1 프로그래밍부(210)는 저장되는 데이터의 밀도가 2 비트로 결정된 메모리 셀들에 대해 동시에 멀티 비트 프로그래밍할 수 있다. 제2 프로그래밍부(220)는 저장되는 데이터의 밀도가 4 비트로 결정된 메모리 셀들에 대해 동시에 멀티 비트 프로그래밍할 수 있다.
이 때, 제1 프로그래밍부(210)는 동일한 워드 라인에 연결된 메모리 셀들에 대해 동시에 멀티 비트 프로그래밍할 수 있다. 마찬가지로, 제2 프로그래밍부(220)는 동일한 워드 라인에 연결된 메모리 셀들에 대해 동시에 멀티 비트 프로그래밍할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 멀티 비트 프로그래밍 장치(300)를 나타낸 도면이다.
도 3을 참조하면, 멀티 비트 프로그래밍 장치(300)는 프로그래밍 특성 측정부(330), 데이터 밀도 결정부(340), 제1 프로그래밍부(350) 및 제2 프로그래밍부(360)를 포함한다.
프로그래밍 특성 측정부(330)는 메모리 셀 어레이(310) 내의 제1 메모리 셀(314) 및 제2 메모리 셀(315)의 프로그래밍 특성을 측정한다.
데이터 밀도 결정부(340)는 프로그래밍 특성 측정부(330)가 측정한 프로그래밍 특성에 따라 제1 메모리 셀(314)의 제1 비트 수 및 제2 메모리 셀(315)의 제2 비트 수를 결정한다.
제1 메모리 셀(314) 및 제2 메모리 셀(315)은 메모리 셀 어레이(310) 내의 메모리 셀들이며, 동일한 워드 라인(313)에 연결된 메모리 셀들이다.
제1 프로그래밍부(350)는 제1 메모리 셀(314)에 제1 비트 수의 데이터를 저장한다. 제2 프로그래밍부(360)는 제2 메모리 셀(315)에 제2 비트 수의 데이터를 저장한다.
이 때, 프로그래밍 특성 측정부(330)가 측정하는 프로그래밍 특성은 제1 메모리 셀(314) 및 제2 메모리 셀(315)의 문턱 전압의 변화 경향일 수 있다.
프로그래밍 특성 측정부(330)가 제1 메모리 셀(314)의 프로그래밍 특성(문턱 전압의 변화 경향)을 측정하는 과정은 하기와 같다.
프로그래밍 특성 측정부(330)는 워드 라인(313)에 워드 라인 제어 전압을 인가한다. 제1 비트 라인(311) 및 감지 증폭기(320)를 경유하여 검출되는 신호 레 벨에 의해서 제1 메모리 셀(314)의 문턱 전압이 워드 라인 제어 전압보다 높은지 낮은지를 판별한다.
프로그래밍 특성 측정부(330)는, 워드 라인(313)에 인가되는 워드 라인 제어 전압을 변화시키면서, 감지 증폭기(320)를 경유하여 검출되는 신호 레벨의 변화를 감지하여 제1 메모리 셀(314)의 문턱 전압을 측정한다.
제1 메모리 셀(314)이 프로그래밍되도록 하는 전압 조건이 일정 시간 동안 유지되면, 제1 메모리 셀(314)의 문턱 전압이 변화된다. 프로그래밍 특성 측정부(330)는 변화되기 전후의 제1 메모리 셀(314)의 문턱 전압을 비교하여, 제1 메모리 셀(314)의 문턱 전압 변화 경향을 측정한다.
상기 프로그래밍 특성의 측정 과정은 제1 메모리 셀(314) 뿐만 아니라 제2 메모리 셀(315)에 대하여도 동일하게 적용될 수 있다.
프로그래밍 특성 측정부(330)는 워드 라인(313)에 워드 라인 제어 전압을 인가한다. 제2 비트 라인(312) 및 감지 증폭기(320)를 경유하여 검출되는 신호 레벨에 의해서 제2 메모리 셀(315)의 문턱 전압이 워드 라인 제어 전압보다 높은지 낮은지를 판별한다.
상기 프로그래밍 특성의 측정 과정은 제1 메모리 셀(314) 및 제2 메모리 셀(315)의 불량 여부를 검출하는 데에도 이용될 수 있다.
예를 들어, 측정된 제1 메모리 셀(314)의 프로그래밍 특성(문턱 전압의 변화 경향)이 허용 범위를 벗어나는 경우, 프로그래밍 특성 측정부(330)는 제1 메모리 셀(314)을 불량으로 판단한다.
프로그래밍 특성의 허용 범위는, 정상적인 메모리 셀이 프로그래밍되었을 때 문턱 전압이 변화되는 평균값으로부터 통계적 확률에 따르는 표준 편차(standard deviation)가 고려된 수치 범위이다.
데이터 밀도 결정부(340)는 측정된 프로그래밍 특성에 기초하여 제1 비트 수 및 제2 비트 수를 결정한다.
본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 장치의 제1 프로그래밍부는 하나 이상의 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀에 제1 비트 수의 데이터를 저장한다.
제2 프로그래밍부는 하나 이상의 제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀에 제2 비트 수의 데이터를 저장한다.
일반적으로, 비휘발성 메모리에서는 긴 프로그래밍 시간이 요구되기 때문에 동시에 복수의 메모리 셀들에 대해 프로그래밍이 수행된다. 동시에 프로그래밍되는 복수의 메모리 셀들은 하나의 워드 라인에 연결된 메모리 셀들의 일부이며, 이들을 페이지(page)라 한다.
하나의 워드 라인에 연결된 복수의 페이지 가운데 먼저 프로그램된 페이지에 저장된 데이터가 다른 페이지에 대한 프로그래밍 과정에 영향을 받아 변형되는 경우를 프로그램 디스터번스(program disturbance)라 한다.
하나의 워드 라인에 연결된 제1 페이지가 먼저 프로그램되면, 제1 페이지의 메모리 셀들의 문턱 전압의 평균값은 V1으로 변화된다.
제1 페이지 및 제2 페이지는 동일한 워드 라인에 연결되어 있다.
제1 페이지가 프로그램된 후 제2 페이지가 프로그램되면, 제2 페이지의 메모리 셀들의 문턱 전압의 평균값은 V2로 변화된다.
프로그래밍 과정이 일관되게 제어되었다면, V1 및 V2는 실질적으로 같다.
제2 페이지가 프로그램되는 동안 제1 페이지의 메모리 셀들은 워드 라인을 통해 고전압 스트레스를 받게 된다. 따라서 제1 페이지의 메모리 셀들의 문턱 전압의 평균값은 고전압 스트레스의 영향으로 V1을 유지하기 어렵다.
프로그래밍 과정이 일관되게 제어되더라도, 제1 페이지의 메모리 셀들의 문턱 전압의 평균값과 제2 페이지의 메모리 셀들의 문턱 전압의 평균값을 같게 하기 어렵다. 일반적으로, 먼저 프로그램되어 고전압 스트레스에 보다 긴 시간 동안 노출되는 페이지의 메모리 셀들의 문턱 전압의 평균값을 제어하는 것이 더욱 어렵다.
도 4는 멀티 비트 프로그래밍 장치에 의해 프로그램된 메모리 셀들의 문턱 전압의 분포를 도시하는 도면이다.
도 4를 참조하면, 제1 페이지만이 프로그램된 상태에서, 프로그램되지 않은 "00"상태에 대응하는 메모리 셀들의 문턱 전압은 분포(410)를 따른다.
도 4에 관해서는, 2 비트 프로그래밍 과정을 가정한다. 제1 페이지만이 프로그램된 상태에서, 프로그램되어 "01"상태에 대응하는 제1 페이지의 메모리 셀들의 문턱 전압은 분포(411)를 따른다.
마찬가지로, 제1 페이지만이 프로그램된 상태에서, 프로그램되어 "10" 상태에 대응하는 제1 페이지의 메모리 셀들의 문턱 전압은 분포(412)를 따른다.
제1 페이지만이 프로그램된 상태에서, 프로그램되어 "11" 상태에 대응하는 제1 페이지의 메모리 셀들의 문턱 전압은 분포(413)를 따른다.
분포(410) 내지 분포(413) 각각은 서로 겹치지 않고 명확히 구분된다.
메모리 셀들의 게이트(gate)에 워드 라인을 통해 일정 레벨의 전압을 인가하면, 메모리 셀들에 흐르는 전류를 감지하고 감지된 전류의 크기에 기초하여 메모리 셀들의 문턱 전압이 현재 워드 라인에 인가된 전압보다 낮은지 여부를 판단할 수 있다.
워드 라인에 분포(411) 및 분포(412) 사이의 레벨의 전압을 인가하면, 메모리 셀들에 흐르는 전류를 감지하고 감지된 전류의 크기에 기초하여 "00", "01" 상태에 대응하는 메모리 셀들과, "10", "11" 상태에 대응하는 메모리 셀들을 구분할 수 있다.
워드 라인에 분포(410) 및 분포(411) 사이의 레벨의 전압을 인가하면, 메모리 셀들에 흐르는 전류를 감지하고 감지된 전류의 크기에 기초하여 "00" 상태에 대응하는 메모리 셀들을 구분할 수 있다.
워드 라인에 분포(412) 및 분포(413) 사이의 레벨의 전압을 인가하면, 메모리 셀들에 흐르는 전류를 감지하고 감지된 전류의 크기에 기초하여 "11" 상태에 대응하는 메모리 셀들을 구분할 수 있다.
제2 페이지가 프로그램된 후에, 제1 페이지의 메모리 셀들의 문턱 전압은 분포(420) 내지 분포(423)를 따른다.
제2 페이지가 프로그램되는 동안, 제1 페이지의 메모리 셀들은 워드 라인 을 통하여 고전압 스트레스를 받는다. 따라서, 제1 페이지의 메모리 셀들의 문턱 전압은 원래의 값보다 높아지며, 높아지는 정도는 메모리 셀에 따라 다르다. 이를 프로그램 디스터번스라 함은 앞에서 설명한 바와 같다.
제2 페이지가 프로그램된 후, "00"상태에 대응하는 제1 페이지의 메모리 셀들의 문턱 전압은 분포(420)를 따른다.
제2 페이지가 프로그램된 후, "01"상태에 대응하는 제1 페이지의 메모리 셀들의 문턱 전압은 분포(421)를 따른다.
제2 페이지가 프로그램된 후, "10"상태에 대응하는 제1 페이지의 메모리 셀들의 문턱 전압은 분포(422)를 따른다.
제2 페이지가 프로그램된 후, "11"상태에 대응하는 제1 페이지의 메모리 셀들의 문턱 전압은 분포(423)를 따른다.
분포(420)의 일부 메모리 셀들은 분포(421)의 일부 메모리 셀들과 겹친다. 메모리 셀들의 워드 라인에 일정 레벨의 전압을 인가하고, 메모리 셀들에 흐르는 전류의 크기에 기초하여 메모리 셀들의 문턱 전압을 판독해 내는 과정을 이용하더라도, 분포(420) 및 분포(421)의 메모리 셀들을 명확히 구분해 낼 수 없다.
이처럼 고전압 스트레스에 의해 문턱 전압이 변화된 메모리 셀들에 대해서는 2 비트 프로그래밍 과정을 적용할 수 없다. 프로그램된 후의 데이터를 정확히 판독해 낼 수 없기 때문이다. 따라서, 문턱 전압이 변화될 것이 확실시되는 메모리 셀들에 대해서는 싱글 비트 또는 1.5 비트 프로그래밍 과정을 적용한다.
본 발명의 멀티 비트 프로그래밍 장치의 데이터 밀도 결정부는 메모리 셀 들의 프로그래밍 특성, 특히, 문턱 전압의 변화 경향에 따라 싱글 비트 프로그래밍 과정을 적용할 것인지 또는 멀티 비트 프로그래밍 과정을 적용할 것인지를 결정한다.
실시예에 따라서는, 데이터 밀도 결정부는 문턱 전압의 변화 경향에 따라 m 비트 프로그래밍 과정을 적용할 것인지 또는 n (n < m) 비트 프로그래밍 과정을 적용할 것인지를 결정할 수 있다.
이 때, 멀티 비트 프로그래밍 장치는 메모리 셀들 각각에 대하여 결정된 데이터 밀도(2 비트인지 4 비트인지)를 데이터베이스에 저장할 수 있다.
이 때, 상기 데이터베이스는 메모리 어레이의 페이지 내 일부의 셀을 이용하여 구현될 수 있다.
실시예에 따라서는, 멀티 비트 프로그래밍 장치는 메모리 셀의 문턱 전압의 변화 경향이 허용 범위를 크게 벗어나는 경우, 상기 메모리 셀을 불량으로 판정하고 불량으로 판정된 메모리 셀에 대해서는 프로그래밍 또는 읽기 억세스가 이루어지지 않도록 할 수 있다.
이 때, 멀티 비트 프로그래밍 장치는 메모리 셀들 각각에 대하여 판정된 불량 여부를 데이터베이스에 저장할 수 있다.
이 때, 상기 데이터베이스는 메모리 어레이의 페이지 내 일부의 셀을 이용하여 구현될 수 있다.
일반적으로, 프로그램 디스터번스 이외에도 다음과 같은 원인이 메모리 셀들 각각의 문턱 전압 변화 경향의 다양화를 초래한다.
반도체 제조 기술이 발전함에 따라 제조되는 반도체의 크기가 작아지고 금속 또는 폴리실리콘(poly-silicon)으로 생성되는 전기 도선의 선폭이 좁아짐에 따라 워드 라인의 전기 저항이 무시할 수 없는 수준이 된다. 또한, 메모리 셀들의 집적도를 높이기 위해 하나의 워드 라인에 연결된 메모리 셀들의 개수가 늘어남에 따라, 워드 라인의 기생 정전 용량(parasitic capacitance)도 무시할 수 없는 수준이 된다.
워드 라인의 전기 저항 및 기생 정전 용량이 증가함에 따라 동일한 워드 라인에 연결된 메모리 셀들의 프로그래밍 특성(특히, 문턱 전압의 변화 경향)의 분포도가 확산되는 경향이 있다. 프로그램된 후의 문턱 전압의 분포가, 평균값을 중심으로 집중되어 있지 않고 확산된 분포가 되어, 이들 메모리 셀들에 대한 데이터 저장 밀도를 동일하게 설정할 수 없게 된다.
본 발명의 멀티 비트 프로그래밍 장치 및 방법은 이러한 메모리 셀들에 대하여 데이터 저장 밀도를 다르게 설정하여, 데이터 저장 및 판독에 있어서 정확성 및 안정성을 획득할 수 있는 범위 내에서 전체 메모리 셀 어레이의 데이터 저장 밀도를 최적화할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 장치가 메모리 셀 어레이(500)에 데이터를 저장하는 과정을 도시하는 도면이다.
도 5를 참조하면, 멀티 비트 프로그래밍 장치의 제1 프로그래밍부(510)는 메모리 셀 어레이(500)의 짝수 번째 비트 라인들(501)에 연결된 메모리 셀들에 제1 비트 수의 데이터를 저장한다.
멀티 비트 프로그래밍 장치의 제2 프로그래밍부(520)는 메모리 셀 어레이(500)의 홀수 번째 비트 라인들(502)에 연결된 메모리 셀들에 제2 비트 수의 데이터를 저장한다.
멀티 비트 프로그래밍 장치는 제1 프로그래밍부(510)가 짝수 번째 비트 라인들(501)에 연결된 메모리 셀들에 데이터를 저장한 뒤, 제2 프로그래밍부(520)가 홀수 번째 비트 라인들(502)에 연결된 메모리 셀들에 데이터를 저장한다.
이 때, 앞에서 설명한 바와 같이, 프로그램 디스터번스에 의해 짝수 번째 비트 라인들(501)에 연결된 메모리 셀들의 문턱 전압이 제2 프로그래밍부(520)의 데이터 저장 과정에서 변화된다.
짝수 번째 비트 라인들(501)에 연결된 메모리 셀들의 문턱 전압이 넓은 범위에 분포할 가능성이 높기 때문에, 멀티 비트 프로그래밍부는 제1 비트 수를 제2 비트 수보다 작게 설정한다.
예를 들어, 제1 비트 수가 2이고 제2 비트 수가 4이면, 멀티 비트 프로그래밍 장치는 짝수 번째 비트 라인들(501)에 연결된 메모리 셀들 각각에 2 비트의 데이터를 저장하고, 홀수 번째 비트 라인들(502)에 연결된 메모리 셀들 각각에 4 비트의 데이터를 저장한다.
도 6은 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 장치가 메모리 셀 어레이(600)에 데이터를 저장하는 과정을 도시하는 도면이다.
도 6을 참조하면, 멀티 비트 프로그래밍 장치의 제1 프로그래밍부(610)는 하위 어드레스에 대응하는 비트 라인들(601)에 연결된 메모리 셀들에 제1 비트 수 의 데이터를 저장한다.
멀티 비트 프로그래밍 장치의 제2 프로그래밍부(620)는 상위 어드레스에 대응하는 비트 라인들(602)에 연결된 메모리 셀들에 제2 비트 수의 데이터를 저장한다.
멀티 비트 프로그래밍 장치는 제1 프로그래밍부(610)가 하위 어드레스에 대응하는 비트 라인들(601)에 연결된 메모리 셀들에 데이터를 저장한 뒤, 제2 프로그래밍부(620)가 상위 어드레스에 대응하는 비트 라인들(602)에 연결된 메모리 셀들에 데이터를 저장한다.
이 때, 앞에서 설명한 바와 같이, 프로그램 디스터번스에 의해 하위 어드레스에 대응하는 비트 라인들(601)에 연결된 메모리 셀들의 문턱 전압이 제2 프로그래밍부(620)의 데이터 저장 과정에서 변화된다.
하위 어드레스에 대응하는 비트 라인들(601)에 연결된 메모리 셀들의 문턱 전압이 넓은 범위에 분포할 가능성이 높기 때문에, 멀티 비트 프로그래밍부는 제1 비트 수를 제2 비트 수보다 작게 설정한다.
예를 들어, 제1 비트 수가 2이고 제2 비트 수가 4이면, 멀티 비트 프로그래밍 장치는 하위 어드레스에 대응하는 비트 라인들(601)에 연결된 메모리 셀들 각각에 2 비트의 데이터를 저장하고, 상위 어드레스에 대응하는 비트 라인들(602)에 연결된 메모리 셀들 각각에 4 비트의 데이터를 저장한다.
실시예에 따라서는, 제1 프로그래밍부(610) 및 제2 프로그래밍부(620)의 데이터 저장 과정이 동시에 이루어질 수 있다.
이 때, 워드 라인을 구동하는 구동 회로가 하위 어드레스에 대응하는 비트 라인들(601)에 가깝게 위치하고 있으면, 상위 어드레스에 대응하는 비트 라인들(602)에 연결된 메모리 셀들의 문턱 전압을 효과적으로 제어하지 못할 수 있다.
이런 경우에는, 멀티 비트 프로그래밍 장치는 제2 비트 수를 제1 비트 수보다 작게 설정하여 하위 어드레스에 대응하는 비트 라인들(601)에 연결된 메모리 셀들에 더 많은 데이터를 저장할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 장치가 메모리 셀 어레이(700)에 데이터를 저장하는 과정을 도시하는 도면이다.
도 7을 참조하면, 멀티 비트 프로그래밍 장치의 제1 프로그래밍부(710)는 메모리 셀 어레이(700)의 가장자리에 위치하는 비트 라인들(701, 702)에 연결된 메모리 셀들에 제1 비트 수의 데이터를 저장한다.
멀티 비트 프로그래밍 장치의 제2 프로그래밍부(720)는 메모리 셀 어레이(700)의 중앙부에 위치하는 비트 라인들(703)에 연결된 메모리 셀들에 제2 비트 수의 데이터를 저장한다.
일반적으로, 반도체 제조 공정(fabrication process)을 통해 제조된 메모리 셀 어레이(700)의 메모리 셀들은 어레이(700) 내의 위치에 의해 특성이 영향 받는다.
어레이(700)의 중심부에 위치한 메모리 셀들은, 유사한 형태를 가진 메모리 셀들에 의해 둘러싸여 있기 때문에 일관된 특성을 가질 가능성이 높다.
반대로, 어레이(700)의 가장자리에 위치한 메모리 셀들은, 주변의 형 태(topology)가 급격히 변화하는 환경에 둘러싸여 있기 때문에 불안정한 특성을 가질 가능성이 높다.
따라서, 멀티 비트 프로그래밍 장치는 제1 비트 수를 제2 비트 수보다 작게 설정한다.
예를 들어, 제1 비트 수가 2이고 제2 비트 수가 4이면, 제1 프로그래밍부(710)는 어레이(700)의 가장자리에 위치한 비트 라인들(701, 702)에 연결된 메모리 셀들 각각에 2 비트의 데이터를 저장한다. 제2 프로그래밍부(720)는 비트 라인들(703)에 연결된 메모리 셀들 각각에 4 비트의 데이터를 저장한다.
도 8은 본 발명의 멀티 비트 프로그래밍 장치에 의해 데이터가 저장되는 메모리 셀 어레이(700)의 일부를 상세히 나타낸 도면이다.
도 8을 참조하면, 메모리 셀들(810)은 비트 라인(850)에 직렬로 연결된다.
메모리 셀들(820)은 비트 라인(860)에 직렬로 연결된다.
메모리 셀들(830)은 비트 라인(870)에 직렬로 연결된다.
메모리 셀들(840)은 비트 라인(880)에 직렬로 연결된다.
멀티 비트 프로그래밍 장치는, 하나의 비트 라인(850)에 직렬로 연결된 메모리 셀들(810)에 대해 하나의 데이터 저장 밀도를 설정한다.
마찬가지로, 멀티 비트 프로그래밍 장치는, 하나의 비트 라인(860)에 직렬로 연결된 메모리 셀들(820)에 대해 하나의 데이터 저장 밀도를 설정한다.
도 8과 같이 구현된 메모리 셀 어레이(700)를 낸드 형(NAND type) 메모리라 한다. 낸드 형 메모리는, 노어 형(NOR type) 메모리에 비해 데이터 엑세스 속 도는 느린 대신 메모리 셀의 집적도를 높일 수 있어 비용의 절감 효과가 크다.
메모리 셀들(810) 중의 어느 한 메모리 셀에 억세스하기 위해서는 비트 라인(850) 및 메모리 셀들(810) 중의 나머지 메모리 셀들을 경유하여야 한다.
도 9는 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 방법을 나타내는 동작 흐름도이다.
도 9를 참조하면, 멀티 비트 프로그래밍 방법은 하나 이상의 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀에 제1 비트 수의 데이터를 저장한다(S910).
멀티 비트 프로그래밍 방법은 하나 이상의 제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀에 제2 비트 수의 데이터를 저장한다(S920).
이 때, 하나 이상의 제1 메모리 셀은 제1 비트 라인에 연결된 메모리 셀들일 수 있다.
이 때, 하나 이상의 제2 메모리 셀은 제2 비트 라인에 연결된 메모리 셀들일 수 있다.
실시예에 따라, 하나 이상의 제1 비트 라인은 메모리 셀 어레이 내의 짝수 번째 비트 라인들이고, 하나 이상의 제2 비트 라인은 메모리 셀 어레이 내의 홀수 번째 비트 라인들일 수 있다.
실시예에 따라, 하나 이상의 제1 비트 라인은 하위 어드레스에 대응하는 비트 라인들이고, 하나 이상의 제2 비트 라인은 상위 어드레스에 대응하는 비트 라인들일 수 있다.
실시예에 따라, 하나 이상의 제1 비트 라인은 상기 메모리 셀 어레이의 가장 바깥쪽에 위치할 수 있다.
실시예에 따라, 멀티 비트 프로그래밍 방법은 제1 비트 수 및 제2 비트 수를 서로 상이하게 설정할 수 있다.
단계(S910)는 제1 메모리 셀의 문턱 전압을 변화시켜 제1 메모리 셀에 데이터를 저장할 수 있다.
단계(S910)는 제1 메모리 셀의 문턱 전압을 제1 비트 수에 상응하는 수의 전압 레벨 중 어느 하나가 되도록 변화시켜, 제1 메모리 셀에 제1 비트 수의 데이터를 저장할 수 있다.
만일 제1 비트 수가 m이라면, 단계(S910)는 제1 메모리 셀의 문턱 전압을 2m개의 전압 레벨 중 어느 하나가 되도록 변화시킬 수 있다.
제1 메모리 셀에 저장된 데이터는, 제1 메모리 셀의 문턱 전압이 2m 개의 전압 레벨 중 어느 것인지에 따라 결정된다.
단계(S920)는 제2 메모리 셀의 문턱 전압을 변화시켜 제2 메모리 셀에 데이터를 저장할 수 있다.
단계(S920)는 제2 메모리 셀의 문턱 전압을 제2 비트 수에 상응하는 수의 전압 레벨 중 어느 하나가 되도록 변화시켜, 제2 메모리 셀에 제2 비트 수의 데이터를 저장한다.
실시예에 따라, 단계(S910) 및 단계(S920)가 동시에 수행될 수도 있다. 이 때, 단계(S910) 및 단계(S920)가 동시에 수행되기 위해서는, 단계(S910) 및 단계(S920)에 대한 제어가 가능한 상황이어야 한다.
도 10은 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 방법을 나타낸 동작 흐름도이다.
도 10을 참조하면, 멀티 비트 프로그래밍 방법은 워드 라인 별로 제1 비트 수 및 제2 비트 수를 비트 라인의 위치에 따라 결정한다(S1010).
멀티 비트 프로그래밍 방법은 하나 이상의 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀에 제1 비트 수의 데이터를 저장한다(S1020).
멀티 비트 프로그래밍 방법은 하나 이상의 제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀에 제2 비트 수의 데이터를 저장한다(S1030).
제1 비트 수는 제1 비트 라인에 연결된 제1 메모리 셀의 데이터 저장 밀도이고, 제2 비트 수는 제2 비트 라인에 연결된 제2 메모리 셀의 데이터 저장 밀도이다. 멀티 비트 프로그래밍 방법은 비트 라인 및 워드 라인에 따라 메모리 셀의 데이터 저장 밀도를 다르게 설정할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 방법을 나타낸 동작 흐름도이다.
도 11을 참조하면, 멀티 비트 프로그래밍 방법은 제1 메모리 셀 및 제2 메모리 셀의 프로그래밍 특성을 측정한다(S1110).
멀티 비트 프로그래밍 방법은 측정된 프로그래밍 특성에 따라 제1 비트 수 및 제2 비트 수를 결정한다(S1120).
멀티 비트 프로그래밍 방법은 하나 이상의 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀에 제1 비트 수의 데이터를 저장한다(S1130).
멀티 비트 프로그래밍 방법은 하나 이상의 제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀에 제2 비트 수의 데이터를 저장한다(S1140).
멀티 비트 프로그래밍 방법이 측정하는 프로그래밍 특성은 제1 메모리 셀 및 제2 메모리 셀의 문턱 전압의 변화 경향일 수 있다.
본 발명에 따른 멀티 비트 프로그래밍 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구 성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일 실시예에 따른 멀티 비트 프로그래밍 장치(100)를 나타낸 도면이다.
도 2는 도 1의 프로그래밍 제어부(120)를 나타낸 도면이다.
도 3은 본 발명의 다른 실시예에 따른 멀티 비트 프로그래밍 장치(300)를 나타낸 도면이다.
도 4는 멀티 비트 프로그래밍 장치에 의해 프로그램된 메모리 셀들의 문턱 전압의 분포를 도시하는 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 장치가 메모리 셀 어레이(500)에 데이터를 저장하는 과정을 도시하는 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 장치가 메모리 셀 어레이(600)에 데이터를 저장하는 과정을 도시하는 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 장치가 메모리 셀 어레이(700)에 데이터를 저장하는 과정을 도시하는 도면이다.
도 8은 본 발명의 멀티 비트 프로그래밍 장치에 의해 데이터가 저장되는 메모리 셀 어레이(700)의 일부를 상세히 나타낸 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 방법을 나타내는 동작 흐름도이다.
도 10은 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 방법을 나타낸 동작 흐름도이다.
도 11은 본 발명의 또 다른 실시예에 따른 멀티 비트 프로그래밍 방법을 나타낸 동작 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 메모리 셀 어레이 120: 프로그래밍 제어부

Claims (26)

  1. 메모리 셀 어레이 내의 메모리 셀에 데이터를 저장하는 프로그래밍 장치에 있어서,
    하나 이상의 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀에 제1 비트 수의 데이터를 저장하는 제1 프로그래밍부; 및
    하나 이상의 제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀에 제2 비트 수의 데이터를 저장하는 제2 프로그래밍부
    를 포함하는 멀티 비트 프로그래밍 장치.
  2. 제1항에 있어서,
    상기 하나 이상의 제1 메모리 셀은 상기 제1 비트 라인에 직렬로 연결된 메모리 셀들의 집합이고,
    상기 하나 이상의 제2 메모리 셀은 상기 제2 비트 라인에 직렬로 연결된 메모리 셀들의 집합인 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  3. 제1항에 있어서,
    상기 제1 비트 라인 및 상기 제2 비트 라인은 서로 연이어서 배치되는 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  4. 제1항에 있어서,
    상기 하나 이상의 제1 비트 라인은 짝수 번째 비트 라인들이고,
    상기 하나 이상의 제2 비트 라인은 홀수 번째 비트 라인들인 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  5. 제1항에 있어서,
    상기 하나 이상의 제1 비트 라인은 하위 어드레스에 대응하는 비트 라인들이고,
    상기 하나 이상의 제2 비트 라인은 상위 어드레스에 대응하는 비트 라인들인 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  6. 제1항에 있어서,
    상기 하나 이상의 제1 비트 라인은 상기 메모리 셀 어레이의 가장 바깥쪽에 위치하는 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  7. 제1항에 있어서,
    상기 제2 비트 수는 상기 제1 비트 수와 서로 상이한 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  8. 제1항에 있어서,
    상기 제1 비트 수 및 상기 제2 비트 수를 워드 라인 별로 비트 라인의 위치에 따라 결정하는 데이터 밀도 결정부
    를 더 포함하는 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  9. 제1항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 프로그래밍 특성을 측정하는 프로그래밍 특성 측정부; 및
    상기 측정된 프로그래밍 특성에 따라 상기 제1 비트 수 및 상기 제2 비트 수를 결정하는 데이터 밀도 결정부
    를 더 포함하는 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  10. 제9항에 있어서,
    상기 프로그래밍 특성은
    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 문턱 전압의 변화 경향인 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  11. 제1항에 있어서,
    상기 제1 프로그래밍부는 상기 제1 메모리 셀의 문턱 전압을 변화시켜 상기 제1 메모리 셀에 데이터를 저장하고,
    상기 제2 프로그래밍부는 상기 제2 메모리 셀의 문턱 전압을 변화시켜 상 기 제2 메모리 셀에 데이터를 저장하는 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  12. 제11항에 있어서,
    상기 제1 프로그래밍부는 상기 제1 메모리 셀의 문턱 전압을 상기 제1 비트 수에 상응하는 수의 전압 레벨 중 어느 하나가 되도록 변화시켜, 상기 제1 메모리 셀에 상기 제1 비트 수의 데이터를 저장하고,
    상기 제2 프로그래밍부는 상기 제2 메모리 셀 각각의 문턱 전압을 상기 제2 비트 수에 상응하는 수의 전압 레벨 중 어느 하나가 되도록 변화시켜, 상기 제2 메모리 셀에 상기 제2 비트 수의 데이터를 저장하는 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  13. 제1항에 있어서,
    상기 제2 프로그래밍부는 상기 제1 프로그래밍부가 상기 제1 메모리 셀에 상기 제1 비트 수의 데이터를 저장한 뒤에, 상기 제2 메모리 셀에 상기 제2 비트 수의 데이터를 저장하는 것을 특징으로 하는 멀티 비트 프로그래밍 장치.
  14. 메모리 셀 어레이; 및
    하나 이상의 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀에 제1 비트 수의 데이터를 저장하고, 하나 이상의 제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀에 제2 비트 수의 데이터를 저장하는 프로그래밍 제어부
    를 포함하는 멀티 비트 프로그래밍 장치.
  15. 메모리 셀 어레이 내의 메모리 셀에 데이터를 저장하는 프로그래밍 방법에 있어서,
    하나 이상의 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀에 제1 비트 수의 데이터를 저장하는 단계; 및
    하나 이상의 제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀에 제2 비트 수의 데이터를 저장하는 단계
    를 포함하는 멀티 비트 프로그래밍 방법.
  16. 제15항에 있어서,
    상기 하나 이상의 제1 메모리 셀은 상기 제1 비트 라인에 직렬로 연결된 메모리 셀들의 집합이고,
    상기 하나 이상의 제2 메모리 셀은 상기 제2 비트 라인에 직렬로 연결된 메모리 셀들의 집합인 것을 특징으로 하는 멀티 비트 프로그래밍 방법.
  17. 제15항에 있어서,
    상기 하나 이상의 제1 비트 라인은 짝수 번째 비트 라인들이고,
    상기 하나 이상의 제2 비트 라인은 홀수 번째 비트 라인들인 것을 특징으 로 하는 멀티 비트 프로그래밍 방법.
  18. 제15항에 있어서,
    상기 하나 이상의 제1 비트 라인은 하위 어드레스에 대응하는 비트 라인들이고,
    상기 하나 이상의 제2 비트 라인은 상위 어드레스에 대응하는 비트 라인들인 것을 특징으로 하는 멀티 비트 프로그래밍 방법.
  19. 제15항에 있어서,
    상기 하나 이상의 제1 비트 라인은 상기 메모리 셀 어레이의 가장 바깥쪽에 위치하는 것을 특징으로 하는 멀티 비트 프로그래밍 방법.
  20. 제15항에 있어서,
    상기 제2 비트 수는 상기 제1 비트 수와 서로 상이한 것을 특징으로 하는 멀티 비트 프로그래밍 방법.
  21. 제15항에 있어서,
    상기 제1 비트 수 및 상기 제2 비트 수를 워드 라인 별로 비트 라인의 위치에 따라 결정하는 단계
    를 더 포함하는 것을 특징으로 하는 멀티 비트 프로그래밍 방법.
  22. 제15항에 있어서,
    상기 제1 메모리 셀 및 제2 메모리 셀의 프로그래밍 특성을 측정하는 단계; 및
    상기 측정된 프로그래밍 특성에 따라 상기 제1 비트 수 및 상기 제2 비트 수를 결정하는 단계
    를 더 포함하는 것을 특징으로 하는 멀티 비트 프로그래밍 방법.
  23. 제22항에 있어서,
    상기 프로그래밍 특성은
    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 문턱 전압의 변화 경향인 것을 특징으로 하는 멀티 비트 프로그래밍 방법.
  24. 제15항에 있어서,
    상기 제1 메모리 셀에 데이터를 저장하는 단계는 상기 제1 메모리 셀의 문턱 전압을 변화시켜 상기 제1 메모리 셀에 데이터를 저장하고,
    상기 제2 메모리 셀에 데이터를 저장하는 단계는 상기 제2 메모리 셀의 문턱 전압을 변화시켜 상기 제2 메모리 셀에 데이터를 저장하는 것을 특징으로 하는 멀티 비트 프로그래밍 방법.
  25. 제24항에 있어서,
    상기 제1 메모리 셀에 데이터를 저장하는 단계는 상기 제1 메모리 셀의 문턱 전압을 상기 제1 비트 수에 상응하는 수의 전압 레벨 중 어느 하나가 되도록 변화시켜, 상기 제1 메모리 셀에 상기 제1 비트 수의 데이터를 저장하고,
    상기 제2 메모리 셀에 데이터를 저장하는 단계는 상기 제2 메모리 셀 각각의 문턱 전압을 상기 제2 비트 수에 상응하는 수의 전압 레벨 중 어느 하나가 되도록 변화시켜, 상기 제2 메모리 셀에 상기 제2 비트 수의 데이터를 저장하는 것을 특징으로 하는 멀티 비트 프로그래밍 방법.
  26. 제15항 내지 제25항 중 어느 한 항의 방법을 실행하기 위한 프로그램이 기록되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록 매체.
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