KR100624595B1 - 불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의데이터 기입 방법 및 메모리 카드 - Google Patents

불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의데이터 기입 방법 및 메모리 카드 Download PDF

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Abstract

메모리 셀 어레이와, 메모리 셀 어레이에 접속되어, 데이터 기입과 프로그램 베리파이를 반복하여 행하는 기입 동작에서 프로그램 베리파이 결과를 유지하는 페이지 버퍼와, 페이지 버퍼에 접속되어, 페이지 버퍼에 유지된 프로그램 베리파이 결과에 기초하여, 페일 비트수가 레퍼런스 비트수 이하인지의 여부를 판정하는 비트 스캔 회로와, 비트 스캔 회로에 접속되어, 비트 스캔 회로의 판정 결과를 유지하는 레지스터와, 기입 동작과 비트 스캔 회로의 동작 시퀀스를 제어하여, 레지스터의 일시 저장의 결과를 받아, 페일 비트수를 남기고 기입 동작을 정지시키는 시퀀서를 구비하는 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법을 제공한다.
페일 비트수, 기입 동작, 동작 시퀀스, 비트 스캔 회로

Description

불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의 데이터 기입 방법 및 메모리 카드{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE, DATA WRITE-IN METHOD OF NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND MEMORY CARD}
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 모식적 전체 블록 구성도.
도 2는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 특징적인 구성을 설명하는 블록 구성도.
도 3은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치에 적용하는 센스 앰프의 구성을 설명하는 모식적 구성도.
도 4a는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치에 적용하는 비트 스캔 회로의 회로 구성도.
도 4b는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치에 적용하는 비트 스캔 회로의 동작 파형을 설명하는 도면.
도 5는 본 발명의 검토예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법을 설명하는 플로우차트.
도 6은 본 발명의 검토예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 페이지수와 데이터 기입 루프 횟수의 관계를 설명하는 도면.
도 7은 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법을 설명하는 플로우차트도.
도 8은 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 페이지수와 데이터 기입 루프 횟수의 관계를 설명하는 도면.
도 9는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법을 설명하는 플로우차트도.
도 10은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 페이지수와 데이터 기입 루프 횟수의 관계를 설명하는 도면.
도 11은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 페일 비트수와 데이터 기입 루프 횟수의 관계를 설명하는 도면.
도 12는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 페일 비트수와 데이터 기입 루프 횟수의 관계를 설명하는 확대도.
도 13은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법을 설명하는 플로우차트도.
도 14는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법을 설명하는 플로우차트도.
도 15는 본 발명의 검토예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 최종 루프 후에만 페일 비트 스캔을 실시하여 1 비트 무시를 적용하고, 그 이외의 기입에서는 기입 펄스 인가 중에 일괄 검지를 행하는, 멀티 레벨 셀(MLC)의 예를 설명하는 펄스 파형도.
도 16은 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 일괄 검지 대신에 기입 펄스 인가 시에 페일 비트 스캔을 행하는, 멀티 레벨 셀(MLC)의 예를 설명하는 펄스 파형도.
도 17은 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치를 적용하는 메모리 카드의 구성예.
<도면의 주요 부분에 대한 부호의 설명>
12 : 주변 회로
16 : 센스 앰프
18 : 비트 스캔 회로
20 : 시퀀서
22 : 레지스터
24 : 페이지 버퍼
<특허 문헌1> 일본 특개2002-140899호 공보(예를 들면, 도 1 참조)
<특허 문헌2> 일본 특개2002-216486호 공보(예를 들면, 도 9 참조)
<관련 출원>
본 출원은 여기에 그 전체 내용이 참조로서 포함된 2004년 6월 14일 출원된 일본 특허 출원 번호 제2004-175884호를 우선권 주장하며 이를 기초로 하고 있다.
본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 특히 데이터 기입 시의 비선택 고전압에 의한 프로그램 디스터브의 영향을 억제하는 불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의 데이터 기입 방법 및 불휘발성 반도체 기억 장치를 적용하는 메모리 카드에 관한 것이다.
종래의 NAND형 플래시 메모리의 데이터 기입 방법에서는, 데이터 기입 시에 프로그램 루프를 임의의 스텝폭으로 회전시키고, 전체 비트의 기입이 종료한 시점에 기입 루프를 정지시키는, 데이터 기입 방법을 적용하고 있다. 임의의 스텝폭의 값으로서는, 예를 들면 다치 논리의 불휘발성 반도체 기억 장치에서는 0.2V 정도이다.
단시간의 처리로 결과가 얻어지고, 또한 프로그램 베리파이 결과가 전부 패스했는지의 여부뿐만 아니라, 페일수를 고속으로 검지할 수 있는 검지 회로를 구비한 반도체 기억 장치는, 특허 문헌1에 개시되어 있다(특허 문헌1). 특허 문헌1에 따른 반도체 기억 장치는, 메모리 셀이 소정의 데이터 유지 상태로 되었는지의 여부의 검출을 행하기 위해, 일괄 처리 단위 내의 각 메모리 셀의 기입, 소거 동작의 종료/미종료 상태에 기초하여 소정의 페일 전류를 흘리고, 일괄 처리 단위 내의 총 전류량을 A/D 컨버터 동작에 의해 검출함으로써, 일괄 동작에 의해 소정의 미종료 상태 수를 검출하는 것을 특징으로 하고 있다(특허 문헌1).
간단한 구성에 의해, 높은 정밀도로, 게다가 고속의 기입 동작을 가능하게 한 다치 불휘발성 메모리에 대해서는, 특허 문헌2에 개시되어 있다. 특허 문헌2에 따른 다치 불휘발성 메모리에서는, 하나의 메모리 셀에 2 비트 이상의 기억 정보를 저장하는 다치 불휘발성 메모리에 대하여, 소거 상태의 메모리 셀에 대하여 기입 데이터에 대응하여 최초의 기입 동작 시에 기입 단위량을 최소 단위부터 순차적으로 증가시키도록 설정하고, 소거 상태에 인접하여 분포하는 제1 임계값 분포 이하의 소정의 임계값 전압에 도달시키는 것에 소비된 기입량으로부터 해당 메모리 셀의 기입 특성을 판정하고, 이러한 판정 결과에 기초하여 단위 기입량을 설정함으로써, 간단한 구성에 의해, 높은 정밀도로 고속의 기입 동작을 실현한다(특허 문헌2).
종래의 NAND형 플래시 메모리의 데이터 기입 방법에서는, 기입이 느린 고립 비트가 존재하는 페이지에서는, 기입 루프는 상한(이하, Loop_max라고 기재함)까지 도달하여, 비선택 전압에 의한 프로그램 디스터브가 다발한다고 하는 문제가 있다. 또한, 데이터 기입이 느린 메모리 셀 트랜지스터가 수 비트 존재하는 페이지에서, 모든 메모리 셀 트랜지스터의 기입이 끝나는 지점, 즉 Loop_max까지 기입 루프가 회전하기 때문에, 비선택 전압에 의한 프로그램 디스터브가 다발한다고 하는 문제가 있다. 또한, 비트선 방향으로 "0"이 "1"로 바뀌는 「컬럼 불량」이 존재하는 불휘발성 반도체 기억 장치에서는, 전체 페이지에 프로그램 디스터브 불량이 다발한다고 하는 문제가 있다.
또한, 현재의 NAND형 플래시 메모리에서도, 기입 전압에서, 상한값을 설정하 여, 기입 전압을 이 상한값으로 제한함으로써, 프로그램 디스터브의 영향을 억제하는 것은 가능하지만, 기입 수율에 영향이 미친다고 하는 문제가 있다.
본 발명의 한 관점에 따르면, 불휘발성 반도체 기억 장치는,
복수의 메모리 셀이 배열된 메모리 셀 어레이,
상기 메모리 셀 어레이에 접속되어, 데이터 기입과 프로그램 베리파이를 반복하여 행하는 기입 동작에서 프로그램 베리파이 결과를 유지하는 페이지 버퍼,
상기 페이지 버퍼에 접속되어, 상기 페이지 버퍼에 유지된 프로그램 베리파이 결과에 기초하여, 페일 비트수가 레퍼런스 비트수 이하인지의 여부를 판정하는 비트 스캔 회로,
상기 비트 스캔 회로에 접속되어, 상기 비트 스캔 회로의 판정 결과를 유지하는 레지스터, 및
상기 기입 동작과 상기 비트 스캔 회로의 동작 시퀀스를 제어하여, 상기 레지스터의 일시 저장의 결과를 받아, 상기 페일 비트수를 남기고 상기 기입 동작을 정지시키는 시퀀서를 포함한다.
본 발명의 다른 관점에 따르면, 불휘발성 반도체 기억 장치의 데이터 기입 방법은,
제1 특정 비트수 무시의 베리파이 스테이터스가 패스인지의 여부를 판정하는 단계,
상기 제1 특정 비트수 무시의 베리파이 스테이터스가 패스이면, 스테이터스 를 패스로 하는 단계, 및
상기 제1 특정 비트수 무시의 베리파이 스테이터스가 페일이면, 상기 제1 특정 비트수 무시의 프로그램 베리파이를 실시하는 단계를 포함한다.
본 발명의 또 다른 관점에 따르면, 기억 카드는,
복수의 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이에 접속되어, 데이터 기입과 프로그램 베리파이를 반복하여 행하는 기입 동작에서 프로그램 베리파이 결과를 유지하는 페이지 버퍼와, 상기 페이지 버퍼에 접속되어, 상기 페이지 버퍼에 유지된 프로그램 베리파이 결과에 기초하여, 페일 비트수가 레퍼런스 비트수 이하인지의 여부를 판정하는 비트 스캔 회로와, 상기 비트 스캔 회로에 접속되어, 상기 비트 스캔 회로의 판정 결과를 유지하는 레지스터와, 상기 기입 동작과 상기 비트 스캔 회로의 동작 시퀀스를 제어하여, 상기 레지스터의 일시 저장의 결과를 받아, 상기 페일 비트수를 남기고 상기 기입 동작을 정지시키는 시퀀서를 구비하는 불휘발성 반도체 메모리, 및
상기 불휘발성 반도체 메모리에 접속되고, 호스트 기기에 접속되어 상기 호스트 기기로부터 수신 데이터를 수신하는 호스트 인터페이스와, 상기 불휘발성 반도체 메모리에 접속되어, 상기 불휘발성 반도체 메모리에 대하여 기입 데이터를 송신하는 메모리 인터페이스와, 상기 메모리 인터페이스를 통하여 상기 불휘발성 반도체 메모리에 상기 수신 데이터를 상기 기입 데이터로서 기입하는 중앙 연산 처리 장치와,
상기 호스트 인터페이스와 상기 메모리 인터페이스 사이에 접속되어, 상기 수신 데이터를 수신하여 에러 정정을 실행하는 ECC 회로를 갖는 메모리 컨트롤러를 포함한다.
이어서, 도면을 참조하여, 본 발명의 제1 내지 제3 실시예를 설명한다. 이하의 도면의 기재에서, 동일하거나 또는 유사한 부분에는 동일하거나 또는 유사한 부호를 붙인다. 단, 도면은 모식적인 것으로, 각 회로 블록의 평면 치수의 비율 등은 현실의 것과는 상이한 것에 유의해야 한다. 또한, 도면 상호 간에도, 서로의 치수의 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
또한, 이하에 기재하는 제1 내지 제3 실시예는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로, 본 발명의 기술적 사상은, 구성 부품의 형상, 구조, 배치 등을 하기의 것으로 특정하는 것은 아니다. 본 발명의 기술적 사상은, 특허 청구의 범위에서, 다양한 변경을 가할 수 있다.
본 발명의 실시예에 따르면, 기입이 느린 고립 비트 불량이나 컬럼 불량이 있었던 경우에도, 데이터 기입 시의 비선택 고전압에 의한 프로그램 디스터브의 영향을 최저한으로 억제할 수 있는, 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법을 제공할 수 있다.
본 발명의 실시예에 따르면, 다치 논리의 NAND형 플래시 메모리의 데이터 기입 동작 시에, 비트 무시의 기능을 내장함으로써, 기입이 느린 고립 비트 불량이나 컬럼 불량이 있었던 경우에도, 기입 루프는 정지하여, 프로그램 디스터브의 영향을 최저한으로 억제할 수 있는, 불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의 데이터 기입 방법 및 메모리 카드를 제공할 수 있다.
또한, 본 발명의 실시예에 따르면, 데이터 기입이 느린 메모리 셀 트랜지스터가 수 비트 존재하는 페이지에서, 제1 특정 비트수, 제2 특정 비트수 이하(ECC 허용 비트수 이하)를 남기고 기입 루프가 정지하기 때문에, 프로그램 디스터브의 영향을 최소한으로 억제하는, 다치 논리의 불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의 데이터 기입 방법 및 메모리 카드를 제공할 수 있다.
<제1 실시예>
이하의 설명에서, 제1 특정 비트수를 M1 비트, 제2 특정 비트수를 M2 비트로 표현한다. M1<M2<ECC 허용수가 원칙이다. 비트 무시를 적용하기 위해서는, 그 페일 비트를 정정하여, 정확하게 데이터를 출력하는 ECC가 필요하다. M1<M2<ECC 허용수로 표시되는 부등식이 성립되면, 불량이 없는 메모리로서 인식할 수 있다.
M1, M2는 임의의 값이다. 값이 클수록 프로그램 디스터브의 영향을 억제하는 점에서는 유효하지만, ECC를 확실하게 정정할 수 있는 페일수에 들어가는 것이 필요하다.
본 발명의 실시예에서는, 기입 동작 도중에 비트 스캔을 넣어, 페일수가 임의의 값 이하로 들어가면, 기입 동작을 정지한다고 하는 시퀀서의 동작이 중요하고, 이들 동작은 2치, 다치에 상관없이 공통으로 실행 가능하다. 다치 논리에서는, 임계값 전압 분포 간격은 좁기 때문에, 기입 시의 프로그램 디스터브의 영향을 받기 쉽지만, 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법을 적용함으로써 유효하게 대응하는 것이 가능하게 된다.
(전체 구성)
본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 모식적 전체 블록 구성은, 도 1에 도시한 바와 같이 메모리 셀 어레이(14)와, 메모리 셀 어레이(14)에 대하여 어드레스 데이터 A6∼A18을 입력하는 로우 어드레스 버퍼(42)와, 또한 로우 어드레스 버퍼(42)에 접속되는 로우 어드레스 레지스터(40) 및 로우 어드레스 디코더(38)와, 메모리 셀 어레이(14)로부터의 데이터를 검출하는 센스 앰프(16)와, 센스 앰프(16)에 대하여 어드레스 데이터 A0∼A5, A16을 입력하는 컬럼 어드레스 버퍼(36)와, 또한 컬럼 어드레스 버퍼(36)에 접속되는 컬럼 어드레스 레지스터(34) 및 컬럼 어드레스 디코더(32)와, 센스 앰프(16)에 접속되는 데이터 인풋 버퍼(28, 30) 및 데이터 아웃풋 버퍼(44, 46)와, 클록 제너레이터(48)와, 논리 회로 블록(50)으로 구성된다. 논리 회로 블록(50)은, 도 1에 도시한 바와 같이 OR 게이트(52)와, NOR 게이트(54, 56, 58, 60)와, AND 게이트(62, 64)로 구성된다.
도 1에 도시하는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치에서는, 「비트 무시」의 기능을 내장하기 위해서는, 각 비트의 기입 상황의 정보가 필요하다. 이 정보는, 센스 앰프(16) 내에 저장된다.
또한, 도 1에서, 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 센스 앰프(16) 근방의 블록 구성은, 도 2에 도시한 바와 같이 코어 회로(10)와, 주변 회로(12)로 구성된다. 코어 회로(10)는, 메모리 셀 어레이(14)와, 페이지 버퍼(24), 캐쉬 메모리(26)로 이루어지는 센스 앰프(16)와, 페이지 버퍼(24)에 접속된 비트 스캔 회로(18)를 구비한다. 페이지 버퍼(24)는, 메모리 셀 어레이(14)에 대한 기입 데이터 또는 판독 데이터를 유지하고, 기입 동작 시에는 프로그램 베리파 이 결과를 유지한다. 주변 회로(12)는, 시퀀서(20)와, 레지스터(22)를 구비한다. 비트 스캔 회로(18)는, 센스 앰프(16) 내의 페이지 버퍼(24)에 저장되는 데이터를 받아, 센스 앰프(16)의 외부에서, 비트 스캔 동작을 실행한다. 레지스터(22)는, 비트 스캔 회로(18)에 접속되어 있어, 비트 스캔 회로(18)에서의 비트 스캔의 결과를 받아, 시퀀서(20)에서의 기입 동작을 종료시킨다.
따라서, 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치는, 도 2에 도시한 바와 같이 메모리 셀 어레이(14)와, 메모리 셀 어레이(14)에 접속되어, 데이터 기입과 프로그램 베리파이를 반복하여 행하는 기입 동작에서 프로그램 베리파이 결과를 유지하는 페이지 버퍼(24)와, 페이지 버퍼(24)에 접속되어, 페이지 버퍼(24)에 유지된 프로그램 베리파이 결과에 기초하여, 페일 비트수가 레퍼런스 비트수 이하인지의 여부를 판정하는 비트 스캔 회로(18)와, 비트 스캔 회로(18)에 접속되어, 비트 스캔 회로(18)의 판정 결과를 유지하는 레지스터(22)와, 기입 동작과 비트 스캔 회로(18)의 동작 시퀀스를 제어하여, 레지스터(22)의 일시 저장의 결과를 받아, 페일 비트수를 남기고 기입 동작을 정지시키는 시퀀서(20)를 구비한다. 또한, 시퀀서(20)는, 비트 스캔 회로(18)의 동작 시퀀스를 제어하여, 기입 동작에서 레퍼런스 비트수를 M1 비트로부터 M2 비트로 변경하는 동작을 행한다. 또한, 메모리 셀 어레이(14)는, 3치 이상의 다치 논리 데이터를 기억하는 것이 가능하다.
(센스앰프)
본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치에 적용하는 센스 앰프의 구성은, 도 3에 도시한 바와 같이 메모리 셀 어레이(68)에 대하여 비트선 BL을 통하여 접속되는 센스 앰프 회로(66)와, 센스 앰프 회로(66)에 접속되는 클램프 회로(74)와, 클램프 회로(74)와 센스 노드(72)에서 접속되는 템포러리 데이터 캐쉬/다이내믹 데이터 캐쉬(70)와, 또한 페이지 버퍼(76) 및 세컨더리 데이터 캐쉬(78)로 구성된다. 템포러리 데이터 캐쉬/다이내믹 데이터 캐쉬(70)는, 상세하게 설명하면, 템포러리 데이터 캐쉬(80)와, 다이내믹 데이터 캐쉬(82)를 구비한다. 페이지 버퍼(76)는, 프라이머리 데이터 캐쉬(84)로 구성된다. 템포러리 데이터 캐쉬(80)와 다이내믹 데이터 캐쉬(82)는, 검지·연산 시에 사용하는 캐쉬이다.
판독 동작에서, 메모리 셀 트랜지스터의 기입 상황을 센스 노드(72)에 의해 검지하고, 그 결과를, 페이지 버퍼(76) 내의 플립플롭 회로 구성을 갖는 프라이머리 데이터 캐쉬(84)에 저장한다. 페이지 버퍼(76)는, 도 2의 페이지 버퍼(24)에 상당한다. 비트 스캔 회로(18)는, 이 페이지 버퍼(76)에 저장된 데이터에 기초하여, 설정된 허용 비트수 이하에 페일 비트(기입되어 있지 않은 비트)수가 들어가 있는지의 여부를 검지한다. 이 검지 결과를 받고, 시퀀서(20) 내에서 기입 동작 종료라는 명령이 내려진다.
(비트 스캔 회로)
본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치에 적용하는 비트 스캔 회로의 구성은, 도 4a에 도시한 바와 같이 1 페이지 길이 개의 센스 앰프(래치)(86)를 복수개 병렬 접속한 센스 앰프와, 레퍼런스 정전류 패스(88)와, 인버터(90)와, 출력 노드(92)를 구비한다. 1 페이지 길이 개의 센스 앰프(래치)(86)에 포함되는 각각의 센스 앰프는, 프로그램 베리파이 결과인 패스/페일 데이터를 유지 한다. 도 4a에서는, 프로그램 베리파이 결과가 패스 데이터일 때에 "H" 레벨이 유지되고, 프로그램 베리파이 결과가 페일 데이터일 때에 "L" 레벨이 유지되는 경우를 나타내고 있다. 1 페이지 길이 개의 센스 앰프(래치)(86)를 복수개 병렬 접속한 센스 앰프로부터의 전류 Isum과, 레퍼런스 정전류 패스(88)를 흐르는 레퍼런스 전류 Iref 사이의 차동 전류를 인버터(90)의 출력 노드(92)로부터 검출한다고 하는 동작을 행하고 있다.
도 4b는, 도 4a의 회로에 흐르는 동작 전류 파형을 도시한다. 센스 앰프측으로부터 I/O0만의 데이터를 출력하고 있다. 이 때, 센스 앰프로부터의 전류 Isum은, I/O0이 유지하는 페일 데이터의 수에 비례하고 있다. 도 4a에서는, I/O0의 페일 비트수가 1 비트인 경우를 도시하고 있다. 이 경우, 센스 앰프로부터의 전류 Isum은 1×I로 된다. 레퍼런스 정전류 패스(88) 내의 MOS 트랜지스터의 게이트 단자에 공급되는 신호 B0, B1은, 허용하는 페일 비트수(레퍼런스 페일수)에 따라 레벨이 설정되는 신호이다. 레퍼런스 페일수를 1 비트로 설정하는 경우에는, 신호 B0, B1을 (B0, B1)=(1, 0)로 설정한다. 이 때, 레퍼런스 전류 Iref는 1.5×I로 되어, 전류 Isum이 레퍼런스 전류 Iref보다도 작아진다. 이에 의해, 인버터(90)의 출력 노드(92)는 "1" 레벨로 되어, I/O0의 페일 비트수가 허용하는 페일 비트수(1 비트) 이하인 것을 알 수 있다.
비트 스캔 회로에서는, 몇 비트를 허용하는지에 따라, 레퍼런스 전류 Iref를 설정하여, I/O0∼I/O7까지 각각 검지를 해 갈 필요가 있다. 도 4a의 회로 구성에서는 정전류 패스의 수는 컬럼의 수이기 때문에, 바이트의 수에 대해서는 일대일 대응이지만, 비트의 수에 대해서는 1/8로 축약된 수로 되어 있다. 따라서, 페일 비트수를 검출하기 위해서는, I/O0∼I/O7까지분을 8회로 시분할하여 검출할 필요가 있다. 레퍼런스 전류 Iref의 설정을 허용 페일 0개, 1개로 늘려가면 I/O1에도 페일 비트 있었던 것을 알 수 있다. 이와 같이 하여, I/O7까지 반복하여, 각 I/O의 검출 동작에 의해 검출되어 페일 비트수를 레지스터(22)에 누적해 가면, 페일 비트수를 검출할 수 있다. 실제로는 레지스터(22)에 누적되어 가는 페일 비트수가 전체적으로 허용되는 페일수를 초과한 지점에서 동작이 종료한다.
이 동작의 사용예로서는, 다치 동작에서의 소프트웨어 프로그램 후의 베리파이에 의해, 1 비트 이하의 페일인 것을 검출하는 경우나, 혹은 다치 동작에서의 기입 최종 루프 후에 1 비트 이하의 페일인 것을 검출하는 경우이다.
(데이터 기입 방법)
이하의 설명에서, Loop란, 기입 펄스를 단계적으로 전압 스텝업하여, 회전시키는 동작을 나타낸다. PC(프로그램 카운트)란, Loop가 일회전할 때마다, Loop 횟수를 적산시켜 회로에 기억시킬 때의 그 Loop 횟수를 나타낸다.
(검토예)
우선, 본 발명의 실시예의 기초로서 검토한 검토예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법은, 도 5에 도시한 플로우차트와 같이 표시된다. Vpgm을 기입 전압, PC를 기입 루프 횟수로 한다.
(a) 우선, 스텝 S1에서, 기입 전압 Vpgm=스타트 전압 Vpgm_start, 기입 루프 횟수 PC=0으로 설정한다.
(b) 이어서, 스텝 S2에서, PC=PC+1로 프로그램한다.
(c) 이어서, 스텝 S3에서, 베리파이 스테이터스=패스인지의 여부를 판정한다.
(d) 스텝 S3에서, "예"이면, 스텝 S5로 이행하여, 스테이터스=패스로 된다.
(e) 스텝 S3에서, "아니오"이면, 스텝 S4로 이행하여, 기입 루프 횟수 PC<기입 루프 횟수의 최대값 PC_max인지의 여부를 판정한다.
(f) 스텝 S4에서, "아니오"이면, 스텝 S6으로 이행하여, 스테이터스=페일로 된다.
(g) 스텝 S4에서, "예"이면, 스텝 S7로 이행하여, 기입 전압 Vpgm=Vpgm+스텝 사이즈로 설정하고, 스텝 S2로 되돌아간다. NAND형 플래시 메모리는, 도 5에 도시한 바와 같이 데이터 기입 시에 프로그램 루프를 임의의 스텝폭으로 돌리고, 전체 비트의 기입이 종료한 시점에서 기입 루프가 정지하는, 데이터 기입 방법을 적용하고 있다.
임의의 스텝폭의 값으로서는, 예를 들면 다치 논리의 불휘발성 반도체 기억 장치에서는 0.2V 정도이다. 본 발명의 검토예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 1 페이지=1 워드선 승압에 의해 기입 가능한 512 바이트 로 하고, 페이지수 분포와 데이터 기입 루프 횟수의 관계는, 도 6에 도시한 바와 같이 표시된다.
(본 발명의 실시예에 따른 데이터 기입 방법)
도 7은, 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법을 설명하는 플로우차트도를 도시하고, 도 8은 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 페이지수와 데이터 기입 루프 횟수의 관계를 설명하는 도면을 도시한다.
우선, 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법은, 도 7에 도시하는 플로우차트와 같이 표시된다. Vpgm을 기입 전압, PC를 기입 루프 횟수로 한다.
(a) 우선, 스텝 S1에서, 기입 전압 Vpgm=스타트 전압 Vpgm_start, 기입 루프 횟수 PC=0으로 설정한다.
(b) 이어서, 스텝 S2에서, PC=PC+1로 프로그램한다.
(c) 이어서, 스텝 S30에서, 페일 비트수가 M비트 이하인지의 여부를 판정한다.
(d) 스텝 S30에서, "예"이면, 스텝 S5로 이행하여, 스테이터스=패스로 된다.
(e) 스텝 S30에서, "아니오"이면, 스텝 S4로 이행하여, 기입 루프 횟수 PC<기입 루프 횟수의 최대값 PC_max인지의 여부를 판정한다.
(f) 스텝 S4에서, "아니오"이면, 스텝 S6으로 이행하여, 스테이터스=페일로 된다.
(g) 스텝 S4에서, "예"이면, 스텝 S7로 이행하여, 기입 전압 Vpgm=Vpgm+스텝 사이즈로 설정하고, 스텝 S2로 되돌아간다. NAND형 플래시 메모리는, 도 7에 도시한 바와 같이 데이터 기입 시에 프로그램 루프를 임의의 스텝폭으로 돌리고, 전체 비트의 기입이 종료한 시점에서 기입 루프가 정지하는, 데이터 기입 방법을 적용하고 있다.
임의의 스텝폭의 값으로서는, 예를 들면, 다치 논리의 불휘발성 반도체 기억 장치에서는 0.2V 정도이다. 본 발명의 검토예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 1 페이지=1 워드선 승압에 의해 기입 가능한 512 바이트로 하고, 페이지수 분포와 데이터 기입 루프 횟수의 관계는, 도 8에 도시한 바와 같이 표시된다.
본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서는, 도 7 및 도 8로부터 분명히 알 수 있듯이, 페이지수 M0에 대응하여, 데이터 기입 루프 횟수=PASS를 설정할 수 있다.
이하의 실시예는, 오류 정정 부호(ECC) 회로 사용을 전제로 하는 NAND형 플래시 메모리를 대상으로 한다.
데이터 기입 스타트부터 N회 루프(이하, Loop_max2라고 기재함)까지는 M1 비트 무시로 돌리고, N+1회 루프 이후에는 Loop_max까지 M2 비트 무시의 프로그램 베리파이(기입 스테이터스의 확인)를 매회 실시한다(도 9 참조). 여기서, M1, M2는 임의 의 값이며, M1<M2≤ECC 허용 비트수로 한다.
도 10은 프로그램 루프 횟수-페이지수 분포를 나타내고 있고, Loop_max2는 도 10과 같이 전형적인 페이지가 모두 들어가는 경계 부근의 값을 임의로 설정한다. 또한, Loop_max2의 값은 각 불휘발성 반도체 기억 장치의 기입 변동을 고려하여 트리밍할 수 있도록 설계하는 것이 바람직하다.
본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치에서는, Loop_max2는 변수로서의 기입 스타트부터 고정값으로서의 임의의 Loop 횟수로 설정되어, 불휘발성 반도체 기억 장치의 칩마다 상이한 값으로 된다. 여기서, 「변수로서의 기입 스타트」란, 기입 개시 전압 Vpgm_start가 웨이퍼 상태에서의 각 불휘발성 반도체 기억 장치의 칩마다 상이한 것을 의미한다. 각 칩마다 최적의 기입 개시 전압 Vpgm_start를 측정하고, 이 측정값을 칩 내에 미리 기입함으로써, 「변수로서의 기입 스타트」가 실행된다. 또한, 「고정값으로서의 임의의 루프 횟수」란, 디바이스 설계자, 혹은 회로 설계자가 임의로 결정하는 값이다.
본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법은, 도 9에 도시하는 플로우차트와 같이 표시된다.
(a) 우선, 스텝 S1에서, 기입 전압 Vpgm=스타트 전압 Vpgm_start, 기입 루프 횟수 PC=0으로 설정한다.
(b) 이어서, 스텝 S2에서, PC=PC+1로 프로그램한다.
(c) 이어서, 스텝 S21에서, 기입 루프 횟수 PC≤기입 루프 횟수의 상한값 PC_max2인지의 여부를 판정한다.
(d) 스텝 S21에서, "예"이면, 스텝 S22로 이행하여, M1 비트 무시의 베리파이 스테이터스=패스인지의 여부를 판정한다.
(e) 스텝 S21에서, "아니오"이면, 스텝 S24로 이행하여, M2 비트 무시의 베리파이 스테이터스=패스인지의 여부를 판정한다.
(f) 스텝 S22에서, "예"이면, 스텝 S5로 이행하여, 스테이터스=패스로 된다.
(g) 스텝 S22에서, "아니오"이면, 스텝 S23으로 이행하여, 기입 전압 Vpgm=Vpgm+스텝 사이즈로 설정하고, 스텝 S2로 되돌아간다.
(h) 스텝 S24에서, "예"이면, 스텝 S5로 이행하여, 스테이터스=패스로 된다.
(i) 스텝 S24에서, "아니오"이면, 스텝 S4로 이행하여, 기입 루프 횟수 PC<기입 루프 횟수의 최대값 PC_max인지의 여부를 판정한다.
(j) 스텝 S4에서, "예"이면, 스텝 S23로 되돌아간다.
(k) 스텝 S4에서, "아니오"이면, 스텝 S6으로 이행하여, 스테이터스=페일로 된다.
본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 페이지수와 데이터 기입 루프 횟수의 관계는, 도 10에 도시한 바와 같이 표시된다.
본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방 법에서, 페일 비트수와 데이터 기입 루프 횟수의 관계는, 도 11에 도시한 바와 같이 표시된다.
본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 페일 비트수와 데이터 기입 루프 횟수의 관계의 확대도는, 도 12에 도시한 바와 같이 표시된다.
도 10의 A에 도시한 바와 같이 Loop_max 부근까지 도달하는 페이지의 셀 기입 특성의 예를 도 10에 도시한다.
도 10은 횡축 데이터 기입 루프 횟수를 나타내고, 종축은 데이터가 기입되어 있지 않은 비트수를 나타내고 있으며, 전형적인 셀의 기입 속도가 빠른 페이지와 느린 페이지의 분포를 대표로 하여 나타내고 있다. 도 10과 같이 기입이 느린 메모리 셀 트랜지스터가 수 비트 존재하는 경우, 검토예에 따른 기입 방법에서는 모든 셀의 기입이 끝나는 지점이나 Loop_max(도 11의 A)까지 기입 루프가 도는 것에 대하여, 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서는 M1, M2 비트 이하를 남기고 루프를 멈추게 하기 위해 프로그램 디스터브의 영향을 최소한으로 억제할 수 있다.
또한, 도 12는 Loop_max2, Loop_max 부근의 확대도로서, 각각의 분포가 M1, M2 비트 무시에 의해 기입 정지하는 지점 B, C, D를 예시하였다.
이상과 같이, 고립 비트 불량이나 컬럼 불량이 존재하여 기입 루프 횟수의 분포의 끝이 좁은 페이지에서는, 프로그램 디스터브의 영향을 효과적으로 억제할 수 있다.
이하에, 파라미터의 제안예를 기재한다.
(1) 루프1∼ 루프28 → 0 비트 무시
(2) 루프29∼루프32(Max) → 1 비트 무시
루프 29회 이후에 1 비트 무시를 적용함으로써, 전술한 바와 같이 기입이 느린 고립 비트 불량이나 단 컬럼 불량이 존재해도 1 비트 무시하여 기입 루프가 멈춘다.
또한, 기입 스타트부터 1 비트 무시를 적용하면 정상적인 불휘발성 반도체 기억 장치라도 많은 페이지에서 1 비트 남기고 기입 루프가 멈춰 버리지만, 이것은 ECC 구제 가능한 레벨이기 때문에, 프로그램 디스터브 불량율이 높은 불휘발성 반도체 기억 장치에 대해서는 M1(≥1) 비트 무시의 적용을 검토할 수도 있다.
본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법에 따르면, 다치 논리의 NAND형 플래시 메모리의 데이터 기입 동작 시에, 비트 무시의 기능을 내장함으로써, 기입이 느린 고립 비트 불량이나 컬럼 불량이 있었던 경우에도, 기입 루프는 정지하여, 프로그램 디스터브의 영향을 최저한으로 억제할 수 있다.
또한, 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법에 따르면, 데이터 기입이 느린 메모리셀 트랜지스터가 수 비트 존재하는 페이지에서, M1, M2 비트 이하(ECC 허용 비트수 이하)를 남기고 기입 루프가 정지하기 때문에, 프로그램 디스터브의 영향을 최소한으로 억제할 수 있다.
<제2 실시예>
본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법은, 도 13에 도시하는 플로우차트와 같이 표시된다.
제1 실시예에서는 데이터 기입 루프 횟수로 비트 무시의 파라미터를 설정하지만, 제2 실시예에서는 기입 개시 전압(Vpgm_start라고 기재함)에 대하여, Vpgmx=Vpgm_start+Vx(<Vpgmmax)를 파라미터로 설정한다. Vx는 기입 전압의 스텝 사이즈를 나타낸다. 기입 스타트부터 Vpgmx까지는 M1 비트 무시로 돌리고, 그 이후에는 M2 비트 무시의 프로그램 베리파이를 매회 실시한다. 제1 실시예와 효과는 동일하지만 전압에 의해 비트 무시의 파라미터를 설정한다.
본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치에서는, Loop_max2, 변수로서의 기입 개시 전압 Vpgm_start에, 고정된 임의의 전압을 가한 설정값 Vpgmx로 설정되어, 불휘발성 반도체 기억 장치의 칩마다 상이한 값으로 된다.
(a) 우선, 스텝 S1에서, 기입 전압 Vpgm=스타트 전압 Vpgm_start, 기입 루프 횟수 PC=0으로 설정한다.
(b) 이어서, 스텝 S2에서, PC=PC+1로 프로그램한다.
(c) 이어서, 스텝 S20에서, 기입 전압 Vpgm이, 변수로서의 기입 개시 전압 Vpgm_start에, 고정된 임의의 전압을 가한 설정값 Vpgmx 이하인지의 여부를 판정한다. 여기서, Vpgmx=Vpgm_start+VX(<Vpgmmax)이다.
(d) 스텝 S20에서, "예"이면, 스텝 S22로 이행하여, M1 비트 무시의 베리파이 스테이터스=패스인지의 여부를 판정한다.
(e) 스텝 S20에서, "아니오"이면, 스텝 S24로 이행하여, M2 비트 무시의 베리파이 스테이터스=패스인지의 여부를 판정한다.
(f) 스텝 S22에서, "예"이면, 스텝 S5로 이행하여, 스테이터스=패스로 된다.
(g) 스텝 S22에서, "아니오"이면, 스텝 S23으로 이행하여, 기입 전압 Vpgm=Vpgm+스텝 사이즈로 설정하고, 스텝 S2로 되돌아간다.
(h) 스텝 S24에서, "예"이면, 스텝 S5로 이행하여, 스테이터스=패스로 된다.
(i) 스텝 S24에서, "아니오"이면, 스텝 S25로 이행하여, 기입 전압 Vpgm≤기입 전압의 최대값 Vpgmmax인지의 여부를 판정한다.
(j) 스텝 S25에서, "예"이면, 스텝 S23로 되돌아간다.
(k) 스텝 S25에서, "아니오"이면, 스텝 S6으로 이행하여, 스테이터스=페일로 된다.
이상과 같이, 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법에 따르면, 다치 논리의 NAND형 플래시 메모리의 데이터 기입 동작 시에, 비트 무시의 기능을 내장함으로써, 기입이 느린 고립 비트 불량이나 컬럼 불량이 있었던 경우에도, 기입 루프는 정지하여, 프로그램 디스터브의 영향을 최저한으로 억제할 수 있다.
또한, 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법에 따르면, 데이터 기입이 느린 메모리셀 트랜지스터가 수 비트 존재하는 페이지에서, M1, M2 비트 이하(ECC 허용 비트수 이하)를 남기고 기입 루프가 정지하기 때문에, 프로그램 디스터브의 영향을 최소한으로 억제할 수 있다.
<제3 실시예>
본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법은, 도 14에 도시하는 플로우차트와 같이 표시된다.
기입 전압의 상한값 Vpgmmax2(<기입 전압의 최대값 Vpgmmax)를 고정 파라미터로서 설정하여, 데이터 기입 스타트부터 Vpgmmax2까지는 M1 비트 무시로 돌리고, 그 이후에는 M2 비트 무시의 프로그램 베리파이를 매회 실시한다. 기입 전압의 상한값 Vpgmmax2는 기입 개시 전압에 상관없이 설정되기 때문에, 기입 특성이 변동되면 제1 실시예, 제2 실시예에 비하여 효과는 내려간다.
본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치에서는, Loop_max2는 전체 칩에 공통으로, 고정된 임의의 전압으로 설정된다.
(a) 우선, 스텝 S1에서, 기입 전압 Vpgm=스타트 전압 Vpgm_start, 기입 루프 횟수 PC=0으로 설정한다.
(b) 이어서, 스텝 S2에서, PC=PC+1로 프로그램한다.
(c) 이어서, 스텝 S26에서, 기입 전압 Vpgm≤기입 전압의 상한값 Vpgmmax2인지 의 여부를 판정한다.
(d) 스텝 S26에서, "예"이면, 스텝 S22로 이행하여, M1 비트 무시의 베리파이 스테이터스=패스인지의 여부를 판정한다.
(e) 스텝 S26에서, "아니오"이면, 스텝 S24로 이행하여, M2 비트 무시의 베리파이 스테이터스=패스인지의 여부를 판정한다.
(f) 스텝 S22에서, "예"이면, 스텝 S5로 이행하여, 스테이터스=패스로 된다.
(g) 스텝 S22에서, "아니오"이면, 스텝 S23으로 이행하여, 기입 전압 Vpgm=Vpgm+스텝 사이즈로 설정하고, 스텝 S2로 되돌아간다.
(h) 스텝 S24에서, "예"이면, 스텝 S5로 이행하여, 스테이터스=패스로 된다.
(i) 스텝 S24에서, "아니오"이면, 스텝 S25로 이행하여, 기입 전압 Vpgm≤기입 전압의 최대값 Vpgmmax인지의 여부를 판정한다.
(j) 스텝 S25에서, "예"이면, 스텝 S23로 되돌아간다.
(k) 스텝 S25에서, "아니오"이면, 스텝 S6으로 이행하여, 스테이터스=페일로 된다.
이상과 같이, 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법에 따르면, 다치 논리의 NAND형 플래시 메모리의 데이터 기입 동작 시에, 비트 무시의 기능을 내장함으로써, 기입이 느린 고립 비트 불량이나 컬럼 불량이 있었던 경우에도, 기입 루프는 정지하여, 프로그램 디스터브의 영향을 최저한으로 억제할 수 있다.
또한, 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법에 따르면, 데이터 기입이 느린 메모리 셀 트랜지스터가 수 비트 존재하는 페이지에서, M1, M2 비트 이하(ECC 허용 비트수 이하)를 남기고 기입 루프가 정지하기 때문에, 프로그램 디스터브의 영향을 최소한으로 억제할 수 있다.
(페일 비트 스캔)
본 발명의 검토예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 최종 루프 후에만 페일 비트 스캔을 실시하여 1 비트 무시를 적용하고, 그 이외의 기입에서는 기입 펄스 인가 중에 일괄 검지를 행하는, 멀티 레벨 셀(MLC)의 예를 설명하는 펄스 파형은, 도 15에 도시한 바와 같다. 이것에 대하여, 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법에서, 일괄 검지 대신에 기입 펄스 인가 시에 페일 비트 스캔을 행하는, 멀티 레벨 셀(MLC)의 예를 설명하는 펄스 파형은, 도 16에 도시한 바와 같다.
(일괄 검지, 페일 비트 스캔)
-멀티 레벨 셀(MLC)-
멀티 레벨 셀(MLC)에서는, 최종 루프 후에만 페일 비트 스캔을 실시하여, 1 비트 무시를 적용하고 있다. 그 이외의 기입에서는 일괄 검지를 행하고 있지만, 2치의 동작에 비교하여 시간이 걸리기 때문에, 도 15에 도시한 바와 같이 기입 펄스 인가 중에 일괄 검지하고 있다.
본 발명의 실시예에 따른 불휘발성 반도체 기억 장치의 기입 방법에서는, 도16에 도시한 바와 같이 일괄 검지 대신에 페일 비트 스캔할 필요가 있으며, 2치와 마찬가지로 기입 펄스 인가 중에 행하는 것이 바람직하다.
(적용예)
(메모리 카드)
본 발명의 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치(NAND FLASH MEMORY : 103)의 메모리 카드(101)에의 적용예는, 도 17에 도시한 바와 같이 표시된다. 도 17은, 호스트 기기(120)와 메모리 카드(101)를 포함하는 구성을 도시하는 블록도이다. 호스트 기기(120)는, 접속되는 메모리 카드(101)에 대하여 액세스를 행하기 위한 하드웨어 및 소프트웨어(시스템)를 구비하고 있다.
메모리 카드(101)는, 메모리 컨트롤러(104)와 NAND 플래시 메모리(103)를 구비하고, 호스트 기기(120)에 접속되었을 때에 전원 공급을 받아 동작하여, 호스트 기기(120)로부터의 액세스에 따른 처리를 행한다.
메모리 컨트롤러(104)는, 도 17에 도시한 바와 같이 호스트 기기(120)에 접속되어, 호스트 기기(120)로부터 수신 데이터를 수신하는 호스트 인터페이스(106)와, NAND 플래시 메모리(103)에 접속되는 메모리 인터페이스(105)와, 호스트 인터페이스(106)와 메모리 인터페이스(105) 사이에 접속되어, ECC 동작을 실행하는 ECC 회로(122), 수신 데이터를 기억하는 버퍼 회로(107) 및 중앙 연산 처리 장치(CPU)(108)와, CPU(108)에 접속된 ROM(109) 및 RAM(110)을 구비한다.
CPU(108)는, 호스트 인터페이스(106)를 통하여 ECC 회로(122)에 수신 데이터를 기입 데이터로서 기입하고, 호스트 인터페이스(106)가 수신한 수신 데이터를 기입 데이터로서 ECC 회로(122)로부터 판독하고, 판독된 기입 데이터를, 메모리 인터 페이스(105)를 통하여, NAND 플래시 메모리(103)에 기입하는 동작을 실행한다.
<그밖의 실시예>
상기한 바와 같이, 본 발명은 제1 내지 제3 실시예에 의해 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해해서는 안된다. 이 개시로부터 당업자에게는 여러가지 대체 실시예, 실시예 및 운용 기술이 분명해질 것이다.
이와 같이, 본 발명은 여기서는 기재하지 않은 여러가지 실시예 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
이상, 본 발명에 따르면, 기입이 느린 고립 비트 불량이나 컬럼 불량이 있었던 경우에도, 데이터 기입 시의 비선택 고전압에 의한 프로그램 디스터브의 영향을 최저한으로 억제할 수 있고, 다치 논리의 NAND형 플래시 메모리의 데이터 기입 동작 시에, 비트 무시의 기능을 내장함으로써, 기입이 느린 고립 비트 불량이나 컬럼 불량이 있었던 경우에도, 기입 루프는 정지하여, 프로그램 디스터브의 영향을 최저한으로 억제할 수 있으며, 데이터 기입이 느린 메모리 셀 트랜지스터가 수 비트 존재하는 페이지에서, 제1 특정 비트수, 제2 특정 비트수 이하(ECC 허용 비트수 이하)를 남기고 기입 루프가 정지하기 때문에, 프로그램 디스터브의 영향을 최소한으로 억제할 수 있는, 다치 논리의 불휘발성 반도체 기억 장치, 불휘발성 반도체 기억 장치의 데이터 기입 방법 및 메모리 카드를 제공할 수 있다.

Claims (19)

  1. 복수의 메모리 셀이 배열된 메모리 셀 어레이,
    상기 메모리 셀 어레이에 접속되어, 데이터 기입과 프로그램 베리파이를 반복하여 행하는 기입 동작에서 프로그램 베리파이 결과를 유지하는 페이지 버퍼,
    상기 페이지 버퍼에 접속되어, 상기 페이지 버퍼에 유지된 프로그램 베리파이 결과에 기초하여, 페일 비트수가 레퍼런스 비트수 이하인지의 여부를 판정하는 비트 스캔 회로,
    상기 비트 스캔 회로에 접속되어, 상기 비트 스캔 회로의 판정 결과를 유지하는 레지스터, 및
    상기 기입 동작과 상기 비트 스캔 회로의 동작 시퀀스를 제어하여, 상기 레지스터의 일시 저장의 결과를 받아, 상기 페일 비트수를 남기고 상기 기입 동작을 정지시키는 시퀀서
    를 포함하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 시퀀서는, 상기 기입 동작에서 상기 레퍼런스 비트수를 제1 특정 비트수로부터 제2 특정 비트수로 변경하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 메모리 셀은, 3치 이상의 다치 논리 데이터를 기억하는 것이 가능한 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 메모리 셀은, 3치 이상의 다치 논리 데이터를 기억하는 것이 가능한 불휘발성 반도체 기억 장치.
  5. 제2항에 있어서,
    상기 제1 특정 비트수는 상기 제2 특정 비트수보다도 작은 불휘발성 반도체 기억 장치.
  6. 제2항에 있어서,
    상기 제1 특정 비트수 및 상기 제2 특정 비트수는, 모두 ECC 허용수보다도 작은 불휘발성 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 제2 특정 비트수는, ECC 허용수보다도 작은 불휘발성 기억 장치.
  8. 제1 특정 비트수 무시의 베리파이 스테이터스가 패스인지의 여부를 판정하는 단계,
    상기 제1 특정 비트수 무시의 베리파이 스테이터스가 패스이면, 스테이터르를 패스로 하는 단계, 및
    상기 제1 특정 비트수 무시의 베리파이 스테이터스가 페일이면, 상기 제1 특정 비트수 무시의 프로그램 베리파이를 실시하는 단계
    를 포함하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
  9. 제8항에 있어서,
    상기 제1 특정 비트수보다 큰 제2 특정 비트수 무시의 베리파이 스테이터스가 패스인지의 여부를 판정하는 단계,
    상기 제2 특정 비트수 무시의 베리파이 스테이터스가 패스이면, 스테이터르를 패스로 하는 단계, 및
    상기 제2 특정 비트수 무시의 베리파이 스테이터스가 페일이면, 상기 제2 특정 비트수 무시의 프로그램 베리파이를 실시하는 단계
    를 더 포함하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
  10. 제9항에 있어서,
    기입 루프 횟수가 상한값 이하인지의 여부를 판정하는 단계,
    상기 상한값 이하이면, 제1 특정 비트수 무시의 베리파이 스테이터스가 패스인지의 여부를 판정하는 단계,
    상기 상한값보다 크면, 상기 제1 특정 비트수보다 큰 제2 특정 비트수 무시 의 베리파이 스테이터스가 패스인지의 여부를 판정하는 단계,
    상기 제2 특정 비트수 무시의 베리파이 스테이터스가 페일이면, 상기 기입 루프 횟수가 최대값보다 작은지의 여부를 판정하는 단계, 및
    상기 기입 루프 횟수가 상기 최대값이면, 스테이터스를 페일로 하는 단계
    를 더 포함하고,
    데이터 기입 개시부터 상기 상한값까지는 상기 제1 특정 비트수 무시의 프로그램 베리파이를 실시하고,
    상기 상한값부터 상기 최대값까지는, 상기 제2 특정 비트수 무시의 프로그램 베리파이를 실시하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
  11. 제9항에 있어서,
    기입 전압이 기입 개시 전압에 임의의 전압을 가한 설정값 이하인지의 여부를 판정하는 단계,
    상기 설정값 이하이면, 제1 특정 비트수 무시의 베리파이 스테이터스가 패스인지의 여부를 판정하는 단계,
    상기 설정값보다 크면, 상기 제1 특정 비트수보다 큰 제2 특정 비트수 무시의 베리파이 스테이터스가 패스인지의 여부를 판정하는 단계,
    상기 제2 특정 비트수 무시의 베리파이 스테이터스가 페일이면, 상기 기입 전압이 최대값보다 작은지의 여부를 판정하는 단계, 및
    상기 기입 전압이 상기 최대값이면, 스테이터스를 페일로 하는 단계
    를 더 포함하고,
    데이터 기입 개시부터 상기 설정값으로 될 때까지는 상기 제1 특정 비트수 무시의 프로그램 베리파이를 실시하고,
    상기 설정값부터 상기 최대값까지는, 상기 제2 특정 비트수 무시의 프로그램 베리파이를 실시하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
  12. 제9항에 있어서,
    기입 전압이 상한값 이하인지의 여부를 판정하는 단계,
    상기 상한값 이하이면, 제1 특정 비트수 무시의 베리파이 스테이터스가 패스인지의 여부를 판정하는 단계,
    상기 상한값보다 크면, 상기 제1 특정 비트수보다 큰 제2 특정 비트수 무시의 베리파이 스테이터스가 패스인지의 여부를 판정하는 단계,
    상기 제2 특정 비트수 무시의 베리파이 스테이터스가 페일이면, 상기 기입 전압이 최대값보다 작은지의 여부를 판정하는 단계, 및
    상기 기입 전압이 상기 최대값이면, 스테이터스를 페일로 하는 단계
    를 포함하고,
    상기 상한값을 고정 파라미터로 하여, 데이터 기입 개시부터 상기 상한값까지는 상기 제1 특정 비트수 무시의 프로그램 베리파이를 실시하고,
    상기 상한값부터 상기 최대값까지는, 상기 제2 특정 비트수 무시의 프로그램 베리파이를 실시하는 불휘발성 반도체 기억 장치의 데이터 기입 방법.
  13. 복수의 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이에 접속되어, 데이터 기입과 프로그램 베리파이를 반복하여 행하는 기입 동작에서 프로그램 베리파이 결과를 유지하는 페이지 버퍼와, 상기 페이지 버퍼에 접속되어, 상기 페이지 버퍼에 유지된 프로그램 베리파이 결과에 기초하여, 페일 비트수가 레퍼런스 비트수 이하인지의 여부를 판정하는 비트 스캔 회로와, 상기 비트 스캔 회로에 접속되어, 상기 비트 스캔 회로의 판정 결과를 유지하는 레지스터와, 상기 기입 동작과 상기 비트 스캔 회로의 동작 시퀀스를 제어하여, 상기 레지스터의 일시 저장의 결과를 받아 상기 페일 비트수를 남기고 상기 기입 동작을 정지시키는 시퀀서를 구비하는 불휘발성 반도체 메모리, 및
    상기 불휘발성 반도체 메모리에 접속되고, 호스트 기기에 접속되어 상기 호스트 기기로부터 수신 데이터를 수신하는 호스트 인터페이스와, 상기 불휘발성 반도체 메모리에 접속되어, 상기 불휘발성 반도체 메모리에 대하여 기입 데이터를 송신하는 메모리 인터페이스와, 상기 메모리 인터페이스를 통하여 상기 불휘발성 반도체 메모리에 상기 수신 데이터를 상기 기입 데이터로서 기입하는 중앙 연산 처리 장치와,
    상기 호스트 인터페이스와 상기 메모리 인터페이스 사이에 접속되어, 상기 수신 데이터를 수신하여 에러 정정을 실행하는 ECC 회로를 갖는 메모리 컨트롤러를 포함하는 메모리 카드.
  14. 제13항에 있어서,
    상기 시퀀서는, 상기 기입 동작에서 상기 레퍼런스 비트수를 제1 특정 비트수로부터 제2 특정 비트수로 변경하는 메모리 카드.
  15. 제13항에 있어서,
    상기 메모리 셀은, 3치 이상의 다치 논리 데이터를 기억하는 것이 가능한 메모리 카드.
  16. 제14항에 있어서,
    상기 메모리 셀은, 3치 이상의 다치 논리 데이터를 기억하는 것이 가능한 메모리 카드.
  17. 제14항에 있어서,
    상기 제1 특정 비트수는 상기 제2 특정 비트수보다도 작은 메모리 카드.
  18. 제14항에 있어서,
    상기 제1 특정 비트수 및 상기 제2 특정 비트수는, 모두 ECC 허용수보다도 작은 메모리 카드.
  19. 제18항에 있어서,
    상기 제2 특정 비트수는, ECC 허용수보다도 작은 메모리 카드.
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