KR20160116899A - 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 상기 복수의 페이지들에 대해 각각 프로그램 동작들을 수행하는 단계, 복수의 워드 라인들에 적어도 한 번의 프로그램 펄스를 인가하여 복수의 페이지들에 포함된 메모리 셀들의 문턱 전압들을 더 상승시키는 단계, 기준 테스트 전압을 설정하는 단계, 그리고 기준 테스트 전압을 이용하여 복수의 페이지들에 대해 각각 읽기들을 수행함으로써 결함 페이지를 검출하는 단계를 포함한다.

Description

복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE INCLUDING PLURALITY OF MEMORY CELLS AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 워드 라인들에 연결된 복수의 페이지들을 포함한다. 상기 반도체 메모리 장치의 동작 방법은 상기 복수의 페이지들에 대해 각각 프로그램 동작들을 수행하는 단계 - 상기 프로그램 동작들 각각은, 선택된 페이지에 대해 프로그램을 수행하여 상기 선택된 페이지에 포함된 메모리 셀들의 문턱 전압들을 상승시키는 단계, 상기 선택된 페이지의 워드 라인에 검증 전압을 인가하여 상기 프로그램의 결과가 패스인지 여부를 검증하는 단계, 그리고 상기 프로그램의 결과가 상기 패스일 때까지 상기 프로그램을 수행하는 단계 및 상기 검증하는 단계를 반복하는 단계를 포함함; 상기 복수의 워드 라인들에 적어도 한 번의 프로그램 펄스를 인가하여 상기 복수의 페이지들에 포함된 메모리 셀들의 문턱 전압들을 더 상승시키는 단계; 상기 기준 전압보다 정해진 전압만큼 높은 전압을 기준 테스트 전압으로서 설정하는 단계: 및 상기 기준 테스트 전압을 이용하여 상기 복수의 페이지들에 대해 각각 읽기들을 수행함으로써 상기 복수의 페이지들 중 결함 페이지를 검출하는 단계를 포함한다.
실시 예로서, 상기 복수의 페이지들은 기판 위(over)에 적층되어 있고, 상기 복수의 페이지들 각각은 상기 기판으로부터의 소정의 높이에서 해당 워드 라인에 연결될 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 복수의 페이지들 중 제 1 및 제 2 페이지들에 대한 읽기들을 수행하여 제 1 및 제 2 페이지 데이터를 감지하는 단계; 상기 제 1 페이지 데이터의 데이터 비트들과 상기 제 2 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 1 비교 페이지를 생성하는 단계; 및 상기 제 1 비교 페이지의 페일 비트들의 수에 따라 제 1 에러값을 생성하는 단계를 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 복수의 페이지들 중 제 3 페이지에 대한 읽기를 수행하여 제 3 페이지 데이터를 감지하는 단계; 상기 제 2 페이지 데이터의 상기 데이터 비트들과 상기 제 3 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 2 비교 페이지를 생성하는 단계; 및 상기 제 2 비교 페이지의 페일 비트들의 수에 따라 제 2 에러값을 생성하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 제 2 에러값을 상기 제 1 에러값과 비교함으로써, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 제 2 에러값이 상기 제 1 에러값의 정수배보다 클 때, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 제 2 에러값이 상기 제 1 에러값보다 소정의 값만큼 클 때, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 복수의 페이지들 중 제 1 페이지에 대한 읽기를 수행하여 제 1 페이지 데이터를 감지하는 단계; 상기 제 1 페이지 데이터 중 페일 비트들의 수에 따라 제 1 에러값을 생성하는 단계; 상기 복수의 페이지들 중 제 2 페이지에 대한 읽기를 수행하여 제 2 페이지 데이터를 감지하는 단계; 및 상기 제 2 페이지 데이터 중 페일 비트들의 수에 따라 제 2 에러값을 생성하는 단계를 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 제 2 에러값을 상기 제 1 에러값과 비교함으로써, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 복수의 페이지들 중 어느 하나에 대한 읽기를 수행하여 페이지 데이터를 생성하는 단계; 및 상기 페이지 데이터의 페일 비트들의 수가 기준값보다 클 때 해당 페이지를 상기 결함 페이지로서 검출하는 단계를 포함할 수 있다.
실시 예로서, 상기 결함 페이지에 해당하는 영역은 배드 영역으로 정의될 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 페이지들 각각에 대해, 정해진(determined) 검증 전압을 이용하여 ISPP(Incremental Step Pulse Program) 방식에 따른 프로그램 동작을 수행하는 단계; 적어도 한 번의 프로그램 펄스를 복수의 워드 라인들을 통해 상기 복수의 페이지들에 더 제공하는 단계; 및 상기 검증 전압보다 정해진 전압만큼 높은 기준 테스트 전압을 이용하여 상기 복수의 페이지들에 대해 각각 읽기들을 수행함으로써 상기 복수의 페이지들 중 결함 페이지를 검출하는 단계를 포함한다.
실시 예로서, 상기 복수의 페이지들에 포함된 상기 메모리 셀들은 기판 위(over)에 적층되어 있고, 상기 복수의 페이지들 각각은 상기 기판으로부터의 소정의 높이에서 해당 워드 라인에 연결될 수 있다.
실시 예로서, 상기 프로그램 동작은 상기 복수의 페이지들에 포함된 상기 메모리 셀들의 상기 문턱 전압들이 상기 검증 전압보다 높게 상승하도록 수행될 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 블록들을 포함하되, 상기 복수의 메모리 블록들 각각은 복수의 워드 라인들에 연결된 복수의 페이지들을 포함하는 메모리 셀 어레이; 및 상기 복수의 페이지들에 대해 각각 프로그램 동작들을 수행하되, 상기 프로그램 동작들 각각에서 선택된 페이지에 대해 프로그램을 수행하고, 상기 선택된 페이지의 워드 라인에 검증 전압을 인가하여 상기 프로그램의 결과가 패스인지 여부를 검증하고, 상기 프로그램의 결과가 상기 패스일 때까지 상기 프로그램 및 상기 검증을 반복하도록 구성되는 주변 회로를 포함한다. 상기 주변 회로는 상기 복수의 워드 라인들에 적어도 한 번의 프로그램 펄스를 인가하여 상기 복수의 페이지들에 포함된 메모리 셀들의 문턱 전압들을 더 상승시키고, 그 후 상기 검증 전압보다 정해진 전압만큼 높은 기준 테스트 전압을 이용하여 상기 복수의 페이지들에 대해 각각 읽기들을 수행함으로써 상기 복수의 페이지들 중 결함 페이지를 검출하도록 구성된다.
실시 예로서, 상기 복수의 페이지들은 기판 위(over)에 적층되어 있고, 상기 복수의 페이지들 각각은 상기 기판으로부터의 소정의 높이에서 해당 워드 라인에 연결될 수 있다.
실시 예로서, 상기 주변 회로는 상기 복수의 페이지들 중 제 1 및 제 2 페이지들에 대한 읽기들을 수행하여 제 1 및 제 2 페이지 데이터를 감지하고, 상기 제 1 페이지 데이터의 데이터 비트들과 상기 제 2 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 1 비교 페이지를 생성하되, 상기 제 1 비교 페이지의 페일 비트들의 수에 따라 제 1 에러값을 생성하도록 구성되는 검출기를 포함할 수 있다.
실시 예로서, 상기 주변 회로는 상기 복수의 페이지들 중 제 3 페이지에 대한 읽기를 수행하여 제 3 페이지 데이터를 감지하고, 상기 제 2 페이지 데이터의 상기 데이터 비트들과 상기 제 3 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 2 비교 페이지를 생성하되, 상기 검출기는 상기 제 2 비교 페이지의 페일 비트들의 수에 따라 제 2 에러값을 생성할 수 있다.
실시 예로서, 상기 주변 회로는 상기 제 2 에러값을 상기 제 1 에러값과 비교함으로써, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 제어 로직을 더 포함할 수 있다.
실시 예로서, 상기 결함 페이지에 해당하는 영역은 배드 영역으로 정의될 수 있다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 반도체 메모리 장치가 제공된다.
도 1은 복수의 페이지들 각각에 포함된 메모리 셀들의 전압 산포들을 보여주는 그래프이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 4는 도 3의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 4의 메모리 블록에 포함된 페이지들을 개념적으로 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 테스트 동작을 보여주는 순서도이다.
도 8은 선택된 메모리 블록의 하나의 셀 스트링 그룹의 페이지들에 대한 프로그램 동작들을 보여주는 순서도이다.
도 9는 도 8의 S110단계의 프로그램 동작 시 인가되는 프로그램 펄스들, 그리고 도 8의 S120단계에서 인가되는 추가 프로그램 펄스를 보여주는 타이밍도이다.
도 10은 도 7의 S110단계 및 S120단계 시 선택된 메모리 블록의 페이지들의 전압 산포들의 변화를 보여주는 그래프이다.
도 11은 도 7의 S110단계 및 S120단계 시 선택된 메모리 블록의 페이지들의 전압 산포들의 변화의 다른 예를 보여주는 그래프이다.
도 12는 선택된 메모리 블록의 하나의 셀 스트링 그룹의 페이지들 중 결함 페이지가 존재하는지 판별하는 방법을 보여주는 순서도이다.
도 13은 선택된 메모리 블록의 하나의 셀 스트링 그룹의 페이지들 중 결함 페이지가 존재하는지 판별하는 방법의 다른 실시 예를 보여주는 순서도이다.
도 14는 도 2의 페이지 버퍼들 중 어느 하나의 실시 예를 보여주는 블록도이다.
도 15는 도 13의 제 1 및 제 2 비교 페이지들을 생성하기 위한 실시 예를 보여주는 도면이다.
도 16은 선택된 메모리 블록의 하나의 셀 스트링 그룹의 페이지들 중 결함 페이지가 존재하는지 판별하는 방법의 또 다른 실시 예를 보여주는 순서도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 복수의 페이지들 각각에 포함된 메모리 셀들의 전압 산포들을 보여주는 그래프이다. 도 1에서, 가로축은 문턱 전압을 나타내고, 세로축은 메모리 셀들의 수를 나타낸다.
복수의 페이지들의 메모리 셀들이 소거 산포(E)를 가질 때 복수의 페이지들 각각에 고전압의 프로그램 펄스가 인가된다고 가정한다. 해당 메모리 셀들의 문턱 전압들은 상승할 것이다.
대부분의 페이지들은 유사한 전압 산포들(VD1)을 가질 수 있다. 반면, 특정 페이지는 상대적으로 낮은 전압 범위의 전압 산포(VD2)을 가질 수 있다. 해당 메모리 셀들은 슬로우 셀들로 정의될 수 있다. 슬로우 셀들은 동일한 프로그램 펄스의 인가에도 불구하고 낮은 문턱 전압들을 가질 것이다. 다양한 원인들로 인해 슬로우 셀들이 나타날 수 있음이 이해될 것이다. 예를 들면, 워드 라인의 결함으로 인해, 해당 워드 라인은 프로그램 펄스를 정상적으로 전달하지 못할 수 있다. 예를 들면, 해당 워드 라인에 인접 워드 라인과의 브릿지(bridge)가 발생될 수 있다. 이러한 결함은 공정 시 결함 및 진행성 결함(Growing defect) 중 어느 하나일 수 있다.
슬로우 셀들은 반도체 메모리 장치의 신뢰성을 저하시킨다. 프로그램 시 슬로우 셀들은 계속적인 프로그램 펄스의 인가에도 불구하고 원하는 문턱 전압들을 갖지 못할 것이다. 이러한 슬로우 셀들에 의해, 반도체 메모리 장치의 속도가 저하되고 반도체 메모리 장치의 신뢰성이 저하될 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치(50)를 보여주는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(50)는 메모리 셀 어레이(100) 및 주변 회로(110, peripheral circuit)를 포함한다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 블록들(BLK1~BLKz)에 대해서 도 3 내지 도 6을 참조하여 더 상세히 설명된다.
주변 회로(110)는 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150), 제어 로직(160) 및 검출기(170)를 포함한다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작하도록 구성된다.
반도체 메모리 장치(50)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 반도체 메모리 장치(50)의 소거 동작은 메모리 블록 단위로 수행된다.
어드레스 디코더(120)는 어드레스(ADDR)를 수신한다. 프로그램 동작 또는 읽기 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 소거 동작 시에, 어드레스(ADDR)는 블록 어드레스를 포함할 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(130)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다.
실시 예로서, 어드레스 디코더(120)는 어드레스 버퍼, 블록 디코더 및 행 디코더 등을 포함할 수 있다.
전압 발생기(130)는 반도체 메모리 장치(50)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(130)는 제어 로직(160)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(130)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(130)에서 생성된 내부 전원 전압은 반도체 메모리 장치(50)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(130)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(130)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(160)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 전압들은 어드레스 디코더(120)에 의해 워드 라인들에 인가될 수 있다.
읽기 및 쓰기 회로(140)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(160)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 라인들(DL)을 통해 데이터 입출력 회로(150)와 데이터(DATA)를 통신할 수 있다. 읽기 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 연결된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 데이터를 읽는다. 읽어진 데이터(DATA)는 데이터 라인들(DL)을 통해 데이터 입출력 회로(150)에 출력되거나, 검출기(170)로 출력될 수 있다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(150) 혹은 제어 로직(160)으로부터 프로그램될 데이터(DATA)를 수신한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 프로그램될 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 워드 라인에 연결된 메모리 셀들에 프로그램할 것이다.
데이터 입출력 회로(150)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(150)는 제어 로직(160)의 제어에 응답하여 동작한다. 데이터 입출력 회로(150)는 외부와 데이터(DATA)를 통신한다.
제어 로직(160)은 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150) 및 검출기(170)에 연결된다. 제어 로직(160)은 커맨드(CMD)를 수신한다. 제어 로직(160)은 커멘드(CMD)에 응답하여 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150) 및 검출기(170)를 제어하도록 구성된다.
본 발명의 실시 예에 따르면, 제어 로직(160)은 테스트 동작을 수행하도록 주변 회로(110)를 제어한다. 실시 예로서, 제어 로직(160)은 커맨드(CMD)에 응답하여 테스트 동작을 제어할 수 있다. 테스트 동작은, 선택된 메모리 블록의 페이지들에 대한 프로그램 동작들과 기준 테스트 전압을 이용하여 결함 페이지를 검출하기 위한 복수의 읽기들을 포함한다. 테스트 동작은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz) 각각에 대해 순차적으로 수행될 수 있다.
제어 로직(160)은 각 프로그램 동작 시 사용된 검증 전압보다 정해진 전압만큼 높은 전압을 기준 테스트 전압으로 설정할 수 있다. 제어 로직(160)은 기준 테스트 전압을 생성하도록 전압 발생기(130)를 제어할 것이다. 이후, 제어 로직(160)은 기준 테스트 전압에 따라 선택된 메모리 블록의 페이지들에 대해 각각 읽기들을 수행하도록 주변 회로(110)를 제어함으로써, 결함 페이지를 검출할 수 있다. 이는 도 7을 참조하여 더 상세히 설명된다.
검출기(170)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 수신된 데이터 중 페일 비트들의 수를 판별하고 판별된 페일 비트들의 수를 에러값(ER)으로서 제어 로직(160)에 출력한다. 예를 들면, 페일 비트는 논리값 "1" 을 갖는 데이터 비트로 정의되고 패스 비트는 논리값 "0"을 갖는 데이터 비트로 정의될 수 있다. 제어 로직(160)은 수신된 에러값(ER)을 참조하여 결함 페이지를 검출할 것이다.
제어 로직(160)은 결함 페이지에 해당하는 영역을 배드 영역으로 정의할 수 있다. 실시 예로서, 제어 로직(160)은 결함 페이지를 포함하는 메모리 블록을 배드 영역으로 정의할 수 있다. 배드 영역은 복수의 메모리 블록들(BLK1~BLKz) 중 리던던시 메모리 블록으로 대체될 것이다. 실시 예로서, 제어 로직(160)은 결함 페이지를 배드 영역으로 정의할 수 있다. 이때, 배드 영역은 해당 메모리 블록에 포함된 페이지들 중 리던던시 페이지로 대체될 것이다.
실시 예로서, 제어 로직(160)은 결함 페이지에 대한 정보를 내부 레지스터(미도시)에 저장할 수 있다. 실시 예로서, 제어 로직(160)은 결함 페이지에 대한 정보를 복수의 메모리 블록들(BLK1~BLKz) 중 미리 정해진 블록에 저장할 수 있다. 결함 페이지에 대한 정보는 커맨드(CMD)에 따라 외부로 제공될 수 있다.
도 3은 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 제 1 메모리 블록(BLK1) 내에서, 열 방향으로 2개의 셀 스트링들이 배열된다. 하지만, 이는 설명의 편의를 위한 것으로서 열 방향(즉 +Y)으로 2개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 소스 측 더미 메모리 셀(SDC), 복수의 메모리 셀들(NMC1~NMCn), 파이프 트랜지스터(PT), 적어도 하나의 드레인 측 더미 메모리 셀(DDC), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC, DDC) 및 메모리 셀들(NMC1~NMCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC, DDC) 및 메모리 셀들(NMC1~NMCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다.
각 셀 스트링에서, 메모리 셀들(NMC1~NMCp), 소스 측 더미 메모리 셀(SDC) 및 소스 선택 트랜지스터(SST)는 메모리 블록(BLK1) 하부의 기판(미도시)과 교차하는 방향, 즉 +Z 방향으로 순차적으로 적층된다. 각 셀 스트링에서, 메모리 셀들(NMCp+1~NMCn), 드레인 측 더미 메모리 셀(DDC), 드레인 선택 트랜지스터(DST)는 +Z 방향으로 순차적으로 적층된다.
비트 라인들(BL1~BLm)과 메모리 블록(BLK1) 하부의 기판(미도시) 사이에 배치된 구조물들을 +Z 방향과 반대 방향으로 관통하는 2개의 홀들이 제공되고, 제공된 홀들 각각의 내부에 채널막이 형성될 수 있다. 이러한 2개의 홀들은 하나의 셀 스트링에 대응하는 것으로 이해될 수 있다. 2개의 홀들 각각의 채널막은 파이프 트랜지스터(PT)의 채널층에 의해 연결될 것이다. 2개의 홀들 각각의 채널막은 하나의 셀 스트링에 포함된 선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC, DDC) 및 메모리 셀들(NMC1~NMCn)의 채널층들로서 제공될 것이다.
잘 알려진 바와 같이, 공정 상 특성에 의해 각 홀의 폭(width)은 기판에 인접할수록 감소한다. 예를 들면, 메모리 블록(BLK1)의 구조물들은 상부로부터 기판 쪽으로 식각되어 홀이 형성되고, 이에 따라 각 홀의 폭은 기판에 인접할수록 감소한다. 홀의 내부에 채널막이 형성될 때, 셀 스트링의 메모리 셀들(NMC1~NMCn) 각각에 대응하는 채널층은 홀의 폭에 대응하는 지름을 가질 것이다. 이에 따라 워드 라인 별 메모리 셀들(NMC1~NMCn)은 상이한 채널층들을 갖고, 따라서 메모리 셀들(NMC1~NMCn)은 상이한 특성들을 가질 것이다. 이 밖에도 다양한 원인들에 기인하여 메모리 셀들(NMC1~NMCn)의 특성들이 상이할 수 있음이 이해될 것이다. 예를 들면, 공통 소스 라인(CSL)과 메모리 셀들 사이의 거리의 차이에 따라, 워드 라인 별 메모리 셀들(NMC1~NMCn)의 특성들은 상이해질 수 있음이 이해될 것이다. 예를 들면, 공통 소스 라인(CSL)을 통해 메모리 셀에 전달되는 전압은 공통 소스 라인(CSL)과 해당 메모리 셀 사이의 거리에 따라 상이할 것이다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 소스 측 더미 메모리 셀(SDC) 사이에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 메모리 블록들(BLK1~BLKz, 도 3 참조)에 공통적으로 연결될 수 있다.
실시 예로서, 동일한 행(+X 방향)에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결된다. 상이한 행들에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다.
각 셀 스트링의 소스 측 더미 메모리 셀(SDC)은 소스 선택 트랜지스터(SST)와 메모리 셀들(NMC1~NMCp) 사이에 연결된다. 실시 예로서, 동일한 높이의 소스 측 더미 메모리 셀들의 게이트들은 하나의 소스 측 더미 워드 라인(SDWL)에 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(NMC1~NMCn)은 소스 측 더미 메모리 셀(SDC)과 드레인 측 더미 메모리 셀(DDC) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(NMC1~NMCn)은 제 1 내지 제 p 메모리 셀들(NMC1~NMCp)과 제 p+1 내지 제 n 메모리 셀들(NMCp+1~NMCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(NMC1~NMCp)과 제 p+1 내지 제 n 메모리 셀들(NMCp+1~NMCn)은 파이프 트랜지스터(PT)를 통해 연결된다.
제 1 내지 제 p 메모리 셀들(NMC1~NMCp)은 소스 측 더미 메모리 셀(SDC)과 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(NMCp+1~NMCn)은 파이프 트랜지스터(PT)와 드레인 측 더미 메모리 셀(DDC) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(NMC1~NMCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(NWL1~NWLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링들의 드레인 측 더미 메모리 셀(DDC)은 드레인 선택 트랜지스터(DST)와 메모리 셀들(NMCp+1~NMCn) 사이에 연결된다. 실시 예로서, 동일한 높이의 드레인 측 더미 메모리 셀들의 게이트들은 하나의 드레인 측 더미 워드 라인(DDWL)에 연결될 수 있다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 드레인 측 더미 메모리 셀(DDC) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 상이한 행들에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 상이한 드레인 선택 라인들에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열(+Y 방향) 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다. 즉, 제 x 열의 셀 스트링들(CS1x, CS2x)은 제 x 비트 라인(BLx)에 연결된다(x는 1보다 크거나 같고 m보다 작거나 같은 정수).
제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 제 1 내지 제 n 메모리 셀들(NMC1~NMCn)에 데이터가 저장될 수 있다. 제 1 내지 제 n 메모리 셀들(NMC1~NMCn)에 저장된 데이터는 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 읽어질 수 있다. 더미 메모리 셀들(SDC, DDC)에는, 데이터가 저장되지 않는다.
도 4에 도시된 바와 다르게, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 5를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 각 셀 스트링은, 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 소스 측 더미 메모리 셀(SDC), 제 1 내지 제 n 메모리 셀들(NMC1~NMCn), 적어도 하나의 드레인 측 더미 메모리 셀(DDC), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC, DDC) 및 메모리 셀들(NMC1~NMCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC, DDC) 및 메모리 셀들(NMC1~NMCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다.
각 셀 스트링에서, 소스 선택 트랜지스터(SST), 소스 측 더미 메모리 셀(SDC), 제 1 내지 제 n 메모리 셀들(NMC1~NMCn), 드레인 측 더미 메모리 셀(DDC) 및 드레인 선택 트랜지스터(DST)는 메모리 블록(BLK1') 하부의 기판(미도시)과 교차하는 방향, 즉 +Z 방향으로 순차적으로 적층된다.
비트 라인들(BL1~BLm)과 메모리 블록(BLK1) 하부의 기판(미도시) 사이에 배치된 구조물들을 +Z 방향과 반대 방향으로 관통하는 홀이 제공되고, 형성된 홀의 내부에 채널막이 형성될 수 있다. 이러한 홀은 하나의 셀 스트링에 대응하는 것으로 이해될 수 있다. 홀에 형성된 채널막은 하나의 셀 스트링에 포함된 선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC, DDC) 및 메모리 셀들(NMC1~NMCn)의 채널층들로서 제공될 것이다.
이때, 공정 상 특성에 의해 홀들 각각의 폭(width)은 기판에 인접할수록 감소한다. 예를 들면, 메모리 블록(BLK1)의 구조물들은 상부로부터 기판 쪽으로 식각되어 홀이 형성될 때, 각 홀의 폭은 기판에 인접할수록 감소할 수 있다. 이러한 홀의 내부에 채널막이 형성될 때, 셀 스트링의 메모리 셀들(NMC1~NMCn) 각각에 대응하는 채널층은 홀의 폭에 대응하는 지름을 가질 것이다. 이에 따라 셀 스트링에 포함된 메모리 셀들(NMC1~NMCn)의 특성들은 상이해질 수 있다.
한편, 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 소스 측 더미 메모리 셀(SDC) 사이에 연결된다. 소스 선택 트랜지스터(SST)의 소스는 공통 소스 라인(CSL)에 공통 연결된다.
실시 예로서, 동일한 행(+X 방향)에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 상이한 행들에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다.
각 셀 스트링의 소스 측 더미 메모리 셀(SDC)은 소스 선택 트랜지스터(SST)와 메모리 셀들(NMC1~NMCn) 사이에 연결된다. 실시 예로서, 동일한 높이의 소스 측 더미 메모리 셀들은 동일한 소스 측 더미 워드 라인(SDWL)에 연결될 수 있다.
각 셀 스트링에서, 제 1 내지 제 n 메모리 셀들(NMC1~NMCn)은 소스 측 더미 메모리 셀(SDC)과 드레인 측 더미 메모리 셀(DDC) 사이에서 직렬 연결된다. 셀 스트링들(CS11'~CS1m', CS21'~CS2m')에서, 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 제 1 내지 제 n 메모리 셀들(NMC1~NMCn)은 각각 제 1 내지 제 n 워드 라인들(NWL1~NWLn)에 연결된다.
각 셀 스트링의 드레인 측 더미 메모리 셀(DDC)은 메모리 셀들(NMC1~NMCn)과 드레인 선택 트랜지스터(DST) 사이에 연결된다. 실시 예로서, 동일한 높이의 드레인 측 더미 메모리 셀들은 동일한 소스 측 더미 워드 라인(DDWL)에 연결될 수 있다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 드레인 측 더미 메모리 셀(DDC) 사이에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링으로부터 파이프 트랜지스터(PT)가 제외된 것을 제외하면, 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
이하, 설명의 편의를 위해 도 4의 메모리 블록(BLK1)을 중심으로 본 발명의 실시 예가 설명된다.
도 6은 도 4의 메모리 블록(BLK1)에 포함된 페이지들을 개념적으로 보여주는 블록도이다. 도 6에서, 설명의 편의를 위해 각 셀 스트링은 6개의 메모리 셀들을 포함하는 것으로 가정한다.
도 4 및 도 6을 참조하면, 메모리 블록(BLK1)은 복수의 페이지들(P1_1~P1_6, P2_1~P2_6)을 포함한다. 동일한 행(예를 들면 제 1 행)에 배열된 셀 스트링들(예를 들면 CS11~CS1m) 중 동일한 워드 라인(예를 들면 NWL1)에 연결된 메모리 셀들은 하나의 페이지를 구성한다. 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열되므로, 하나의 페이지는 m개의 메모리 셀들을 포함한다.
동일한 행에 배열된 셀 스트링들은 하나의 셀 스트링 그룹(CG)에 포함된다. 각 셀 스트링이 6개의 메모리 셀들을 포함하므로, 하나의 셀 스트링 그룹(CG)에는 6개의 페이지들이 포함된다. 제 1 행의 제 1 내지 제 6 페이지들(P1_1~P1_6)은 제 1 셀 스트링 그룹을 구성하고, 제 2 행의 제 1 내지 제 6 페이지들(P2_1~P2_6)은 제 2 셀 스트링 그룹을 구성한다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치(50)의 테스트 동작을 보여주는 순서도이다.
도 2, 도 6 및 도 7을 참조하면, S110단계에서, 주변 회로(110)는 검증 전압을 이용하여 선택된 메모리 블록의 페이지들(P1_1~P1_6, P2_1~P2_6)에 대해 각각 프로그램 동작들을 수행한다. 프로그램 동작들 각각은 ISPP(Incremental Step Pulse Program) 방식에 따라 수행될 수 있다. 프로그램 동작들이 완료되면, 페이지들(P1_1~P1_6, P2_1~P2_6)의 메모리 셀들은 검증 전압보다 높은 문턱 전압들을 가질 것이다.
프로그램 동작들 전에, 선택된 메모리 블록의 메모리 셀들의 문턱 전압들은 상대적으로 넓은 전압 범위에 분포되어 있을 수 있다. 이는 워드 라인 별 메모리 셀들(NMC1~NMCn)의 특성이 상이함에서 기인할 수 있다. 프로그램 동작들 전에, 선택된 메모리 블록의 메모리 셀들에 대한 소거 동작이 수행된다고 가정한다. 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작은 소거 펄스를 공통적으로 셀 스트링들의 채널막들에 전달하여 메모리 셀들의 문턱 전압들을 낮추는 동작과, 워드 라인들에 소거 검증 전압(도 10의 Vev 참조)을 공통적으로 인가하여 메모리 셀들의 문턱 전압들이 소거 검증 전압(Vev)보다 낮은지 여부를 판별하는 동작을 포함할 것이다. 이 동작들이 반복적으로 수행됨으로써 메모리 셀들의 문턱 전압들은 소거 검증 전압(Vev)보다 낮아진다. 메모리 블록 내 모든 메모리 셀들의 문턱 전압들이 소거 검증 전압(Vev)보다 낮아질 때까지, 위 동작들은 반복적으로 수행될 것이다. 워드 라인 별 메모리 셀들(NMC1~NMCn)의 특성이 상이함에 기인하여, 페이지들(P1_1~P1_6, P2_1~P2_6)의 전압 산포들은 상이한 전압 범위를 가질 수 있다. 예를 들면, 기판에 인접한 워드 라인의 메모리 셀들은, 그것들의 채널층들의 길이(지름)가 짧으므로 소거 펄스의 영향을 적게 받고, 따라서 상대적으로 높은 전압 산포를 가질 수 있다(도 10의 E4 참조). 예를 들면, 공통 소스 라인(CSL)에 인접한 워드 라인의 메모리 셀들은, 그것의 채널층들의 길이(지름)가 길므로 소거 펄스의 영향을 많이 받고, 따라서 상대적으로 낮은 전압 산포를 가질 수 있다(도 10의 E1 참조).
ISPP 방식에 따라 각 페이지에 대한 프로그램 동작이 수행된다. 프로그램 동작은 페이지 단위로 수행된다. 각 페이지의 메모리 셀들이 검증 전압보다 높아질 때까지 프로그램이 반복적으로 수행된다. 프로그램 동작 후 각 페이지의 전압 산포는 검증 전압보다 높으면서 좁은 전압 범위에 속하게 된다.
S120단계에서, 주변 회로(110)는 페이지들에 적어도 한 번의 프로그램 펄스를 인가한다. 전압 발생기(130)에 의해 생성된 고 전압의 프로그램 펄스는 어드레스 디코더(120)를 통해 워드 라인들(NWL1~NWLn)에 인가될 것이다. 이에 따라 메모리 셀들의 문턱 전압들이 상승할 것이다. 각 페이지의 전압 산포는 상승할 것이다. 슬로우 셀들을 포함하는 페이지의 전압 산포는 조금(slightly) 상승할 것이다.
결과적으로, 슬로우 셀들을 포함하는 페이지는 다른 페이지들과 상이한 전압 산포를 갖게 될 것이다.
S130단계에서, 검증 전압보다 정해진 전압만큼 높은 전압이 기준 테스트 전압으로 설정된다. 제어 로직(160)은 기준 테스트 전압을 생성하도록 전압 발생기(130)를 설정할 것이다.
S140단계에서, 페이지들(PG1_1~PG1_6, PG2_1~PG2_6)에 대해 기준 테스트 전압을 이용한 읽기들이 수행되어 페이지들(PG1_1~PG1_6, PG2_1~PG2_6) 중 결함 페이지가 검출된다. 전압 발생기(130)에 의해 생성된 기준 테스트 전압이 어드레스 디코더(120)를 통해 각 페이지에 인가되어 각 읽기를 수행할 것이다. 읽어진 페이지 데이터에 기반하여 페이지들(PG1_1~PG1_6, PG2_1~PG2_6) 중 결함 페이지가 존재하는지 여부가 판별될 것이다. 제 1 셀 스트링 그룹의 제 1 내지 제 6 페이지들(PG1_1~PG1_6)에 대해 순차적으로 읽기들이 수행되면서 제 1 내지 제 6 페이지들(PG1_1~PG1_6) 중 결함 페이지가 존재하는지 여부가 판별될 수 있다. 이후 제 2 셀 스트링 그룹의 제 1 내지 제 6 페이지들(PG2_1~PG2_6)에 대해 순차적으로 읽기들이 수행되면서 제 1 내지 제 6 페이지들(PG2_1~PG2_6) 중 결함 페이지가 존재하는지 여부가 판별될 수 있다.
S150단계에서, 결함 페이지에 해당하는 영역이 배드 영역으로 처리된다. 실시 예로서, 제어 로직(160)은 결함 페이지를 포함하는 메모리 블록을 배드 영역으로 정의할 수 있다. 배드 영역은 복수의 메모리 블록들(BLK1~BLKz) 중 리던던시 메모리 블록으로 대체될 것이다. 실시 예로서, 제어 로직(160)은 결함 페이지를 배드 영역으로 정의할 수 있다. 이때, 배드 영역은 해당 메모리 블록에 포함된 페이지들 중 리던던시 페이지로 대체될 것이다.
본 발명의 실시 예에 따르면, 선택된 메모리 블록의 페이지들(P1_1~P1_6, P2_1~P2_6)에 대해 ISPP 방식에 따른 프로그램 동작들이 수행된 후, 페이지들(P1_1~P1_6, P2_1~P2_6)에 적어도 한 번의 프로그램 펄스가 인가된다. 이에 따라 슬로우 셀들을 포함하는 페이지는 다른 페이지들과 구분 가능한 전압 산포를 갖게 될 것이다. 그 후에, 페이지들(P1_1~P1_6, P2_1~P2_6)에 대해 읽기들이 수행되어 결함 페이지를 검출한다. 이에 따라, 결함 페이지의 검출은 효율적으로 수행될 수 있다. 따라서, 향상된 신뢰성을 갖는 반도체 메모리 장치(50)가 제공된다.
도 8은 선택된 메모리 블록의 하나의 셀 스트링 그룹(CG, 도 6 참조)의 페이지들에 대한 프로그램 동작들을 보여주는 순서도이다. 선택된 메모리 블록의 제 1 셀 스트링 그룹의 페이지들(P1_1~P1_6)에 대한 프로그램 동작들을 기준으로 도 8의 실시 예가 설명된다. 제 2 셀 스트링 그룹의 페이지들(P2_1~P2_6)에 대한 프로그램 동작들도 도 8과 마찬가지로 설명된다.
도 4 및 도 8을 참조하면, S111단계에서, 페이지들(P1_1~P1_6) 중 제 k 페이지에 대한 프로그램이 수행된다. 이때, k는 1보다 크거나 같고 6보다 작거나 같은 정수일 것이다.
실시 예로서, 선택된 메모리 블록의 소스 선택 라인들(SSL1, SSL2)에 턴오프 전압(예를 들면, 접지 전압)이 인가됨으로써 셀 스트링들(CS11~CS1m, CS21~CS2m)은 공통 소스 라인(CSL)으로부터 전기적으로 분리될 것이다. 드레인 선택 라인들(DSL1, DSL2) 중 비선택된 드레인 선택 라인에 턴오프 전압이 인가될 수 있다. 비선택된 드레인 선택 라인과 연결된 드레인 선택 트랜지스터들은 턴오프되고, 해당 셀 스트링들은 비트 라인들(BL1~BLm)과 전기적으로 분리될 것이다. 드레인 선택 라인들(DSL1, DSL2) 중 선택된 드레인 선택 라인에 턴온 전압(예를 들면, 전원 전압)이 인가될 수 있다. 이에 따라 선택된 드레인 선택 라인과 연결된 셀 스트링들이 선택된 셀 스트링들로서 결정된다. 선택된 셀 스트링들은 제 k 페이지를 포함하는 셀 스트링들이다.
제 k 페이지에 연결된 제 k 워드 라인에 고 전압의 프로그램 전압이 인가된다. 제 k 페이지의 메모리 셀들 각각은 해당 비트 라인을 통해 전달되는 데이터에 따라 프로그램이 허용되거나 프로그램이 금지된다. 비트 라인에 프로그램 허용 전압(예를 들면 접지 전압)이 인가되면, 선택된 드레인 선택 라인의 전원 전압에 따라 해당 드레인 선택 트랜지스터는 턴온되고 해당 셀 스트링의 비트 라인으로부터 프로그램 허용 전압을 수신한다. 프로그램 허용 전압은 제 k 페이지의 메모리 셀로 전달된다. 프로그램 허용 전압과 제 k 워드 라인의 프로그램 전압 사이의 차이로 인해 제 k 페이지의 메모리 셀의 문턱 전압은 상승한다. 비트 라인에 프로그램 금지 전압(예를 들면 전원 전압)이 인가되면, 선택된 드레인 선택 라인에 전원 전압이 인가됨에도 불구하고 해당 드레인 선택 트랜지스터는 턴오프되고, 해당 셀 스트링은 비트 라인과 전기적으로 분리된다. 즉 해당 셀 스트링은 비트 라인과 공통 소스 라인으로부터 분리되어 플로팅된다. 제 k 워드 라인에 프로그램 전압이 인가되면 해당 셀 스트링의 채널막의 전압은 부스팅될 것이다. 채널막의 부스팅된 전압과 프로그램 전압 사이의 차이가 높지 않으므로 제 k 페이지의 메모리 셀의 문턱 전압은 상승하지 않는다.
제어 로직(160)은 비트 라인들(BL1~BLm)을 프로그램 허용 전압으로 바이어싱하도록 페이지 버퍼들(PB1~PBm)을 제어할 것이다. 이에 따라, 프로그램 시 제 k 페이지의 메모리 셀들의 문턱 전압은 상승할 것이다.
S112단계에서, 검증 전압을 이용하여 제 k 페이지의 메모리 셀들의 문턱 전압들이 검증된다.
실시 예로서, 선택된 셀 스트링들에 해당하는 소스 선택 라인과 드레인 선택 라인에 턴온 전압이 인가될 것이다. 비선택된 셀 스트링들에 해당하는 소스 선택 라인과 드레인 선택 라인에 턴 오프 전압이 인가된다. 선택된 셀 스트링들은 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL)과 전기적으로 연결될 것이다. 비선택된 셀 스트링들은 비트 라인들(BL1~BLm) 및 공통 소스 라인(CSL)으로부터 전기적으로 분리될 것이다.
제 k 워드 라인에 검증 전압이 인가된다. 나머지 워드 라인들에 고 전압의 패스 전압이 인가된다. 나머지 워드 라인들에 연결된 메모리 셀들은 그것들의 문턱 전압들에 관계없이 턴온될 것이다. 제 k 페이지의 메모리 셀들은 그것들의 문턱 전압들에 따라 턴온 또는 턴오프된다. 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)의 전압들 혹은 전류들을 센싱함으로써 제 k 페이지의 메모리 셀들의 문턱 전압들을 검증할 것이다. 메모리 셀들의 문턱 전압들이 검증 전압보다 낮거나 같을 때 논리값 "1"이 읽어질 수 있다. 메모리 셀들의 문턱 전압들이 검증 전압보다 높을 때 논리값 "0"이 읽어질 수 있다. 읽어진 페이지 데이터는 페이지 버퍼들(PB1~PBm)에 저장된다. 페이지 버퍼들(PB1~PBm)은 페이지 데이터를 검출기(170)로 전송한다.
S113단계에서, 프로그램 결과가 패스인지 여부가 판별된다. 검출기(170)는 페이지 데이터 중 논리값 "1" 을 갖는 데이터 비트들의 수를 검출할 수 있다. 제어 로직(160)은 페이지 데이터 중 논리값 "1"을 갖는 데이터 비트가 존재할 때 프로그램의 결과를 페일로 판별할 수 있다. 만약 그렇지 않다면, 제어 로직(160)은 프로그램의 결과를 패스로 판별할 수 있다. 프로그램의 결과가 페일일 때 S111단계가 재수행된다. S111단계에서, 페이지 버퍼들(PB1~PBm) 중 논리값 "1"의 데이터 비트를 저장하는 페이지 버퍼는 해당 비트 라인을 프로그램 허용 전압으로 바이어싱할 것이다. 페이지 버퍼들(PB1~PBm) 중 논리값 "0"의 데이터 비트를 저장하는 페이지 버퍼는 해당 비트 라인을 프로그램 금지 전압으로 바이어싱할 것이다. 즉, 검증 전압보다 낮거나 같은 문턱 전압을 갖는 메모리 셀은 프로그램되고, 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀은 프로그램 금지될 것이다.
제 k 페이지에 대한 프로그램 동작은 S111단계 내지 S113단계를 포함할 것이다. 프로그램 결과가 패스일 때까지 S111단계 내지 S113단계가 반복적으로 수행됨에 따라, 제 k 페이지의 메모리 셀들의 문턱 전압들은 검증 전압보다 높되 좁은 전압 범위 내에 속할 것이다.
S114단계에서, 제 k 페이지가 페이지들(P1_1~P1_6) 중 마지막 페이지인지 여부가 판별되고, 만약 그렇지 않은 경우 S115단계가 수행된다. 즉 다음 페이지에 대해 프로그램 동작이 수행될 것이다.
도 9는 도 8의 S110단계의 프로그램 동작 시 인가되는 프로그램 펄스들(Vpgm1~VpgmQ), 그리고 도 8의 S120단계에서 인가되는 추가 프로그램 펄스(Vadt)를 보여주는 타이밍도이다.
프로그램 동작 시 선택된 페이지의 워드 라인에 프로그램 펄스가 반복적으로 인가된다. 먼저, 제 1 프로그램 펄스(Vpgm1)가 인가될 것이다. 해당 검증 시에 선택된 페이지의 워드 라인에 검증 전압(Vvrf)이 인가된다. 프로그램의 결과가 페일일 때, 제 1 프로그램 펄스(Vpgm1)보다 제 1 스텝 전압(Vstep1)만큼 높은 제 2 프로그램 펄스(Vpgm2)이 인가된다. 해당 검증 시에 검증 전압(Vvrf)이 인가된다. 프로그램의 결과가 패스일 때까지, 복수의 증가형 스텝 펄스들(Vpgm1~VpgmQ)이 인가될 것이다. 복수의 프로그램 펄스들(Vpgm1~VpgmQ) 각각은 이전 프로그램 펄스보다 제 1 스텝 전압(Vstep1)만큼 높다. 즉 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다.
페이지마다 프로그램 펄스들(Vpgm1~VpgmQ)이 인가되는 횟수는 상이할 수 있음이 이해될 것이다. 예를 들면, 슬로우 셀들을 포함하는 페이지에 대한 프로그램 동작 시 상당히 많은 횟수의 프로그램 펄스들(Vpgm1~VpgmQ)이 인가될 수 있다. 노멀한 셀들을 포함하는 페이지들 사이에도 프로그램 펄스들(Vpgm1~VpgmQ)이 인가되는 횟수는 상이할 수 있다.
선택된 메모리 블록의 페이지들(P1_1~P1_6, P2_1~P2_6)에 대한 프로그램 동작들이 완료된 후에, 추가 프로그램 펄스(Vadt)가 인가된다. 추가 프로그램 펄스(Vadt)는 페이지들(P1_1~P1_6, P2_1~P2_6)에 대한 프로그램 동작들에서 인가된 프로그램 펄스들 중 가장 높은 프로그램 펄스(VpgmQ)보다 제 2 스텝 전압(Vstep2)만큼 더 높을 수 있다. 실시 예로서, 제 2 스텝 전압(Vstep2)은 제 1 스텝 전압(Vstep1)보다 높을 수 있다. 실시 예로서, 제 2 스텝 전압(Vstep2)은 제 1 스텝 전압(Vstep1)과 동일할 수 있다.
도 10은 도 7의 S110단계 및 S120단계 시 선택된 메모리 블록의 페이지들(P1_1~P1_6, P2_1~P2_6)의 전압 산포들의 변화를 보여주는 그래프이다.
도 10을 참조하면, S110단계가 수행되기 전에, 페이지들(P1_1~P1_6, P2_1~P2_6)은 복수의 소거 산포들(E1~E4)을 갖는다. 워드 라인 별 메모리 셀들(NMC1~NMCn)의 특성들에 따라 상이한 소거 산포들(E1~E4)을 가질 수 있다. 설명의 편의를 위해, 도 10에는 4개의 소거 산포들(E1~E4)만 도시된다. 페이지들(P1_1~P1_6, P2_1~P2_6) 중 일부의 페이지들은 제 1 소거 산포(E1)를 가질 것이다. 페이지들(P1_1~P1_6, P2_1~P2_6) 중 다른 일부의 페이지들은 제 2 소거 산포(E2)를 가질 것이다. 페이지들(P1_1~P1_6, P2_1~P2_6) 중 또 다른 일부의 페이지들은 제 3 소거 산포(E3)를 가질 것이다. 페이지들(P1_1~P1_6, P2_1~P2_6) 중 일부의 페이지들은 제 4 소거 산포(E4)를 가질 것이다. 소거 산포들(E1~E4)은 소거 검증 전압(Vev)보다 낮은 전압 범위들을 가질 수 있다.
S110단계가 수행되면, 페이지들(P1_1~P1_6, P2_1~P2_6)은 제 1 전압 산포들(D1)을 갖는다. 제 1 전압 산포들(D1)은 검증 전압(Vvrf)보다 높되 좁은 전압 범위에 속할 것이다.
S120단계가 수행되면, 페이지들(P1_1~P1_6, P2_1~P2_6)의 문턱 전압들은 상승하여 제 2 전압 산포들(D2) 혹은 제 3 전압 산포(D3)를 가질 수 있다. 대부분의 페이지들은 유사한 전압 산포들(D2)을 가질 것이다. 반면, 슬로우 셀들을 포함하는 페이지는 제 3 전압 산포(D3)를 가질 것이다. 예를 들면, 워드 라인의 결함으로 인해, 해당 워드 라인은 프로그램 펄스를 정상적으로 전달하지 못할 수 있다. 해당 워드 라인의 메모리 셀들은 넓은 전압 범위를 형성할 것이다.
기준 테스트 전압(Vtst1)은 도 10에 도시된 바와 같이 제 2 전압 산포들(D2)의 왼쪽 테일(left tail) 부근에서 설정될 수 있다. 기준 테스트 전압(Vtst1)은 검증 전압(Vvrf)보다 제 1 전압차(dV1)만큼 높을 수 있다. 실시 예로서, 제 1 전압차(dV1)는 제 2 스텝 전압(Vstep2, 도 9 참조)과 동일할 수 있다.
이후 도 7의 S140단계에서 설명된 바와 같이 기준 테스트 전압(Vtst1)을 이용하여 선택된 메모리 블록의 페이지들에 대한 읽기들이 수행될 것이다. 그러한 읽기들 각각에서, 페이지 데이터(혹은 비교 데이터, 도 13 및 도 15 참조) 중 논리값 "1"을 갖는 데이터 비트는 페일 비트로 정의되고, 논리값 "0"을 갖는 데이터 비트는 패스 비트로 정의될 것이다. 이에 따라, S120단계에서 문턱 전압이 원하는 만큼 상승하지 못하는 메모리 셀들이 검출될 것이다.
도 11은 도 7의 S110단계 및 S120단계 시 선택된 메모리 블록의 페이지들(P1_1~P1_6, P2_1~P2_6)의 전압 산포들의 변화의 다른 예를 보여주는 그래프이다.
도 11을 참조하면, S110단계가 수행되면 페이지들(P1_1~P1_6, P2_1~P2_6)은 제 1 전압 산포들(D1)을 갖는다.
S120단계가 수행되면, 페이지들(P1_1~P1_6, P2_1~P2_6)의 문턱 전압들은 상승한다.
특정 페이지는 상대적으로 높은 전압 산포(D4)를 가질 수 있다. 해당 메모리 셀들은 패스트 셀들이며, 패스트 셀들은 동일한 프로그램 펄스의 인가에도 불구하고 높은 문턱 전압들을 갖는다. 제 4 전압 산포(D4)는 정상적인 페이지들의 전압 산포들(D2)과 비교할 때 높은 전압 범위를 갖는다. 다양한 원인들로 인해 패스트 셀들이 나타날 수 있음이 이해될 것이다. 예를 들면, 반도체 메모리 장치의 공정 시 오차로 인해, 해당 메모리 셀들은 프로그램 펄스에 민감하게 영향을 받을 수 있다.
패스트 셀들은 반도체 메모리 장치의 신뢰성을 저하시킨다. 프로그램 시에 패스트 셀들은 적은 횟수의 프로그램 펄스들의 인가에도 과도하게 상승된 문턱 전압들을 가질 것이다. 과도하게 상승된 문턱 전압들은 읽기 마진(margin)을 감소시킨다.
기준 테스트 전압(Vtst2)은 패스트 셀들을 포함하는 페이지를 결함 페이지로서 검출하기 위해 설정될 수 있다. 기준 테스트 전압(Vtst2)은 검증 전압(Vvrf)보다 제 2 전압차(dV2)만큼 높을 수 있다. 제 2 전압차(dV2)는 제 1 전압차(dV1)보다 높다.
이후 도 7의 S140단계에서 설명된 바와 같이 기준 테스트 전압(Vtst2)을 이용하여 선택된 메모리 블록의 페이지들에 대한 읽기들이 수행될 것이다. 그러한 읽기들 각각에서, 페이지 데이터(혹은 비교 데이터, 도 13 및 도 15 참조) 중 논리값 "0"을 갖는 데이터 비트는 페일 비트로 정의되고, 논리값 "1"을 갖는 데이터 비트는 패스 비트로 정의될 것이다. 이에 따라, S120단계에서 문턱 전압이 과도하게 상승된 메모리 셀들이 검출될 것이다.
이하, 중복되는 설명을 피하기 위해 도 10의 제 3 전압 산포(D3)에 해당하는 결함 페이지를 검출하는 방법을 중심으로 본 발명의 실시 예가 설명된다.
도 12는 선택된 메모리 블록의 하나의 셀 스트링 그룹(CG, 도 6 참조)의 페이지들 중 결함 페이지가 존재하는지 판별하는 방법을 보여주는 순서도이다. 제 1 셀 스트링 그룹의 페이지들(P1_1~P1_6) 중 결함 페이지를 검출하는 방법을 기준으로 도 12의 실시 예가 설명된다. 제 2 셀 스트링 그룹의 페이지들(P2_1~P2_6) 중 결함 페이지를 검출하는 것도 도 12와 마찬가지로 설명된다.
도 6 및 도 12를 참조하면, S141단계에서, 페이지들(P1_1~P1_6) 중 제 x 페이지(x는 6보다 적거나 같은 자연수)에 대한 읽기가 수행되어 제 x 페이지 데이터가 생성된다. 해당 워드 라인에 기준 테스트 전압이 인가되어 제 x 페이지의 메모리 셀들의 데이터가 읽어질 것이다. 읽어진 제 x 페이지 데이터는 제 1 내지 제 n 페이지 버퍼들(PB1~PBm, 도 2 참조)에 저장된다.
S142단계에서, 제 x 페이지 데이터 중 페일 비트들의 수가 기준값보다 큰지 여부가 판별된다. 제 x 페이지 데이터의 데이터 비트들 중 논리값 "1"(즉 페일 비트)인 데이터 비트들의 수가 판별될 것이다. 제 x 페이지 데이터는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 검출기(170)로 제공되고, 검출기(170)는 제 x 페이지 데이터에 포함된 페일 비트들의 수를 판별할 것이다. 판별 결과는 에러값(ER, 도 2 참조)으로서 제어 로직(160, 도 2 참조)으로 전달될 것이다.
다른 실시 예로서, 도 11의 제 4 전압 산포(D4)에 해당하는 결함 페이지를 검출하는 경우, 제 x 페이지 데이터의 데이터 비트들 중 논리값 "0"(즉 페일 비트)인 데이터 비트들의 수가 판별될 것이다. 검출기(170)는 제 1 내지 제 n 페이지 버퍼들(PB1~PBm)로부터 제 x 페이지 데이터를 수신하고, 제 x 페이지 데이터 중 논리값 "0"인 데이터 비트들의 수를 판별할 것이다.
S143단계에서, 에러값(ER)이 기준값보다 클 때, 제 x 페이지가 결함 페이지로 판별될 것이다. 이때, 기준값은 미리 정해질 수 있다. 에러값(ER)이 기준값보다 작거나 같은 것은, 프로그램 시 제 x 페이지의 메모리 셀들의 문턱 전압들이 정상적으로 상승함을 의미할 것이다. 에러값(ER)이 기준값보다 큰 것은, 프로그램 시 제 x 페이지의 메모리 셀들의 문턱 전압들이 원활하게 상승하지 않음을 의미할 것이다. 해당 메모리 셀들의 문턱 전압들이 원활하게 상승하지 않는 것은, 예를 들면 제 x 워드 라인(WLx)의 결함에 의해 프로그램 펄스가 정상적으로 해당 메모리 셀들에 전달되지 않음을 의미하는 것으로 이해될 수 있다.
다른 실시 예로서, 도 11의 제 4 전압 산포(D4)에 해당하는 결함 페이지를 검출하는 경우, 기준값은 상이한 값으로서 설정될 수 있다. 이때, 에러값(ER)이 기준값보다 작거나 같은 것은, 프로그램 시 제 x 페이지의 메모리 셀들의 문턱 전압들 정상적으로 상승함을 의미할 것이다. 에러값(E)이 기준값보다 큰 것은, 프로그램 시 제 x 페이지의 메모리 셀들의 문턱 전압들이 과도하게 상승함을 의미할 것이다. 해당 메모리 셀들의 문턱 전압들이 과도하게 상승하는 것은, 반도체 메모리 장치의 공정 시 오차로 인해 해당 메모리 셀들이 프로그램 펄스에 민감하게 영향을 받는 것으로 이해될 수 있다.
이후, 결함 페이지를 포함하는 메모리 블록은 배드 영역으로 처리될 수 있다. 예를 들면, 배드 영역은 복수의 메모리 블록들(BLK1~BLKz) 중 리던던시 메모리 블록으로 대체될 것이다. 외부로부터 배드 영역에 해당하는 데이터가 수신될 때 해당 데이터는 리던던시 메모리 블록으로 어드레스될 것이다.
도 13은 선택된 메모리 블록의 하나의 셀 스트링 그룹(CG, 도 6 참조)의 페이지들 중 결함 페이지가 존재하는지 판별하는 방법의 다른 실시 예를 보여주는 순서도이다. 제 1 셀 스트링 그룹의 페이지들(P1_1~P1_6) 중 결함 페이지를 검출하는 방법을 기준으로 도 13의 실시 예가 설명된다. 제 2 셀 스트링 그룹의 페이지들(P2_1~P2_6) 중 결함 페이지를 검출하는 것도 도 13과 마찬가지로 설명된다.
도 4 및 도 13을 참조하면, S200단계에서, 페이지들(P1_1~P1_6) 중 제 x 및 제 x+1 페이지들(x는 6보다 적거나 같은 자연수)에 대한 읽기들이 수행되어 제 x 및 제 x+1 페이지 데이터를 생성한다.
S201단계에서, 제 x 페이지 데이터의 데이터 비트들과 제 x+1 페이지 데이터의 데이터 비트들에 대해 논리합 연산이 수행되어 제 1 비교 페이지를 생성한다. 제 1 비교 페이지의 데이터 비트들 각각은, 제 x 페이지 데이터의 해당 데이터 비트 및 제 x+1 페이지 데이터의 해당 데이터 비트 중 적어도 하나가 논리값 "1"(즉 페일 비트)일 때 논리값 "1"을 가질 것이다.
다른 실시 예로서, 도 11의 제 4 전압 산포(D4)에 해당하는 결함 페이지를 검출하는 경우, 제 x 페이지 데이터의 데이터 비트들과 제 x+1 페이지 데이터의 데이터 비트들에 대해 논리곱 연산이 수행될 수 있다. 연산된 데이터 비트들 각각은 제 x 페이지 데이터의 해당 데이터 비트 및 제 x+1 페이지 데이터의 해당 데이터 비트 중 적어도 하나가 논리값 "0"(즉 페일 비트)일 때 논리값 "0"을 가질 것이다.
S202단계에서, 제 1 비교 페이지의 페일 비트들의 수가 판별되고, 판별된 페일 비트들의 수에 따라 제 1 에러값이 생성된다. 검출기(170)는 제 1 비교 페이지를 수신하고, 제 1 비교 페이지에 포함된 페일 비트들의 수를 판별할 것이다. 판별된 페일 비트들의 수는 제 1 에러값(도 2의 ER 참조)으로서 제어 로직(160)에 전송된다.
S203단계에서, 다음 페이지(즉, 제 x+2 페이지)에 대한 읽기가 수행되어 제 x+2 페이지 데이터를 생성한다.
S204단계에서, 제 x+1 페이지 데이터의 데이터 비트들과 제 x+2 페이지 데이터의 데이터 비트들에 대해 논리합 연산이 수행되어 제 2 비교 페이지를 생성한다. 제 2 비교 페이지의 데이터 비트들 각각은 제 x+1 페이지 데이터의 해당 데이터 비트 및 제 x+2 페이지 데이터의 해당 데이터 비트 중 적어도 하나가 논리값 "1"(즉 페일 비트)일 때 논리값 "1"을 가질 것이다.
다른 실시 예로서, 도 11의 제 4 전압 산포(D4)에 해당하는 결함 페이지를 검출하는 경우, 제 x+1 페이지 데이터의 데이터 비트들과 제 x+2 페이지 데이터의 데이터 비트들에 대해 논리곱 연산이 수행될 것이다. 연산된 데이터 비트들 중 논리값 "0"을 갖는 데이터 비트는 페일 비트일 것이다.
S205단계에서, 제 2 비교 페이지의 페일 비트들의 수가 판별되고, 판별된 페일 비트들의 수에 따라 제 2 에러값이 생성된다. 검출기(170)는 제 2 비교 페이지를 수신하고, 제 2 비교 페이지 내 페일 비트들의 수를 제 2 에러값(도 2의 ER 참조)으로서 제어 로직(160)에 전송한다.
S206단계에서, 제 2 에러값이 제 1 에러값과 비교되어 제 x+2 페이지가 결함 페이지인지 여부가 검출된다.
실시 예로서, 제어 로직(160)은 수신된 각 에러값을 2로 나누어 평균값을 산출할 수 있다. 산출된 평균값은 해당 2개의 페이지 데이터의 페일 비트들의 수의 평균값을 나타내는 것으로 이해될 수 있다. 제 1 에러값에 대응하는 제 1 평균값은 제 x 페이지 데이터와 제 x+1 페이지 데이터에 포함된 페일 비트들의 수의 평균값을 의미할 것이다. 제 2 에러값에 대응하는 제 2 평균값은 제 x+1 페이지 데이터와 제 x+2 페이지 데이터에 포함된 페일 비트들의 수의 평균값을 의미할 것이다. 이후, 제어 로직(160)은 제 2 평균값을 제 1 평균값과 비교함으로써 제 x+2 페이지가 결함페이지인지 여부를 검출할 수 있다. 실시 예로서, 제 2 평균값이 제 1 평균값의 정수배(예를 들면 4배)보다 클 때 제 x+2 페이지는 결함 페이지로 판별될 것이다. 결과적으로, 제 2 에러값이 제 1 에러값보다 정수배(예를 들면 4배)보다 클 때 제 x+2 페이지는 결함 페이지로 판별될 것이다. 다른 실시 예로서, 제 2 에러값이 제 1 에러값보다 소정의 값만큼 클 때 제 x+2 페이지는 결함 페이지로 판별될 것이다.
이에 따라, 하나의 메모리 블록 내에서 연속적으로 배열된 페이지들의 페일 비트들의 수들에 대한 변화율에 기초하여, 결함 페이지가 검출될 수 있다. 좀 더 구체적으로, 현재 페이지(예를 들면, 제 X+2 페이지)가 이전 페이지(예를 들면, 제 X+1 페이지)보다 과도하게 많은 페일 비트들을 포함할 때 현재 페이지는 결함 페이지로 결정될 것이다. 현재 페이지가 이전 페이지보다 약간(slightly) 많은 페일 비트들을 포함할 때 현재 페이지는 결함 페이지로 결정되지 않을 수 있다. 현재 페이지가 이전 페이지보다 약간 많은 페일 비트들을 포함하는 것은, 워드 라인의 결함이 아닌 워드 라인 별 메모리 셀들의 특성에 의한 것임을 의미할 수 있다. 현재 페이지가 이전 페이지보다 과도하게 많은 페일 비트들을 포함하는 것은, 워드 라인의 결함에 의해 메모리 셀들이 정상적으로 프로그램되지 않음을 의미할 수 있다. 본 발명의 실시 예에 따르면, 연속적으로 배열된 페이지들의 페일 비트들의 수들에 대한 변화율에 기초하여 현재 페이지를 결함 페이지로 결정함으로써, 의도치 않게 배드 영역이 발생되는 것이 억제될 수 있다.
도 12의 실시 예에 따라 결함 페이지가 검출된다고 가정한다. 각 페이지에 포함된 페일 비트들의 수가 기준값과 비교되고, 비교 결과에 따라 해당 페이지가 결함 페이지로 선정된다. 비교 데이터의 생성, 그리고 2개의 에러값들(제 1 에러값 및 제 2 에러값)에 대한 연산들이 수행되지 않으므로 빠른 속도로 결함 페이지가 검출될 수 있다. 반면, 해당 페이지가 기준값보다 약간 많은 페일 비트들을 포함할 때에도 해당 페이지는 결함 페이지로서 결정될 수 있다. 예를 들면, 제 1 페이지가 기준값보다 약간 많은 페일 비트들을 포함하는 것으로 판별되더라도 제 1 페이지는 결함 페이지로서 결정될 수 있다. 제 6 페이지는 기준값보다 약간 적은 페일 비트들을 포함하는 것으로 판별되더라도 제 6 페이지는 결함 페이지로서 결정되지 않을 수 있다. 이러한 결정은 정상적인 페이지를 결함 페이지로서 정의함으로써 배드 영역을 발생시킬 수 있다.
도 14는 도 2의 페이지 버퍼들(PB1~PBm) 중 어느 하나의 실시 예를 보여주는 블록도이다.
도 14를 참조하면, 제 1 페이지 버퍼(PB1)는 센싱 트랜지스터(ST), 프리차지 회로(210), 래치 회로(220) 및 스위칭 회로(230)를 포함한다.
센싱 트랜지스터(ST)는 제 1 비트 라인(BL1) 및 센스 노드(SO) 사이에 연결된다. 센싱 트랜지스터(ST)는 제어 로직(160, 도 2 참조)으로부터의 센싱 신호(SES)에 응답하여 턴 온된다.
프리차지 회로(210)는 센스 노드(SO)에 연결되며, 센싱 트랜지스터(ST)를 통해 제 1 비트 라인(BL1)에 연결된다. 프리차지 회로(210)는 제어 로직(160)의 제어에 응답하여 센싱 트랜지스터(ST)를 통해 제 1 비트 라인(BL1)을 프리차지시킨다.
래치 회로(220)는 센스 노드(SO)에 연결된다. 래치 회로(220)는 복수의 래치부들(LAT1~LAT3)을 포함한다. 제 1 내지 제 3 래치부들(LAT1~LAT3) 각각은 하나의 데이터 비트를 저장할 수 있다. 메모리 셀로부터 제 1 비트 라인(BL1)를 통해 읽혀지는 데이터는 제 1 래치부(LAT1)에 저장된다. 제 1 내지 제 3 래치들(LAT1~LAT3)은 제어 로직(160)의 제어에 응답하여 데이터를 교환할 수 있다.
제 1 내지 제 3 래치부들(LAT1~LAT3)은 각각 제 1 내지 제 3 노드들(AN~CN)을 통해 스위칭 회로(230)에 연결된다. 제 1 내지 제 3 래치부들(LAT1~LAT3)은 스위칭 회로(230)를 통해 데이터 입출력 회로(150) 및 검출기(170)에 연결된다.
래치 회로(220)는 복수의 래치부들(LAT1~LAT3) 외에 추가적인 트랜지스터들(미도시)을 더 포함할 수 있다. 이러한 트랜지스터들을 이용하여, 제 1 내지 제 3 래치들(LAT1~LAT3)에 저장된 데이터 비트들에 대한 논리합 연산 또는 논리곱 연산을 수행할 수 있음이 이해될 것이다. 이러한 트랜지스터들을 이용하여 페이지 버퍼들(PB1~PBm) 내에서 도 13의 제 1 및 제 2 비교 페이지들이 생성될 수 있다.
도 15는 도 13의 제 1 및 제 2 비교 페이지들을 생성하기 위한 실시 예를 보여주는 도면이다.
도 2, 도 15를 참조하면, S300단계에서, 제 x 페이지에 대한 읽기가 수행되어 페이지 버퍼들(PB1~PBm)의 제 1 래치들(LATs1, 도 14의 LAT1 참조)에 제 x 페이지 데이터가 읽혀진다. S301단계에서, 제 x 페이지 데이터는 제 1 래치들(LATs1)로부터 페이지 버퍼들(PB1~PBm)의 제 2 래치들(LATs2, 도 14의 LAT2 참조)로 전송된다. 예를 들면, 각 페이지 버퍼 내 제 1 래치(LAT1)에 저장된 데이터는 센스 노드(SO)를 통해 제 2 래치(LAT2)로 전송될 것이다.
S302단계에서, 제 x+1 페이지에 대한 읽기가 수행되어 제 1 래치들(LATs1)에 제 x+1 페이지 데이터가 읽혀진다.
S303단계에서, 제 1 래치들(LATs1)에 저장된 제 x+1 페이지 데이터와 제 2 래치들(LATs2)에 저장된 제 x 페이지 데이터에 대한 논리합 연산이 수행된다. S304단계에서, 논리합 연산에 따른 제 1 비교 페이지는 페이지 버퍼들(PB1~PBm)의 제 3 래치들(LATs3, 도 14의 LAT3 참조)에 저장된다.
S305단계에서, 제 1 비교 페이지는 제 3 래치들(LATs3)로부터 검출기(170)로 출력된다. 검출기(170)는 제 1 비교 페이지 중 페일 비트들의 수를 검출할 것이다.
S306단계에서, 제 1 래치들(LATs1)에 남아있는 제 x+1 페이지 데이터는 제 2 래치들(LATs2)로 전송된다. 이후 S307단계에서, 제 x+2 페이지에 대한 읽기가 수행되어 제 1 래치들(LATs1)에 제 x+2 페이지 데이터가 읽혀진다.
S308단계에서, 제 1 래치들(LATs1)에 저장된 제 x+2 페이지 데이터와 제 2 래치들(LATs2)에 저장된 제 x+1 페이지 데이터에 대한 논리합 연산이 수행된다. S309단계에서, 논리합 연산에 따른 제 2 비교 페이지는 제 3 래치들(LATs3)에 저장될 것이다.
S310단계에서, 제 2 비교 페이지는 제 3 래치들(LATs3)로부터 검출기(170)로 출력된다. 검출기(170)는 제 2 비교 페이지 중 페일 비트들의 수를 검출할 것이다.
도 15의 실시 예에 따르면, 비교 페이지를 저장하기 위한 반도체 메모리 장치(50) 내 별도의 구성 없이도, 페이지 버퍼들(PB1~PBm) 내 복수의 래치들(LATs1, LATs2, LATs3)을 이용하여 비교 페이지가 생성될 수 있다. 따라서 반도체 메모리 장치(50)의 면적이 세이브된다.
도 16은 선택된 메모리 블록의 하나의 셀 스트링 그룹(CG, 도 6 참조)의 페이지들 중 결함 페이지가 존재하는지 판별하는 방법의 또 다른 실시 예를 보여주는 순서도이다. 제 1 셀 스트링 그룹의 페이지들(P1_1~P1_6) 중 결함 페이지를 검출하는 방법을 기준으로 도 16의 실시 예가 설명된다. 제 2 셀 스트링 그룹의 페이지들(P2_1~P2_6) 중 결함 페이지를 검출하는 것도 도 16과 마찬가지로 설명된다.
도 2 및 도 16을 참조하면, S400단계에서, 페이지들(P1_1~P1_6) 중 제 x 페이지에 대한 읽기가 수행되어 제 x 페이지 데이터를 생성한다. 제 x 페이지 데이터는 페이지 버퍼들(PB1~PBm)로부터 검출기(170)로 제공될 것이다.
S401단계에서, 제 x 페이지 데이터 중 페일 비트들의 수가 제 1 에러값으로서 검출된다. 검출기(170)는 제 x 페이지 데이터 중 페일 비트들의 수를 검출하고, 검출된 페일 비트들의 수를 제 1 에러값(도 2의 ER 참조)으로서 제어 로직(160)에 전송할 것이다.
S402단계에서, 페이지들(P1_1~P1_6) 중 제 x+1 페이지에 대한 읽기가 수행되어 제 x+1 페이지 데이터를 생성한다. 제 x+1 페이지 데이터는 페이지 버퍼들(PB1~PBm)로부터 검출기(170)로 제공될 것이다.
S403단계에서, 제 x+1 페이지 데이터 중 페일 비트들의 수가 제 2 에러값으로서 검출된다. 검출기(170)는 제 x+1 페이지 데이터 중 페일 비트들의 수를 제 2 에러값(도 2의 ER 참조)으로서 제어 로직(160)에 전송할 것이다.
S404단계에서, 제 2 에러값이 제 1 에러값과 비교되어 제 x+1 페이지가 결함 페이지인지 여부가 판별된다. 실시 예로서, 제어 로직(160)은 제 2 에러값이 제 1 에러값의 정수배(예를 들면 4배)보다 클 때 제 x+1 페이지를 결함 페이지로 판별할 것이다. 실시 예로서, 제어 로직(160)은 제 2 에러값이 제 1 에러값보다 소정의 값만큼 클 때 제 x+1 페이지를 결함 페이지로 판별할 것이다.
이에 따라, 하나의 메모리 블록 내에서 연속적으로 배열된 페이지들의 페일 비트들의 수들에 대한 변화율에 기초하여 결함 페이지가 검출될 수 있다.
본 발명의 실시 예에 따르면, 선택된 메모리 블록의 페이지들에 대해 ISPP 방식에 따른 프로그램 동작들이 수행된 후, 페이지들에 적어도 한 번의 프로그램 펄스가 인가된다. 이에 따라 슬로우 셀들을 포함하는 페이지는 다른 페이지들과 구분 가능한 전압 산포를 갖게 될 것이다. 이에 따라, 기준 테스트 전압을 이용한 결함 페이지의 검출은 효율적으로 수행될 수 있다. 따라서, 향상된 신뢰성을 갖는 반도체 메모리 장치가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 셀 어레이
110: 주변 회로
120: 어드레스 디코더
130: 전압 발생기
140: 읽기 및 쓰기 회로
150: 데이터 입출력 회로
160: 제어 로직
170: 검출기
P1_1~P1_6, P2_1~P2_6: 제 1 내지 제 12 페이지들

Claims (20)

  1. 복수의 워드 라인들에 연결된 복수의 페이지들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
    상기 복수의 페이지들에 대해 각각 프로그램 동작들을 수행하는 단계 - 상기 프로그램 동작들 각각은, 선택된 페이지에 대해 프로그램을 수행하여 상기 선택된 페이지에 포함된 메모리 셀들의 문턱 전압들을 상승시키는 단계, 상기 선택된 페이지의 워드 라인에 검증 전압을 인가하여 상기 프로그램의 결과가 패스인지 여부를 검증하는 단계, 그리고 상기 프로그램의 결과가 상기 패스일 때까지 상기 프로그램을 수행하는 단계 및 상기 검증하는 단계를 반복하는 단계를 포함함;
    상기 복수의 워드 라인들에 적어도 한 번의 프로그램 펄스를 인가하여 상기 복수의 페이지들에 포함된 메모리 셀들의 문턱 전압들을 더 상승시키는 단계;
    상기 기준 전압보다 정해진 전압만큼 높은 전압을 기준 테스트 전압으로서 설정하는 단계: 및
    상기 기준 테스트 전압을 이용하여 상기 복수의 페이지들에 대해 각각 읽기들을 수행함으로써 상기 복수의 페이지들 중 결함 페이지를 검출하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 복수의 페이지들은 기판 위(over)에 적층되어 있고,
    상기 복수의 페이지들 각각은 상기 기판으로부터의 소정의 높이에서 해당 워드 라인에 연결되는 동작 방법.
  3. 제 1 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 복수의 페이지들 중 제 1 및 제 2 페이지들에 대한 읽기들을 수행하여 제 1 및 제 2 페이지 데이터를 감지하는 단계;
    상기 제 1 페이지 데이터의 데이터 비트들과 상기 제 2 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 1 비교 페이지를 생성하는 단계; 및
    상기 제 1 비교 페이지의 페일 비트들의 수에 따라 제 1 에러값을 생성하는 단계를 포함하는 동작 방법.
  4. 제 3 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 복수의 페이지들 중 제 3 페이지에 대한 읽기를 수행하여 제 3 페이지 데이터를 감지하는 단계;
    상기 제 2 페이지 데이터의 상기 데이터 비트들과 상기 제 3 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 2 비교 페이지를 생성하는 단계; 및
    상기 제 2 비교 페이지의 페일 비트들의 수에 따라 제 2 에러값을 생성하는 단계를 더 포함하는 동작 방법.
  5. 제 4 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 제 2 에러값을 상기 제 1 에러값과 비교함으로써, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함하는 동작 방법.
  6. 제 4 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 제 2 에러값이 상기 제 1 에러값의 정수배보다 클 때, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함하는 동작 방법.
  7. 제 4 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 제 2 에러값이 상기 제 1 에러값보다 소정의 값만큼 클 때, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함하는 동작 방법.
  8. 제 1 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 복수의 페이지들 중 제 1 페이지에 대한 읽기를 수행하여 제 1 페이지 데이터를 감지하는 단계;
    상기 제 1 페이지 데이터 중 페일 비트들의 수에 따라 제 1 에러값을 생성하는 단계;
    상기 복수의 페이지들 중 제 2 페이지에 대한 읽기를 수행하여 제 2 페이지 데이터를 감지하는 단계; 및
    상기 제 2 페이지 데이터 중 페일 비트들의 수에 따라 제 2 에러값을 생성하는 단계를 포함하는 동작 방법.
  9. 제 8 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 제 2 에러값을 상기 제 1 에러값과 비교함으로써, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함하는 동작 방법.
  10. 제 1 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 복수의 페이지들 중 어느 하나에 대한 읽기를 수행하여 페이지 데이터를 생성하는 단계; 및
    상기 페이지 데이터의 페일 비트들의 수가 기준값보다 클 때 해당 페이지를 상기 결함 페이지로서 검출하는 단계를 포함하는 동작 방법.
  11. 제 1 항에 있어서,
    상기 결함 페이지에 해당하는 영역은 배드 영역으로 정의되는 동작 방법.
  12. 복수의 워드 라인들에 연결된 복수의 페이지들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
    상기 복수의 페이지들 각각에 대해, 정해진(determined) 검증 전압을 이용하여 ISPP(Incremental Step Pulse Program) 방식에 따른 프로그램 동작을 수행하는 단계;
    적어도 한 번의 프로그램 펄스를 상기 복수의 워드 라인들을 통해 상기 복수의 페이지들에 더 제공하는 단계; 및
    상기 검증 전압보다 정해진 전압만큼 높은 기준 테스트 전압을 이용하여 상기 복수의 페이지들에 대해 각각 읽기들을 수행함으로써 상기 복수의 페이지들 중 결함 페이지를 검출하는 단계를 포함하는 동작 방법.
  13. 제 12 항에 있어서,
    상기 복수의 페이지들에 포함된 상기 메모리 셀들은 기판 위(over)에 적층되어 있고,
    상기 복수의 페이지들 각각은 상기 기판으로부터의 소정의 높이에서 해당 워드 라인에 연결되는 동작 방법.
  14. 제 12 항에 있어서,
    상기 프로그램 동작은 상기 복수의 페이지들에 포함된 상기 메모리 셀들의 상기 문턱 전압들이 상기 검증 전압보다 높게 상승하도록 수행되는 동작 방법.
  15. 복수의 메모리 블록들을 포함하되, 상기 복수의 메모리 블록들 각각은 복수의 워드 라인들에 연결된 복수의 페이지들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 페이지들에 대해 각각 프로그램 동작들을 수행하되, 상기 프로그램 동작들 각각에서 선택된 페이지에 대해 프로그램을 수행하고, 상기 선택된 페이지의 워드 라인에 검증 전압을 인가하여 상기 프로그램의 결과가 패스인지 여부를 검증하고, 상기 프로그램의 결과가 상기 패스일 때까지 상기 프로그램 및 상기 검증을 반복하도록 구성되는 주변 회로를 포함하되,
    상기 주변 회로는 상기 복수의 워드 라인들에 적어도 한 번의 프로그램 펄스를 인가하여 상기 복수의 페이지들에 포함된 메모리 셀들의 문턱 전압들을 더 상승시키고, 그 후 상기 검증 전압보다 정해진 전압만큼 높은 기준 테스트 전압을 이용하여 상기 복수의 페이지들에 대해 각각 읽기들을 수행함으로써 상기 복수의 페이지들 중 결함 페이지를 검출하도록 구성되는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 복수의 페이지들은 기판 위(over)에 적층되어 있고,
    상기 복수의 페이지들 각각은 상기 기판으로부터의 소정의 높이에서 해당 워드 라인에 연결되는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 주변 회로는 상기 복수의 페이지들 중 제 1 및 제 2 페이지들에 대한 읽기들을 수행하여 제 1 및 제 2 페이지 데이터를 감지하고, 상기 제 1 페이지 데이터의 데이터 비트들과 상기 제 2 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 1 비교 페이지를 생성하되,
    상기 제 1 비교 페이지의 페일 비트들의 수에 따라 제 1 에러값을 생성하도록 구성되는 검출기를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 주변 회로는 상기 복수의 페이지들 중 제 3 페이지에 대한 읽기를 수행하여 제 3 페이지 데이터를 감지하고, 상기 제 2 페이지 데이터의 상기 데이터 비트들과 상기 제 3 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 2 비교 페이지를 생성하되,
    상기 검출기는 상기 제 2 비교 페이지의 페일 비트들의 수에 따라 제 2 에러값을 생성하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 주변 회로는 상기 제 2 에러값을 상기 제 1 에러값과 비교함으로써, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 제어 로직을 더 포함하는 반도체 메모리 장치.
  20. 제 15 항에 있어서,
    상기 결함 페이지에 해당하는 영역은 배드 영역으로 정의되는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130078973A (ko) * 2012-01-02 2013-07-10 삼성전자주식회사 메모리 장치의 불량 저장 영역 관리 방법 및 이를 이용한 저장 장치
KR20140024723A (ko) * 2012-08-21 2014-03-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20140113189A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그래밍 방법
KR20140148132A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130078973A (ko) * 2012-01-02 2013-07-10 삼성전자주식회사 메모리 장치의 불량 저장 영역 관리 방법 및 이를 이용한 저장 장치
KR20140024723A (ko) * 2012-08-21 2014-03-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20140113189A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그래밍 방법
KR20140148132A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113450860A (zh) * 2020-03-25 2021-09-28 爱思开海力士有限公司 存储器设备及其操作方法

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