KR20140113189A - 비휘발성 메모리 장치 및 이의 프로그래밍 방법 - Google Patents

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KR20140113189A
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Abstract

본 발명의 비휘발성 메모리 장치의 프로그래밍 방법은 복수의 검증 전압들을 포함하는 검증 전압 집합에서 기설정된 제1 목표 프로그래밍 전압 이하인 값들 중 최대값을 목표 검증 전압으로 설정하는 단계, 상기 목표 검증 전압 및 상기 제1 목표 프로그래밍 전압에 기초하여 추가 펄스 개수를 계산하는 단계, 메모리 셀에 ISPP(incremental step pulse program) 펄스를 인가하고, 상기 메모리 셀에 상기 검증 전압 집합에 속하는 적어도 하나 이상의 검증 전압을 인가하여 상기 메모리 셀의 문턱전압이 상기 목표 검증 전압 이상인지 검증하는 단계, 및 상기 문턱전압이 상기 목표 검증 전압 이상이면, 상기 메모리 셀에 상기 ISPP 펄스를 상기 추가 펄스 개수만큼 더 인가하는 단계를 포함한다.

Description

비휘발성 메모리 장치 및 이의 프로그래밍 방법{NON-VOLATILE MEMORY DEVICE AND PROGRAMMING METHOD OF THE SAME}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 구체적으로는 프로그래밍 시간 및/또는 비트 에러율을 줄이는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그래밍 방법에 관한 것이다.
플래시 메모리는 메모리셀(이하 "셀(cell)"이라 칭함)의 문턱전압을 조절함으로써 데이터를 저장한다. 프로그래밍 동작 시, 셀의 컨트롤게이트(Control Gate; CG)에 크기가 증가하는 고전압 펄스열이 인가되고, 고전압 펄스열에 따라 셀의 문턱전압이 조절된다. 이러한 프로그래밍 방법을 ISPP(Incremental-Step Pulse Programming)라고 한다.
대용량의 데이터를 저장하기 위해, 셀에 저장되는 비트수가 증가하고 있다. 이에 따라 셀의 집적도가 증가함으로써, 인접 셀간 커플링이 발생하여 셀에 저장되는 비트에 오류가 발생할 수 있다. 커플링에 의한 효과를 낮추기 위해, 플래시 메모리는 커플링 효과를 분석하여 최종 프로그램 후에 초기에 목표로 한 문턱전압에 도달할 수 있도록 다수의 검증전압을 구비하여 프로그래밍을 수행할 수 있다. 그러나, 프로그래밍 검증전압의 개수가 많아질수록 프로그래밍 시간이 증가하는 문제가 있다.
프로그램된 데이터의 오류를 줄여주기 위하여, 커플링에 의해 유도되는 문턱전압의 변화를 프로그래밍시 미리 보상하는 사전보상(pre-equalization) 방법이 이용된다. 이 경우 프로그램되는 셀에의 커플링으로 인한 인접 셀의 추가적인 문턱 전압의 변화를 줄여주어 최종 프로그램된 산포의 폭이 줄어들게 된다. 이로 인하여 데이터의 읽기 과정 중에 산포의 겹침 정도가 줄어들어 플래시 메모리로부터 읽어들인 데이터의 오류가 줄어들게 된다.
그럼에도 불구하고 이러한 사전보상 방법을 사용하여 ISPP 프로그래밍을 하기 위해서는 기존의 ISPP 프로그램에서 필요한 검증 전압보다 더 많은 검증 전압이 필요하므로, 프로그래밍 시간이 길어지게 된다.
따라서, 본 발명이 해결하려는 과제는 프로그래밍 시간 및/또는 비트 에러율(Bit Error Rate; BER)을 줄이는 비휘발성 메모리 장치 및 이의 프로그래밍 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그래밍 방법은, 복수의 검증 전압들을 포함하는 검증 전압 집합에서 기설정된 제1 목표 프로그래밍 전압 이하인 값들 중 최대값을 목표 검증 전압으로 설정하는 단계; 상기 목표 검증 전압 및 상기 제1 목표 프로그래밍 전압에 기초하여 추가 펄스 개수를 계산하는 단계; 메모리 셀에 ISPP(incremental step pulse program) 펄스를 인가하고, 상기 메모리 셀에 상기 검증 전압 집합에 속하는 적어도 하나 이상의 검증 전압을 인가하여 상기 메모리 셀의 문턱전압이 상기 목표 검증 전압 이상인지 검증하는 단계; 및 상기 문턱전압이 상기 목표 검증 전압 이상이면, 상기 메모리 셀에 상기 ISPP 펄스를 상기 추가 펄스 개수만큼 더 인가하는 단계를 포함한다. 상기 검증 전압 집합에 포함되는 상기 복수의 검증 전압들의 수는 프로그래밍 상태의 수보다 적을 수 있다.
상기 제1 목표 프로그래밍 전압은 워드라인간 및 비트라인간의 커플링 계수에 기초하여 기설정된 제2 목표 프로그래밍 전압보다 낮게 설정될 수 있다.
상기 비휘발성 메모리 장치의 프로그래밍 방법은 상기 ISPP 펄스를 상기 추가 펄스 개수만큼 더 인가한 후, 상기 메모리 셀을 금지 상태(inhibit state)로 설정하는 단계를 더 포함할 수 있다.
상기 비휘발성 메모리 장치의 프로그래밍 방법은 각 워드라인에 대해 1회 수행되고, 상기 제2 목표 프로그래밍 전압은 메모리 셀 어레이의 프로그래밍이 종료된 후 상기 메모리 셀이 갖는 문턱전압일 수 있다.
상기 목표 검증 전압 설정 단계 및 상기 추가 펄스 개수 계산 단계는 메모리 컨트롤러에 의해 수행되고, 상기 메모리 셀의 문턱전압이 상기 목표 검증 전압 이상인지 검증하는 단계 및 상기 메모리 셀에 상기 ISPP 펄스를 상기 추가 펄스 개수만큼 더 인가하는 단계는 비휘발성 메모리 장치에 의해 수행되며, 상기 비휘발성 메모리 장치의 프로그래밍 방법은 상기 비휘발성 메모리 장치가 상기 메모리 컨트롤러로부터 상기 목표 검증 전압 및 상기 추가 펄스 개수에 대한 정보를 수신하는 단계를 더 포함할 수 있다.
상기 추가 펄스 개수를 계산하는 단계는 상기 메모리 셀이 속한 워드라인의 이전 워드라인의 프로그래밍과 병렬적으로 실행될 수 있다.
상기 검증 전압 집합은 실행 모드에 따라 가변될 수 있다.
상기 복수의 검증 전압들 각각은 인접한 다른 검증 전압과 기설정된 간격만큼 이격되고, 상기 기설정된 간격은 인접한 프로그래밍 전압들 간의 간격보다 클 수 있다.
상기 추가 펄스 개수는 수학식 1에 의해 결정될 수 있다. 상기 수학식 1은
Figure pat00001
이며, 상기 X는 상기 제1 목표 프로그래밍 전압이고, 상기 Vref(m(X))는 상기 목표 검증 전압이며, 상기 α는 상기 ISPP 펄스에 따른 상기 메모리 셀의 문턱전압의 기울기이다.
상기 제1 목표 프로그래밍 전압 X는 수학식 2에 의해 결정될 수 있다. 상기 수학식 2는
Figure pat00002
Figure pat00003
이며, 상기 메모리 셀은 상기 메모리 셀이 속한 워드라인의 k번째 메모리 셀이고, γb는 비트라인간의 커플링계수이고, γw는 워드라인간의 커플링계수이며, 상기 T(k)는 메모리 셀 어레이의 프로그래밍이 종료된 후 상기 메모리 셀의 목표 문턱전압이고, Tnext line(k)는 상기 메모리 셀 어레이의 프로그래밍이 종료된 후 상기 워드라인에 인접한 다음 워드라인의 k번째 메모리 셀의 목표 문턱전압이며, Vt1(k)는 상기 워드라인이 프로그래밍되고 상기 다음 워드라인이 프로그래밍되기 전 상기 메모리 셀의 목표 문턱전압이고, X(k)는 상기 워드라인이 프로그래밍되기 전 상기 메모리 셀의 목표 문턱전압이며, Er는 평균 이레이즈 전압이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 프로그램 동작시 목표 검증 전압 및 추가 펄스 개수에 대한 정보를 수신하고, 상기 메모리 셀에 ISPP 펄스를 인가하고 상기 메모리 셀에 복수의 검증 전압들 중 적어도 하나 이상의 검증 전압을 인가하여 상기 메모리 셀의 문턱전압이 상기 목표 검증 전압 이상인지 검증하며, 상기 문턱전압이 상기 목표 검증 전압 이상이면 상기 메모리 셀에 상기 ISPP 펄스를 상기 추가 펄스 개수만큼 더 인가하는 액세스 회로를 포함한다. 상기 복수의 검증 전압들의 수는 프로그래밍 상태의 수보다 적을 수 있다.
상기 액세스 회로는 상기 메모리 셀 어레이의 비트라인들 각각에 접속되고, 상기 추가 펄스 개수를 저장하는 복수의 래치들을 포함하는 페이지 버퍼를 포함할 수 있다.
상기 페이지 버퍼가 포함하는 상기 복수의 래치들의 수는 ceil(log2(LK/M))개일 수 있다. 상기 L은 상기 복수의 검증 전압의 수이고, 상기 K는 상기 추가 펄스 개수가 가질 수 있는 값들의 집합의 크기이며, 상기 M은 상기 프로그래밍 상태의 수이다.
상기 메모리 셀 어레이 또는 상기 액세스 회로는 상기 복수의 검증 전압들에 대한 정보를 저장할 수 있다.
상기 복수의 검증 전압들은 실행 모드에 따라 가변될 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 시스템은 상기 비휘발성 메모리 장치; 및 상기 복수의 검증 전압들을 포함하는 검증 전압 집합에서 기설정된 제1 목표 프로그래밍 전압 이하인 값들 중 최대값을 상기 목표 검증 전압으로 설정하며, 상기 목표 검증 전압 및 상기 제1 목표 프로그래밍 전압에 기초하여 상기 추가 펄스 개수를 계산하고, 상기 목표 검증 전압 및 상기 추가 펄스 개수를 상기 비휘발성 메모리 장치로 출력하는 메모리 컨트롤러를 포함할 수 있다. 상기 제1 목표 프로그래밍 전압은 상기 메모리 셀 어레이의 워드라인간 및 비트라인간의 커플링 계수에 기초하여 기설정된 제2 목표 프로그래밍 전압보다 낮게 설정되고, 상기 제2 목표 프로그래밍 전압은 메모리 셀 어레이의 프로그래밍이 종료된 후 상기 메모리 셀이 갖는 문턱 전압이다.
본 발명의 일 실시예에 따르면, 개방 루프 프로그래밍을 이용함으로써 프로그래밍 시간 또는 비트 에러율(Bit Error Rate; BER)을 줄일 수 있다.
본 발명의 다른 실시예에 따르면, 종래의 프로그래밍 방법보다 적은 검증 전압의 수를 이용하면서도 사전보상(pre-equalization)을 할 수 있으므로, 프로그래밍 시간 및/또는 비트 에러율을 더 줄일 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 시스템의 개략적인 블록도이다.
도 2는 도 1에 도시된 비휘발성 메모리 장치를 구체적으로 나타낸 블록도이다.
도 3은 2차원으로 구현된 도 2에 도시된 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시 예를 나타낸다.
도 4는 3차원으로 구현된 도 2에 도시된 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타낸다.
도 5는 본 발명에서 이용되는 검증 전압 집합의 일례를 나타낸 도면이다.
도 6a 및 도 6b은 프로그래밍 시 셀의 게이트에 인가되는 전압을 예시적으로 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 프로그래밍 방법을 나타내는 순서도이다.
도 8은 본 발명의 제1 실시예에 따른 도 2 내지 도 4에 도시된 페이지 버퍼의 블록도를 나타낸다.
도 9는 본 발명의 제2 실시예에 따른 도 2 내지 도 4에 도시된 페이지 버퍼의 블록도를 나타낸다.
도 10은 본 발명의 실시예에 따른 메모리 셀의 문턱 전압의 변화를 나타내는 도면이다.
도 11은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 12는 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 13은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 14는 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 15는 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 16은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 17은 도 16에 도시된 메모리 시스템을 포함하는 데이터 처리 장치의 블록도를 나타낸다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 예에 따른 비휘발성 메모리 시스템의 블록도이다. 도 1을 참조하면, 호스트(10)와 연결되는 메모리 시스템(20)은 메모리 컨트롤러(200) 및 비휘발성 메모리 장치(100)를 포함한다. 메모리 시스템(20)은 비휘발성 메모리를 포함하는 모든 시스템을 의미한다.
메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)(예컨대 플래시(flash) 메모리 장치)의 동작, 예를 들면 프로그램(program) 동작, 리드(read, 판독) 동작 또는 이레이즈(erase, 소거) 동작을 제어하기 위한 어드레스와 명령(예를 들면 프로그램 명령, 리드 명령 또는 이레이즈 명령)을 생성한다. 상기 프로그램 동작과 상기 리드 동작은 페이지(page) 단위로 수행되고, 상기 이레이즈 동작은 블록(block) 단위로 수행된다. 메모리 블록은 다수의 페이지들의 집합을 의미한다.
메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)의 동작을 제어하기 위한 명령을 비휘발성 메모리 장치(100)로 출력한다.
비휘발성 메모리 장치(100)는 명령에 따라 동작을 수행하고 그 결과를 메모리 컨트롤러(200)로 전송한다. 상기 비휘발성 메모리 장치(100)와 상기 메모리 컨트롤러(200)는 버스로 연결되고, 상기 버스를 통해 명령, 데이터 또는 상태 신호 등이 송수신된다.
메모리 컨트롤러(200)와 비휘발성 메모리 장치(100)는 복수의 채널(Channel)들로 연결되며, 각 채널에는 복수 개의 플래시 메모리 소자가 연결될 수 있다.
메모리 컨트롤러(200)와 비휘발성 메모리 장치(100) 각각은 별도의 패키지(package)에 패키징되거나 하나의 패키지에 함께 패키징될 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치를 구체적으로 나타낸 블록도이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(120)와 액세스 회로(122)를 포함한다.
메모리 셀 어레이(120)는 각 비트라인에 접속된 각 NAND 메모리 셀 스트링을 포함하고, 상기 각 NAND 메모리 셀 스트링은 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함한다.
액세스 회로(122)는 외부, 예컨대 메모리 컨트롤러(200)로부터 출력된 명령 (또는 명령 세트들(command sets))과 어드레스에 따라 데이터 액세스 동작, 예컨대 프로그램 동작, 리드 동작, 또는 이레이즈 동작을 수행하기 위하여 메모리 셀 어레이(120)를 액세스한다.
액세스 회로(122)는 전압 발생기(130), 로우 디코더(140), 컨트롤 로직(150), 컬럼 디코더(160), 페이지 레지스터 & 감지 증폭기 블록(170), Y 게이팅 회로(180) 및 입출력 블록(190)을 포함한다.
컨트롤 로직(150)에 의해 생성된 제어 코드에 따라 전압 발생기(130)는 데이터 액세스 동작에 필요한 전압을 생성할 수 있다.
제어 코드에 따라 전압 발생기(130)는 프로그램 동작을 수행하기 위해 필요한 프로그래밍 전압(Vpgm)과 프로그래밍 검증 전압(Vpvfy)을 생성하고, 리드 동작을 수행하기 위하여 필요한 리드 전압(Vrd)들을 생성하고, 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압(Verase)과 이레이즈 검증 전압(Vevfy)을 생성하고, 각 동작을 수행하기 위하여 필요한 전압을 로우 디코더(140)로 출력한다. 이하에서는 설명의 편의를 위해 프로그래밍 검증 전압(Vpvfy)을 단순히 검증 전압으로 칭하기로 한다.
컨트롤 로직(150)은 메모리 컨트롤러(200)로부터 출력된 제어신호(CTL)에 따라 액세스 회로(122)의 전반적인 동작을 제어한다. 예컨대, 컨트롤 로직(150)은 메모리 리드 동작 동안 메모리 리드 상태 정보를 센싱하고, 리드되는 데이터를 메모리 컨트롤러(200)로 출력하도록 제어할 수 있다.
또한 컨트롤 로직(150)은 메모리 컨트롤러(200)로부터 출력된 명령에 따라 데이터 레지스터에 저장된 데이터를 리드한 데이터로서 에러 여부를 검사하고 에러가 존재할 경우 에러를 정정하여 호스트(10)로 출력시키기 위해 메모리 컨트롤러(200)로 출력할 수 있다.
컬럼 디코더(160)는 컨트롤 로직(150)의 제어 하에 컬럼 어드레스(YADD)들을 디코딩하여 다수의 선택신호들을 Y 게이팅 회로(180)로 출력한다.
페이지 레지스터 & 감지 증폭기 블록(170)은 다수의 페이지 버퍼(Page Buffer; PB)(171)들을 포함한다. 다수의 페이지 버퍼들(171) 각각은 다수의 비트라인들 각각에 접속된다.
다수의 페이지 버퍼들(171) 각각은 컨트롤 로직(150)의 제어에 따라 데이터 리드 동작 동안에는 메모리 셀 어레이(120)에서 리드(read)된 데이터를 임시로 저장할 수 있다. 다수의 페이지 버퍼들(171) 각각은 적어도 2단 이상의 버퍼 혹은 래치로 구현될 수 있다. 이에 따라 페이지 레지스터 & 감지 증폭기 블록(170)은 메모리 셀 어레이(120)로부터의 리드 및 입출력 블록(190)으로의 출력을 병렬적으로 수행할 수 있다. 또한 다수의 페이지 버퍼들(171) 각각은 컨트롤 로직(150)의 제어에 따라 리드 동작 동안에 다수의 비트라인들 각각의 전압 레벨을 감지 증폭하는 감지 증폭기로써 동작할 수 있다. 페이지 버퍼들(171) 각각의 구성에 대하여는 도 8 및 도 9를 참조하여 후술한다.
Y 게이팅 회로(180)는 컬럼 디코더(160)로부터 출력된 다수의 선택신호들에 응답하여 페이지 레지스터 & 감지 증폭기 블록(170)과 입출력 블록(190) 사이에서 데이터(data)의 전송을 제어할 수 있다.
입출력 블록(190)은 외부로부터 입력된 데이터(data)를 Y 게이팅 회로(180)로 전송하거나 또는 Y 게이팅 회로(180)로부터 출력된 데이터(data)를 다수의 입출력 핀들(또는 데이터 버스)를 통하여 메모리 컨트롤러(200)로 전송할 수 있다.
도 3은 2차원으로 구현된 도 2에 도시된 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시 예를 나타낸다.
도 3에 도시된 바와 같이, 메모리 셀 어레이(20)는 다수의 NAND 메모리 셀 스트링들(210-1, 210-2, ..., 210-m; m은 자연수)을 포함한다. 다수의 NAND 메모리 셀 스트링들(210-1, 210-2, ..., 210-m) 각각은 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함한다.
각 NAND 메모리 셀 스트링(210-1, 210-2, ..., 210-m)은 2차원적으로 동일한 평면(또는 레이어(layer))에 배치(또는 구현)될 수 있다.
NAND 메모리 셀 스트링(210-1)은 비트 라인(BL1)에 접속된 제1선택 트랜지스터(또는, 스트링 선택 트랜지스터(string selection transistor); ST1)와 공통 소스 라인(common source line(CSL))에 접속된 제2선택 트랜지스터(또는, 접지 선택 트랜지스터(ground selection transistor); ST2) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들을 포함한다.
제1선택 트랜지스터(ST1)의 게이트는 스트링 선택 라인(string selection line(SSL))에 접속되고, 다수의 비휘발성 메모리 셀들(21) 각각의 게이트는 다수의 워드 라인들(WL1~WL64) 각각에 접속되고, 제2선택 트랜지스터(ST2)의 게이트는 접지 선택 라인(ground selection line(GSL))에 접속된다.
각 NAND 메모리 셀 스트링 (210-1, 210-2, ..., 210-m)의 구조는 NAND 메모리 셀 스트링(210-1)의 구조와 실질적으로 동일하다.
따라서 설명의 편의를 위하여, 도 3 내지 도 4에는 64개의 워드 라인들 (WL1~WL64)이 도시되어 있으나, 본 발명의 기술적 사상이 도시된 워드 라인들의 개수에 한정되는 것은 아니다. 워드 라인들의 수, n은 2이상의 정수일 수 있다.
또한, 도시되지는 않았지만, 하나 이상의 더미 워드라인이 더 구비될 수 있다.
각 NAND 메모리 셀 스트링(210-1~210-m)에 포함된 다수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 수 있는 플래시(flash) EEPROM(Electrically Erasable Programmable Read-Only Memory)으로 구현될 수 있다.
따라서 다수의 비휘발성 메모리 셀들 각각은 1-비트 또는 그 이상의 비트들을 저장할 수 있는 NAND 플래시 메모리 셀, 예컨대 SLC(single level cell), MLC(multi-level cell) 또는 TLC(triple-level cell)로 구현될 수 있다.
도 4는 3차원으로 구현된 도 2에 도시된 비휘발성 메모리 장치의 메모리 셀 어레이의 일 실시예를 나타낸다.
도 4에 도시된 바와 같이, 각 NAND 메모리 셀 스트링(210'-1, 210'-2, ..., 210'-k; k는 자연수)은 3차원적으로 서로 다른 평면에 배치될 수 있다. 이때, 각 NAND 메모리 셀 스트링(210'-1, 210'-2, ..., 210'-k)을 액세스할 수 있는 액세스 회로는 공유될 수 있다.
도 4에 도시된 바와 같이, 제1 NAND 메모리 셀 스트링(210'-1)은 제1레이어 (211-1)에 배치될 수 있고, 제2 NAND 메모리 셀 스트링(210'-2)은 제1레이어(211-1)와 서로 다른 제2레이어(211-2)에 배치될 수 있고, 제k NAND 메모리 셀 스트링(210'-k)은 제2레이어(211-2)와 서로 다른 레이어(211-k)에 3차원적으로 배치될 수 있다.
다수의 레이어들(211-1~211-k)은 웨이퍼 적층(stack), 칩 적층, 또는 셀 적층을 통하여 형성될 수 있다. 다수의 레이어들(211-1~211-k)은 TSV(through-silicon via), 펌프(bump) 또는 와이어 본딩(wire bonding)을 통하여 접속될 수 있다. 다수의 레이어들(211-1~211-k) 각각은 다수의 셀 스트링들을 포함한다.
제1레이어(211-1)에 구현되는 제1 NAND 메모리 셀 스트링(210'-1)은 다수의 선택 트랜지스터들(ST11과 ST21) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀들(예컨대 NAND 플래시 메모리 셀들)을 포함한다.
제2레이어(211-2)에 구현되는 제2 NAND 메모리 셀 스트링(210'-2)은 다수의 선택 트랜지스터들(ST12과 ST22) 사이에 직렬로 접속된 다수의 비휘발성 메모리 셀(예컨대 NAND 플래시 메모리 셀들)을 포함한다.
제k레이어(211-k)에 구현되는 제k NAND 메모리 셀 스트링(210'-k)은 다수의 선택 트랜지스터들(ST1k과 ST2k) 사이에 직렬로 접속된 복수의 비휘발성 메모리 셀들(예컨대 NAND 플래시 메모리 셀들)을 포함한다.
도 4에 도시된 바와 같이, 각 NAND 메모리 셀 스트링(210'-1, 210'-2, ..., 20'-k)은 다수의 워드 라인들(WL1-WL64), CSL, 및 비트 라인(BL1)을 공유할 수 있다. 즉, 각 레이어(211-1~211-k)에서 대응되는 위치에 구현된 각 NAND 메모리 셀 스트링은 페이지 버퍼 & 감지 증폭기 블록(170)에 구현된 각 페이지 버퍼(171)에 접속될 수 있다.
본 명세서에서 사용되는 메모리 셀 어레이(120)는 도 3에 도시된 2차원 메모리 셀 어레이(120)와, 도 4에 도시된 3차원 메모리 셀 어레이(120')를 총괄적으로 의미한다.
도 5는 본 발명에서 이용되는 검증 전압 집합의 일례를 나타낸 도면이다.
도 5를 참조하면, 3비트 TLC는 이레이즈 상태(E)와 7개의 프로그래밍 상태(P1, P2, ... , P7)를 포함하는 8개의 상태를 가질 수 있다. 각 프로그래밍 상태에 도달하였는지 검증하기 위해 종래에는 프로그래밍 상태의 수와 동일한 7개의 검증 전압들(V1, V2, ..., V7)을 이용하였다. 본 발명의 일 실시예에서는, 상기 검증 전압들의 부분집합(예컨대, V1, V3, V5, V7)을 검증 전압 집합(S1)으로 설정할 수 있다. 즉, 상기 검증 전압 집합(S1)에 포함되는 상기 복수의 검증 전압들(V1, V3, V5, V7)의 수는 프로그래밍 상태(P1, P2, ..., P7)의 수보다 적다.
상기 복수의 검증 전압들(V1, V3, V5, V7) 각각은 인접한 다른 검증 전압과 기설정된 간격(d2)만큼 이격될 수 있다. 상기 기설정된 간격(d2)은 인접한 프로그래밍 전압들 간의 간격(d1)보다 크게 설정될 수 있다. 그러나 본 발명의 범위가 상기 실시예에 국한되는 것은 아니다. 즉, 인접한 검증 전압들 간의 간격은 동일하지 않을 수 있으며, 검증 전압 집합(S1)은 달리 설정될 수 있다. 일례로, 검증 전압 집합(S1)에 포함되는 복수의 검증 전압들은 최적화 알고리즘에 따라 설정될 수 있다.
검증 전압 집합(S1)에 대한 정보는 메모리 컨트롤러(200)에 저장되어 있다가 프로그래밍 시 메모리 장치(100)로 출력될 수 있다. 메모리 컨트롤러(200)는 실행 모드에 따라 검증 전압 집합(S1)을 가변할 수 있다.
또는, 메모리 장치(100)는 이퓨즈(e-fuse)를 포함하며, 상기 이퓨즈는 검증 전압 집합(S1)에 대한 정보를 저장할 수 있다. 이퓨즈는 액세스 회로(122) 내부의 별도의 레지스터로 구현될 수 있고, 또는 메모리 셀 어레이(120)의 논리적 일부로서 구현될 수도 있다.
도 6a 및 도 6b은 프로그래밍 시 셀의 게이트에 인가되는 전압을 예시적으로 나타낸 도면이다. 도 6a는 종래의 검증 전압들(V1, V2, ..., V7)을 모두 이용하여 검증하는 경우의 게이트 전압을 나타내고, 도 6b는 본 발명의 일 실시예에 따른 검증 전압 집합(S1)을 이용하여 검증하는 경우의 게이트 전압을 나타낸다.
도 6a을 참조하면, 프로그래밍 전압(Vpgm)은 워드라인을 통해 메모리 셀의 컨트롤 게이트(control gate)에 인가된다. 프로그래밍 전압(Vpgm)은 초기 전압(Vpgm0)에서 시작하는 계단 형태 파형의 펄스 열이다. 그러나 프로그래밍 전압(Vpgm)은 주기가 증가하는 펄스 열일 수도 있으며, 즉, PR1<PR2<PR3일 수 있다. 프로그래밍되는 셀은 각 펄스의 인가에 따라 플로팅 게이트(floating gate)에 추가 전하를 축적한다.
각 펄스 사이에서, 셀은 원하는 문턱전압에 도달했는지 검증되어야 한다. 제1 펄스(PR1)가 인가된 후, 셀의 문턱전압은 V4까지는 도달하지 못하고, 제2 펄스(PR2) 및 제3 펄스(PR3)가 인가된 후, 셀의 문턱전압은 V5까지는 도달하지 못한다고 가정한다. 한편, 제3 펄스(PR3)까지 인가된 셀의 문턱전압은 적어도 V1 이상이 된다고 가정한다. 이때, 종래의 검증 전압들(V1, V2, ..., V7)을 모두 이용하여 검증할 경우, 제1 펄스(PR1)가 인가된 후의 제1 검증 구간(VR1)에서, V1, V2, V3을 이용하여 검증하여야 한다. 제2 펄스(PR2)가 인가된 후의 제2 검증 구간(VR2)에서는 V1, V2, V3 및 V4을 이용하여 검증하여야 하고, 제3 펄스(PR3)가 인가된 후의 제3 검증 구간(VR3)에서는 V2, V3 및 V4을 이용하여 검증하여야 한다.
한편, 도 6b를 참조하면, 복수의 검증 전압들(V1, V3, V5, V7)을 포함하는 검증 전압 집합(S1)을 이용하여 검증할 경우, 제1 검증 구간(VR1')에서는 V1, V2, V3 중 V1 및 V3만 이용하여 검증한다. 제2 검증 구간(VR2')에서는 V1, V2, V3 및 V4 중 V1 및 V3만 이용하여 검증하며, 제3 검증 구간(VR3')에서는 V2, V3 및 V4 중 V3만 이용하여 검증한다. 따라서, 검증 구간의 길이가 감소하므로, 전체 프로그래밍 시간이 단축된다.
이하에서 본 발명의 프로그래밍 방법을 설명하며, 그 전에 먼저 몇 가지 값들을 정의한다.
ISPP 프로그래밍에서, 크기가 증가하는 펄스 열이 프로그래밍되는 워드라인의 컨트롤 게이트에 인가된다. 연속되는 2개의 펄스 간의 전압 차는 사용자 제어에 따라 상수로 설정될 수 있다. V(k,p)를 p개의 펄스의 인가 후 k번째 셀의 문턱전압이라 할 때, ISPP 수학모델은 이하의 수학식 1에 따라 나타낼 수 있다.
Figure pat00004
여기서, α(k,p)는 p번째 펄스에 대한 k번째 셀의 문턱전압의 기울기이고, β(k)는 제1 펄스가 인가되기 전의 문턱전압의 초기값이다.
검증 전압 집합(S1)은 문턱전압이 검증 전압을 지났는지, 즉, 문턱전압이 검증 전압 이상인지 검증하기 위해 사용된다. L은 검증 전압 집합(S1)에 포함되는 검증 전압의 수이다. Vref(n)은 n번째(n=1, … , L) 검증 전압을 나타내며, 단조 증가 함수이다. 즉, 1 이상 L 이하의 임의의 정수 k1 및 k2에 대해, k1>k2일 때, Vref(k1)>Vref(k2)이다. X(k)는 k번째 셀의 제1 목표 프로그래밍 전압이다.
수학식 1의 ISPP 모델에서, α(k,p)와 β(k)를 알면 셀의 문턱전압(V(k,p))을 구할 수 있으므로, 검증 전압이 필요 없다. k번째 셀을 X(k) 전압으로 프로그래밍할 때, 이하의 수학식 2를 만족하는 숫자 n(k)를 계산한다.
Figure pat00005
여기서, argmin은 수학식 2의 절대값이 최소가 되는 l값을 나타낸다. 즉 n(k)는 문턱전압(V(k,p))이 제1 목표 프로그래밍 전압(X(k))에 가장 근접할 때의 펄스 인가 회수이다. 이때 k번째 셀에 n(k)개의 펄스들을 인가하고 상기 셀을 금지 상태(inhibit state)로 놓기만 하면 상기 셀의 프로그래밍은 완료된다. 이상의 방법은 검증 단계를 거치지 않고 요구되는 펄스의 개수를 예측하여 인가하는 것으로서, 예측 프로그래밍 또는 개방 루프 프로그래밍이라고 한다.
서로 다른 p값 및 서로 다른 셀들에 대해 문턱 전압의 기울기는 다를 수 있다. 각각의 셀의 α(k,p), β(k) 값은 이하의 수학식 3을 이용하여 추정할 수 있다.
Figure pat00006
여기서, 는 p개의 펄스의 인가 후 k번째 셀의 리드된 문턱전압이다. 틸드(~) 기호는 리드 시 노이즈가 추가되는바 상기 리드된 문턱전압 값이 노이즈가 추가된 값임을 나타내기 위해 사용된다.
계산의 단순화를 위해 α(k,p)를 상수로 취급하고, 이 값을 α라고 단순히 표시한다. α값은 몇 개의 블록에서의 측정값에 기초하여 미리 추정될 수 있다.
상기 수학식 2로부터, X(k)가 클수록 더 많은 피갓수(α(k,i))가 포함되어, n(k)의 추정오차의 분산이 커진다. 이는 프로그래밍되는 전압에 노이즈가 더 많음을 의미한다. 상기 피갓수의 수를 줄이기 위해 목표 검증 전압(Vref(m(X)))을 이용한다.
도 7은 본 발명의 실시예에 따른 프로그래밍 방법을 나타내는 순서도이다. 도 1, 도 5 내지 도 7을 참조하면, 먼저 ISPP 전압을 초기화한 후, 이하의 단계들을 수행한다.
각 메모리 셀마다, 복수의 검증 전압들(V1, V3, V5, V7)을 포함하는 검증 전압 집합(S1)에서 기설정된 제1 목표 프로그래밍 전압(X(k)) 이하인 값들 중 최대값을 목표 검증 전압(Vref(m(X)))으로 설정한다(S301). 이때 m(X)는 m번째 검증 전압이 제1 목표 프로그래밍 전압(X(k)) 이하일 때의 최대 m값으로서, 이하의 수학식 4에 따라 나타낼 수 있다.
Figure pat00008
제1 목표 프로그래밍 전압(X(k))은 워드라인간 및 비트라인간의 커플링 계수(γw, γb)에 기초하여 기설정된 제2 목표 프로그래밍 전압(T(k))보다 낮게 설정될 수 있다. 이에 대하여는 수학식 6을 참조하여 후술한다.
목표 검증 전압(Vref(m(X))) 및 제1 목표 프로그래밍 전압(X(k))에 기초하여 추가 펄스 개수(Nextra)를 계산한다(S303). 이때 추가 펄스 개수(Nextra)는 이하의 수학식 5에 의해 구할 수 있다.
Figure pat00009
상기 수학식 5는 상기 수학식 2에서 β(k)를 Vref(m(X))로 대체하고 α(k,p)를 α로 근사함으로써 얻어진다.
S301 및 S303 단계, 즉 상기 목표 검증 전압(Vref(m(X))) 설정 단계 및 상기 추가 펄스 개수(Nextra) 계산 단계는 메모리 컨트롤러에 의해 수행될 수 있다.
상기 메모리 셀에 ISPP(incremental step pulse program) 펄스를 인가하고, 상기 메모리 셀에 검증 전압 집합(S1)에 속하는 적어도 하나 이상의 검증 전압을 인가하여 상기 메모리 셀의 문턱전압이 목표 검증 전압(Vref(m(X))) 이상인지 검증한다(S305).
문턱전압이 목표 검증 전압(Vref(m(X))) 이상이면, 상기 메모리 셀에 ISPP 펄스를 추가 펄스 개수(Nextra)만큼 더 인가한다(S307). 이때 추가 펄스 인가에 따른 문턱 전압의 검증은 필요 없다. 즉, 추가 펄스 사이에는 검증 동작이 개입되지 않는다.
S305 단계 및 S307 단계, 즉 상기 메모리 셀의 문턱전압이 상기 목표 검증 전압(Vref(m(X))) 이상인지 검증하는 단계 및 상기 메모리 셀에 상기 ISPP 펄스를 상기 추가 펄스 개수(Nextra)만큼 더 인가하는 단계는 비휘발성 메모리 장치 또는 메모리 컨트롤러에 의해 수행될 수 있다.
ISPP 펄스를 추가 펄스 개수(Nextra)만큼 더 인가한 후, 상기 메모리 셀을 금지 상태(inhibit state)로 설정한다. 이에 따라, 상기 메모리 셀을 더 이상 프로그래밍하지 않고 상기 메모리 셀이 속하는 워드라인의 나머지 셀들을 프로그래밍할 수 있다.
도 8은 본 발명의 제1 실시예에 따른 도 2 내지 도 4에 도시된 페이지 버퍼의 블록도를 나타낸다.
도 2 및 도 8을 참조하면, 페이지 버퍼(171a)는 센싱 래치(S), 복수의 데이터 저장 래치(B), 적어도 하나 이상의 추가 펄스 개수 저장 래치(Y) 및 캐시 래치(C)를 포함할 수 있다.
센싱 래치(S)는 메모리 셀 어레이(120)와 연결되고, 캐시 래치(C)는 입출력 블록(190)과 연결되어, 각각 데이터를 임시로 저장할 수 있다.
복수의 데이터 저장 래치(B)는 각 메모리 셀(121)의 목표 검증 전압(Vref(m(X)))에 상응하는 비트 데이터를 저장할 수 있다. 데이터 저장 래치(B)의 수는 메모리 셀에 저장되는 비트의 수와 동일할 수 있다. 데이터 저장 래치(B)의 수는 ceil(log2(M))일 수 있다. 여기서 M은 메모리 셀이 가질 수 있는 상태의 수이다. 메모리 셀이 가질 수 있는 상태는 복수의 프로그래밍 상태 또는 소거 상태 중 하나일 수 있다. 이때 ceil은 지정한 수 이상인 최소 정수값을 의미한다. 즉, 3비트 TLC의 경우 M=8이므로, 데이터 저장 래치는 도시된 바와 같이 3개(B1, B2, B3)가 사용될 수 있다.
복수의 추가 펄스 개수 저장 래치(Y)는 메모리 셀(121)을 개방 루프로 프로그래밍하기 위해 필요한 추가 펄스 개수(Nextra)를 저장한다. 추가 펄스 개수 저장 래치(Y)의 수는 추가 펄스 개수가 가질 수 있는 값들의 집합의 크기(K)에 따라 결정된다. 추가 펄스 개수 저장 래치(Y)의 수는 ceil(log2(K))일 수 있다. 일례로 K=6일 때, 추가 펄스 개수 저장 래치(Y)는 도 8에 도시된 바와 같이 3개(Y1, Y2, Y3)가 사용될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 9는 본 발명의 제2 실시예에 따른 도 2 내지 도 4에 도시된 페이지 버퍼의 블록도를 나타낸다. 도 9의 센싱 래치(S) 및 캐시 래치(C)의 기능은 도 8에서 설명한 내용과 동일하므로 설명을 생략한다.
도 8 및 도 9를 참조하면, 도 8에서는 각 메모리 셀(121)의 목표 검증 전압(Vref(m(X)))에 상응하는 비트 데이터 및 추가 펄스 개수(Nextra)를 복수의 데이터 저장 래치(B) 및 복수의 추가 펄스 개수 저장 래치(Y)에 각각 저장하였다. 그러나, 도 9에서와 같이 페이지 버퍼(171b)는 각 메모리 셀(121)의 목표 검증 전압(Vref(m(X)))에 상응하는 비트 데이터 및 추가 펄스 개수(Nextra)에 기초한 값을 복수의 조합 저장 래치(Cb)에 저장할 수도 있다.
조합 저장 래치(Cb)의 수는 검증 전압 집합의 크기(L) 및 추가 펄스 개수가 가질 수 있는 값들의 집합의 크기(K)에 따라 결정된다. 조합 저장 래치(Cb)의 수는 ceil(log2(LK))일 수 있다. 일례로 K=6, L=5일 때, 조합 저장 래치(Cb)는 도 9에 도시된 바와 같이 5개(Cb1~Cb5)가 사용될 수 있다.
이상에서 K=6, L=5, M=8인 경우, 조합 저장 래치(Cb)는 5개로 구현될 수 있음을 설명하였다. 그러나 실시예에 따라 더 적은 수의 래치를 이용하여 구현이 가능하다. 즉 실시예에 따라, 래치의 수는 달라질 수 있다.
예컨대, 검증 전압 집합(S1)이 5개의 검증 전압(V1, V2, V3, V4, V5)를 포함한다고 가정한다. 처음 2개의 검증 전압(V1, V2)의 경우 추가 펄스 개수가 가질 수 있는 값은 0 또는 1이며, 3번째 및 4번째 검증 전압(V3, V4)의 경우 추가 펄스 개수가 가질 수 있는 값은 0, 1 또는 2이며, 5번째 검증 전압(V5)의 경우 추가 펄스 개수가 가질 수 있는 값은 0, 1, 2, 3, 4 또는 5라고 가정한다.
이때, 이하의 표를 이용하여 검증 전압 및 추가 펄스의 수에 대한 정보를 나타낼 수 있다.
인덱
스		 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
검증
전압		 V1 V1 V2 V2 V3 V3 V3 V4 V4 V4 V5 V5 V5 V5 V5 V5
추가
펄스		 0 1 0 1 0 1 2 0 1 2 0 1 2 3 4 5
표 1에서, 목표 검증 전압(Vref(m(X))) 및 추가 펄스 개수(Nextra)가 가질 수 있는 경우의 수를 Z라 하면, Z=16이다. 이때 모든 경우의 수를 나타내기 위해 ceil(log2(Z))개의 비트만 필요하다. 따라서 조합 저장 래치(Cb)의 수를 4개로 구현할 수 있다. 이때, 메모리 셀 어레이(120) 또는 액세스 회로(122)는 목표 검증 전압(Vref(m(X))) 및 추가 펄스 개수(Nextra)가 가질 수 있는 조합에 대한 정보를 추가로 저장할 수 있다.
검증 전압 집합(S1)은 경우의 수(Z)를 최소화하도록 최적화 알고리즘에 따라 설정될 수 있다. 이에 따라 래치의 수를 최소화할 수 있다. 이때 검증 전압 집합(S1)은 낮은 전압에서 더 많은 검증 전압을 포함하도록 설정할 수 있다. 예컨대, 검증 전압 집합(S1)은 {V1, V2, V4, V6}으로 설정될 수 있다.
이하에서는 프로그래밍할 워드라인(이하 현재 워드라인이라 칭함)의 k번째 셀의 제1 목표 프로그래밍 전압(X(k))을 설정하는 방법에 대해 설명한다.
커플링효과는 셀에 이웃한 셀들의 문턱 전압 변화에 따라 상기 셀의 문턱 전압을 변화시킨다. 전압 변화를 받는 셀을 빅팀(victim) 셀이라고 하고, 빅팀 셀의 이웃 셀을 어그레서(aggressor) 셀이라고 한다. 메모리 셀 어레이의 가장자리 셀을 무시하면, 각 셀은 8개의 이웃 셀을 가진다. 8개의 이웃 셀은 동일 비트라인 내의 2개의 수직 방향 셀, 동일 워드라인 내의 2개의 수평 방향 셀, 및 4개의 대각선 방향 셀이다. 커플링효과는 이웃 셀들 각각에 의한 문턱 전압 변화량의 선형조합으로 모델링될 수 있다. 선형조합의 계수를 커플링계수라고 한다. 수평셀들 사이의 커플링계수는 동일하고, 수직셀들 및 대각선셀들 사이의 커플링계수 또한 동일하다고 가정한다. 3개의 커플링계수 및 기타 파라미터에 대해 이하에서 정의한다.
γb는 하나의 워드라인 내에서 비트라인 간의 커플링계수를 나타낸다. γw는 하나의 비트라인 내에서 워드라인 간의 커플링계수를 나타낸다. γd는 대각선 방향 셀간의 커플링계수이며, γb 및 γw에 비교하여 무시할 만큼 작으므로 이하 계산에서 고려하지 않는다.
T(k)는 메모리 셀 어레이의 프로그래밍이 종료된 후 현재 워드라인의 k번째 셀이 가져야 할 목표 문턱 전압이다. 그러나, 실시예에 따라 셀이 복수 회에 걸쳐 프로그래밍되는 경우, T(k)는 상기 셀에 상기 복수 회 중 적어도 1회 이상의 프로그래밍이 종료되었을 때 상기 셀이 가져야 할 목표 문턱 전압으로 설정될 수도 있다. T(k)를 제2 목표 프로그래밍 전압으로 칭하기로 한다. 일례로, TLC에서 T(k)는 8개의 값 중 하나를 가질 수 있으며, 상기 8개의 값은 7개의 프로그래밍 전압 및 하나의 이레이즈 전압이다.
Tnext line(k)는 메모리 셀 어레이의 프로그래밍이 종료된 후 현재 워드라인의 다음 워드라인의 k번째 셀이 가져야 할 목표 문턱 전압이다. 즉 Tnext line(k)는 현재 워드라인의 다음 워드라인에 대한 값이라는 점을 제외하고 T(k)와 동일하다. Tnext line(k) 값이 클수록, 다음 워드라인의 프로그래밍 시 현재 워드라인의 k번째 셀에 유도되는 커플링은 크다.
Vt1(k)는 현재 워드라인이 프로그래밍되고 다음 워드라인이 프로그래밍되기 전 현재 워드라인의 k번째 셀이 가져야 할 목표 문턱 전압이다. 다음 워드라인이 프로그래밍될 때, 수직 방향 커플링에 의해 현재 워드라인의 k번째 셀의 문턱 전압은 vt1(k)에서 T(k)로 변화한다.
X(k)는 현재 워드라인이 프로그래밍되기 전 현재 워드라인의 k번째 셀이 가져야 할 목표 문턱 전압이다. 비트라인의 수가 65536개일 경우, k값은 0에서 65535 사이의 정수값일 수 있다. 현재 워드라인이 프로그래밍되면 수평 방향 커플링에 의해 현재 워드라인의 k번째 셀의 문턱 전압은 X(k)에서 vt1(k)로 변화한다.
Er는 평균 이레이즈 전압이다. 이 값은 시행착오(trial and error)를 통해 대략적으로 추정된다.
이하의 수학식 6 및 수학식 7을 풀어 X(k) 값을 구할 수 있다.
Figure pat00010
Figure pat00011
k는 워드라인 내의 셀의 물리적 위치이다. 즉, 'k+1'과 'k-1'은 k번째 셀의 오른쪽 및 왼쪽 이웃 셀의 물리적 위치를 각각 나타낸다.
수학식 6은 현재 워드라인이 프로그래밍되는 동안 비트라인간의 커플링에 의해 현재 워드라인의 k번째 셀의 문턱전압이 상승하는 것을 나타낸다.
현재 워드라인의 k+1번째 셀 및 k-1번째 셀이 프로그래밍될 때 현재 워드라인의 k번째 셀의 문턱전압이 상승하며, 이때 k+1번째 셀이 k번째 셀의 문턱 전압을 상승시키는 양은 γb*max{0, X(k+1)-X(k)}이다. 상기 커플링을 1차 커플링이라고 한다.
그러나 다음 워드라인이 프로그래밍되는 동안 워드라인간의 커플링에 의해 k+1번째 셀 및 k-1번째 셀의 문턱전압이 상승한다. k+1번째 셀 및 k-1번째 셀의 문턱전압이 상승함에 따라 k번째 셀의 문턱전압 또한 상승하며, 상기 커플링을 2차 커플링이라고 한다. X(k+1)을 T(k+1)로 대체하고, X(k-1)을 T(k-1)로 대체함으로써 2차 커플링의 효과를 수학식 6에 포함시킬 수 있다.
수학식 7은 다음 워드라인이 프로그래밍될 때 워드라인간의 커플링에 의해 현재 워드라인의 k번째 셀의 문턱전압이 상승하는 것을 나타낸다.
프로그래밍하기 전 모든 셀들의 문턱전압은 모두 동일한 값을 갖는다고 가정한다. 이 값을 평균 이레이즈 전압(Er)이라고 한다. 현재 워드라인을 프로그래밍할 때 다음 워드라인의 k번째 셀의 문턱전압은 워드라인간의 커플링에 의해 평균 이레이즈 전압(Er)에서 Er+γw*(Vt1(k)-Er)로 증가한다. 이후 다음 워드라인을 프로그래밍할 때 다음 워드라인의 k번째 셀의 문턱전압은 Tnext line(k)로 증가하므로, 현재 워드라인의 k번째 셀의 워드라인간의 커플링에 의한 문턱전압 증가량은 γw*(Tnext line(k)-(Er+γw*(Vt1(k)-Er)))이다.
프로그래밍 과정에서 상기 식의 파라미터는 변화한다. 따라서 상기 수학식 6 및 수학식 7의 풀이는 오프라인(off line) 방식으로 수행될 수 있다. 즉, 현재 워드라인의 이전 워드라인을 프로그래밍하는 동안, 현재 워드라인의 제1 목표 프로그래밍 전압(X(k)) 및 추가 펄스 개수(Nextra)의 계산이 병렬적으로 이루어질 수 있다. 이때 계산시간은 전체 프로그래밍에 걸리는 시간을 증가시키지 않는다.
이상에서 설명한 개방 루프 프로그래밍을 코스(coarse) 프로그래밍 방법으로 이용하고, 이후 비개방루프(non-open loop) 프로그래밍을 수행할 수 있다. 또는, 개방 루프 프로그래밍을 파인(fine) 프로그래밍 방법으로 이용할 수도 있다.
이상에서 설명한 파라미터들(α, γb, γw, Er, ...)을 조정하거나, 코스 및 파인 프로그래밍 단계의 제1 목표 프로그래밍 전압 또는 검증 전압들을 조정함으로써 프로그래밍 시간 및/또는 비트 에러율(Bit Error Rate; BER)을 개선할 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 셀의 문턱 전압의 변화를 나타내는 도면이다.
도 10을 참조하면, Vth(k)는 현재 워드라인의 k번째 셀의 문턱전압이고, Vth_i(k)는 상기 셀의 초기 문턱전압이다.
개방 루프 프로그래밍에 의해 상기 셀에 프로그래밍되어야 할 제1 목표 프로그래밍 전압(X(k))은, 커플링 효과에 따른 전압 상승을 고려하여 메모리 셀 어레이의 프로그래밍이 종료된 후 상기 셀이 갖는 문턱전압인 제2 목표 프로그래밍 전압(T(k))보다 낮게 설정된다.
상기 셀의 문턱 전압이 목표 검증 전압(Vref(m(X))) 이상이 될 때까지, ISPP 펄스를 인가하고 상기 셀에 복수의 검증 전압들을 인가하여 셀의 문턱 전압을 검증한다(S1). S1 단계는 도 7의 S305 단계에 해당한다.
상기 셀의 문턱 전압이 목표 검증 전압(Vref(m(X))) 이상이면, 상기 셀에 ISPP 펄스를 추가 펄스 개수(Nextra)만큼 인가하여, 상기 셀의 문턱 전압을 제1 목표 프로그래밍 전압(X(k))으로 상승시킨다(S2). S2 단계는 도 7의 S307 단계에 해당한다.
이후, 상기 셀을 금지 상태로 설정하고, 나머지 현재 워드라인의 셀들을 프로그래밍한다. 이때 수평 방향 커플링에 의해 상기 셀의 문턱 전압은 X(k)에서 vt1(k)로 변화한다(S3). 이후 다음 워드라인을 프로그래밍하며, 이때 수직 방향 커플링에 의해 상기 셀의 문턱 전압은 vt1(k)에서 T(k)로 변화한다(S4).
이상에서, 제2 목표 프로그래밍 전압(T(k))을 메모리 셀 어레이의 프로그래밍이 종료된 후 메모리 셀이 갖는 문턱전압으로 설정하여, 상기 메모리 셀이 최종 목표 프로그래밍 전압(T(k))으로 한번에 프로그래밍되는 실시예를 설명하였다. 이때 이상에서 설명한 프로그래밍 방법은 각 워드라인에 대해 1회 수행된다. 그러나, 본 발명에 따른 실시예에서도 메모리 셀은 복수 회에 걸쳐 프로그래밍될 수 있다.
예컨대, 메모리 셀이 MLC로 구성되어 이레이즈 상태(E) 및 복수 개의 프로그래밍 상태(P1, P2, P3)를 가질 수 있다고 가정한다. 현재 워드라인의 k번째 셀을 P3으로 프로그래밍해야 할 경우, 제2 목표 프로그래밍 전압(T(k))을 P3의 전압으로 설정하여 한번에 프로그래밍할 수 있다. 그러나, 제2 목표 프로그래밍 전압(T(k))을 P2의 전압으로 설정하여 현재 워드라인의 k번째 셀을 프로그래밍하고, 다음 워드라인을 프로그래밍한 후, 제2 목표 프로그래밍 전압(T(k))을 P3의 전압으로 설정하여 현재 워드라인의 k번째 셀을 프로그래밍할 수도 있다.
이상에서는 모든 프로그래밍 상태로 프로그래밍할 때 개방 루프 프로그래밍을 이용하는 실시예를 설명하였다. 그러나, 일부 프로그래밍 상태로 프로그래밍할 때만 개방 루프 프로그래밍을 이용하고, 나머지 프로그래밍 상태로 프로그래밍할 때는 비-개방 루프 프로그래밍을 이용하도록 구현할 수도 있다.
다시 도 5를 참조하여 설명한다. P6 또는 P7으로 셀을 프로그래밍할 때, 개방 루프 프로그래밍을 이용하면 V5를 목표 검증 전압(Vref(m(X)))으로 설정한 후, 상기 셀의 문턱전압이 V5 이상이면 상기 셀에 상기 ISPP 펄스를 상기 추가 펄스 개수(Nextra)만큼 더 인가할 수 있다. 이때 상기 셀의 문턱전압이 V5 미만일 때까지만 상기 셀의 문턱전압을 검증하고, 상기 셀의 문턱전압이 V5 이상이 되면 상기 셀의 문턱전압을 검증하지 않을 수 있다. 그러나, 상기 셀의 문턱전압이 V5 이상이 된 이후, 상기 셀 외의 셀들 각각은 상기 셀 외의 셀들 각각의 문턱전압이 V5 이상이 될 때까지 더 검증될 수 있다.
한편, 비-개방 루프 프로그래밍을 이용할 경우 추가 펄스 개수(Nextra)를 예측하지 않으므로, P6으로 셀을 프로그래밍할 때 상기 셀의 문턱전압이 V6 이상이 될 때까지 상기 셀의 문턱전압을 검증하여야 한다. 즉 V6을 검증 전압으로 이용하여야 한다. 따라서 본 발명의 개방 루프 프로그래밍을 이용하면 추가 펄스 개수(Nextra)를 예측함으로써 검증 전압 집합(S1)의 크기를 줄일 수 있으므로, 셀의 검증 시간을 단축할 수 있다.
그러나, 본 발명의 범위는 이에 한정되는 것은 아니다. 실시예에 따라, P1~P6으로 셀을 프로그래밍할 때는 개방 루프 프로그래밍을 이용하고, P7로 셀을 프로그래밍할 때는 비-개방 루프 프로그래밍을 이용하도록 설정할 수도 있다. 이때 제1 목표 프로그래밍 전압(X(k)) 및 목표 검증 전압(Vref(m(X)))을 V7로 설정하고, 추가 펄스 개수(Nextra)는 0으로 설정함으로써, 비-개방 루프 프로그래밍을 이용하여 P7로 셀을 프로그래밍할 수 있다.
다른 실시예에 따라, 프로그래밍 상태의 수와 같은 수 또는 그 이상의 수의 검증 전압을 이용하여 개방 루프 프로그래밍을 수행할 수 있다. 개방 루프 프로그래밍은 기입 시간을 줄이기 위해 이용될 수 있으나, 기입 속도의 개선 없이 기입 성능을 개선하기 위하여 이용될 수 있다.
또한, 프로그래밍 상태의 수보다 더 많은 검증 전압을 이용하면서도 기입 속도의 개선이 가능하다. 예컨대 도 6에 도시된 각 ISPP 펄스마다 검증을 수행하는 대신, ISPP 펄스 2개당 한 번씩 검증을 수행할 수 있다. 즉, 홀수번째 ISPP 펄스가 나올 때만 검증을 수행하거나, 짝수번째 ISPP 펄스가 나올 때만 검증을 수행함으로써 검증 시간을 줄여 기입 속도를 개선할 수 있다.
기입 시간을 개선하기 위한 다른 방법으로, ISPP의 Vpgm 스텝(step)을 증가시킬 수 있다. ISPP 스텝을 증가시킬수록 셀의 컨트롤 게이트에 보다 높은 전압이 인가되어, 셀의 문턱 전압이 빠르게 상승하므로 기입 속도가 증가할 수 있다.
도 11은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다. 도 2 내지 도 11을 참조하면, 메모리 시스템(400)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(400)은 비휘발성 메모리 장치(100)와 비휘발성 메모리 장치 (100)의 동작을 제어할 수 있는 메모리 컨트롤러(450)를 포함한다.
메모리 컨트롤러(450)는 프로세서(410)의 제어에 따라 비휘발성 메모리 장치 (100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작, 또는 리드(read) 동작을 제어할 수 있다.
비휘발성 메모리 장치(100)에 프로그램된 데이터는 프로세서(410) 및/또는 메모리 컨트롤러(450)의 제어에 따라 디스플레이(420)를 통하여 디스플레이될 수 있다.
무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(410)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 프로세서(410)는 무선 송수신기(430)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(450) 또는 디스플레이(420)로 전송할 수 있다. 메모리 컨트롤러(450)는 프로세서(410)에 의하여 처리된 신호를 비휘발성 메모리 장치(100)에 프로그램할 수 있다.
또한, 무선 송수신기(430)는 프로세서(410)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(440)는 프로세서(410)의 동작을 제어하기 위한 제어 신호 또는 프로세서(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(410)는 메모리 컨트롤러(450)로부터 출력된 데이터, 무선 송수신기 (430)로부터 출력된 데이터, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(450)는 프로세서(410)의 일부로서 구현될 수 있고 또한 프로세서(410)와 별도의 칩으로 구현될 수 있다.
도 12는 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다. 도 12에 도시된 메모리 시스템(500)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(500)은 비휘발성 메모리 장치(100)와, 비휘발성 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(540)를 포함한다.
프로세서(510)는 입력 장치(520)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(100)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(520)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(510)는 메모리 시스템(500)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(540)의 동작을 제어할 수 있다.
실시 예에 따라 비휘발성 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(540)는 프로세서(510)의 일부로서 구현될 수 있고 또한 프로세서(510)와 별도의 칩으로 구현될 수 있다.
도 13은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다. 도 13에 도시된 메모리 시스템(600)은 메모리 카드 (memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템 (600)은 비휘발성 메모리 장치(100), 메모리 컨트롤러(610), 및 카드 인터페이스 (620)를 포함한다.
메모리 컨트롤러(610)는 메모리 장치(100)와 카드 인터페이스(620) 사이에서 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(620)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(620)는 호스트(630)의 프로토콜에 따라 호스트(630)와 메모리 컨트롤러(610) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(620)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트(630)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(600)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(630)의 호스트 인터페이스(650)와 접속될 때, 호스트 인터페이스(650)는 마이크로프로세서(640)의 제어에 따라 카드 인터페이스(620)와 메모리 컨트롤러(610)를 통하여 비휘발성 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
도 14는 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다. 도 14에 도시된 메모리 시스템(700)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(700)은 비휘발성 메모리 장치(100)와 비휘발성 메모리 장치(100)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작, 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(740)를 포함한다.
메모리 시스템(700)의 이미지 센서(720)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(710) 또는 메모리 컨트롤러(740)로 전송된다. 프로세서(710)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이 (730)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(740)를 통하여 비휘발성 메모리 장치(100)에 저장될 수 있다.
또한, 비휘발성 메모리 장치(100)에 저장된 데이터는 프로세서(710) 또는 메모리 컨트롤러(740)의 제어에 따라 디스플레이(730)를 통하여 디스플레이된다.
실시 예에 따라 비휘발성 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(740)는 프로세서(710)의 일부로서 구현될 수 있고 또한 프로세서(710)와 별개의 칩으로 구현될 수 있다.
도 15는 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다.
도 15를 참조하면, 메모리 시스템(800)은 비휘발성 메모리 장치(100), 및 비휘발성 메모리 장치(100)의 동작을 제어할 수 있는 CPU(central processing unit; 810)를 포함한다.
메모리 시스템(800)은 CPU(810)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리 장치(850)를 포함한다. 메모리 장치(850)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
메모리 시스템(800)에 접속된 호스트(HOST)는 메모리 인터페이스(820)와 호스트 인터페이스(840)를 통하여 비휘발성 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
CPU(810)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록 (830)은 메모리 인터페이스(820)를 통하여 비휘발성 메모리 장치(100)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(840)를 통하여 호스트(HOST)로 전송할 수 있다.
CPU(810)는 버스(801)를 통하여 메모리 인터페이스(820), ECC 블럭(830), 호스트 인터페이스(840), 및 메모리 장치(850) 사이에서 데이터 통신을 제어할 수 있다.
메모리 시스템(800)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 16은 도 2에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 실시 예를 나타낸다. 도 16을 참조하면, 메모리 시스템(900)은 SSD(solid state drive)와 같은 데이터 처리 장치로 구현될 수 있다.
메모리 시스템(900)은 다수의 메모리 장치들(100), 다수의 메모리 장치들(100) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(910), DRAM과 같은 휘발성 메모리 장치(930), 메모리 컨트롤러(910)와 호스트(940) 사이에서 주고받는 데이터를 휘발성 메모리 장치(930)에 저장하는 것을 제어하는 버퍼 매니저(920)를 포함할 수 있다.
도 17은 도 16에 도시된 메모리 시스템을 포함하는 데이터 처리 장치의 실시 예를 나타낸다. 도 16과 도 17을 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 처리 장치(1000)는 RAID 컨트롤러(1010)와 다수의 메모리 시스템들(900-1~900-n; n는 자연수)을 포함할 수 있다.
다수의 메모리 시스템들(900-1~900-n) 각각은 도 16에 도시된 메모리 시스템 (900)일 수 있다. 다수의 메모리 시스템들(900-1~900-n)은 RAID 어레이를 구성할 수 있다. 데이터 처리 장치(1000)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(1010)는 호스트(HOST)로부터 출력된 프로그램 명령에 따라 호스트(HOST)로부터 출력된 프로그램 데이터를 RAID 레벨에 따라 다수의 메모리 시스템들(900-1~900-n) 중에서 적어도 어느 하나의 메모리 시스템로 출력할 수 있다.
리드 동작 동안, RAID 컨트롤러(1010)는 호스트(HOST)로부터 출력된 리드 명령에 따라 다수의 메모리 시스템들(900-1~900-n) 중에서 적어도 어느 하나의 메모리 시스템으로부터 읽혀진 데이터를 호스트(HOST)로 전송할 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
호스트: 10 메모리 시스템: 20
비휘발성 메모리 장치: 100 메모리 셀 어레이: 120
액세스 회로: 122 전압 발생기: 130
로우 디코더: 140 컨트롤 로직: 150
컬럼 디코더: 160 페이지 레지스터 & 감지 증폭기 블록: 170
페이지 버퍼: 171 Y 게이팅 회로: 180
입출력 블록:190 메모리 컨트롤러: 200

Claims (10)

  1. 각 메모리 셀마다, 복수의 검증 전압들을 포함하는 검증 전압 집합에서 기설정된 제1 목표 프로그래밍 전압 이하인 값들 중 최대값을 목표 검증 전압으로 설정하는 단계;
    상기 목표 검증 전압 및 상기 제1 목표 프로그래밍 전압에 기초하여 추가 펄스 개수를 계산하는 단계;
    상기 메모리 셀에 ISPP(incremental step pulse program) 펄스를 인가하고, 상기 메모리 셀에 상기 검증 전압 집합에 속하는 적어도 하나 이상의 검증 전압을 인가하여 상기 메모리 셀의 문턱전압이 상기 목표 검증 전압 이상인지 검증하는 단계; 및
    상기 문턱전압이 상기 목표 검증 전압 이상이면, 상기 메모리 셀에 상기 ISPP 펄스를 상기 추가 펄스 개수만큼 더 인가하는 단계를 포함하는 비휘발성 메모리 장치의 프로그래밍 방법.
  2. 제1항에 있어서, 상기 검증 전압 집합에 포함되는 상기 복수의 검증 전압들의 수는
    프로그래밍 상태의 수보다 적은 비휘발성 메모리 장치의 프로그래밍 방법.
  3. 제1항에 있어서, 상기 비휘발성 메모리 장치의 프로그래밍 방법은
    상기 ISPP 펄스를 상기 추가 펄스 개수만큼 더 인가한 후, 상기 메모리 셀을 금지 상태(inhibit state)로 설정하는 단계를 더 포함하며,
    상기 제1 목표 프로그래밍 전압은
    워드라인간 및 비트라인간의 커플링 계수에 기초하여 기설정된 제2 목표 프로그래밍 전압보다 낮게 설정되는 비휘발성 메모리 장치의 프로그래밍 방법.
  4. 제1항에 있어서, 상기 목표 검증 전압 설정 단계 및 상기 추가 펄스 개수 계산 단계는
    메모리 컨트롤러에 의해 수행되고,
    상기 메모리 셀의 문턱전압이 상기 목표 검증 전압 이상인지 검증하는 단계 및 상기 메모리 셀에 상기 ISPP 펄스를 상기 추가 펄스 개수만큼 더 인가하는 단계는
    비휘발성 메모리 장치에 의해 수행되며,
    상기 비휘발성 메모리 장치의 프로그래밍 방법은
    상기 비휘발성 메모리 장치가 상기 메모리 컨트롤러로부터 상기 목표 검증 전압 및 상기 추가 펄스 개수에 대한 정보를 수신하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그래밍 방법.
  5. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    프로그램 동작시 목표 검증 전압 및 추가 펄스 개수에 대한 정보를 수신하고, 상기 메모리 셀에 ISPP 펄스를 인가하고 상기 메모리 셀에 복수의 검증 전압들 중 적어도 하나 이상의 검증 전압을 인가하여 상기 메모리 셀의 문턱전압이 상기 목표 검증 전압 이상인지 검증하며, 상기 문턱전압이 상기 목표 검증 전압 이상이면 상기 메모리 셀에 상기 ISPP 펄스를 상기 추가 펄스 개수만큼 더 인가하는 액세스 회로를 포함하는 비휘발성 메모리 장치.
  6. 제5항에 있어서, 상기 복수의 검증 전압들의 수는
    프로그래밍 상태의 수보다 적고,
    상기 액세스 회로는
    상기 메모리 셀 어레이의 비트라인들 각각에 접속되고, 상기 목표 검증 전압에 상응하는 비트 데이터를 저장하는 복수의 데이터 저장 래치들 및 상기 추가 펄스 개수를 저장하는 복수의 추가 펄스 개수 저장 래치들을 포함하는 페이지 버퍼를 포함하는 비휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 페이지 버퍼가 포함하는 상기 복수의 데이터 저장 래치들의 수는
    ceil(log2(M))이고,
    상기 복수의 추가 펄스 개수 저장 래치들의 수는
    ceil(log2(K))개이며,
    상기 M은 상기 메모리 셀이 가질 수 있는 프로그래밍 상태의 수이고,
    상기 K는 상기 추가 펄스 개수가 가질 수 있는 값들의 집합의 크기인 비휘발성 메모리 장치.
  8. 제5항에 있어서, 상기 액세스 회로는
    상기 메모리 셀 어레이의 비트라인들 각각에 접속되고, 상기 목표 검증 전압 및 상기 추가 펄스 개수에 기초한 값을 저장하는 복수의 래치들을 포함하는 페이지 버퍼를 포함하는 비휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 페이지 버퍼가 포함하는 상기 복수의 래치들의 수는
    ceil(log2(LK))개이며,
    상기 L은 상기 복수의 검증 전압의 수이고, 상기 K는 상기 추가 펄스 개수가 가질 수 있는 값들의 집합의 크기인 비휘발성 메모리 장치.
  10. 제8항에 있어서, 상기 페이지 버퍼가 포함하는 상기 복수의 래치들의 수는
    ceil(log2(Z))개이며,
    Z는 상기 목표 검증 전압 및 상기 추가 펄스 개수가 가질 수 있는 경우의 수이고,
    상기 검증 전압 집합은
    상기 경우의 수(Z)를 최소화하도록 설정되는 비휘발성 메모리 장치.
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