KR20210066899A - 메모리 시스템을 프로그래밍하기 위한 방법 - Google Patents

메모리 시스템을 프로그래밍하기 위한 방법 Download PDF

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KR20210066899A
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memory
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KR1020217013305A
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Inventor
하이보 리
만 룽 무이
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

메모리 시스템은 복수의 메모리 셀을 포함하고, 메모리 셀은 다중-레벨 셀이다. 메모리 시스템은 프로그램 동작을 수행하여 메모리 셀을 프로그래밍한다. 각각의 프로그램 동작 후에, 메모리 셀의 임계 전압이 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트가 수행된다. 제1 메모리 셀의 임계 전압이 제1 검증 전압보다 더 크다고 결정될 때, 제1 메모리 셀은 다음 프로그램 동작 동안 프로그래밍되는 것이 방지될 것이다. 제2 메모리 셀의 임계 전압이 제2 검증 전압보다 새롭게 더 커진다고 결정될 때, 제2 검증 전압이 제1 검증 전압보다 큰 경우, 제2 메모리 셀은 다음 프로그램 동작 동안 다시 프로그래밍될 것이다.

Description

메모리 시스템을 프로그래밍하기 위한 방법
본 발명은 메모리 시스템을 프로그래밍하는 방법에 관한 것이며, 특히 유지 에러를 줄이기 위해 메모리 시스템을 프로그래밍하는 방법에 관한 것이다.
NAND 플래시 메모리는 노트북, 휴대폰, 하드 드라이브 등 다양한 분야에서 널리 사용되는 비휘발성 저장 매체 유형이다. 그러나 NAND 플래시 메모리에 저장된 데이터가 항상 안정적이고 고정된 것은 아니다. 예를 들어, 플래시 메모리 셀이 시간이 지남에 따라 전하가 감소함에 따라 플래시 메모리 셀에 저장된 데이터가 변경되어 무효화될 수 있다. 유지 오류는 플래시 메모리 셀이 다중-레벨 셀 (Multiple-Level Cell, MLC)인 경우 더욱 치명적이다.
유지 오차(retention error)의 원인 중 하나는 순간(또는 초기) 임계 전압(Vt) 시프트(IVS)라고 하는데, 이는 프로그램 동작에 의해 상승된 임계 전압이 프로그램 동작 후 단시간 내에 강하할 수 있음을 의미한다. 때로는 IVS가 200mV 내지 300mV만큼 중요할 수 있다. 이 경우 읽기 마진(read margin)이 줄어들고 일부 플래시 메모리 셀에 저장된 데이터가 무효화될 수 있다.
본 발명의 일 실시예는 메모리 시스템을 프로그래밍하는 방법을 개시한다. 메모리 시스템은 복수의 메모리 셀을 포함하고, 복수의 메모리 셀은 다중-레벨 셀 (Multiple-Level Cell, MLC)이다.
상기 방법은 상기 복수의 메모리 셀을 프로그래밍하기 위해 복수의 프로그램 동작을 수행하는 단계, 각각의 상기 복수의 프로그램 동작 후에, 상기 복수의 메모리 셀의 임계 전압이 적어도 하나의 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트를 수행하는 단계, 제1 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮은 프로그래밍 상태에 대응하는 검증 전압보다 더 크다고 결정될 때, 다음 프로그램 동작 동안 상기 제1 메모리 셀이 프로그래밍되는 것을 방지하는 단계, 및 상기 제2 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮지 않은 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정될 때, 다음 프로그램 동작 동안 상기 제2 메모리 셀을 계속 프로그래밍하는 단계를 포함한다.
본 발명의 다른 실시예는 메모리 시스템을 프로그래밍하는 방법을 개시한다. 메모리 시스템은 복수의 메모리 셀을 포함하고, 복수의 메모리 셀은 다중-레벨 셀 (Multiple-Level Cell)이다.
상기 방법은 상기 복수의 메모리 셀을 프로그래밍하기 위해 복수의 프로그램 동작을 수행하는 단계, 각각의 상기 복수의 프로그램 동작 후에, 상기 복수의 메모리 셀의 임계 전압이 적어도 하나의 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트를 수행하는 단계, 제1 메모리 셀의 임계 전압이 제1 검증 전압보다 더 크다고 결정될 때, 다음 프로그램 동작 동안 상기 제1 메모리 셀이 프로그래밍되는 것을 방지하는 단계, 및 미리 정해진 수의 프로그램 동작이 수행된 후, 다음 임계 전압 테스트에서 테스트될 검증 전압을 증가시키는 단계를 포함한다.
본 발명의 다른 실시예는 메모리 시스템을 프로그래밍하는 방법을 개시한다. 메모리 시스템은 복수의 메모리 셀을 포함하고, 복수의 메모리 셀은 다중-레벨 셀 (Multiple-Level Cell, MLC)이다.
상기 방법은 상기 복수의 메모리 셀을 프로그래밍하기 위해 복수의 프로그램 동작을 수행하는 단계, 각각의 상기 복수의 프로그램 동작 후에, 상기 복수의 메모리 셀의 임계 전압이 적어도 하나의 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트를 수행하는 단계, 제1 메모리 셀의 임계 전압이 제1 검증 전압보다 더 크다고 결정될 때, 다음 프로그램 동작 동안 상기 제1 메모리 셀이 프로그래밍되는 것을 방지하는 단계, 및 상기 복수의 메모리 셀의 목표 프로그래밍 상태에 대응하는 임계 전압 테스트가 수행된 후, 상기 복수의 메모리 셀의 모든 프로그래밍 상태에 대응하는 다음 임계 전압 테스트에서 테스트될 검증 전압을 증가시키는 단계를 포함한다.
본 발명의 다른 실시예는 메모리 시스템을 개시한다. 메모리 시스템은 적어도 하나의 워드 라인에 결합된 복수의 메모리 셀 및 적어도 하나의 워드 라인에 결합된 제어 회로를 포함한다. 복수의 메모리 셀은 다중-레벨 셀 (MLC)이다.
상기 제어 회로는 상기 적어도 하나의 워드 라인을 통해 프로그램 전압을 제공함으로써 상기 복수의 메모리 셀을 프로그래밍하기 위한 복수의 프로그램 동작을 수행하고, 각각의 상기 복수의 프로그램 동작 후에 상기 복수의 메모리 셀의 임계 전압이 적어도 하나의 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트를 수행한다. 상기 제어 회로는 상기 제1 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮은 프로그래밍 상태에 대응하는 검증 전압보다 더 크다고 결정될 때, 다음 프로그램 동작 동안 제1 메모리 셀이 프로그래밍되는 것을 방지한다. 상기 제어 회로는 상기 제2 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮지 않은 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정될 때 다음 프로그램 동작 동안 제2 메모리 셀을 계속 프로그래밍한다.
본 발명의 이러한 목적 및 다른 목적은 다양한 도면 및 도면에 예시된 바람직한 실시예의 다음의 상세한 설명을 읽은 후에 당업자에게 의심의 여지가 없을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 도시한다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템을 동작시키는 방법을 도시한다.
도 3은 본 발명의 다른 실시예에 따른 도 1의 메모리 시스템을 동작시키는 방법을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(100)을 도시한다. 메모리 시스템(100)은 복수의 메모리 셀 MCA(1,1) 내지 MCA(M,N) 및 제어 회로(110)를 포함하며, 여기서 M 및 N은 양의 정수이다. 본 발명의 일부 실시예에서, 메모리 시스템(100)은 NAND 유형 플래시 메모리와 같은 플래시 메모리일 수 있다.
도 1에서, N 개의 메모리 셀은 동일한 대응하는 워드 라인에 결합될 수 있다. 예를 들어, 메모리 셀 MCA(1,1) 내지 MCA(1, N)은 워드 라인 WL1에 연결될 수 있고, 메모리 셀 MCA(M, 1) 내지 MCA(M,N)은 워드 라인 WLM에 연결될 수 있다. 또한, 제어 회로(110)는 프로그래밍 동작을 위해 메모리 셀 (MCA(M, 1) 내지 MCA(M,N))을 제어하기 위해 워드 라인(WL1 내지 WLM)에 연결된다.
일부 실시예에서, 동일한 워드 라인에 결합된 메모리 셀은 워드 라인을 통해 프로그램 전압을 인가함으로써 동시에 프로그램될 수 있다.
일부 실시예에서, 메모리 셀 MCA(1,1) 내지 MCA(M,N)는 쿼드 레벨 셀(quad-level cells, QLC) 및 트리플 레벨 셀(triple-level cells, TLC)을 포함하는 다중-레벨 셀 (MLC)일 수 있다. 즉, 각각의 메모리 셀 MCA(1,1) 내지 MCA(M,N)은 다중 비트 상태의 데이터를 저장할 수 있다.
예를 들어, 각 메모리 셀 (MCA(1,1) 내지 MCA(M,N)은 플로팅 게이트 트랜지스터 FT를 포함할 수 있다. 메모리 셀 MCA(1,1) 내지 MCA(M,N)의 프로그램 동작 중에, 메모리 셀 MCA(1,1) 내지 MCA(M,N)의 플로팅 게이트 트랜지스터 FT의 게이트 단자는 워드 라인(WL1 내지 WLM)으로부터 프로그램 전압을 수신할 수 있고, 메모리 셀 (MCA(1,1) 내지 MCA(M,N)의 플로팅 게이트 트랜지스터 FT의 제1 단자는 기준 전압을 수신할 수 있다. 일부 실시예에서, 프로그램 전압은 기준 전압보다 클 수 있으므로, 플로팅 게이트 트랜지스터 FT의 게이트 단자와 제1 단자 사이의 높은 교차 전압은 플로팅 게이트 트랜지스터 FT의 게이트 구조체에 전자를 주입하여 플로팅 게이트 트랜지스터 FT의 임계 전압을 증가시킨다.
플로팅 게이트 트랜지스터 FT의 게이트 구조체에 충분한 전자를 주입함으로써, 플로팅 게이트 트랜지스터 FT의 임계 전압이 원하는 레벨로 상승될 것이다. 결과적으로, 메모리 셀 (MCA(1,1) 내지 MCA(M,N)에 저장된 데이터의 상태는 메모리 셀 (MCA(1,1) 내지 MCA(M,N)의 플로팅 게이트 트랜지스터 FT의 임계 전압 레벨에 따라 식별될 수 있다.
예를 들어, 메모리 셀 (MCA(1,1) 내지 MCA(M,N)은 8 개의 서로 다른 상태의 데이터를 저장할 수 있다. 이 경우, 메모리 셀 MCA(1,1)의 임계 전압이 제1 검증 전압보다 작다면, 메모리 셀 MCA(1,1)는 프로그램되지 않은 것으로 간주될 수 있으며, 메모리 셀 MCA( 1,1)은 제1 프로그래밍 상태를 갖는 것으로 간주될 수 있다. 그렇지만, 메모리 셀 (MCA(1,1))의 임계 전압이 제1 검증 전압보다 큰 경우, 메모리 셀 (MCA(1,1))은 제2 프로그래밍 상태를 갖도록 프로그래밍되는 것으로 간주될 수 있다. 또한, 메모리 셀 MCA(1,1)이 그 임계 전압이 제1 검증 전압보다 큰 제2 검증 전압이 되도록 계속 프로그래밍된다면, 메모리 셀 MCA(1,1)은 제3 프로그래밍 상태를 갖도록 프로그래밍될 것이고, 이와 같이 계속된다. 일부 다른 실시예들에서, 메모리 셀들(MCA(1,1) 내지 MCA(M,N)은 더 많거나 더 적은 데이터 상태를 저장할 수 있고, 데이터 상태는 적용 필요에 따라 다른 차수를 갖는 임계 전압으로 표현될 수 있다.
그렇지만 메모리 셀 (MCA(1,1) 내지 MCA(M,N)이 원하는 수준의 임계 전압으로 프로그래밍된 후, 메모리 셀 (MCA(1,1) 내지 MCA(M,N)의 임계 전압은 즉, 순간 임계 전압 시프트(또는 초기 임계 전압 시프트)라고 하는 짧은 시간 내에 드롭될 수 있다. 순간 임계 전압 시프트로 인해 일부 메모리 셀 MCA(1,1) 내지 MCA(M,N)의 임계 전압이 검증 전압 아래로 떨어지게 되고 이에 의해 일부 메모리 셀 MCA(1,1) 내지 MCA(M,N)에 저장된 데이터를 오류로 유발할 수 있다.
순간 임계 전압 이동으로 인한 문제를 해결하기 위해 다중 프로그래밍이 효과적인 것으로 입증되었다. 즉, 메모리 셀이 임계 전압이 해당 검증 전압보다 커지도록 프로그래밍된 후, 메모리 셀의 순간 임계 전압 시프트를 감소시키기 위해 메모리 셀에 추가 프로그램 동작이 수행될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템(100)을 동작시키기 위한 방법(200)을 도시한다. 일부 실시예에서, 방법(200)은 도 2에 도시된 바와 같이 단계 S210 내지 단계 S280을 포함할 수 있으나, 도 2에 도시된 순서에 제한되지 않는다.
S210: 메모리 셀 MCA(1,1) 내지 MCA(M,N)을 프로그래밍하기 위한 프로그램 동작을 수행하고;
S220: 프로그램 동작 후, 메모리 셀 (MCA(1,1) 내지 MCA(M,N)의 임계 전압이 적어도 하나의 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트를 수행하고;
S230: 미리 정해진 수의 프로그램 동작이 수행되었으면 단계 S240으로 이동하고, 그렇지 않으면 단계 S250으로 이동하고;
S240: 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮지 않은 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정될 때, 단계 S242로 이동하고, 그렇지 않으면 단계 S250으로 이동하고;
S242: 다음 프로그램 동작 동안 메모리 셀을 계속 프로그래밍하고;
S250: 메모리 셀이 대응하는 검증 전압보다 더 크다고 결정되면, 다음 프로그램 동작 동안 메모리 셀이 프로그래밍되는 것을 방지하며;
S260: 대응하는 임계 전압 테스트를 통과하지 못한 메모리 셀이 목표 수보다 많으면 단계 S270으로 이동하고, 그렇지 않으면 단계 S280으로 이동하고;
S270: 최대 수의 프로그램 작업이 수행되었으면 단계 S272로 이동하고, 그렇지 않으면 단계 S210으로 이동하고;
S272: 프로그램 프로세스가 실패했는지 확인한다.
S280: 프로그램 프로세스가 성공했는지 확인한다.
일부 실시예에서, 단계 S210 내지 S280은 제어 회로(110)에 의해 수행될 수 있다. 즉, 제어 회로(110)는 프로그래밍 진행에 따라 원하는 프로그램 전압을 제공할 수 있다.
단계 S210에서, 메모리 셀 (MCA(1,1))의 임계 전압을 MCA(M,N)로 상승시키기 위한 프로그램 동작이 수행될 수 있으며, 프로그램 동작이 수행될 때마다 메모리 셀 (MCA(1,1) 내지 MCA(M,N)의 임계 전압이 적어도 하나의 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트가 수행될 수 있다. 예를 들어, 메모리 셀 (MCA(1,1))이 제2 프로그래밍 상태를 갖도록 프로그래밍하기 위한 프로그램 동작이 수행될 수 있다. 이 경우 단계 S220에서 제2 프로그래밍 상태에 대응하는 임계 전압 테스트가 수행될 것이다. 또한, 동일한 프로그램 동작이 제3 프로그래밍 상태를 갖도록 메모리 셀 MCA(1,2)을 프로그램할 수도 있다. 이 경우, 제3 프로그래밍 상태에 대응하는 임계 전압 테스트도 단계 S220에서 수행될 것이다.
일반적으로, 메모리 셀 MCA(1,1)이 제2 프로그래밍 상태를 갖도록 프로그래밍될 예정이고 메모리 셀 MCA(1,1)이 제2 프로그래밍 상태에 대응하는 임계 전압 테스트를 통과하였다면, 메모리 셀 MCA(1,1)은 단계 S250에 도시된 바와 같이 다음 프로그램 동작 동안 금지될 것이다. 그러나 메모리 셀 MCA(1,1)가 제2 프로그래밍 상태에 대응하는 임계 전압 테스트를 통과하지 못한 경우, 이는 메모리 셀 MCA(1,1)의 임계 전압이 해당 검증 전압보다 여전히 작다는 것을 의미하며, 메모리 셀 MCA(1,1)은 임계 전압을 계속 높이기 위해 다음 프로그램 작동 중에 프로그래밍된다.
도 2에서, 순간 임계 전압 시프트를 줄이기 위해, 미리 정해진 수의 프로그램 동작을 수행하고 메모리 셀의 임계 전압이 미리 정해진 검증 전압보다 작지 않은 검증 전압보다 새롭게 더 커진다고 결정될 때 재 프로그래밍 방식을 적용할 수 있다. 즉, 더 높은 프로그래밍 상태로 프로그래밍되는 메모리 셀에 대해 추가 프로그램 동작이 적용되어 임계 전압을 더욱 확보할 수 있다.
예를 들어, 일부 실시예에서, 미리 정해진 검증 전압은 제6 프로그래밍 상태에 대응할 수 있다. 이 경우, 메모리 셀 (MCA(1,2))이 제6 프로그래밍 상태로 프로그래밍될 예정이고 단계 S220에서 제6 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정된 경우, 금지되는 대신, 메모리 셀 MCA(1,2)은 다음 프로그램 작동 중에 다시 프로그래밍될 것이다. 따라서, 메모리 셀 MCA(1,2)에 대한 순간 임계 전압 시프트의 영향을 줄일 수 있다.
메모리 셀의 임계 전압이 높아질 때 순간 임계 전압 시프트의 문제가 더 중요해질 수 있기 때문에 더 높은 프로그래밍 상태로 프로그램될 메모리 셀에 대해 추가 프로그램 동작이 수행된다. 또한, 메모리 셀이 낮은 프로그래밍 상태를 가질 때 추가 프로그램 동작이 추가되면, 더 높은 프로그래밍 상태를 갖도록 프로그램될 때 메모리 셀이 오버 프로그램될 수 있으며, 이는 메모리 셀을 열화시키고 불안정을 유발할 수 있다.
따라서 단계 230에서는 오버 프로그래밍 방지를 위한 추가 프로그램 동작을 적용하기 전에 수행된 프로그램 동작의 수를 검사할 것이다. 예를 들어, 일부 실시예에서, 18 번째 프로그램 동작 전에, 임계 전압 테스트를 통과하는 메모리 셀은 단계 S250에 도시된 바와 같이 다음 프로그램 동작 동안 항상 금지될 것이다. 그렇지만 17 번째 프로그램 동작 이후, 단계 S240 및 단계 S242에 도시된 바와 같이, 더 높은 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정되는 메모리 셀에 대해 추가 프로그램 동작이 수행될 것이다.
이 경우 메모리 셀 MCA(1,1)의 임계 전압이 제1 프로그래밍 상태에 대응하는 검증 전압보다 큰 것으로 결정되면 메모리 셀 MCA(1,1)은 단계 S250에 도시된 바와 같이 다음 프로그램 동작 동안 금지될 것이다. 프로그램 동작이 예를 들어 17 회에 제한되지 않은 미리 정해진 횟수 이상 수행된 후, 메모리 셀 MCA(1,2)의 임계 전압이 제6 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정되면 메모리 셀 MCA(1,2)은 다음 프로그램 작동 동안 다시 프로그래밍될 것이다. 그렇지만 프로그램 동작이 17회 이상 수행되기 전에, 메모리 셀 MCA(1,3)의 임계 전압이 제6 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정되더라도, 메모리 셀 MCA(1,3)은 다음 프로그램 작업 중에 계속 금지된다.
더욱이, 일부 실시예에서, 높은 프로그래밍 상태를 갖는 메모리 셀을 재 프로그래밍함으로써 오버 프로그래밍을 방지하기에 충분할 수 있다. 이 경우, 단계 S230은 생략될 수 있으며, 수행된 프로그램 동작의 수를 고려하지 않고 더 높은 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정된 모든 메모리 셀에 대해 추가 프로그램 동작이 수행될 것이다.
또한, 프로그램 동작의 효율성을 높이기 위해 방법(200)에 증분 스텝 펄스 프로그래밍(incremental step pulse programming, ISPP)을 적용할 수 있다. 예를 들어, 방법(200)에서, 제1 프로그램 동작 동안, 메모리 셀 (MCA(1,1) 내지 MCA(M,N)을 프로그램하도록 제1 프로그램 펄스가 생성될 수 있는 반면, 제1 프로그램 동작 후 제2 프로그램 동작 동안, 메모리 셀 (MCA(1,1) 내지 MCA(M))을 프로그램하도록 제2 프로그램 펄스가 생성될 수 있다. 이 경우, 제2 프로그램 펄스는 제2 프로그램 동작에서 메모리 셀 (MCA(1,1) 내지 MCA(M,N)의 임계 전압을 높이는 데 도움이 되도록 제1 프로그램 펄스보다 큰 전압을 가질 수 있다.
단계 S240, 단계 S242 및 단계 S250 이후에, 단계 S260은 대응하는 임계 전압 테스트를 통과하지 못한 메모리 셀이 목표 수보다 많은지를 결정하기 위해 수행될 수 있다. 해당 임계 전압 테스트를 통과하지 못한 메모리 셀이 목표 수보다 많으면 메모리 시스템(100)이 성공적으로 프로그래밍되지 않았음을 의미할 수 있으며 더 많은 프로그램 동작의 수가 필요할 수 있다. 그렇지만 해당 임계 전압 테스트를 통과하지 못한 메모리 셀의 목표 수보다 적으면, 메모리 시스템(100)이 단계 S280에서 종료된 바와 같이 성공적으로 프로그래밍되었음을 의미할 수 있다.
더욱이, 일부 실시예에서, 프로그램 동작의 총수는 오버 프로그래밍 및 무한 동작을 방지하기 위해 최대 수 미만으로 제한될 수 있다. 따라서, 단계 S270에서, 프로그램 동작이 최대 수 이상 수행된 경우, 프로그램 처리는 단계 S272에서 실패한 것으로 결정될 것이다. 그렇지 않으면, 다음 프로그램 동작이 단계 S210에서 수행될 것이다.
방법(200)에 따라, 메모리 셀의 임계 전압이 안정적으로 확보될 수 있고, 순간 임계 전압 시프트에 의해 야기되는 유지 오류가 감소될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템(100)을 동작시키는 방법(300)을 도시한다. 일부 실시예에서, 방법(300)은 도 3에 도시된 바와 같이 단계 S310 내지 S380을 포함할 수 있지만 도 3에 도시된 순서로 제한되지 않는다.
S310: 메모리 셀 MCA(1,1) 내지 MCA(M,N)를 프로그래밍하기 위한 프로그램 동작을 수행하고;
S320: 프로그램 동작 후, 메모리 셀 MCA(1,1) 내지 MCA(M,N)의 임계 전압이 적어도 하나의 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트를 수행하고;
S330: 미리 정해진 수의 프로그램 동작이 수행되었다면, 단계 S340으로 이동하고, 그렇지 않으면 단계 S332로 이동하고;
S332: 목표 프로그래밍 상태에 대응하는 임계 전압 테스트가 수행되었다면, 단계 S340으로 이동하고, 그렇지 않으면 단계 S350으로 이동하고;
S340: 다음 임계 전압 테스트에서 테스트될 검증 전압을 증가시키고;
S350: 메모리 셀이 대응하는 검증 전압보다 더 크다고 결정되면, 메모리 셀이 다음 프로그램 동작 동안 프로그래밍되는 것을 방지하고;
S360: 대응하는 임계 전압 테스트를 통과하지 못한 메모리 셀이 목표 수보다 많으면 단계 S370으로 이동하고, 그렇지 않으면 단계 S380으로 이동하고;
S370: 최대 수의 프로그램 작업이 수행되었으면 단계 S372로 이동하고, 그렇지 않으면 단계 S310으로 이동하고;
S372: 프로그램 프로세스가 실패했는지 확인한다.
S380: 프로그램 프로세스가 성공했는지 확인한다.
일부 실시예에서, 단계 S310 내지 단계 S380은 제어 회로(110)에 의해 수행될 수 있다. 즉, 제어 회로(110)는 프로그래밍 진행에 따라 원하는 프로그램 전압을 제공할 수 있다.
방법(300)에서, 추가적인 프로그램 동작을 수행하는 대신에, 검증 전압이 증가되어 순간 임계 전압 시프트에 의해 야기되는 유지 에러를 감소시킬 수 있다.
예를 들어, 단계 S310의 프로그램 동작 및 단계 S320의 임계 전압 테스트가 수행된 후, 단계 S330은 미리 정해진 수의 프로그램 동작이 수행되었는지를 결정할 것이다. 프로그램 동작이 미리 정해진 횟수 이상 수행되었다면, 예를 들어 17 회에 제한되지 않으며, 다음 임계 전압 테스트에서 테스트될 검증 전압은 단계 S340에서 증가될 것이다. 즉, 특정 프로그래밍 상태에 대응하는 임계 전압을 통과시키기 위해서는 메모리 셀의 임계 전압이 이전 표준 레벨보다 높아야 한다. 결과적으로, 순간 임계 전압 시프트가 발생하더라도, 메모리 셀의 임계 전압은 읽기 동작 동안 원하는 프로그래밍 상태를 획득하기에 충분히 높을 것이다.
또한, 임계 전압 테스트의 프로그래밍 상태는 단계 S332에서 확인될 것이다. 이 경우, 예를 들어 제6 프로그래밍 상태에 제한되지 않는 목표 프로그래밍 상태에 대응하는 임계 전압 테스트가 수행된 경우, 다음 임계 전압 테스트에서 테스트될 검증 전압은 단계 S340에서 증가될 것이다. 따라서, 더 높은 프로그래밍 상태로 프로그래밍될 예정이지만 프로그래밍하기 더 어려운 메모리 셀은 순간 임계 전압 변화가 유지 오류를 일으키는 것을 방지하기 위해 프로그램 프로세스 동안 더 엄격하게 테스트된다.
프로그램 프로세스 초기에 검증 전압을 높이지 않는 이유 중 하나는 메모리 셀 MCA(1,1) 내지 MCA(M,N)가 오버 프로그래밍되지 않도록 보호하기 위한 것이다. 그렇지만 일부 실시예에서, 단계 S330 및 단계 S332 중 하나는 메모리 시스템(100)의 조건이 허용하는 경우 생략될 수 있다.
요약하면, 본 발명의 실시예에서 제공하는 메모리 시스템 및 메모리 시스템 프로그래밍 방법은 임계 전압 테스트를 새로 통과한 메모리 셀에 대해 추가 프로그램 동작을 수행할 수 있거나 더 높은 프로그래밍 상태에 대응하는 임계 전압 테스트에서 검증 전압을 증가시킬 수 있다. 따라서, 메모리 셀은 충분한 헤드룸으로 읽기 동작에 사용되는 검증 전압보다 더 큰 임계 전압을 갖도록 프로그래밍될 수 있으며, 순간 임계 전압 변화로 인한 유지 오류를 방지하고 판독 전압 마진을 확보할 수 있다.
당업자는 본 발명의 교시를 유지하면서 장치 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 상기 개시는 첨부된 청구 범위의 범위와 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (17)

  1. 메모리 시스템 프로그래밍 방법으로서,
    상기 메모리 시스템은 복수의 메모리 셀을 포함하며, 상기 메모리 시스템 프로그래밍 방법은:
    상기 복수의 메모리 셀을 프로그래밍하기 위해 복수의 프로그램 동작을 수행하는 단계;
    각각의 상기 복수의 프로그램 동작 후에, 상기 복수의 메모리 셀의 임계 전압이 적어도 하나의 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트를 수행하는 단계;
    제1 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮은 프로그래밍 상태에 대응하는 검증 전압보다 더 크다고 결정될 때, 다음 프로그램 동작 동안 상기 제1 메모리 셀이 프로그래밍되는 것을 방지하는 단계; 및
    제2 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮지 않은 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정될 때, 다음 프로그램 동작 동안 상기 제2 메모리 셀을 계속 프로그래밍하는 단계
    를 포함하며,
    상기 복수의 메모리 셀은 다중-레벨 셀 (Multiple-level cells, MLC)인, 메모리 시스템 프로그래밍 방법.
  2. 제1항에 있어서,
    상기 제2 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮지 않은 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정될 때, 다음 프로그램 동작 동안 상기 제2 메모리 셀을 계속 프로그래밍하는 단계는:
    상기 제2 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮지 않은 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정되고 미리 정해진 수의 프로그램 동작이 수행되었을 때, 다음 프로그램 동작 동안 상기 제2 메모리 셀을 계속 프로그래밍하는 단계인, 메모리 시스템 프로그래밍 방법.
  3. 제2항에 있어서,
    상기 미리 정해진 수의 프로그램 동작이 수행되기 전에, 제3 메모리 셀의 임계 전압이 상기 제2 검증 전압보다 새롭게 더 커진다고 결정될 때, 다음 프로그램 동작 중에 상기 제3 메모리 셀이 프로그래밍되는 것을 방지하는 단계
    를 더 포함하는 메모리 시스템 프로그래밍 방법.
  4. 제2항에 있어서,
    대응하는 임계 전압 테스트를 통과하지 못한 메모리 셀이 목표 수보다 많을 때, 다음 프로그램 동작을 수행하는 단계
    를 더 포함하는 메모리 시스템 프로그래밍 방법.
  5. 제1항에 있어서,
    상기 복수의 프로그램 동작 중 제1 프로그램 동작 동안, 상기 복수의 메모리 셀을 프로그래밍하기 위해 제1 프로그램 펄스를 생성하는 단계; 및
    상기 제1 프로그램 동작 이후 상기 복수의 프로그램 동작 중 제2 프로그램 동작 동안, 상기 복수의 메모리 셀을 프로그래밍하기 위해 제2 프로그램 펄스를 생성하는 단계
    를 더 포함하며,
    상기 제2 프로그램 펄스는 상기 제1 프로그램 펄스보다 큰 전압을 갖는, 메모리 시스템 프로그래밍 방법.
  6. 메모리 시스템 프로그래밍 방법으로서,
    상기 메모리 시스템은 복수의 메모리 셀을 포함하며, 상기 메모리 시스템 프로그래밍 방법은:
    상기 복수의 메모리 셀을 프로그래밍하기 위해 복수의 프로그램 동작을 수행하는 단계;
    각각의 상기 복수의 프로그램 동작 후에, 상기 복수의 메모리 셀의 임계 전압이 적어도 하나의 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트를 수행하는 단계;
    제1 메모리 셀의 임계 전압이 제1 검증 전압보다 더 크다고 결정될 때, 다음 프로그램 동작 동안 상기 제1 메모리 셀이 프로그래밍되는 것을 방지하는 단계; 및
    미리 정해진 수의 프로그램 동작이 수행된 후, 다음 임계 전압 테스트에서 테스트될 검증 전압을 증가시키는 단계
    를 포함하며,
    상기 복수의 메모리 셀은 다중-레벨 셀 (MLC)인, 메모리 시스템 프로그래밍 방법.
  7. 제6항에 있어서,
    상기 복수의 메모리 셀의 목표 프로그래밍 상태에 대응하는 임계 전압 테스트를 수행한 후, 상기 복수의 메모리 셀의 모든 프로그래밍 상태에 대응하는 다음 임계 전압 테스트에서 테스트될 검증 전압을 증가시키는 단계
    를 더 포함하는 메모리 시스템 프로그래밍 방법.
  8. 제6항에 있어서,
    대응하는 임계 전압 테스트를 통과하지 못한 메모리 셀이 목표 수보다 많을 때, 다음 프로그램 동작을 수행하는 단계
    를 더 포함하는 메모리 시스템 프로그래밍 방법.
  9. 제6항에 있어서,
    상기 복수의 프로그램 동작 중 제1 프로그램 동작 동안, 상기 복수의 메모리 셀을 프로그래밍하기 위해 제1 프로그램 펄스를 생성하는 단계;
    상기 제1 프로그램 동작 이후 상기 복수의 프로그램 동작 중 제2 프로그램 동작 동안, 상기 복수의 메모리 셀을 프로그래밍하기 위해 제2 프로그램 펄스를 생성하는 단계;
    상기 제2 프로그램 펄스는 상기 제1 프로그램 펄스보다 큰 전압을 갖는, 메모리 시스템 프로그래밍 방법.
  10. 메모리 시스템 프로그래밍 방법으로서,
    상기 메모리 시스템은 복수의 메모리 셀을 포함하며, 상기 메모리 시스템 프로그래밍 방법은:
    상기 복수의 메모리 셀을 프로그래밍하기 위해 복수의 프로그램 동작을 수행하는 단계;
    각각의 상기 복수의 프로그램 동작 후에, 상기 복수의 메모리 셀의 임계 전압이 적어도 하나의 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트를 수행하는 단계;
    제1 메모리 셀의 임계 전압이 제1 검증 전압보다 더 크다고 결정될 때, 다음 프로그램 동작 동안 상기 제1 메모리 셀이 프로그래밍되는 것을 방지하는 단계; 및
    상기 복수의 메모리 셀의 목표 프로그래밍 상태에 대응하는 임계 전압 테스트가 수행된 후, 상기 복수의 메모리 셀의 모든 프로그래밍 상태에 대응하는 다음 임계 전압 테스트에서 테스트될 검증 전압을 증가시키는 단계
    를 포함하며,
    상기 복수의 메모리 셀은 다중-레벨 셀 (MLC)인, 메모리 시스템 프로그래밍 방법.
  11. 제10항에 있어서,
    대응하는 임계 전압 테스트를 통과하지 못한 메모리 셀이 목표 수보다 많을 때, 다음 프로그램 동작을 수행하는 단계
    를 더 포함하는 메모리 시스템 프로그래밍 방법.
  12. 제10항에 있어서,
    상기 복수의 프로그램 동작 중 제1 프로그램 동작 동안, 상기 복수의 메모리 셀을 프로그래밍하기 위해 제1 프로그램 펄스를 생성하는 단계; 및
    상기 제1 프로그램 동작 이후 상기 복수의 프로그램 동작 중 제2 프로그램 동작 동안, 상기 복수의 메모리 셀을 프로그래밍하기 위해 제2 프로그램 펄스를 생성하는 단계
    를 더 포함하며,
    상기 제2 프로그램 펄스는 상기 제1 프로그램 펄스보다 큰 전압을 갖는, 메모리 시스템 프로그래밍 방법.
  13. 메모리 시스템으로서,
    적어도 하나의 워드 라인에 결합된 복수의 메모리 셀; 및
    적어도 하나의 워드 라인에 결합된 제어 회로
    를 포함하며, 상기 제어 회로는:
    상기 적어도 하나의 워드 라인을 통해 프로그램 전압을 제공함으로써 상기 복수의 메모리 셀을 프로그래밍하기 위한 복수의 프로그램 동작을 수행하고;
    각각의 상기 복수의 프로그램 동작 후에 상기 복수의 메모리 셀의 임계 전압이 적어도 하나의 검증 전압보다 큰지를 결정하기 위해 적어도 하나의 임계 전압 테스트를 수행하고;
    제1 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮은 프로그래밍 상태에 대응하는 검증 전압보다 더 크다고 결정될 때, 다음 프로그램 동작 동안 상기 제1 메모리 셀이 프로그래밍되는 것을 방지하며; 그리고
    제2 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮지 않은 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정될 때 다음 프로그램 동작 동안 상기 제2 메모리 셀을 계속 프로그래밍하도록 구성되어 있으며,
    상기 복수의 메모리 셀은 다중-레벨 셀 (MLC)인, 메모리 시스템.
  14. 제13항에 있어서,
    상기 제어 회로는 상기 제2 메모리 셀의 임계 전압이 미리 정해진 프로그래밍 상태보다 낮지 않은 프로그래밍 상태에 대응하는 검증 전압보다 새롭게 더 커진다고 결정되고 미리 정해진 수의 프로그램 동작이 수행되었을 때 다음 프로그램 동작 동안 상기 제2 메모리 셀을 계속 프로그래밍하는, 메모리 시스템.
  15. 제14항에 있어서,
    상기 제어 회로는 제3 메모리 셀의 임계 전압이 상기 제2 검증 전압보다 새롭게 더 커진다고 결정될 때 그리고 미리 정해진 수의 프로그램 동작이 수행되기 전에 상기 제3 메모리 셀이 다음 프로그램 동작 동안 프로그래밍되는 것을 방지하도록 추가로 구성되어 있는, 메모리 시스템.
  16. 제14항에 있어서,
    상기 제어 회로는 대응하는 임계 전압 테스트를 통과하지 못한 메모리 셀이 목표 수보다 많을 때 다음 프로그램 동작을 수행하도록 추가로 구성되어 있는, 메모리 시스템.
  17. 제13항에 있어서,
    상기 제어 회로는:
    상기 복수의 프로그램 동작 중 제1 프로그램 동작 동안 상기 복수의 메모리 셀을 프로그래밍하기 위해 제1 프로그램 펄스를 생성하며; 그리고
    상기 제1 프로그램 동작 후 상기 복수의 프로그램 동작 중 제2 프로그램 동작 동안 상기 복수의 메모리 셀을 프로그래밍하기 위해 제2 프로그램 펄스를 생성하도록 구성되어 있으며,
    상기 제2 프로그램 펄스는 상기 제1 프로그램 펄스보다 큰 전압을 갖는, 메모리 시스템.
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