TW201723840A

TW201723840A - 半導體儲存裝置及其編程方法

Info

Publication number: TW201723840A
Application number: TW105104424A
Authority: TW
Inventors: 山内一貴
Original assignee: 華邦電子股份有限公司
Priority date: 2015-12-17
Filing date: 2016-02-16
Publication date: 2017-07-01
Also published as: JP2017111846A; CN106898378A; CN106898378B; TWI602055B; JP6115740B1

Abstract

本發明提供一種可改善編程不良的良率且進行不合格儲存胞元的修復的半導體儲存裝置及其編程方法。本發明的NAND型快閃記憶體的編程方法包括以下步驟：對選擇頁面施加編程脈衝；判定選擇頁面的編程的合格與否；以及當判定為不合格時，在編程脈衝的施加次數未達到最佳次數的情況下，對選擇頁面進一步施加編程脈衝，在編程脈衝的施加次數達到最佳次數的情況下，若選擇頁面為預先指定的不合格位元數，則判定為疑似合格。

Description

半導體儲存裝置及其編程方法

本發明涉及一種半導體儲存裝置，尤其涉及一種反及（NAND）型快閃記憶體及其編程方法。

在NAND型快閃記憶體中，通過反覆進行資料的編程或抹除，因穿隧絕緣膜的劣化而導致電荷保持特性惡化，或因由穿隧絕緣膜所捕獲的電荷而產生閾值變動，從而引起位元差錯（bit error）。日本專利特開2010-152989號公報中作為此種位元差錯對策而搭載有差錯檢測校正（Error Checking Correction，ECC）電路。另外，日本專利特開2008-165805號公報，揭示有一種關於在一個儲存胞元儲存多位元（multibit）的資料的NAND型快閃記憶體的多位元的資料的差錯校正方案。進而，日本專利特開2010-79486號公報，揭示有一種快閃記憶體，將校正的差錯數為閾值以上的物理塊作為警告塊（warning block）而登記至表（table），在資料寫入時降低警告塊的選擇的優先位次。

圖1表示以晶片搭載ECC電路的NAND型快閃記憶體的主要部分。將自外部輸入/輸出端子輸入的編程資料載入至頁面緩衝器/讀出（sense）電路10，經載入的編程資料經由轉送電路20而轉送至ECC電路30。轉送電路20包含能夠進行雙向的資料轉送的多個電晶體，各電晶體通過共用連接於閘極的控制信號TG而驅動。ECC電路30進行經轉送的編程資料的運算，並生成用以差錯檢測·校正的差錯校正符號，將差錯校正符號寫回至頁面緩衝器/讀出電路10的規定區域。其次，在記憶體陣列的選擇頁對由頁面緩衝器/讀出電路10所保持的編程資料及差錯校正符號進行編程。

圖2為習知的編程動作的流程。對選擇頁面的字元線施加編程脈衝，對位元線設定與編程資料相應的電壓，且對選擇頁面施加編程脈衝（S10）。其次，進行選擇頁面的編程校驗（verify）（S20），從而判定選擇頁面的所有儲存胞元的編程是否合格（S30）。在判定所有儲存胞元的編程為合格的情況下，編程結束。於存在編程為不合格的儲存胞元的情況下，判定編程脈衝的施加次數是否達到NMAX（S40）。此處，所謂NMAX，是指編程所容許的最大時間或編程所容許的最大編程脈衝的施加次數。在達到NMAX的情況下，將編程失敗的狀態告知於外部的控制器，且將所述塊作為壞塊（bad block）而進行管理。另一方面，若未達到NMAX，則依據增量步進編程脈衝（Incremental Step Program Pulse，ISPP），生成比上一次的編程脈衝大DV的具有步進電壓（step voltage）的編程脈衝（S50），從而將該編程脈衝施加至選擇頁面。

在未利用搭載於外部的控制器等的ECC功能、或者未搭載ECC的快閃記憶體中，編程校驗的合格是以所有位元的合格為前提。與此相對，在利用搭載於外部的控制器等的ECC功能、或者晶片搭載有ECC的快閃記憶體中，即便在校驗中存在一部分的不合格位元（“0”編程不合格的儲存胞元），也能夠通過以ECC修復所述情況來視作疑似合格。例如，若能夠通過ECC來進行m位元的差錯檢測·校正，則理論上可最大修復m位元的不合格位元。當將可通過ECC來修復的最大位元數設為Ncc、將在校驗中可視作疑似合格的最大的不合格位元數設為Np、將實際的不合格的位元數設為Nf時，將Np以Ncc≧Np的方式進行設定，優選的是設定為Ncc＞Np。當Np≧Nf時，選擇頁面包含不合格位元，但不合格位元能夠通過ECC來修復，故將校驗判定為疑似合格。而且，當進行選擇頁面的讀出時，選擇頁面中所包含的不合格位元作為差錯而被檢測出，對該資料進行校正。

通過進行疑似合格的判定，減少編程失敗或壞塊，使良率提高，進而通過抑制編程脈衝的施加次數，可減少編程干擾。

然而，利用疑似合格的習知的編程方法存在如下所述般的課題。例如，當將直至k位元的不合格位元視作疑似合格時（Np=k），若在編程脈衝的施加次數達到NMAX之前，則校驗時，在實際的不合格位元數Nf小於可視作疑似合格的最大的不合格位元數Np的時間點，編程自動結束。換言之，即便編程脈衝的施加次數充分小於NMAX，在可施加的次數方面仍存在餘地，若Nf≦Np，則判定為疑似合格，編程結束。但是，在將編程設為不合格的儲存胞元中，也存在可通過下一次的編程脈衝的施加而合格者，本來的話，此種儲存胞元理想的是並非判定為不合格位元，而是判定為合格位元。若疑似合格中不合格位元數多，則ECC的其他功能受到很大限制。

本發明為解決此種習知的課題的發明，且目的在於提供一種可改善編程不良的良率且進行不合格儲存胞元的修復的半導體儲存裝置。

本發明的NAND型快閃記憶體的編程方法具有以下步驟：對選擇頁面施加編程脈衝；判定選擇頁面的編程的合格與否；以及當判定為不合格時，在編程脈衝的施加次數未達到小於編程的容許最大值的最佳值的情況下，對選擇頁面進一步施加編程脈衝，在編程脈衝的施加次數達到所述最佳值的情況下，若選擇頁面為預先指定的不合格位元數，則判定為疑似合格。

本發明的NAND型快閃記憶體的編程方法包括以下步驟：接收應編程的資料；判定利用所述應編程的資料而進行編程的位元數是否為能夠利用差錯檢測·校正部件而修復的修復位元數以下；利用所述差錯檢測·校正部件來生成所述應編程的資料的差錯校正符號；以及當判定利用所述應編程的資料而進行編程的位元數為所述修復位元數以下時，通過不在選擇頁面的普通區域進行編程，而在備用區域對所述差錯校正符號進行編程來結束針對選擇頁面的編程。

本發明的半導體儲存裝置包括：記憶體陣列；差錯檢測·校正部件，生成應編程的資料的差錯校正符號；以及編程部件，在所述記憶體陣列的選擇頁面，對所述應編程的資料及所述差錯校正符號進行編程，且所述編程部件執行如下處理：對選擇頁面施加編程脈衝，當判定選擇頁面的編程為不合格時，在編程脈衝的施加次數未達到小於編程的容許最大值的最佳值的情況下，對選擇頁面進一步施加編程脈衝，在編程脈衝的施加次數達到所述最佳值的情況下，若選擇頁面為預先指定的不合格位元數，則判定為疑似合格。

本發明的半導體儲存裝置包括：記憶體陣列；差錯檢測·校正部件，生成應編程的資料的差錯校正符號；以及編程部件，在所述記憶體陣列的選擇頁面，對應編程的資料及所述差錯校正符號進行編程，且所述編程部件在利用應編程的資料而進行編程的位元數為能夠利用所述差錯檢測·校正部件而修復的修復位元數以下時，通過不在選擇頁面的普通區域進行編程，而在備用區域對所述差錯校正符號進行編程來結束選擇頁面的編程。

根據本發明，執行如下處理：當在編程的校驗中判定為不合格時，在編程脈衝的施加次數未達到小於容許最大值的最佳值的情況下，進而施加編程脈衝，在編程脈衝的施加次數達到最佳值的情況下，若選擇頁面為預先指定的不合格位元數，則判定為疑似合格，故至少直至編程脈衝達到最佳值為止，所有位元的合格與否判定得到保證。由此，可自不合格判定將本來可合格的記憶體胞元修復。

其次，參照附圖來詳細說明本發明的實施形態。此處，例示NAND型的快閃記憶體作為優選形態。再者，應留意的是，附圖中，為了便於理解而強調表示了各部分，與實際元件的比例並不相同。

將本發明的實施例中的快閃記憶體的典型構成示於圖3。但是，此處所示的快閃記憶體的構成為例示，本發明未必限定於此種構成。本實施例的快閃記憶體100包含以下而構成：記憶體陣列110，其中多個儲存胞元排列成矩陣狀；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O，保持輸入/輸出資料；ECC電路130，進行在記憶體陣列110中進行編程的資料或自記憶體陣列110讀出的資料的差錯檢測·校正；位址暫存器140，接收來自輸入/輸出緩衝器120的位址資料；控制部150，接收來自輸入/輸出緩衝器120的命令資料或來自外部的控制信號來控制各部；字元線選擇電路160，自位址暫存器140接收列位址資訊Ax，對列位址資訊Ax進行解碼，並基於解碼結果來進行塊的選擇及字元線的選擇等；頁面緩衝器/讀出電路170，保持自由字元線選擇電路160所選擇的頁面讀出的資料，或保持針對所選擇的頁面的寫入資料；行選擇電路180，自位址暫存器140接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於該解碼結果來進行頁面緩衝器/讀出電路170內的資料的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程及抹除等所需的各種電壓（寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等）。

記憶體陣列110具有沿行方向配置的m個儲存塊BLK（0）、BLK（1）、…、BLK（m-1）。接近塊BLK（0）而配置有頁面緩衝器/讀出電路170。除此種構成以外，頁面緩衝器/讀出電路170也可配置於塊的另一個端部或者兩側的端部。

在一個儲存塊中，如圖4所示，形成多個將多個儲存胞元串聯連接而成的NAND串單元NU，在一個儲存塊內沿列方向排列有n+1個串單元NU。串單元NU包含：串聯連接的多個儲存胞元MCi（i=0、1、…、31）；連接於作為其中一個端部的儲存胞元MC31的汲極側的選擇電晶體TD；以及連接於作為其中另一個端部的儲存胞元MC0的源極側的選擇電晶體TS，選擇電晶體TD的汲極連接於相對應的一條位元線GBL，選擇電晶體TS的源極連接於共用的源極線SL。

儲存胞元MCi的控制閘極連接於字元線WLi，選擇電晶體TD、選擇電晶體TS的閘極連接於與字元線WL並排的選擇閘極線SGD、選擇閘極線SGS。當字元線選擇電路160基於列位址資訊Ax或經轉換的位址資訊來選擇塊時，經由塊的選擇閘極線SGS、選擇閘極線SGD而選擇性地對選擇電晶體TD、選擇電晶體TS進行驅動。圖4表示典型的串單元的構成，但串單元也可在NAND串內包含一個或多個虛設胞元。

典型的是，儲存胞元具有金屬氧化物半導體結構，該MOS結構包括：作為N型擴散區域的源極/汲極，形成在P阱內；穿隧氧化膜，形成在源極/汲極間的溝道上；浮動閘極（電荷蓄積層），形成在穿隧氧化膜上；以及控制閘極，經由電介質膜而形成在浮動閘極上。當在浮動閘極中未蓄積電荷時，即寫入有資料“1”時，閾值處於負狀態，儲存胞元為常通（normally on）。當浮動閘極中蓄積有電荷時，即寫入有資料“0”時，閾值轉變（shift）為正，儲存胞元為常關（normally off）。但是，儲存胞元可為儲存1位元（二進位資料）的單層胞元（Single Level Cell，SLC）型，也可為儲存多位元的多層胞元（Multi-level Cell，MLC）型。

表1為表示在快閃記憶體進行各動作時施加的偏電壓的一例的表。在讀出動作時，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、選擇閘極線SGS施加正電壓（例如4.5 V），使位元線選擇電晶體TD、源極線選擇電晶體TS導通，對共用源極線施加0 V。在編程（寫入）動作時，對所選擇的字元線施加高電壓的編程電壓Vprog（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線選擇電晶體TD導通，使源極線選擇電晶體TS斷開，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作時，對塊內的所選擇的字元線施加0 V，對P阱施加高電壓（例如20 V），將浮動閘極的電子抽出至基板，由此以塊為單位來抹除數據。

當在編程動作時經由輸入/輸出緩衝器120而輸入資料Di被載入至頁面緩衝器/讀出電路170時，ECC電路130對自頁面緩衝器/讀出電路170轉送的輸入資料Di進行運算，來生成輸入資料Di的差錯檢測校正所需的差錯校正符號或奇偶檢驗位元（parity bit）。ECC的運算例如利用漢明碼（Hamming code）或裡德·索羅門（Reed-Solomon）等公知的方法來進行，將所輸入的k位元或k位元組的輸入資料Di轉換為p=k+q。在本說明書中，將“q”稱為輸入資料Di的差錯檢測校正所需的差錯校正符號或奇偶檢驗位元。在一優選例中，ECC電路130將差錯校正符號設置於頁面緩衝器/讀出電路170的備用區域。如此，在記憶體陣列110的選擇頁面對頁面緩衝器/讀出電路170中所設置的輸入資料Di與差錯校正符號進行編程。

當在讀出動作時自記憶體陣列110的選擇頁面讀出的資料由頁面緩衝器/讀出電路170保持時，ECC電路130基於自頁面緩衝器/讀出電路170轉送的差錯校正符號來進行讀出資料的差錯的檢測、校正，在檢測出差錯的情況下，將校正的資料設置於頁面緩衝器/讀出電路170。而且，頁面緩衝器/讀出電路170中所保持的資料經由輸入/輸出緩衝器120而輸出。

其次，參照圖5的流程來對本發明的第1實施例中的編程動作進行說明。當控制部150經由輸入/輸出緩衝器120而接收編程命令時，開始用以編程的序列。經由輸入/輸出緩衝器120而輸入資料Di被載入至頁面緩衝器/讀出電路170，繼而，利用ECC電路130來進行輸入資料Di的ECC處理（S100）。

在圖6中表示ECC處理的一例。當快閃記憶體100具有×8的外部輸入/輸出端子時，資料自外部輸入/輸出端子P-0～外部輸入/輸出端子P-7經由各I/O緩衝器110-1～I/O緩衝器110-7而被載入至頁面緩衝器/讀出電路170。頁面緩衝器/讀出電路170例如具有被分割為扇區0～扇區7這八個扇區的普通區域300，以及被分割為備用0、備用1、備用2、備用3這四個扇區的備用區域310。

普通區域300的一個扇區例如由256位元組構成，在該情況下，普通區域300的八個扇區整體可保持約2K位元組的編程資料。備用區域310的一個扇區例如由16位元組構成，在該情況下，四個扇區（備用0～備用3）整體可保持64位元組的資料。備用區域310的一個扇區例如具有：區域311，儲存對包含不良儲存胞元的壞塊進行辨別的資訊；區域312，儲存與使用者資料有關的資訊；區域313、區域314，儲存關於普通區域300的兩個扇區的差錯校正符號（奇偶檢驗位元）；以及區域315，儲存對備用區域310進行ECC運算時的差錯校正符號（奇偶檢驗位元）。備用區域310的備用0的區域313、區域314分別儲存普通區域300的扇區0、扇區1的差錯校正符號（奇偶檢驗位元），備用區域310的備用1的區域313、區域314儲存普通區域300的扇區2、扇區3的差錯校正符號（奇偶檢驗位元）。同樣地，備用區域310的備用2儲存普通區域300的扇區4、扇區5的奇偶檢驗位元，備用區域310的備用3儲存普通區域300的扇區6、扇區7的奇偶檢驗位元。

在普通區域300的一個扇區中分配有輸入/輸出緩衝器110-0～輸入/輸出緩衝器110-7，即，在一個外部輸入/輸出端子中分配有256位元（256 bit×8=1扇區）。行選擇電路180對編程動作時所接收的行位址資訊Ay進行解碼，並基於該解碼結果來選擇載入有外部輸入/輸出端子P-0～外部輸入/輸出端子P-7中所輸入的資料的扇區。圖6表示外部輸入/輸出端子P-0～外部輸入/輸出端子P-7所接收的資料依據行位址資訊Ay而載入至扇區0的例子。

在此處所示的例子中，ECC電路130包含用以寫入差錯校正符號的寫入電路。優選的是，ECC電路130可對與普通區域300的一個扇區相等的位元組數的資料進行ECC運算。若普通區域300的一個扇區為256位元組，則ECC電路對256位元組的資料進行ECC運算，來生成對4位元的差錯進行校正的差錯校正符號。

ECC電路130將所生成的差錯校正符號寫入至備用區域310的相對應的扇區的區域313或區域314。在圖6所示的例子中，編程資料被載入至普通區域300的扇區0，故將差錯校正符號寫入至儲存備用0的奇偶的區域313。

圖7中例示備用區域310的資料的ECC處理。當對普通區域300的各扇區而結束ECC處理時，繼而，對備用區域310的各扇區進行ECC處理。進行備用區域310的一個扇區內所包含的哪個資料的ECC處理是任意的，但在本例中，設為對區域312至區域314的資料進行ECC處理。因此，備用0的區域312至區域314的資料被轉送至ECC電路130，通過ECC處理而生成的差錯校正符號利用ECC電路130而被寫入至備用0的區域315。對其他的備用1至備用3也進行同樣的處理。

再次參照圖5，當ECC處理結束時（S100），開始針對記憶體陣列110的編程。利用字元線選擇電路160而選擇記憶體陣列110的字元線，對位元線供給與由頁面緩衝器/讀出電路170所保持的資料相應的電壓，並對選擇頁面施加編程脈衝（S110）。其次，進行編程校驗（S120），檢查（check）編程有資料“0”的儲存胞元的閾值是否為固定值以上。校驗的結果為，若選擇頁面的所有位元合格，則編程結束。另一方面，在所有位元為不合格的情況下，控制部150判定編程脈衝的施加次數是否達到最佳次數Nop（S130）。

此處，所謂最佳次數Nop，為小於編程中所容許的編程脈衝的最大施加次數或最大編程時間、即NMAX的值，優選的是，在將儲存胞元判定為編程不合格的情況下為應最小限度地施加的編程脈衝的次數。例如，在編程所容許的最大時間為700 μs且將施加一次編程脈衝所需的時間設為50 μs的情況下，NMAX=700 μs或NMAX=14次。最佳次數Nop可基於典型的儲存胞元為編程合格時的編程脈衝的施加次數而決定。例如，當利用統計的方法來算出施加至編程合格的儲存胞元的編程脈衝的平均次數Nav時，最佳次數Nop可設定為Nop=Nav。該最佳次數Nop例如能夠利用自外部的控制器收到的命令等進行設定，所設定的值由控制部150的暫存器等保持。

控制部150在編程脈衝的施加次數未達到最佳次數Nop的情況下（S140），依據ISPP，使比上一次大DV的編程脈衝施加至選擇頁面（S150）。另一方面，在編程脈衝的施加次數達到最佳次數Nop的情況下（S140），控制部150進行判定選擇頁面是否為疑似合格的步驟（S160）。視作疑似合格的最大的不合格位元數Np如上所述，為可通過ECC而修復的最大位元數Ncc以下，若校驗時的不合格位元數、即在選擇頁面實際產生的不合格位元數Nf為疑似合格的最大的不合格位元數Np以下（Nf≦Np），則判定為疑似合格（S160）。當判定為疑似合格時，編程動作結束，“0”不良的不合格位元直接被儲存於選擇頁面。

另一方面，當判定為未實現疑似合格時（S160），控制部150判定編程脈衝的施加次數是否達到NMAX（S170），若未達到，則依據ISPP進而將編程脈衝施加至選擇頁面（S150、S110）。在編程脈衝的施加次數達到NMAX的情況下，將編程失敗的狀態告知於外部的控制器，且將包含該選擇頁面的塊作為壞塊而進行管理。在該情況下，將作為壞塊的辨別資訊儲存於備用區域的區域311。

其次，參照圖8的流程來對自根據疑似合格而編程的頁面讀出資料時的動作進行說明。首先，選擇記憶體陣列110的頁面，並由頁面緩衝器/讀出電路170讀出該選擇頁面的資料（S200）。其次，由頁面緩衝器/讀出電路170的備用區域所保持的資料被轉送至ECC電路130（S210）。例如，當進行扇區0的差錯檢測·校正時，圖6所示的備用0的資料被轉送至ECC電路130。ECC電路130首先基於由區域315所保持的差錯校正符號（奇偶）來進行由區域313、區域314所保持的資料的差錯檢測·校正。

其次，頁面緩衝器/讀出電路170的普通區域的資料被轉送至ECC電路130（S220）。例如，圖6所示的扇區0的資料被轉送至ECC電路130。ECC電路130基於備用0的區域313中所儲存的差錯校正符號來進行扇區0的資料的差錯檢測（S230）。假如在扇區0中包含疑似合格時的不合格位元數，則該不合格位元作為差錯而被檢測出。在ECC電路130檢測出差錯的情況下，將其校正為正確的資料，並將校正的資料設置於頁面緩衝器/讀出電路170（S240）。此種處理是以扇區為單位來進行（S250）。

如上所述，根據本實施例，當編程脈衝的施加次數達到最佳次數Nop時判定是否實現疑似合格，故不進行疑似合格直至最佳次數Nop，期間選擇頁面的所有位元合格的判定得到保證。由此，習知的判定為不合格的儲存胞元以合格的方式被修復的可能性高，通過ECC處理可確保以其他處理修復的位元數的範圍（margin），同時可使編程成功的良率提高。

其次，參照圖9的流程來對本發明的第2實施例的編程動作進行說明。第2實施例為在圖2的流程中新追加步驟S300、步驟S310、步驟S320而成者。在編程動作時，控制部150基於所輸入的編程資料來判定是否為疑似合格（S300）。此處，設為對均處於抹除的狀態的儲存胞元（資料均為“1”）進行選擇頁面的編程。在一個扇區的編程資料中所包含的資料“0”的位元數為能夠視作疑似合格的最大的不合格位元數Np以下的情況下，控制部150判定為疑似合格，在並非如此的情況下，執行與圖2的流程同樣的處理。

在判定為疑似合格的情況下，由頁面緩衝器/讀出電路170所保持的編程資料被轉送至ECC電路130，在此處實施ECC處理（S310）。ECC電路130將通過運算而生成的差錯校正符號寫入至頁面緩衝器/讀出電路的備用區域。其次，在選擇頁面的備用區域對由頁面緩衝器/讀出電路170所保持的差錯校正符號進行編程。此時，選擇頁面的普通區域的儲存胞元均保持資料“1”，對選擇頁面的普通區域的位元線供給禁止編程的電壓。當在備用區域對差錯校正符號進行編程時，編程動作結束。因普通區域均為禁止編程，故鄰接的位元線間的耦合的影響等消失，與存在經編程的位元線般的通常的編程相比，編程干擾特性得到改善。

視作疑似合格的頁面的讀出是與第1實施例時的讀出同樣地進行。即，自選擇頁面讀出的資料由頁面緩衝器/讀出電路170保持。普通區域的資料均為“1”，編程資料具有不合格位元數Np以下的資料“0”。ECC電路130接收頁面緩衝器/讀出電路170的備用區域的資料，基於其中所包含的差錯校正符號，自普通區域的所有資料“1”中檢測出差錯位元、即、應編程資料“0”的位元，從而將資料“1”校正為資料“0”，並將其設置於頁面緩衝器/讀出電路170。

如上所述，根據第2實施例，在應編程的資料為能夠利用ECC電路130而修復的位元數以下的情況下，與通常的編程序列不同，通過不在普通區域對編程資料進行編程，而在備用區域僅對差錯校正符號進行編程，普通區域中的編程干擾特性得到改善，同時可縮短編程時間。再者，在圖9的步驟S320中，當在備用區域對差錯校正符號進行編程時，與通常的編程同樣地，也執行校驗步驟，在該情況下，如圖9的虛線K所示，也能夠執行利用ISPP的編程常式。

其次，對本發明的第3實施例進行說明。第3實施例為將第1實施例與第2實施例組合而成者，將其動作流程示於圖10。圖10的流程為在圖5的流程中追加第2實施例的步驟S300、步驟S310、步驟S320而成的，其動作與第1實施例及第2實施例時的動作同樣，故省略說明。在圖10的步驟S320中，當在備用區域對差錯校正符號進行編程時，與圖9的情況同樣地，也能夠進行利用ISPP的編程序列，在該情況下，期望差錯校正符號全部合格，故將最佳次數Nop設定為大於未實現疑似合格時的最佳次數Nop，能夠提高判定為所有位元合格的可能性，從而也能夠使步驟S160中的疑似合格難以實現。

再者，NAND型快閃記憶體以頁面為單位進行編程，但所輸入的編程資料的尺寸未必需要等於1頁面，即，未必需要與圖6所示的普通區域300的八個扇區的尺寸相等。例如編程資料的尺寸可為一個扇區的尺寸。通常，就編程干擾的觀點而言，於容許在同一頁面連續地進行編程的次數（編程數量（Number of Program，NOP））方面存在限制，能夠與該NOP相應地分割一頁面資料來進行編程。當NOP為4時，能夠將一頁面資料分為例如2扇區、1扇區、3扇區、2扇區而輸入至快閃記憶體10。

對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，在權利要求書所記載的發明的主旨的範圍內，能夠進行各種變形、變更。

10‧‧‧頁面緩衝器/讀出電路
20‧‧‧轉送電路
30‧‧‧ECC電路
100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
120‧‧‧輸入/輸出緩衝器
130‧‧‧ECC電路
140‧‧‧位址暫存器
150‧‧‧控制部
160‧‧‧字元線選擇電路
170‧‧‧頁面緩衝器/讀出電路
180‧‧‧行選擇電路
190‧‧‧內部電壓產生電路
300‧‧‧普通區域
310‧‧‧備用區域
311、312、313、314、315‧‧‧區域
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLK（0）、BLK（1）、…、BLK（m-1）‧‧‧儲存塊
Di‧‧‧輸入資料
GBL‧‧‧位元線
K‧‧‧虛線
MC0～MC31‧‧‧儲存胞元
NU‧‧‧串單元
P-0～P-7‧‧‧外部輸入/輸出端子
110-0～110-7‧‧‧I/O緩衝器
S10、S20、S30、S40、S50、S100、S110、S120、S130、S140、S150、S160、S170、S200、S210、S220、S230、S240、S250、S300、S310、S320‧‧‧步驟
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧源極線
TD‧‧‧位元線選擇電晶體
TS‧‧‧源極線選擇電晶體
TG‧‧‧控制信號
Vers‧‧‧抹除電壓
Vpass‧‧‧通過電壓
Vpgm‧‧‧寫入電壓
Vread‧‧‧讀出通過電壓
WL‧‧‧字元線

圖1為對習知的快閃記憶體的ECC動作進行說明的圖。圖2為對習知的快閃記憶體的編程動作進行說明的流程圖。圖3為表示本發明的實施例中的NAND型快閃記憶體的整體的概略構成的圖。圖4為表示本發明的實施例中的儲存胞元陣列的NAND串的構成的電路圖。圖5為對本發明的第1實施例中的快閃記憶體的編程動作進行說明的流程圖。圖6為對本發明的第1實施例的編程動作時的普通區域的ECC處理進行說明的圖。圖7為對本發明的第1實施例的編程動作時的備用區域的ECC處理進行說明的圖。圖8為對本發明的第1實施例的讀出動作進行說明的流程圖。圖9為對本發明的第2實施例中的快閃記憶體的編程動作進行說明的流程圖。圖10為對本發明的第3實施例中的快閃記憶體的編程動作進行說明的流程圖。

S100、S110、S120、S130、S140、S150、S160、S170‧‧‧步驟

Claims

一種反及型快閃記憶體的編程方法，包括以下步驟：對選擇頁面施加編程脈衝；判定所述選擇頁面的編程的合格與否；以及當判定為不合格時，在所述編程脈衝的施加次數未達到小於編程的容許最大值的最佳值的情況下，對所述選擇頁面進一步施加所述編程脈衝，在所述編程脈衝的施加次數達到所述最佳值的情況下，若所述選擇頁面為預先指定的不合格位元數，則判定為疑似合格。
如申請專利範圍第1項所述的反及型快閃記憶體的編程方法，其中，所述編程方法還包括以下步驟：在所述選擇頁面多於所述預先指定的不合格位元數的情況下，判定所述編程脈衝的施加次數是否達到所述容許最大值，在未達到所述容許最大值的情況下，對所述選擇頁面進一步施加所述編程脈衝，在達到所述容許最大值的情況下，以編程失敗的形式結束編程。
如申請專利範圍第2項所述的反及型快閃記憶體的編程方法，其中，所述容許最大值為所述選擇頁面的編程所容許的所述編程脈衝的最大施加次數。
如申請專利範圍第1項所述的反及型快閃記憶體的編程方法，其中，所述預先指定的不合格位元數為能夠通過差錯檢測·校正而修復的位元數以下。
如申請專利範圍第1項或第2項所述的反及型快閃記憶體的編程方法，其中，所述最佳值能夠通過外部的控制器而設定。
如申請專利範圍第1項或第2項所述的反及型快閃記憶體的編程方法，其中，編程方法還包括以下步驟：生成應編程的資料的差錯校正符號，以及在所述選擇頁面對編程資料與所述差錯校正符號進行編程。
一種反及型快閃記憶體的編程方法，且所述編程方法包括以下步驟：接收应编程的数据；判定利用所述應編程的資料而進行編程的位元數是否為能夠利用差錯檢測·校正部件而修復的修復位元數以下；利用所述差錯檢測·校正部件來生成所述應編程的資料的差錯校正符號；以及當判定利用所述應編程的資料而進行編程的位元數為所述修復位元數以下時，通過不在選擇頁面的普通區域進行編程，而在備用區域對所述差錯校正符號進行編程來結束針對所述選擇頁面的編程。
如申請專利範圍第7項所述的反及型快閃記憶體的編程方法，其中，所述編程方法還包括以下步驟：當判定利用所述應編程的資料而進行編程的位元數多於所述修復位元數時，在所述選擇頁面的所述普通區域對所述應編程的資料進行編程。
一種反及型快閃記憶體的編程方法，所述編程方法包括以下步驟：接收应编程的数据；判定利用所述應編程的資料而進行編程的位元數是否為能夠利用差錯檢測·校正部件而修復的修復位數以下；利用所述差錯檢測·校正部件來生成所述應編程的資料的差錯校正符號；當判定利用所述應編程的資料而進行編程的位元數為所述修復位數以下時，通過不在選擇頁面的普通區域進行編程，而在備用區域對所述差錯校正符號進行編程來結束針對所述選擇頁面的編程；以及當判定利用所述應編程的資料而進行編程的位元數多於所述修復位數時，在所述選擇頁面的所述普通區域對所述應編程的資料進行編程，所述編程方法還包括以下步驟：對所述選擇頁面施加編程脈衝；判定所述選擇頁面的編程的合格與否；以及當判定為不合格時，在所述編程脈衝的施加次數未達到小於編程的容許最大值的最佳值的情況下，對所述選擇頁面進一步施加所述編程脈衝，在所述編程脈衝的施加次數達到所述最佳值的情況下，若所述選擇頁面為預先指定的不合格位元數，則判定為疑似合格。
一種半導體儲存裝置，包括：記憶體陣列；差錯檢測·校正部件，生成應編程的資料的差錯校正符號；以及編程部件，在所述記憶體陣列的選擇頁面，對所述應編程的資料及所述差錯校正符號進行編程，且所述編程部件執行如下處理：對所述選擇頁面施加編程脈衝，當判定所述選擇頁面的編程為不合格時，在所述編程脈衝的施加次數未達到小於編程的容許最大值的最佳值的情況下，對所述選擇頁面進一步施加所述編程脈衝，在所述編程脈衝的施加次數達到所述最佳值的情況下，若所述選擇頁面為預先指定的不合格位元數，則判定為疑似合格。
如申請專利範圍第10項所述的半導體儲存裝置，其中，所述編程部件進而在所述選擇頁面多於所述預先指定的不合格位元數的情況下，判定所述編程脈衝的施加次數是否達到所述容許最大值，在未達到所述容許最大值的情況下，對所述選擇頁面進一步施加所述編程脈衝，在達到所述容許最大值的情況下，以編程失敗的形式結束編程。
如申請專利範圍第10項所述的半導體儲存裝置，其中，所述預先指定的不合格位元數為能夠通過所述差錯檢測·校正部件而修復的位元數以下。
一種半導體儲存裝置，包括：記憶體陣列；差錯檢測·校正部件，生成應編程的資料的差錯校正符號；以及編程部件，在所述記憶體陣列的選擇頁面，對所述應編程的資料及所述差錯校正符號進行編程，且所述編程部件在利用所述應編程的資料而進行編程的位元數為能夠利用所述差錯檢測·校正部件而修復的修復位元數以下時，通過不在所述選擇頁面的普通區域進行編程，而在備用區域對所述差錯校正符號進行編程來結束所述選擇頁面的編程。
如申請專利範圍第13項所述的半導體儲存裝置，其中，所述編程部件進而在利用所述應編程的資料而進行編程的位元數多於所述修復位元數時，在所述選擇頁面的所述普通區域對所述應編程的資料進行編程。
如申請專利範圍第14項所述的半導體儲存裝置，其中，所述編程部件進而執行如下處理：對所述選擇頁面施加編程脈衝，當判定所述選擇頁面的編程為不合格時，在所述編程脈衝的施加次數未達到小於編程的容許最大值的最佳值的情況下，對所述選擇頁面進一步施加所述編程脈衝，在所述編程脈衝的施加次數達到所述最佳值的情況下，若所述選擇頁面為預先指定的不合格位元數，則判定為疑似合格。