JP2024019722A - メモリ及びメモリをプログラムする方法 - Google Patents

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Abstract

【課題】リテンションエラーを低減するようにメモリシステムをプログラムする方法等を提供する。
【解決手段】メモリシステムは複数のメモリセルを含み、メモリセルはマルチレベルセルである。メモリシステムは、メモリセルをプログラムするためプログラム動作を実行する。各プログラム動作の後、メモリセルの閾値電圧が検証電圧よりも大きいかどうかを判定するために、少なくとも１つの閾値電圧試験が実行される。第１のメモリセルの閾値電圧が第１の検証電圧よりも大きいと判定された場合、第１のメモリセルは、次のプログラム動作中にプログラムされることが抑制される。第２のメモリセルの閾値電圧が第２の検証電圧よりも新たに大きくなると判定されたときに、第２の検証電圧が第１の検証電圧よりも大きい場合、第２のメモリセルは、次のプログラム動作中に再びプログラムされる。
【選択図】図２

Description

本発明は、メモリをプログラムする方法に関し、より詳細には、リテンションエラーを低減するようにメモリをプログラムする方法に関する。
ＮＡＮＤ型フラッシュメモリは、ノートブック、携帯電話、およびハードドライブを含む多くの分野で広く使用されている不揮発性記憶媒体の一種である。しかしながら、ＮＡＮＤ型フラッシュメモリに格納されたデータは、常に安定して固定されているとは限らない。例えば、フラッシュメモリセルが時間とともに電荷を失うと、フラッシュメモリセルに格納されたデータが変化して無効になる可能性がある。リテンションエラーは、フラッシュメモリセルがマルチレベルセル（ＭＬＣ）である場合、さらに有害になる。
リテンションエラーを引き起こす原因の１つは瞬時（または初期）閾値電圧（Ｖｔ）シフト（ＩＶＳ）と呼ばれ、それは、プログラム動作によって上昇した閾値電圧がプログラム動作後の短期間内に低下する可能性があることを意味する。場合によっては、ＩＶＳは２００ｍＶ～３００ｍＶもの大きさの場合がある。この場合、読み出しマージンが減少し、一部のフラッシュメモリセルに格納されたデータが無効になる可能性がある。
本発明の一実施形態は、メモリをプログラムする方法を開示する。メモリは、複数のメモリセルを含み、複数のメモリセルはマルチレベルセル（ＭＬＣ）である。
方法は、複数のメモリセルをプログラムするために複数のプログラム動作を実行することと、複数のプログラム動作の各々の後に、複数のメモリセルの閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定するために少なくとも１つの閾値電圧試験を実行することと、第１のメモリセルの閾値電圧が所定のプログラミング状態よりも低いプログラミング状態に対応する検証電圧よりも大きいと判定された場合、次のプログラム動作中に第１のメモリセルがプログラムされることを抑制することと、第２のメモリセルの閾値電圧が所定のプログラミング状態以上のプログラミング状態に対応する検証電圧よりも新たに大きくなると判定された場合、次のプログラム動作中に第２のメモリセルをプログラムし続けることとを含む。
本発明の別の実施形態は、メモリをプログラムする方法を開示する。メモリは、複数のメモリセルを含み、複数のメモリセルはマルチレベルセル（ＭＬＣ）である。
本方法は、複数のメモリセルをプログラムするために複数のプログラム動作を実行することと、複数のプログラム動作の各々の後に、複数のメモリセルの閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定するために少なくとも１つの閾値電圧試験を実行することと、第１のメモリセルの閾値電圧が第１の検証電圧よりも大きいと判定された場合に、次のプログラム動作中に第１のメモリセルがプログラムされることを抑制することと、所定回数のプログラム動作が実行された後に、後続の閾値電圧試験において試験されるべき検証電圧を増加させることと、を含む。
本発明の別の実施形態は、メモリをプログラムする方法を開示する。メモリは、複数のメモリセルを含み、複数のメモリセルはマルチレベルセル（ＭＬＣ）である。
本方法は、複数のメモリセルをプログラムするために複数のプログラム動作を実行することと、複数のプログラム動作の各々の後に、複数のメモリセルの閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定するために少なくとも１つの閾値電圧試験を実行することと、第１のメモリセルの閾値電圧が第１の検証電圧よりも大きいと判定された場合に、次のプログラム動作中に第１のメモリセルがプログラムされることを抑制することと、複数のメモリセルの目標プログラミング状態に対応する閾値電圧試験が実行された後に、複数のメモリセルのすべてのプログラミング状態に対応する後続の閾値電圧試験において試験されるべき検証電圧を増加させることと、を含む。
本発明の別の実施形態は、メモリを開示する。メモリは、少なくとも１つのワード線に結合された複数のメモリセルと、少なくとも１つのワード線に結合された制御回路とを含む。複数のメモリセルは、マルチレベルセル（ＭＬＣ）である。
制御回路は、少なくとも１つのワード線を介してプログラム電圧を提供することによって複数のメモリセルをプログラムするために複数のプログラム動作を実行し、複数のプログラム動作の各々の後に、複数のメモリセルの閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定するために少なくとも１つの閾値電圧試験を実行する。制御回路は、第１のメモリセルの閾値電圧が、所定のプログラミング状態よりも低いプログラミング状態に対応する検証電圧よりも大きいと判定された場合、次のプログラム動作中に第１のメモリセルがプログラムされることを抑制する。制御回路は、第２のメモリセルの閾値電圧が、所定のプログラミング状態以上のプログラミング状態に対応する検証電圧よりも新たに大きくなると判定された場合、次回のプログラム動作中、第２のメモリセルのプログラミングを継続する。
本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読んだ後で、当業者には疑いなく明らかになるであろう。
本発明の一実施形態によるメモリシステムを示す。 本発明の一実施形態による、図１のメモリシステムを動作させる方法を示す。 本発明の別の実施形態による、図１のメモリシステムを動作させる方法を示す。
図１は、本発明の一実施形態によるメモリシステム１００（メモリ）を示す。メモリシステム１００は、複数のメモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）と、制御回路１１０とを備え、Ｍ、Ｎは正の整数である。本発明のいくつかの実施形態では、メモリシステム１００は、ＮＡＮＤ型フラッシュメモリなどのフラッシュメモリとすることができる。
図１では、Ｎ個のメモリセルを同じ対応するワード線に結合することができる。例えば、メモリセルＭＣＡ（１、１）～ＭＣＡ（１、Ｎ）はワード線ＷＬ１に結合され、メモリセルＭＣＡ（Ｍ、１）～ＭＣＡ（Ｍ、Ｎ）はワード線ＷＬＭに結合され得る。また、制御回路１１０は、動作をプログラミングするためメモリセルＭＣＡ（Ｍ、１）～ＭＣＡ（Ｍ、Ｎ）を制御するためワード線ＷＬ１～ＷＬＭに結合される。
いくつかの実施形態では、同じワード線に結合されたメモリセルは、ワード線を介してプログラム電圧を印加することによって同時にプログラムすることができる。
いくつかの実施形態では、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）は、クアッドレベルセル（ＱＬＣ）およびトリプルレベルセル（ＴＬＣ）を含むマルチレベルセル（ＭＬＣ）とすることができる。すなわち、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）のそれぞれは、複数のビット状態のデータを格納することができる。
例えば、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）のそれぞれは、フローティングゲートトランジスタＦＴを含むことができる。メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）のプログラム動作中には、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）のフローティングゲートトランジスタＦＴのゲート端子は、ワード線ＷＬ１～ＷＬＭからプログラム電圧を受けることができ、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）のフローティングゲートトランジスタＦＴの第１の端子は、基準電圧を受けることができる。いくつかの実施形態では、プログラム電圧は基準電圧よりも大きくすることができ、したがって、フローティングゲートトランジスタＦＴのゲート端子と第１の端子との間の高い交差電圧は、フローティングゲートトランジスタＦＴのゲート構造に電子を注入し、フローティングゲートトランジスタＦＴの閾値電圧を増加させる。
フローティングゲートトランジスタＦＴのゲート構造に十分な電子を注入することにより、フローティングゲートトランジスタＦＴの閾値電圧が所望のレベルまで上昇する。これにより、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）のフローティングゲートトランジスタＦＴの閾値電圧のレベルに応じて、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）に格納されたデータの状態を識別することができる。
例えば、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）は、８つの異なるデータの状態を格納可能であってもよい。この場合、メモリセルＭＣＡ（１、１）の閾値電圧が第１の検証電圧よりも小さければ、メモリセルＭＣＡ（１、１）はプログラムされていないとみなされてよく、メモリセルＭＣＡ（１、１）は第１のプログラミング状態を有しているとみなされてもよい。しかしながら、メモリセルＭＣＡ（１、１）の閾値電圧が第１の検証電圧よりも大きい場合には、メモリセルＭＣＡ（１、１）は第２のプログラミング状態を有するようにプログラムされているとみなされてもよい。また、メモリセルＭＣＡ（１、１）が、その閾値電圧が第１の検証電圧よりも大きい第２の検証電圧よりも大きくなるようにプログラムされ続けている場合、メモリセルＭＣＡ（１、１）は、第３のプログラミング状態を有するようにプログラムされているとみなされ、以下同様である。いくつかの他の実施形態では、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）は、より多いまたはより少ないデータの状態を格納することができ、データの状態は、用途の必要に応じて異なる順序で閾値電圧によって表すことができる。
しかしながら、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）が所望のレベルの閾値電圧にプログラムされた後、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）の閾値電圧が、いわゆる瞬時閾値電圧シフト（または初期閾値電圧シフト）である短時間のうちに降下する場合がある。瞬時閾値電圧シフトは、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）のうちのいくつかの閾値電圧を検証電圧未満に低下させ、それによって、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）のうちのいくつかに格納されたデータを誤らせる可能性がある。
瞬時閾値電圧シフトによって引き起こされる問題に対処するために、マルチプログラミングが効果的であることが証明されている。すなわち、メモリセルがその閾値電圧が対応する検証電圧よりも大きくなるようにプログラムされた後、メモリセルの瞬時閾値電圧シフトを低減するためにメモリセルに対して追加のプログラム動作を実行することができる。
図２は、本発明の一実施形態によるメモリシステム１００を動作させる方法２００を示す。いくつかの実施形態では、方法２００は、図２に示すようにステップＳ２１０～Ｓ２８０を含むことができるが、図２に示す順序に限定されない。
Ｓ２１０では、プログラム動作を実行して、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）をプログラムする。
Ｓ２２０では、プログラム動作の後に、少なくとも１つの閾値電圧試験を実行して、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）の閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定する。
Ｓ２３０では、所定回数のプログラム動作が実行された場合、ステップＳ２４０に進み、そうでない場合、ステップＳ２５０に進む。
Ｓ２４０では、メモリセルの閾値電圧が、所定のプログラミング状態以上のプログラミング状態に対応する検証電圧よりも新たに大きくなると判定された場合、ステップＳ２４２に進み、そうでない場合、ステップＳ２５０に進む。
Ｓ２４２では、次のプログラム動作中にメモリセルのプログラミングを継続する。
Ｓ２５０では、メモリセルが対応する検証電圧よりも大きいと判定された場合、次のプログラム動作中にメモリセルがプログラムされることを抑制する。
Ｓ２６０では、対応する閾値電圧試験に合格していないメモリセルが目標数より多い場合、ステップＳ２７０に進み、そうでない場合、ステップＳ２８０に進む。
Ｓ２７０では、最大回数のプログラム動作が実行された場合、ステップＳ２７２に進み、そうでない場合、ステップＳ２１０に進む。
Ｓ２７２では、プログラム処理が失敗したと判定する。
Ｓ２８０では、プログラム処理が成功したと判定する。
いくつかの実施形態では、ステップＳ２１０～Ｓ２８０は、制御回路１１０によって実行することができる。すなわち、制御回路１１０は、プログラミングの進行に応じて所望のプログラム電圧を提供することができる。
ステップＳ２１０では、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）の閾値電圧を上昇させるプログラム動作が実行されてもよく、プログラム動作が行われるたびに、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）の閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定する少なくとも１つの閾値電圧試験が実行されてもよい。例えば、第２のプログラミング状態を有するようにメモリセルＭＣＡ（１、１）をプログラムするプログラム動作が実行されてもよい。この場合、ステップＳ２２０において、第２のプログラミング状態に対応する閾値電圧テストが実行される。また、同じプログラム動作が、第３のプログラミング状態を有するようにメモリセルＭＣＡ（１、２）をプログラムしてもよい。この場合、ステップＳ２２０では、第３のプログラミング状態に対応する閾値電圧テストも実行される。
一般に、メモリセルＭＣＡ（１、１）が第２のプログラミング状態を有するようにプログラムされるように意図されており、メモリセルＭＣＡ（１、１）が第２のプログラミング状態に対応する閾値電圧試験に合格している場合、メモリセルＭＣＡ（１、１）は、ステップＳ２５０に示されるように、次のプログラム動作中に抑制される。しかしながら、メモリセルＭＣＡ（１、１）が第２のプログラミング状態に対応する閾値電圧試験に合格していない場合、すなわち、メモリセルＭＣＡ（１、１）の閾値電圧が依然として対応する検証電圧よりも小さい場合、メモリセルＭＣＡ（１、１）は、その閾値電圧を上昇させ続けるように次のプログラム動作中にプログラムされる。
図２では、瞬時閾値電圧シフトを低減するために、所定回数のプログラム動作が実行され、メモリセルの閾値電圧が所定の検証電圧以上の検証電圧よりも新たに大きくなると判定された場合にリプログラミング方式を適用することができる。すなわち、より高いプログラミング状態にプログラムされるメモリセルについて、閾値電圧をさらに確保するために追加のプログラム動作を適用することができる。
例えば、いくつかの実施形態では、所定の検証電圧は、第６のプログラミング状態に対応することができる。この場合、メモリセルＭＣＡ（１、２）が第６のプログラミング状態にプログラムされることが意図されており、ステップＳ２２０において第６のプログラミング状態に対応する検証電圧よりも新たに大きくなると判定された場合には、抑制されるのではなく、次のプログラム動作中にメモリセルＭＣＡ（１、２）が再びプログラムされる。したがって、瞬時閾値電圧シフトがメモリセルＭＣＡ（１、２）に与える影響を低減することができる。
メモリセルの閾値電圧が高くなると瞬時閾値電圧シフトの問題がより大きくなる可能性があるため、より高いプログラミング状態にプログラムされるように意図されたメモリセルに対して追加のプログラム動作が実行される。また、メモリセルがより低いプログラミング状態を有するときに追加のプログラム動作が追加される場合で、メモリセルがより高いプログラミング状態を有するようにプログラムされているとき、メモリセルはオーバープログラミングされる可能性があり、これにより、メモリセルを劣化させ、不安定性を引き起こす可能性がある。
したがって、ステップ２３０において、オーバープログラミングを防止するため追加のプログラム動作を適用する前に、実行されたプログラム動作の数がチェックされる。例えば、いくつかの実施形態では、第１８のプログラム動作の前に、閾値電圧試験に合格したメモリセルは、ステップＳ２５０に示すように次のプログラム動作中に常に抑制される。しかしながら、第１７のプログラム動作の後、ステップＳ２４０およびＳ２４２に示すように、より高いプログラミング状態に対応する検証電圧よりも新たに大きくなると判定されたメモリセルに対して追加のプログラム動作が実行される。
この場合、メモリセルＭＣＡ（１、１）の閾値電圧が第１のプログラミング状態に対応する検証電圧よりも大きいと判定される場合、ステップＳ２５０に示されるように、次のプログラム動作中にメモリセルＭＣＡ（１、１）が抑制される。プログラム動作が所定の回数、例えば１７回であるが、これに限定されない回数よりも多く実行された後、メモリセルＭＣＡ（１、２）の閾値電圧が第６のプログラミング状態に対応する検証電圧よりも新たに大きくなると判定される場合、次のプログラム動作中、メモリセルＭＣＡ（１、２）は再びプログラムされる。しかしながら、１７回を超えてプログラム動作が実行されていない前に、メモリセルＭＣＡ（１、３）の閾値電圧が第６のプログラミング状態に対応する検証電圧よりも新たに大きくなると判定されても、次のプログラム動作中、メモリセルＭＣＡ（１、３）は依然として抑制される。
さらに、いくつかの実施形態では、高いプログラミング状態を有するメモリセルを再プログラミングすることによって、オーバープログラミングを防止するのに十分であり得る。この場合、ステップＳ２３０は省略されてもよく、追加のプログラム動作は、実行されたプログラム動作の回数を考慮せずに、より高いプログラミング状態に対応する検証電圧よりも新たに大きくなると判定されたすべてのメモリセルに対して実行される。
さらに、プログラム動作の効率を改善するために、増分ステップパルスプログラミング（ＩＳＰＰ）を方法２００に適用することができる。例えば、方法２００では、第１のプログラム動作中、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）をプログラムするために第１のプログラムパルスが生成され、一方で、第１のプログラム動作後の第２のプログラム動作中、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）をプログラムするために第２のプログラムパルスが生成されてもよい。この場合、第２のプログラム動作においてメモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）の閾値電圧を上昇させるのに役立つように、第２のプログラムパルスは第１のプログラムパルスよりも電圧が大きくてもよい。
ステップＳ２４０、Ｓ２４２、およびＳ２５０の後、ステップＳ２６０を実行して、対応する閾値電圧試験に合格していないメモリセルが目標数より多いかどうかを判定することができる。対応する閾値電圧試験に合格していないメモリセルが目標数より多い場合、それは、メモリシステム１００が正常にプログラムされておらず、より多くの回数のプログラム動作を必要とし得ることを意味し得る。しかしながら、対応する閾値電圧試験に合格していないメモリセルが目標数よりも少ない場合、それは、ステップＳ２８０で完結したようにメモリシステム１００が正常にプログラムされたことを意味し得る。
さらに、いくつかの実施形態では、プログラム動作の総数は、オーバープログラミングおよびエンドレス動作を防止するため最大数未満に制限することができる。したがって、ステップＳ２７０において、最大回数を超えてプログラム動作が実行された場合、ステップＳ２７２においてプログラム処理が失敗したと判定される。そうでない場合、次のプログラム動作がステップＳ２１０において実行される。
方法２００では、メモリセルの閾値電圧を確実に確保することができ、瞬時閾値電圧シフトによって引き起こされるリテンションエラーを低減することができる。
図３は、本発明の別の実施形態によるメモリシステム１００を動作させる方法３００を示す。いくつかの実施形態では、方法３００は、図３に示すようにステップＳ３１０～Ｓ３８０を含むことができるが、図３に示す順序に限定されない。
Ｓ３１０では、プログラム動作を実行して、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）をプログラムする。
Ｓ３２０では、プログラム動作の後に、少なくとも１つの閾値電圧試験を実行して、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）の閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定する。
Ｓ３３０では、所定回数のプログラム動作が実行された場合、ステップＳ３４０に進み、そうでない場合、ステップＳ３３２に進む。
Ｓ３３２では、目標プログラミング状態に対応する閾値電圧試験が実行された場合、ステップＳ３４０に進み、そうでない場合、ステップＳ３５０に進む。
Ｓ３４０では、後続の閾値電圧試験で試験される検証電圧を増加させる。
Ｓ３５０では、メモリセルが対応する検証電圧よりも大きいと判定された場合、次のプログラム動作中にメモリセルがプログラムされるのを抑制する。
Ｓ３６０では、対応する閾値電圧試験に合格していないメモリセルが目標数より多い場合、ステップＳ３７０に進み、そうでない場合、ステップＳ３８０に進む。
Ｓ３７０では、最大回数のプログラム動作が実行された場合、ステップＳ３７２に進み、そうでない場合、ステップＳ３１０に進む。
Ｓ３７２では、プログラム処理が失敗したと判定する。
Ｓ３８０では、プログラム処理が成功したと判定する。
いくつかの実施形態では、ステップＳ３１０～Ｓ３８０は、制御回路１１０によって実行することができる。すなわち、制御回路１１０は、プログラミングの進行に応じて所望のプログラム電圧を提供することができる。
方法３００では、追加のプログラム動作を実行する代わりに、瞬時閾値電圧シフトによって引き起こされるリテンションエラーを低減するために検証電圧を増加させることができる。
例えば、ステップＳ３１０のプログラム動作およびステップＳ３２０の閾値電圧試験が実行された後、ステップＳ３３０では、所定回数のプログラム動作が実行されたかどうかを判定する。プログラム動作が所定の回数、例えば１７回であるが、これに限定されない回数よりも多く実行された場合、ステップＳ３４０において、後続の閾値電圧試験で試験される検証電圧が増加される。すなわち、特定のプログラミング状態に対応する閾値電圧に合格するためには、メモリセルの閾値電圧が以前の標準レベルよりも高くなければならない。その結果、瞬時閾値電圧シフトが発生したとしても、メモリセルの閾値電圧は依然として、読み出し動作中に所望のプログラミング状態を取得するのに十分な高さである。
また、ステップＳ３３２において、閾値電圧試験のプログラミング状態を確認する。この場合、例えば第６のプログラミング状態であるが、これに限定されない目標プログラミング状態に対応する閾値電圧試験が実行された場合、ステップＳ３４０において、後続の閾値電圧試験で試験される検証電圧が増加される。したがって、より高いプログラミング状態にプログラムされるように意図されており、プログラムされることがより困難であるメモリセルは、瞬時閾値電圧シフトがリテンションエラーを引き起こすことを防止するために、プログラム処理中により厳密に試験される。
プログラム処理のまさに最初に検証電圧を増加させない理由の１つは、メモリセルＭＣＡ（１、１）～ＭＣＡ（Ｍ、Ｎ）がオーバープログラミングムされるのを防ぐためである。しかしながら、いくつかの実施形態では、メモリシステム１００の状態が許せば、ステップＳ３３０およびＳ３３２の一方は省略されてもよい。
要約すると、本発明の実施形態によって提供されるメモリシステムおよびメモリシステムをプログラムする方法は、新たに閾値電圧試験に合格したメモリセルに対して追加のプログラム動作を実行することができ、またはより高いプログラミング状態に対応する閾値電圧試験における検証電圧を増加させることができる。したがって、メモリセルは、十分なヘッドルームを有する読み出し動作で使用される検証電圧よりも大きい閾値電圧を有するようにプログラムすることができ、瞬時閾値電圧シフトによって引き起こされるリテンションエラーを防止し、読み出し電圧マージンを確保する。
当業者は、本発明の教示を保持しながら、装置および方法の多数の修正および変更を行うことができることを容易に理解するであろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ限定されると解釈されるべきである。

Claims (16)

  1. メモリをプログラムする方法であって、
    前記メモリは複数のメモリセルを備え、
    前記方法は、
    前記複数のメモリセルをプログラムするために複数のプログラム動作を実行することと、
    前記複数のプログラム動作の各々の後に、前記複数のメモリセルの閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定するために少なくとも１つの閾値電圧試験を実行することと、を含み、
    前記少なくとも１つの閾値電圧試験を実行することは、
    第１のメモリセルにおいて、所定のプログラミング状態よりも低いプログラミング状態に対応する第１の検証電圧を用いた第１の検証電圧試験を実行することと、
    第２のメモリセルにおいて、所定のプログラミング状態以上のプログラミング状態に対応する第２の検証電圧を用いた第２の検証電圧試験を実行することと、
    前記第１のメモリセルの閾値電圧が前記第１の検証電圧よりも大きいと判定されたことに応じて、次のプログラム動作の間、前記第１のメモリセルがプログラムされることを抑制することと、
    所定回数のプログラム動作が実行され、前記第２のメモリセルの閾値電圧が前記第２の検証電圧よりも大きいと判定されたことに応じて、前記第２のメモリセルに対する追加のプログラム動作の間、前記第２のメモリセルのプログラミングを継続することと、を含む、
    方法。
  2. 前記メモリは、３ＤＮＡＮＤメモリを含む、
    請求項１に記載の方法。
  3. 前記複数のメモリセルは、クアッドレベルセル（ＱＬＣ）又はトリプルレベルセル（ＴＬＣ）を含む、
    請求項１に記載の方法。
  4. 前記複数のメモリセルをプログラムするための前記複数のプログラム動作は、前記第１のメモリセル及び前記第２のメモリセルの両方に結合された１つのワード線を介して、プログラム電圧を供給することによって実行される
    請求項１に記載の方法。
  5. 前記所定回数のプログラム動作が実行される前に、前記第２のメモリセルの前記閾値電圧が前記第２の検証電圧よりも大きいと判定されたことに応じて、前記第２のメモリセルに対する追加のプログラム動作中に前記第２のメモリセルがプログラムされることを抑制することをさらに含む、
    請求項１に記載の方法。
  6. 対応する閾値電圧試験に合格していないメモリセルが目標数より多い場合、次のプログラム動作を実行することをさらに含む、
    請求項１に記載の方法。
  7. 前記複数のプログラム動作のうちの第１のプログラム動作中に、前記複数のメモリセルをプログラムするための第１のプログラムパルスを生成することと、
    前記複数のプログラム動作のうちの、前記第１のプログラム動作の後の第２のプログラム動作中に、前記複数のメモリセルをプログラムするための第２のプログラムパルスを生成することと、をさらに含み、
    前記第２のプログラムパルスは、前記第１のプログラムパルスよりも電圧が大きい、
    請求項１に記載の方法。
  8. 最大数のプログラム動作が実行されたことに応じて、プログラムが失敗したと判定し、
    最大数のプログラム動作が実行されていないことに応じて、次のプログラム動作の実行を継続すること、をさらに含む、
    請求項１に記載の方法。
  9. 少なくとも１つのワード線に結合された複数のメモリセルと、
    前記少なくとも１つのワード線に結合された制御回路であって、
    前記少なくとも１つのワード線を介してプログラム電圧を提供することによって前記複数のメモリセルをプログラムするために複数のプログラム動作を実行することと、
    前記複数のプログラム動作の各々の後に前記複数のメモリセルの閾値電圧が少なくとも１つの検証電圧よりも大きいかどうかを判定するために少なくとも１つの閾値電圧試験を実行することと、を行うように構成された制御回路と、を備え、
    前記制御回路は、
    第１のメモリセルにおいて、所定のプログラミング状態よりも低いプログラミング状態に対応する第１の検証電圧を用いた第１の検証電圧試験を実行することと、
    第２のメモリセルにおいて、所定のプログラミング状態以上のプログラミング状態に対応する第２の検証電圧を用いた第２の検証電圧試験を実行することと、
    前記第１のメモリセルの閾値電圧が前記第１の検証電圧よりも大きいと判定されたことに応じて、次のプログラム動作の間、前記第１のメモリセルがプログラムされることを抑制し、
    所定回数のプログラム動作が実行され、前記第２のメモリセルの閾値電圧が前記第２の検証電圧よりも大きい判定されたことに応じて、前記第２のメモリセルに対する追加のプログラム動作中に前記第２のメモリセルのプログラミングを継続するようにさらに構成されている、
    メモリ。
  10. 前記メモリは、３ＤＮＡＮＤメモリを含む、
    請求項９に記載のメモリ。
  11. 前記複数のメモリセルは、クアッドレベルセル（ＱＬＣ）又はトリプルレベルセル（ＴＬＣ）を含む、
    請求項９に記載のメモリ。
  12. 前記複数のメモリセルをプログラムするための前記複数のプログラム動作は、前記第１のメモリセル及び前記第２のメモリセルの両方に結合された１つのワード線を介して、プログラム電圧を供給することによって実行される
    請求項９に記載のメモリ。
  13. 前記制御回路は、前記第２のメモリセルの前記閾値電圧が前記第２の検証電圧よりも大きいと判定され、かつ、前記所定回数のプログラム動作が実行される前であることに応じて、前記第２のメモリセルに対する追加のプログラム動作中に前記第２のメモリセルがプログラムされることを抑制するようにさらに構成されている、
    請求項９に記載のメモリ。
  14. 前記制御回路は、対応する閾値電圧試験に合格していないメモリセルが目標数より多い場合に、次のプログラム動作を実行するようにさらに構成されている、
    請求項９に記載のメモリ。
  15. 前記制御回路は、
    前記複数のプログラム動作のうちの第１のプログラム動作中に前記複数のメモリセルをプログラムするための第１のプログラムパルスを生成することと、
    前記複数のプログラム動作のうちの前記第１のプログラム動作の後の第２のプログラム動作中に前記複数のメモリセルをプログラムするための第２のプログラムパルスを生成することと、を行うようにさらに構成され、
    前記第２のプログラムパルスは、前記第１のプログラムパルスよりも電圧が大きい、
    請求項９に記載のメモリ。
  16. 前記制御回路は、
    最大数のプログラム動作が実行されたことに応じて、プログラムが失敗したと判定し、
    最大数のプログラム動作が実行されていないことに応じて、次のプログラム動作の実行を継続するようにさらに構成されている
    請求項９に記載のメモリ。
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