CN110431633B - 非易失性存储器器件和用于通过施加多个位线偏置电压在非易失性存储器器件中编程的方法 - Google Patents

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Abstract

在非易失性存储器器件中编程，包括：在第一编程循环期间向非易失性存储器单元施加至少一个编程脉冲；在所述第一编程循后的第二编程循环期间向所述非易失性存储器单元施加至少一个编程脉冲；以及根据将所述第一编程循环中的所述非易失性存储器单元的阈值电压与所述非易失性存储器单元的目标数据状态的低验证电平和/或高验证电平进行比较的结果，以及将所述第二编程循环中的所述非易失性存储器单元的阈值电压与所述非易失性存储器单元的所述目标数据状态的所述低验证电平和/或所述高验证电平进行比较的结果，提供所述非易失性存储器单元的位线偏置电压。

Description

非易失性存储器器件和用于通过施加多个位线偏置电压在非 易失性存储器器件中编程的方法
技术领域
本发明涉及一种用于在非易失性存储器器件中编程的方法，并且更具体地说，涉及一种用于通过施加多个位线偏置电压来在非易失性存储器器件中编程的方法，以减小瞬时阈值电压偏移的影响以及由于读取噪声或随机电报噪声(RTN)和过编程问题导致的分布较低尾部。
背景技术
诸如闪存的非易失性存储器器件已成为各种移动设备中的选择的储存器。与随机存取存储器不同，闪存是非易失性的，并且即使在电源关闭后也能保留其存储的数据。
增量步进脉冲编程(ISPP)是用于实现用于多级单元闪存的紧密阈值电压(Vt)分布的关键使能者(enabler)。该方法的特征在于通过按步长逐渐增大编程电压，以便能够对容易和困难的单元均进行快速编程。然而，该编程方法的可靠性可能受到瞬时阈值电压偏移的危害。其是编程后的阈值电压在编程后的毫秒内向下偏移的现象。当前的编程方法无法处理此问题，并且可能会将大量单元留在目标验证电平之下。读取噪声或随机电报噪声(RTN)是Vt低于目标验证电平的单元的另一个源，因为它们的Vt由于噪声而可以被读取为高于目标验证电平。另外，阈值电压分布的较上尾部可以由已被多次编程的存储器单元支配。
提出了一种在编程脉冲之后进行多个验证操作的方法，以减少这种与噪声相关的问题，但由于增加了验证步骤，程序速度会受到危害。因此，需要提出一种新方法来解决上述噪声问题和支配较上尾部问题。
发明内容
实施例提供了用于在非易失性存储器器件中编程的方法。所述方法包括：在每一个先前编程循环期间向所述非易失性存储器器件的非易失性存储器单元施加至少一个编程脉冲；在当前编程循环期间向所述非易失性存储器单元施加至少一个编程脉冲；以及如果在所有所述先前编程循环和所述当前编程循环中，所述非易失性存储器单元的阈值电压低于所述非易失性存储器单元的目标数据状态的高验证电平，在所述先前编程循环中的至少一个先前编程循环和/或所述当前编程循环中，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的低验证电平，并且提供第一中间电压的编程循环的数量不大于第一预定数量，则提供所述第一中间电压作为下一编程循环中的位线偏置电压，其中，所述第一中间电压低于第二中间电压。
另一实施例提供了一种用于在非易失性存储器器件中编程的方法。所述方法包括：在每一个先前编程循环期间向所述非易失性存储器器件的非易失性存储器单元施加至少一个编程脉冲；在当前编程循环期间向所述非易失性存储器单元施加至少一个编程脉冲；以及如果在所有所述先前编程循环和所述当前编程循环中，所述非易失性存储器单元的阈值电压低于所述非易失性存储器单元的目标数据状态的高验证电平，在所述先前编程循环中的至少一个先前编程循环和/或所述当前编程循环中，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的低验证电平，并且提供第一中间电压的编程循环的数量大于第一预定数量，则提供第二中间电压作为下一编程循环中的所述位线偏置电压，其中，第一中间电压低于所述第二中间电压。
一种非易失性存储器器件，包括：多个存储器单元，布置成阵列，所述多个存储器单元中的每一行存储器单元耦合到字线；多个位线晶体管，所述多个存储器单元中的每一列存储器单元的第一端子通过相应位线晶体管耦合到位线；多个源极线晶体管，所述多个存储器单元中的每一列存储器单元的第二端子通过相应源极线晶体管耦合到源极线；以及控制电路。所述控制电路被配置为在每个先前编程循环期间向所述非易失性存储器器件的非易失性存储器单元施加至少一个编程脉冲，在当前编程循环期间向所述非易失性存储器单元施加至少一个编程脉冲，以及根据将所述先前编程循环中的至少一个先前编程循环中的所述非易失性存储器单元的阈值电压与所述非易失性存储器单元的目标数据状态的低验证电平和/或高验证电平进行比较的结果，以及将所述当前编程循环中的所述非易失性存储器单元的阈值电压与所述非易失性存储器单元的所述目标数据状态的所述低验证电平和/或所述高验证电平进行比较的结果，提供所述非易失性存储器单元的位线偏置电压。
对本领域普通技术人员来说，在阅读了在各个图和图样中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑将变得显而易见。
附图说明
图1示出了根据实施例的非易失性存储器器件。
图2是示出瞬时阈值电压偏移对阈值电压分布的影响的图。
图3A和3B示出了用于对非易失性存储器器件进行编程的程序操作方法的流程图。
图4示出了目标状态的阈值电压分布。
图5以编程循环计数示出了存储器单元的阈值电压。
具体实施方式
图1示出了本发明的实施例的非易失性存储器器件100。非易失性存储器器件100包括多个存储器单元C(1,1)至C(M,N)，其中M和N是正整数。在本发明的一些实施例中，非易失性存储器器件100可以是NAND型闪存。N个存储器单元可以耦合到相同的字线，并且M个存储器单元可以耦合到相同的位线。例如，存储器单元C(1,1)至C(1,N)可以耦合到字线WL1，并且存储器单元C(M,1)至C(M,N)可以耦合到字线WLM。存储器单元C(1,1)到C(M,1)可以耦合到位线BL1，并且存储器单元C(M,1)到C(M,N)可以耦合到位线BLN。存储器列的一个端子经由位线晶体管Tb耦合到位线，而另一个端子经由源极线晶体管Ts耦合到源极线。非易失性存储器器件100还包括用于实现对存储器单元阵列的编程方法的控制电路(图中未示出)。
存储器单元C(1,1)至C(M,N)中的每一个可包括晶体管Tc。晶体管Tc可以是例如浮栅晶体管或电荷捕获晶体管。在用于存储器单元C(1,1)至C(M,N)的编程操作的编程循环期间，存储器单元C(1,1)至C(M,N)的晶体管Tc的栅极端子可以从字线WL1到WLM接收编程脉冲，并且晶体管Tc的位线端子可以从位线BL1到BLN接收位线偏置电压。在下一个编程循环期间，编程脉冲的电压可以按步长增大。该方法通常称为增量步进脉冲编程(ISPP)。
ISPP允许电子注入至晶体管Tc的栅极结构，从而将晶体管Tc的阈值电压按步长电压增大。晶体管Tc将增大以超过目标数据状态的验证电平。因此，可以根据存储器单元C(1,1)至C(M,N)的阈值电压来识别存储器单元C(1,1)至C(M,N)中的目标数据状态。
在非易失性存储器器件的编程操作期间，在对于针对存储器单元C(1,1)至C(M,N)的不同数据状态实现紧密的阈值电压分布和减少编程时间之间存在折衷。通过使用较大的程序脉冲步长可以提高编程速度。然而，这导致超过验证电平的大的过冲，导致宽的阈值电压分布。另一方面，如果使用较小的程序脉冲步长，则以增加编程时间为代价实现较紧密的阈值电压分布。另一种途径是针对每一个目标数据状态以两个单独的验证电平验证存储器单元C(1,1)至C(M,N)。以单元C(1,1)为例，在单元C(1,1)的阈值电压达到其目标数据状态的低验证电平之前，其位线偏置电压被设置为诸如0V的低电平，以向单元C(1,1)注入更多电子。当单元C(1,1)的阈值电压高于低验证电平时，其位线偏置电压被设置为中间电平，以使存储器单元向单元C(1,1)注入较少的电子。当单元C(1,1)的阈值电压超过其目标数据状态的高验证电平时，其位线偏置电压被设置为诸如系统电压的高电平，以禁止对单元C的编程(1,1)。
然而，此方法不能处理瞬时阈值电压偏移的问题。这是编程的阈值电压在编程后的毫秒内向下偏移的现象。根本原因可能是：最后一次擦除留下的空穴与注入的电子复合、注入的电子在电荷捕获层中重新分布、和/或在栅极界面处的浅阱中一些电子的快速去捕获(detrapping)。
图2是示出瞬时阈值电压偏移对非易失性存储器单元的阈值电压分布的影响的图。在此示例中，瞬时阈值电压偏移可以与200mV至300mV一样重要。如果阈值电压向下偏移到低于目标数据状态的验证电平的电平，则可能导致数据保持错误。
类似的Vt分布低尾部也可能由读取噪声或随机电报噪声(RTN)引起。由于噪声，Vt低于目标验证电平的单元可以被读取为高于目标验证电平。需要机会对那些单元重新编程以减小Vt分布低尾部。
为了解决这个问题，在以下段落中提出并描述了四个位线偏置电压的编程方法。
图3A和3B示出了用于在非易失性存储器器件中编程的编程方法200的流程图。方法将具有多个位线偏置电压的增量步进脉冲编程(ISPP)应用于具有预定参数的非易失性存储器单元，该预定参数包括高验证电平VH、低验证电平VL、系统电压Vdd、第一中间电压Vbl1和第二中间电压Vbl2，其中第二中间电压Vbl2高于第一中间电压Vbl1。方法200可以应用于多个存储器单元C(1,1)至C(M,N)。方法200可以包括以下步骤：
S200：向非易失性存储器单元施加至少一个编程脉冲；在与非易失性存储器单元相关联的位线上施加诸如0V的低电压；
S202：将非易失性存储器单元的阈值电压Vt与高验证电平VH和/或低验证电平VL进行比较；
若非易失性存储器单元的阈值电压Vt高于高验证电平VH，则进行到步骤S204；
若非易失性存储器单元的阈值电压Vt高于低验证电平VL但低于高验证电平VH，则进行到步骤S206；
若非易失性存储器单元的阈值电压Vt低于低验证电平VL，则进行到步骤S208；
S204：将系统电压Vdd施加于与非易失性存储器单元相关联的位线上；进行到步骤S210；
S206：将第一中间电压Vbl1施加于与非易失性存储器单元相关联的位线上；进行到步骤S210；
S208：将低电压施加于与非易失性存储器单元相关联的位线上；进行到步骤S210；
S210：向非易失性存储器单元施加至少一个编程脉冲；进行到步骤S214；
S214：将非易失性存储器单元的阈值电压Vt与高验证电平VH和/或低验证电平VL进行比较；
如果非易失性存储器单元的阈值电压Vt高于当前编程循环中的高验证电平VH，并且非易失性存储器单元的阈值电压Vt高于任何先前编程循环中的高验证电平VH，则进行到步骤S216；
如果非易失性存储器单元的阈值电压Vt低于当前编程循环中的高验证电平VH，并且非易失性存储器单元的阈值电压Vt高于任何先前编程循环中的高验证电平VH，则进行到步骤S218；
如果非易失性存储器单元的阈值电压Vt低于所有先前编程循环中和当前编程循环中的低验证电平VL，则进行到步骤S220；
如果非易失性存储器单元的阈值电压Vt低于所有先前编程循环中和当前编程循环中的高验证电平VH，并且阈值电压Vt高于当前编程循环或任何先前编程循环中的低验证电平VL，则进行到步骤S215；
如果非易失性存储器单元的阈值电压Vt低于所有先前编程循环中的高验证电平VH，并且高于当前编程循环中的高验证电平VH，则进行到步骤S224；
S215：检查提供第一中间电压的编程循环的数量是否大于阈值数量；若是，则进行到步骤S218，否则，进行到步骤S222；
S216：将系统电压Vdd永久地施加于与非易失性存储器单元相关联的位线上；进行到步骤S226；
S218：将第二中间电压Vbl2施加于与非易失性存储器单元相关联的位线上；进行到步骤S226；
S220：将低电压施加于与非易失性存储器单元相关联的位线上；进行到步骤S226；
S222：将第一中间电压Vbl1施加于与非易失性存储器单元相关联的位线上；进行到步骤S226；
S224：将系统电压Vdd施加于与非易失性存储器单元相关联的位线上；进行到步骤S226；
S226：检查阈值电压Vt高于高验证电平VH的非易失性存储器单元的数量是否大于预定数量；如果是，则进行到步骤S232，否则进行到步骤S228；
S228：检查编程循环计数是否达到最大循环计数；若是，则进行到步骤S234，否则进行到步骤S230；
S230：增加编程循环并进行到步骤S210以执行下一个编程循环；
S232：确定程序操作成功了；进行到步骤S236；
S234：确定程序操作失败了；
S236：程序操作结束。
图4示出了目标状态的阈值电压分布。当执行方法200时，将给具有低于低验证电平VL的阈值电压Vt的多个存储器单元C(1,1)至C(M,N)提供低电压作为位线偏置电压。将给具有在低验证电平VL和高验证电平VH之间的阈值电压Vt的多个存储器单元C(1,1)至C(M,N)提供第一中间电压Vbl1或第二中间电压Vbl2作为位线偏置电压。将给具有高于高验证电平VH的阈值电压的多个存储器单元C(1,1)至C(M,N)提供系统电压Vdd作为位线偏置电压，以禁止该单元。
图5以编程循环计数示出了存储器单元的阈值电压。虚线表示仅一个中间位线偏置电压的编程方法，且实线表示具有两个中间位线偏置电压的本发明的编程方法。如图所示，如果单元的阈值电压在一定数量的环内未超过高验证电平VH，则第二中间电压Vbl2将被施加为位线偏置电压，直到其超过高验证电平VH。因此，具有更精确的位线偏置电压的本发明的编程方法可以减少存储器单元的过编程问题。
总之，上述方法根据当前编程循环和先前编程循环中的阈值电压测试的结果，在与对应的非易失性存储器单元相关联的多个位线上施加多个位线偏置电压。编程方法200可以实现紧密的阈值电压分布并且在处理由瞬时阈值电压偏移引起的问题的同时保持快的编程速度。
本领域技术人员将容易地观察到，可以在保留本发明的教导的同时对器件和方法进行许多修改和更改。因此，上述公开内容应被解释为仅受所附权利要求的界限的限制。

Claims (19)

1.一种用于在非易失性存储器器件中编程的方法，包括：
在每一个先前编程循环期间向所述非易失性存储器器件的非易失性存储器单元施加至少一个编程脉冲；
在当前编程循环期间向所述非易失性存储器单元施加至少一个编程脉冲；以及
如果在所有所述先前编程循环和所述当前编程循环中，所述非易失性存储器单元的阈值电压低于所述非易失性存储器单元的目标数据状态的高验证电平，在所述先前编程循环中的至少一个先前编程循环和/或所述当前编程循环中，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的低验证电平，并且提供第一中间电压的编程循环的数量不大于第一预定数量，则提供所述第一中间电压作为下一编程循环中的位线偏置电压，其中，所述第一中间电压低于第二中间电压，并且其中，所述第一中间电压或所述第二中间电压被提供给具有在所述低验证电平与所述高验证电平之间的阈值电压的非易失性存储器单元作为所述位线偏置电压。
2.如权利要求1所述的方法，还包括：当具有高于所述高验证电平的阈值电压的非易失性存储器单元的数量已达到第二预定数量时，确定编程是成功的。
3.如权利要求1所述的方法，还包括：如果在执行所述当前编程循环之后，具有高于所述高验证电平的阈值电压的非易失性存储器单元的数量低于第二预定数量，则在所述当前编程循环之后的下一编程循环期间向所述非易失性存储器单元施加至少一个编程脉冲。
4.如权利要求1所述的方法，还包括：在执行第一编程循环之后，根据将所述第一编程循环中的所述非易失性存储器单元的所述阈值电压与所述非易失性存储器单元的所述目标数据状态的所述低验证电平和/或所述高验证电平进行比较的结果，提供第二编程循环中的所述非易失性存储器单元的所述位线偏置电压。
5.如权利要求4所述的方法，其中，在执行所述第一编程循环之后，根据将所述第一编程循环中的所述非易失性存储器单元的所述阈值电压与所述非易失性存储器单元的所述目标数据状态的所述低验证电平和/或所述高验证电平进行比较的所述结果，提供所述第二编程循环中的所述非易失性存储器单元的所述位线偏置电压包括：
如果在执行所述第一编程循环之后，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的所述高验证电平，则提供系统电压作为所述第二编程循环中的所述位线偏置电压。
6.如权利要求4所述的方法，其中，在执行所述第一编程循环之后，根据将所述第一编程循环中的所述非易失性存储器单元的所述阈值电压与所述非易失性存储器单元的所述目标数据状态的所述低验证电平和/或所述高验证电平进行比较的所述结果，提供所述第二编程循环中的所述非易失性存储器单元的所述位线偏置电压包括：
如果所述阈值电压在所述非易失性存储器单元的所述目标数据状态的所述低验证电平和所述高验证电平之间，则提供第一中间电压作为所述第二编程循环中的所述位线偏置电压。
7.根据权利要求4所述的方法，其中，在执行所述第一编程循环之后，根据将所述第一编程循环中的所述非易失性存储器单元的所述阈值电压与所述非易失性存储器单元的所述目标数据状态的所述低验证电平和/或所述高验证电平进行比较的所述结果，提供所述第二编程循环中的所述非易失性存储器单元的所述位线偏置电压包括：
如果所述阈值电压低于所述非易失性存储器单元的所述目标数据状态的所述低验证电平，则提供低电压作为所述第二编程循环中的所述位线偏置电压。
8.一种用于在非易失性存储器器件中编程的方法，包括：
在每一个先前编程循环期间向所述非易失性存储器器件的非易失性存储器单元施加至少一个编程脉冲；
在当前编程循环期间向所述非易失性存储器单元施加至少一个编程脉冲；以及
如果在所有所述先前编程循环和所述当前编程循环中，所述非易失性存储器单元的阈值电压低于所述非易失性存储器单元的目标数据状态的高验证电平，在所述先前编程循环中的至少一个先前编程循环和/或所述当前编程循环中，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的低验证电平，并且提供第一中间电压的编程循环的数量大于第一预定数量，则提供第二中间电压作为下一编程循环中的位线偏置电压，其中，所述第一中间电压低于所述第二中间电压，并且其中，所述第一中间电压或所述第二中间电压被提供给具有在所述低验证电平与所述高验证电平之间的阈值电压的非易失性存储器单元作为所述位线偏置电压。
9.如权利要求8所述的方法，还包括：当具有高于所述高验证电平的阈值电压的非易失性存储器单元的数量已达到第二预定数量时，确定编程是成功的。
10.如权利要求8所述的方法，还包括：如果在执行所述当前编程循环之后，具有高于所述高验证电平的阈值电压的非易失性存储器单元的数量低于第二预定数量，则在所述当前编程循环之后的下一编程循环期间向所述非易失性存储器单元施加至少一个编程脉冲。
11.如权利要求8所述的方法，还包括：在执行第一编程循环之后，根据将所述第一编程循环中的所述非易失性存储器单元的所述阈值电压与所述非易失性存储器单元的所述目标数据状态的所述低验证电平和/或所述高验证电平进行比较的结果，提供第二编程循环中的所述非易失性存储器单元的所述位线偏置电压。
12.如权利要求11所述的方法，其中，在执行所述第一编程循环之后，根据将所述第一编程循环中的所述非易失性存储器单元的所述阈值电压与所述非易失性存储器单元的所述目标数据状态的所述低验证电平和/或所述高验证电平进行比较的所述结果，提供所述第二编程循环中的所述非易失性存储器单元的所述位线偏置电压包括：
如果在执行所述第一编程循环之后，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的所述高验证电平，则提供系统电压作为所述第二编程循环中的所述位线偏置电压。
13.如权利要求11所述的方法，其中，在执行所述第一编程循环之后，根据将所述第一编程循环中的所述非易失性存储器单元的所述阈值电压与所述非易失性存储器单元的所述目标数据状态的所述低验证电平和/或所述高验证电平进行比较的所述结果，提供所述第二编程循环中的所述非易失性存储器单元的所述位线偏置电压包括：
如果所述阈值电压在所述非易失性存储器单元的所述目标数据状态的所述低验证电平和所述高验证电平之间，则提供第一中间电压作为所述第二编程循环中的所述位线偏置电压。
14.如权利要求11所述的方法，其中，在执行所述第一编程循环之后，根据将所述第一编程循环中的所述非易失性存储器单元的所述阈值电压与所述非易失性存储器单元的所述目标数据状态的所述低验证电平和/或所述高验证电平进行比较的所述结果，提供所述第二编程循环中的所述非易失性存储器单元的所述位线偏置电压包括：
如果所述阈值电压低于所述非易失性存储器单元的所述目标数据状态的所述低验证电平，则提供低电压作为所述第二编程循环中的所述位线偏置电压。
15.一种非易失性存储器器件，包括：
多个存储器单元，布置成阵列，所述多个存储器单元中的每一行存储器单元耦合到字线；
多个位线晶体管，所述多个存储器单元中的每一列存储器单元的第一端子通过相应位线晶体管耦合到位线；
多个源极线晶体管，所述多个存储器单元中的每一列存储器单元的第二端子通过相应源极线晶体管耦合到源极线；以及
控制电路，被配置为在每个先前编程循环期间向所述非易失性存储器器件的非易失性存储器单元施加至少一个编程脉冲，在当前编程循环期间向所述非易失性存储器单元施加至少一个编程脉冲，并且根据将所述先前编程循环中的至少一个先前编程循环中的所述非易失性存储器单元的阈值电压与所述非易失性存储器单元的目标数据状态的低验证电平和/或高验证电平进行比较的结果，以及将所述当前编程循环中的所述非易失性存储器单元的阈值电压与所述非易失性存储器单元的所述目标数据状态的所述低验证电平和/或所述高验证电平进行比较的结果，提供所述非易失性存储器单元的位线偏置电压，其中，第一中间电压或第二中间电压被提供给具有在所述低验证电平与所述高验证电平之间的阈值电压的非易失性存储器单元作为所述位线偏置电压，所述第一中间电压低于第二中间电压，
并且其中，如果在所有所述先前编程循环和所述当前编程循环中，所述非易失性存储器单元的阈值电压低于所述非易失性存储器单元的所述目标数据状态的所述高验证电平，在所述先前编程循环中的至少一个先前编程循环和/或所述当前编程循环中，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的所述低验证电平，并且提供所述第一中间电压的编程循环的数量不大于第一预定数量，则提供所述第一中间电压作为下一编程循环中的所述位线偏置电压；或者
如果在所有所述先前编程循环和所述当前编程循环中，所述非易失性存储器单元的阈值电压低于所述非易失性存储器单元的所述目标数据状态的所述高验证电平，在所述先前编程循环中的至少一个先前编程循环和/或所述当前编程循环中，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的所述低验证电平，并且提供所述第一中间电压的编程循环的数量大于所述第一预定数量，则提供所述第二中间电压作为下一编程循环中的所述位线偏置电压。
16.如权利要求15所述的非易失性存储器器件，其中，如果在所述先前编程循环中的任何先前编程循环中，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的所述高验证电平，并且在所述当前编程循环中，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的所述高验证电平，则所述控制电路永久地提供系统电压作为所述位线偏置电压。
17.如权利要求15所述的非易失性存储器器件，其中，如果在所述先前编程循环中的任何先前编程循环中，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的所述高验证电平，并且在所述当前编程循环中，所述阈值电压低于所述非易失性存储器单元的所述目标数据状态的所述高验证电平，则所述控制电路提供第二中间电压作为下一编程循环中的所述位线偏置电压。
18.如权利要求15所述的非易失性存储器器件，其中，如果在所有所述先前编程循环和所述当前编程循环中，所述阈值电压低于所述非易失性存储器单元的所述目标数据状态的所述低验证电平，则所述控制电路提供低电压作为下一编程循环中的所述位线偏置电压。
19.如权利要求15所述的非易失性存储器器件，其中，如果在所有所述先前编程循环中，所述阈值电压低于所述非易失性存储器单元的所述目标数据状态的所述高验证电平，并且在所述当前编程循环中，所述阈值电压高于所述非易失性存储器单元的所述目标数据状态的所述高验证电平，则所述控制电路提供系统电压作为下一编程循环中的所述位线偏置电压。
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US8953386B2 (en) * 2012-10-25 2015-02-10 Sandisk Technologies Inc. Dynamic bit line bias for programming non-volatile memory
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